JPH0456286A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH0456286A JPH0456286A JP2167189A JP16718990A JPH0456286A JP H0456286 A JPH0456286 A JP H0456286A JP 2167189 A JP2167189 A JP 2167189A JP 16718990 A JP16718990 A JP 16718990A JP H0456286 A JPH0456286 A JP H0456286A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体記憶装置の製造方法に関する。
従来の技術
電気的書き込み消去が可能なＥＥＰＲＯＭ（Ｅｌｅｃｔ
ｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇ
ｒａｍｍａｂｌｅＲＯＭ）の１つとして、トンネル電流
により書き込み消去を行なう７０−テイングゲートｒの
半導体記憶装置がよく知られている。このフローティン
グゲート型の半導体記憶装置は、拡散層上の薄い絶縁膜
中を流れるトンネル電流を用いて絶縁膜上のフローティ
ングゲート電極に電荷を蓄積させ、トランジスタのしき
い値電圧を変化させて情報を記憶することを原理として
いる。
ｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇ
ｒａｍｍａｂｌｅＲＯＭ）の１つとして、トンネル電流
により書き込み消去を行なう７０−テイングゲートｒの
半導体記憶装置がよく知られている。このフローティン
グゲート型の半導体記憶装置は、拡散層上の薄い絶縁膜
中を流れるトンネル電流を用いて絶縁膜上のフローティ
ングゲート電極に電荷を蓄積させ、トランジスタのしき
い値電圧を変化させて情報を記憶することを原理として
いる。
第２図に代表的なフローティングゲート型の半導体記憶
装置の断面構造図を示す。第２図において、１はｐ型シ
リコン基板、２は酸化シリコン膜、３は第一ポリシリコ
ン膜よりなるフローティングゲート電極、４は酸化シリ
コン膜、５はｎ型拡散層よりなるソース、６はｎ型拡散
層よりなるドレイン、７は薄い酸化シリコン膜、８ａは
第二ポリシリコン膜よりなるコントロールゲート電極、
９は層間絶縁膜、１０はアルミニウム電極である。
装置の断面構造図を示す。第２図において、１はｐ型シ
リコン基板、２は酸化シリコン膜、３は第一ポリシリコ
ン膜よりなるフローティングゲート電極、４は酸化シリ
コン膜、５はｎ型拡散層よりなるソース、６はｎ型拡散
層よりなるドレイン、７は薄い酸化シリコン膜、８ａは
第二ポリシリコン膜よりなるコントロールゲート電極、
９は層間絶縁膜、１０はアルミニウム電極である。
従来、上述のようなフローティングゲート型の半導体記
憶装置を製造する場合、ゲート絶縁膜となる酸化シリコ
ン膜２およびトンネル領域となる薄い酸化シリコン膜７
上に第一ポリシリコン膜よりなるフローティングゲート
電極３を形成し、酸化処理を施した後、第二ポリシリコ
ン膜でコントロールゲート電極８ａを形成していた。
憶装置を製造する場合、ゲート絶縁膜となる酸化シリコ
ン膜２およびトンネル領域となる薄い酸化シリコン膜７
上に第一ポリシリコン膜よりなるフローティングゲート
電極３を形成し、酸化処理を施した後、第二ポリシリコ
ン膜でコントロールゲート電極８ａを形成していた。
発明が解決しようとする課題
しかしながら、ポリシリコン膜を酸化して形成した酸化
シリコン膜は、その酸化温度が１０５０℃以下になると
絶縁耐圧が極端に悪（なるため、上述のような従来の方
法では、フローティングゲート電極とコントロールゲー
ト電極間の良好な絶縁耐圧を得るために、フローティン
グゲート電極である第一ポリシリコン膜の酸化処理を１
１００℃程度の高温で行なわなければならないが、その
高温の熱処理工程によりトンネル領域となる薄い酸化シ
リコン膜が劣化して、繰り返し書換えに対して非常に破
壊しやすくなり、信頼性の確保が難しいという課題を有
していた。
シリコン膜は、その酸化温度が１０５０℃以下になると
絶縁耐圧が極端に悪（なるため、上述のような従来の方
法では、フローティングゲート電極とコントロールゲー
ト電極間の良好な絶縁耐圧を得るために、フローティン
グゲート電極である第一ポリシリコン膜の酸化処理を１
１００℃程度の高温で行なわなければならないが、その
高温の熱処理工程によりトンネル領域となる薄い酸化シ
リコン膜が劣化して、繰り返し書換えに対して非常に破
壊しやすくなり、信頼性の確保が難しいという課題を有
していた。
本発明は上記従来の課題を解決するものであり、フロー
ティングゲート型の半導体記憶装置の製造方法において
、十分な書換え可能回数の確保を容易に実現できる半導
体記憶装置の製造方法を提供することを目的とするもの
である。
ティングゲート型の半導体記憶装置の製造方法において
、十分な書換え可能回数の確保を容易に実現できる半導
体記憶装置の製造方法を提供することを目的とするもの
である。
課題を解決するための手段
この目的を達成するために本発明の半導体記憶装置の製
造方法は、一導電型シリコン基板上の所定の位置に酸化
シリコン膜を介してポリシリコン膜よりなるフローティ
ングゲート電極を形成する工程と、一導電型シリコン基
板上およびフローティングゲート電極上に酸化シリコン
膜を形成する工程と、フローティングゲート電極上に形
成した酸化シリコン膜上にポリシリコン膜よりなるコン
トロールゲート電極を形成する工程と、一導電型シリコ
ン基板上に形成した酸化シリコン膜上の所定の位置を開
口してトンネル領域を形成する工程と、トンネル領域上
にポリシリコン膜よりなるトンネル電流導入電極を形成
する工程と、フローティングゲート電極とトンネル電流
導入電極とを電気的に接続する工程で構成されている。
造方法は、一導電型シリコン基板上の所定の位置に酸化
シリコン膜を介してポリシリコン膜よりなるフローティ
ングゲート電極を形成する工程と、一導電型シリコン基
板上およびフローティングゲート電極上に酸化シリコン
膜を形成する工程と、フローティングゲート電極上に形
成した酸化シリコン膜上にポリシリコン膜よりなるコン
トロールゲート電極を形成する工程と、一導電型シリコ
ン基板上に形成した酸化シリコン膜上の所定の位置を開
口してトンネル領域を形成する工程と、トンネル領域上
にポリシリコン膜よりなるトンネル電流導入電極を形成
する工程と、フローティングゲート電極とトンネル電流
導入電極とを電気的に接続する工程で構成されている。
作用
この構成によって、フローティングゲート電極とコント
ロールゲート電極間の絶縁膜である酸化シリコン膜を１
０５０℃以上の酸化温度でポリシリコン膜を酸化して形
成し、その後、トンネル領域となる薄い酸化シリコン膜
を形成した後は全ての熱処理工程を１０５０℃以下にす
ることができるため、フローティングゲート電極とコン
トロールゲート電極間の酸化シリコン膜の高い絶縁耐圧
と、トンネル領域となる薄い酸化シリコン膜の長い寿命
とを同時に達成することができ、信頼性を飛躍的に向上
させることができるものである。
ロールゲート電極間の絶縁膜である酸化シリコン膜を１
０５０℃以上の酸化温度でポリシリコン膜を酸化して形
成し、その後、トンネル領域となる薄い酸化シリコン膜
を形成した後は全ての熱処理工程を１０５０℃以下にす
ることができるため、フローティングゲート電極とコン
トロールゲート電極間の酸化シリコン膜の高い絶縁耐圧
と、トンネル領域となる薄い酸化シリコン膜の長い寿命
とを同時に達成することができ、信頼性を飛躍的に向上
させることができるものである。
実施例
以下に本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図（ａ）〜（ｆ）は、本発明の一実施例における半
導体記憶装置の製造方法の工程断面図である。
導体記憶装置の製造方法の工程断面図である。
まず、第１図（ａ）に示すように、ｐ型シリコン基板１
上に９００℃の酸素雰囲気中におけるドライ酸化法によ
りたとえば５００Ａの酸化シリコン膜２を形成し、さら
に、りんをドープ（たとえば３Ｘ １０”０１１１−３
） した第一ポリシリコン膜を気相成長法によりたとえ
ば４０００Ａ形成し、その後公知のフォトエツチング技
術により第一ポリシリコン膜よりなるフローティングゲ
ート電極３を形成する。次いで、第１図（ｂ）に示すよ
うに、りんを拡散し自己整合的にｎ型拡散層よりなるソ
ース５およびｎ型拡散層よりなるドレイン６を形成し、
さらに、窒素希釈した酸素雰囲気中でのドライ酸化法に
よりｐ型シリコン基板１上および第一ポリシリコン膜よ
りなるフローティングゲート電極３上を酸化し、たとえ
ば４００人の酸化シリコン膜４を形成する。このとき、
第一ポリシリコンよりなるフローティングゲート電極３
とその上のコントロールゲート電極８ａ（第１図（ｅ）
の工程で形成される）との間の高い絶縁耐圧を得るため
に酸化温度はたとえば１１００℃で行なった。
上に９００℃の酸素雰囲気中におけるドライ酸化法によ
りたとえば５００Ａの酸化シリコン膜２を形成し、さら
に、りんをドープ（たとえば３Ｘ １０”０１１１−３
） した第一ポリシリコン膜を気相成長法によりたとえ
ば４０００Ａ形成し、その後公知のフォトエツチング技
術により第一ポリシリコン膜よりなるフローティングゲ
ート電極３を形成する。次いで、第１図（ｂ）に示すよ
うに、りんを拡散し自己整合的にｎ型拡散層よりなるソ
ース５およびｎ型拡散層よりなるドレイン６を形成し、
さらに、窒素希釈した酸素雰囲気中でのドライ酸化法に
よりｐ型シリコン基板１上および第一ポリシリコン膜よ
りなるフローティングゲート電極３上を酸化し、たとえ
ば４００人の酸化シリコン膜４を形成する。このとき、
第一ポリシリコンよりなるフローティングゲート電極３
とその上のコントロールゲート電極８ａ（第１図（ｅ）
の工程で形成される）との間の高い絶縁耐圧を得るため
に酸化温度はたとえば１１００℃で行なった。
その後、第１図（Ｃ）に示すように、公知のフォトエツ
チング技術によりｎ型拡散層よりなるドレイン６上のト
ンネル領域となる部分および第一ポリシリコン膜よりな
るフローティングゲート電極３上の所定の位置の酸化シ
リコン膜４を開口し、その開口部にたとえば９００℃の
水蒸気酸化法により薄い酸化シリコン膜７を形成する。
チング技術によりｎ型拡散層よりなるドレイン６上のト
ンネル領域となる部分および第一ポリシリコン膜よりな
るフローティングゲート電極３上の所定の位置の酸化シ
リコン膜４を開口し、その開口部にたとえば９００℃の
水蒸気酸化法により薄い酸化シリコン膜７を形成する。
ｎ型拡散層よりなるドレイン６上の開口部はトンネル領
域となるため、この薄い酸化シリコン膜７の膜厚はトン
ネリング媒体となりつるようにたとえば８０Ａとした。
域となるため、この薄い酸化シリコン膜７の膜厚はトン
ネリング媒体となりつるようにたとえば８０Ａとした。
次いで、第１図ω）に示すように、公知のフォトエツチ
ング技術により第一ポリシリコン膜よりなるフローティ
ングゲート電極３上の開口部に形成された薄い酸化シリ
コン膜７を除去する。
ング技術により第一ポリシリコン膜よりなるフローティ
ングゲート電極３上の開口部に形成された薄い酸化シリ
コン膜７を除去する。
次いで、第１図（ｅ）に示すように、りんをドープ（た
とえば３ ｘ、ｌ ０２０ｃｍ−３） Ｌ、た第二ポリ
シリコン膜を気相成長法によりたとえば４０００Ａ形成
させた後、公知のフォトエツチング技術により第二ポリ
シリコン膜よりなるコントロールゲート電極８ａと第二
ポリシリコン膜よりなるトンネル電流導入電極８ｂを形
成する。
とえば３ ｘ、ｌ ０２０ｃｍ−３） Ｌ、た第二ポリ
シリコン膜を気相成長法によりたとえば４０００Ａ形成
させた後、公知のフォトエツチング技術により第二ポリ
シリコン膜よりなるコントロールゲート電極８ａと第二
ポリシリコン膜よりなるトンネル電流導入電極８ｂを形
成する。
その後、第１図げ）に示すように、酸化シリコン膜より
なる層間絶縁膜９を気相成長法により形成し、公知のフ
ォトエツチング技術によりｎ型拡散層よりなるソース５
およびｎ型拡散層よりなるドレイン６上の眉間絶縁膜９
を開口し、アルミニウム電極１０を形成して、フローテ
ィングゲート型の半導体記憶装置を作製する。
なる層間絶縁膜９を気相成長法により形成し、公知のフ
ォトエツチング技術によりｎ型拡散層よりなるソース５
およびｎ型拡散層よりなるドレイン６上の眉間絶縁膜９
を開口し、アルミニウム電極１０を形成して、フローテ
ィングゲート型の半導体記憶装置を作製する。
本実施例では、第一ポリシリコン膜よりなる７０−ティ
ングゲート電極３と第二ポリシリコン膜よりなるトンネ
ル電流導入電極８ｂの接続を、第二ポリシリコン膜より
なるトンネル電流導入電極８ｂを直接第一ポリシリコン
膜よりなるフローティングゲート電極３にコンタクトさ
せることにより行なったが、これは第三のポリシリコン
膜またはアルミニウム配線を用いて行なってもよい。
ングゲート電極３と第二ポリシリコン膜よりなるトンネ
ル電流導入電極８ｂの接続を、第二ポリシリコン膜より
なるトンネル電流導入電極８ｂを直接第一ポリシリコン
膜よりなるフローティングゲート電極３にコンタクトさ
せることにより行なったが、これは第三のポリシリコン
膜またはアルミニウム配線を用いて行なってもよい。
発明の効果
以上のように本発明の半導体記憶装置の製造方法は、フ
ローティングゲート電極とコントロールゲート電極間の
絶縁膜である酸化シリコン膜を１０５０℃以上の酸化温
度で第一のポリシリコン膜を酸化して形成し、その後、
トンネル領域となる薄い酸化シリコン膜を形成した後は
全ての熱処理工程を１０５０℃以下にすることができる
ため、フローティングゲート電極とコントロールゲート
電極間の酸化シリコン膜の高い絶縁耐圧と、トンネル領
域となる薄い酸化シリコン膜の長い寿命とを同時に達成
することができ、フローティングゲート型の半導体記憶
装置の信頼性向上に大きく寄与するものである。
ローティングゲート電極とコントロールゲート電極間の
絶縁膜である酸化シリコン膜を１０５０℃以上の酸化温
度で第一のポリシリコン膜を酸化して形成し、その後、
トンネル領域となる薄い酸化シリコン膜を形成した後は
全ての熱処理工程を１０５０℃以下にすることができる
ため、フローティングゲート電極とコントロールゲート
電極間の酸化シリコン膜の高い絶縁耐圧と、トンネル領
域となる薄い酸化シリコン膜の長い寿命とを同時に達成
することができ、フローティングゲート型の半導体記憶
装置の信頼性向上に大きく寄与するものである。
第１図（ａ）〜（ｆ）は本発明の一実施例における半導
体記憶装置の製造方法の工程断面図、第２図は従来の半
導体記憶装置の製造方法を説明するための断面図である
。 １・・・・・・ｐ型シリコン基板（一導電型シリコン基
板）、２・・・・・・酸化シリコン膜、３・・・・・・
フローティングゲート電極、４・・・・・・酸化シリコ
ン膜、７・・・・・・薄い酸化シリコン膜（トンネル領
域）、８ａ・・・・・・コントロールゲート電極、８ｂ
・・・・・・トンネル電流導入電極。 代理人の氏名 弁理士 粟野重孝 ほか１名イ・、１図 ３ａ フン１０−）レゲートを木１ ７ｂ−）ンＸルｔびしく１メ４を不シ
体記憶装置の製造方法の工程断面図、第２図は従来の半
導体記憶装置の製造方法を説明するための断面図である
。 １・・・・・・ｐ型シリコン基板（一導電型シリコン基
板）、２・・・・・・酸化シリコン膜、３・・・・・・
フローティングゲート電極、４・・・・・・酸化シリコ
ン膜、７・・・・・・薄い酸化シリコン膜（トンネル領
域）、８ａ・・・・・・コントロールゲート電極、８ｂ
・・・・・・トンネル電流導入電極。 代理人の氏名 弁理士 粟野重孝 ほか１名イ・、１図 ３ａ フン１０−）レゲートを木１ ７ｂ−）ンＸルｔびしく１メ４を不シ
Claims (1)
- （１）一導電型シリコン基板上の所定の位置に酸化シリ
コン膜を介してポリシリコン膜よりなるフローティング
ゲート電極を形成する工程と、前記一導電型シリコン基
板上および前記フローティングゲート電極上に酸化シリ
コン膜を形成する工程と、前記フローティングゲート電
極上に形成した酸化シリコン膜上にポリシリコン膜より
なるコントロールゲート電極を形成する工程と、前記一
導電型シリコン基板上に形成した酸化シリコン膜上の所
定の位置を開口してトンネル領域を形成する工程と、前
記トンネル領域上にポリシリコン膜よりなるトンネル電
流導入電極を形成する工程と、前記フローティングゲー
ト電極と前記トンネル電流導入電極とを電気的に接続す
る工程とを備えた半導体記憶装置の製造方法。 ２、コントロールゲート電極を形成する工程、トンネル
電流導入電極を形成する工程およびフローティングゲー
ト電極とトンネル電流導入電極とを接続する工程が、一
回のポリシリコン膜の形成により同時に行なわれる請求
項１記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167189A JPH0456286A (ja) | 1990-06-25 | 1990-06-25 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167189A JPH0456286A (ja) | 1990-06-25 | 1990-06-25 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0456286A true JPH0456286A (ja) | 1992-02-24 |
Family
ID=15845082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2167189A Pending JPH0456286A (ja) | 1990-06-25 | 1990-06-25 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0456286A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04356969A (ja) * | 1991-06-03 | 1992-12-10 | Sharp Corp | 不揮発性半導体装置及びその製造方法 |
| US5569946A (en) * | 1994-09-12 | 1996-10-29 | United Microelectronics Corporation | Flash memory cell with self-aligned tunnel dielectric area above LDD structure |
| JP2012079839A (ja) * | 2010-09-30 | 2012-04-19 | Seiko Instruments Inc | 半導体不揮発性メモリ装置 |
-
1990
- 1990-06-25 JP JP2167189A patent/JPH0456286A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04356969A (ja) * | 1991-06-03 | 1992-12-10 | Sharp Corp | 不揮発性半導体装置及びその製造方法 |
| US5569946A (en) * | 1994-09-12 | 1996-10-29 | United Microelectronics Corporation | Flash memory cell with self-aligned tunnel dielectric area above LDD structure |
| JP2012079839A (ja) * | 2010-09-30 | 2012-04-19 | Seiko Instruments Inc | 半導体不揮発性メモリ装置 |
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