JPH022310B2 - - Google Patents
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- JPH022310B2 JPH022310B2 JP59272905A JP27290584A JPH022310B2 JP H022310 B2 JPH022310 B2 JP H022310B2 JP 59272905 A JP59272905 A JP 59272905A JP 27290584 A JP27290584 A JP 27290584A JP H022310 B2 JPH022310 B2 JP H022310B2
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- film
- oxide film
- insulating film
- silicon
- semiconductor substrate
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Non-Volatile Memory (AREA)
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は電気的に情報の書込みおよび消去が可
能で、かつ情報の保持に外部より電力を与える必
要のない記憶効果をもつ半導体装置に関するもの
である。
能で、かつ情報の保持に外部より電力を与える必
要のない記憶効果をもつ半導体装置に関するもの
である。
従来、半導体不揮発性記憶装置に関しては、基
本的な、構成を示した例はあつても、具体的に製
造する場合の問題点を解決する例は無かつた。
本的な、構成を示した例はあつても、具体的に製
造する場合の問題点を解決する例は無かつた。
例えば、特開昭47―6261号公報に示された技術
も、半導体不揮発性記憶装置の基本構成に関する
ものであり、実際の製造上の問題点については言
及していない。
も、半導体不揮発性記憶装置の基本構成に関する
ものであり、実際の製造上の問題点については言
及していない。
したがつて、実際の製品として、信頼性の高い
製品を得ることは、困難であつた。
製品を得ることは、困難であつた。
本発明は、上記欠点を解決し、素子の特性劣化
の少ない半導体不揮発性記憶装置を提供すること
を目的とする。
の少ない半導体不揮発性記憶装置を提供すること
を目的とする。
本発明は、たとえば第１図に示したような、浮
遊ゲート上に２層以上の絶縁膜を有する浮遊ゲー
ト方式の記憶素子を与える。すなわち、本発明の
要旨は、第１導電型の半導体基板と、該基板上に
設けられた第２導電型不純物領域と、該第２導電
型不純物領域と隣接する上記半導体基板表面領域
をチヤネル領域とする半導体不揮発性記憶装置に
おいて、上記チヤネル領域上に設けられた第１の
絶縁膜と、上記第１の絶縁膜上に設けられた第１
の導体層と、上記第１の導体層上に少なくとも第
２および第３の絶縁膜をこの順序で介して形成さ
れた第２の導体層を有し、 上記第２および第３の絶縁膜は、互いにその材
質が異なることを特徴とする半導体不揮発性記憶
装置である。
遊ゲート上に２層以上の絶縁膜を有する浮遊ゲー
ト方式の記憶素子を与える。すなわち、本発明の
要旨は、第１導電型の半導体基板と、該基板上に
設けられた第２導電型不純物領域と、該第２導電
型不純物領域と隣接する上記半導体基板表面領域
をチヤネル領域とする半導体不揮発性記憶装置に
おいて、上記チヤネル領域上に設けられた第１の
絶縁膜と、上記第１の絶縁膜上に設けられた第１
の導体層と、上記第１の導体層上に少なくとも第
２および第３の絶縁膜をこの順序で介して形成さ
れた第２の導体層を有し、 上記第２および第３の絶縁膜は、互いにその材
質が異なることを特徴とする半導体不揮発性記憶
装置である。
上記互いに材質の異なる第２，第３の絶縁膜と
しては、各々二酸化シリコン，窒化シリコンが好
ましい材料である。また、上記第３の絶縁膜と第
２の導体層との間に、さらに第４の絶縁膜を形成
してもよく、この第４の絶縁膜としては、二酸化
シリコンを用いるのが好ましい。
しては、各々二酸化シリコン，窒化シリコンが好
ましい材料である。また、上記第３の絶縁膜と第
２の導体層との間に、さらに第４の絶縁膜を形成
してもよく、この第４の絶縁膜としては、二酸化
シリコンを用いるのが好ましい。
以下本発明を図面および実施例によつてさらに
詳細に説明するが、これらは例示にすぎず、本発
明の精神を逸脱することなくいろいろな変形があ
り得ることは勿論である。また説明の都合上、図
面は要部を拡大して示してあるので注意を要す
る。
詳細に説明するが、これらは例示にすぎず、本発
明の精神を逸脱することなくいろいろな変形があ
り得ることは勿論である。また説明の都合上、図
面は要部を拡大して示してあるので注意を要す
る。
第２図乃至第４図および第１図は本発明による
記憶素子の一実施例を示し、第１図に示した構造
を実現する工程を説明するものである。また本実
施例は直接トンネル注入型浮遊ゲート方式の記憶
素子に関するものであるが、製造工程においてそ
の仕様条件を少し変えるのみで、他の方式すなわ
ちフアウラー・ノードハイム・トンネル注入型浮
遊ゲート方式の記憶素子が容易に実現されること
は明らかである。本発明の主旨はゲート絶縁膜７
および８と浮遊ゲート６とをチヤネル領域と同一
形状で同一重なり位置に形成するところにあり、
その製造工程も従来の記憶素子の製造工程にくら
べて簡易化されている。
記憶素子の一実施例を示し、第１図に示した構造
を実現する工程を説明するものである。また本実
施例は直接トンネル注入型浮遊ゲート方式の記憶
素子に関するものであるが、製造工程においてそ
の仕様条件を少し変えるのみで、他の方式すなわ
ちフアウラー・ノードハイム・トンネル注入型浮
遊ゲート方式の記憶素子が容易に実現されること
は明らかである。本発明の主旨はゲート絶縁膜７
および８と浮遊ゲート６とをチヤネル領域と同一
形状で同一重なり位置に形成するところにあり、
その製造工程も従来の記憶素子の製造工程にくら
べて簡易化されている。
半導体基板１は、Ｐ導電型、比抵抗10Ω・cm面
方位（100）面のシリコン基板である。第２図は、
半導体基板１上に、酸素ガスと窒素ガスの流量比
が10-3の酸化雰囲気中、1000℃で15分間熱酸化を
おこない厚さ27Åの熱酸化膜５を形成し、しかる
後半導体基板１をすみやかにシリコン薄膜形成装
置内に移し、上記熱酸化膜５上全面に多結晶シリ
コン薄膜６を形成する。シリコン薄膜形成装置に
おいては、N2ガス30／min、Ar希釈の４％
SiH4ガス0.2／minよりなる割合の混合気体を
横型反応管中の基板１の位置に導入し、同度600
℃で SiH4→Si＋2H2 なる反応を生ぜしめ、約750Åの多結晶シリコン
薄膜６を形成する。上記の条件における薄膜６の
推積素度は75Å／mmである。しかる後、上記半導
体基板１を湿式熱酸化炉に挿入し、上記多結晶シ
リコン薄膜６上全面を酸化し、上記薄膜６の一部
をシリコン酸化膜とし、絶縁膜７を形成する。上
記第１ゲート絶縁膜７に用いるシリコン酸化膜の
形成には酸素ガスを90℃に加熱した脱イオン純水
中を通過させたものを酸化炉に導く、いわゆる湿
式酸化法を用い、酸化温度800℃で15分間上記薄
膜６を酸化させ、第１ゲート絶縁膜７であるシリ
コン酸化膜を200Å形成する。しかる後上記半導
体基板１を、従来の半導体製造技術にしたがつ
て、第２ゲート絶縁膜８としてシリコン窒化膜が
500Åとなるように推積する。
方位（100）面のシリコン基板である。第２図は、
半導体基板１上に、酸素ガスと窒素ガスの流量比
が10-3の酸化雰囲気中、1000℃で15分間熱酸化を
おこない厚さ27Åの熱酸化膜５を形成し、しかる
後半導体基板１をすみやかにシリコン薄膜形成装
置内に移し、上記熱酸化膜５上全面に多結晶シリ
コン薄膜６を形成する。シリコン薄膜形成装置に
おいては、N2ガス30／min、Ar希釈の４％
SiH4ガス0.2／minよりなる割合の混合気体を
横型反応管中の基板１の位置に導入し、同度600
℃で SiH4→Si＋2H2 なる反応を生ぜしめ、約750Åの多結晶シリコン
薄膜６を形成する。上記の条件における薄膜６の
推積素度は75Å／mmである。しかる後、上記半導
体基板１を湿式熱酸化炉に挿入し、上記多結晶シ
リコン薄膜６上全面を酸化し、上記薄膜６の一部
をシリコン酸化膜とし、絶縁膜７を形成する。上
記第１ゲート絶縁膜７に用いるシリコン酸化膜の
形成には酸素ガスを90℃に加熱した脱イオン純水
中を通過させたものを酸化炉に導く、いわゆる湿
式酸化法を用い、酸化温度800℃で15分間上記薄
膜６を酸化させ、第１ゲート絶縁膜７であるシリ
コン酸化膜を200Å形成する。しかる後上記半導
体基板１を、従来の半導体製造技術にしたがつ
て、第２ゲート絶縁膜８としてシリコン窒化膜が
500Åとなるように推積する。
本実施例において、第２ゲート絶縁膜８として
用いる材料が、同時に酸化を防止する材料である
ことについてはシリコン窒化膜を用いることが可
能であり、シリコン窒化膜が酸化防止材料である
ことについては、たとえば雑誌「電子材料」1973
年11月号において「選択酸化（SOP）法による
MOSLSI」の記事に詳細に述べられている。
用いる材料が、同時に酸化を防止する材料である
ことについてはシリコン窒化膜を用いることが可
能であり、シリコン窒化膜が酸化防止材料である
ことについては、たとえば雑誌「電子材料」1973
年11月号において「選択酸化（SOP）法による
MOSLSI」の記事に詳細に述べられている。
以上第２図に示してある構造を実現する工程を
説明したが、これまでの工程では一度もホト・エ
ツチング工程を経ていない。以下述べることから
明らかになるであろうが、第２ゲート絶縁膜８と
して酸化を防止する材料を用いたのは、上記絶縁
膜８をマスクとして拡散工程や酸化工程を終る際
チヤネル領域上の構造がそれらの製造工程によつ
て影響を受けないためである。すなわち、上記絶
縁膜８は以下に述べるように拡散マスクおよび酸
化マスクとして用いられている。
説明したが、これまでの工程では一度もホト・エ
ツチング工程を経ていない。以下述べることから
明らかになるであろうが、第２ゲート絶縁膜８と
して酸化を防止する材料を用いたのは、上記絶縁
膜８をマスクとして拡散工程や酸化工程を終る際
チヤネル領域上の構造がそれらの製造工程によつ
て影響を受けないためである。すなわち、上記絶
縁膜８は以下に述べるように拡散マスクおよび酸
化マスクとして用いられている。
第３図は、第２図の構造を実現した後、チヤネ
ル領域４に相当する基板１上に、公知の半導体製
造技術を用いて、ホト・エツチング技術によつて
第２図において形成した薄膜５乃至８を残し、し
かる後、絶縁膜８をマスクにして従来の拡散技術
を利用してｎ形不純物を選択拡散し、ソース領域
２およびドレイン領域３を形成する工程までを説
明している。
ル領域４に相当する基板１上に、公知の半導体製
造技術を用いて、ホト・エツチング技術によつて
第２図において形成した薄膜５乃至８を残し、し
かる後、絶縁膜８をマスクにして従来の拡散技術
を利用してｎ形不純物を選択拡散し、ソース領域
２およびドレイン領域３を形成する工程までを説
明している。
第４図は、第３図の構造を実現した後、上記半
導体基板１を湿式酸化法により酸化温度920℃で
30分間酸化をおこない厚さ1500Åの熱酸化膜１０
をソース領域２およびドレイン領域３上に形成す
る。このとき、第２ゲート絶縁膜８として用いた
窒化シリコン膜は酸化を防止する材料になつてい
ることから、この絶縁膜８上には新たに酸化膜は
成長しないか、あるいは成長していても極めてそ
の成長速度が遅いため、絶縁膜８上に成長する酸
化膜１１は極めて薄い。この酸化膜１１は除去せ
ずに残しても残さなくともどちらでもよく、製造
工程上の自由度をもつている。
導体基板１を湿式酸化法により酸化温度920℃で
30分間酸化をおこない厚さ1500Åの熱酸化膜１０
をソース領域２およびドレイン領域３上に形成す
る。このとき、第２ゲート絶縁膜８として用いた
窒化シリコン膜は酸化を防止する材料になつてい
ることから、この絶縁膜８上には新たに酸化膜は
成長しないか、あるいは成長していても極めてそ
の成長速度が遅いため、絶縁膜８上に成長する酸
化膜１１は極めて薄い。この酸化膜１１は除去せ
ずに残しても残さなくともどちらでもよく、製造
工程上の自由度をもつている。
しかる後、従来の半導体製造技術にしたがつて
接触孔のホト・エツチングをおこなつてから、全
面にAl金属を蒸着し、しかる後写真触刻法を用
いて、電極９を形成したのが第１図に説明されて
いる。
接触孔のホト・エツチングをおこなつてから、全
面にAl金属を蒸着し、しかる後写真触刻法を用
いて、電極９を形成したのが第１図に説明されて
いる。
以上述べてきた製造方法にしたがつて、本発明
が提供するところの第１図に示した新規な構造の
半導体装置が実現できた。上記した実施例では、
本発明の主旨を説明する要部のみに着目して、そ
の製造工程を述べたが、本発明の記憶素子の製造
方法によれば、集積回路化する場合についてもそ
の製造工程は従来の光導体製造工程よりも容易で
あることに変りはない。すなわち、第２ゲート絶
縁膜として用いた材料が、フイールド酸化膜形成
用マスク，チヤネル・ストツパ不純物拡散用マス
ク、およびアクテイブ領域不純物拡散用マスクと
して使用されるために、ホト・エツチング工程が
極めて省略化されている。
が提供するところの第１図に示した新規な構造の
半導体装置が実現できた。上記した実施例では、
本発明の主旨を説明する要部のみに着目して、そ
の製造工程を述べたが、本発明の記憶素子の製造
方法によれば、集積回路化する場合についてもそ
の製造工程は従来の光導体製造工程よりも容易で
あることに変りはない。すなわち、第２ゲート絶
縁膜として用いた材料が、フイールド酸化膜形成
用マスク，チヤネル・ストツパ不純物拡散用マス
ク、およびアクテイブ領域不純物拡散用マスクと
して使用されるために、ホト・エツチング工程が
極めて省略化されている。
第５図乃至第９図に、本発明が製造工程の容易
化に寄与する利点について簡単に述べておく。
化に寄与する利点について簡単に述べておく。
第５図は、半導体基板１上に、熱酸化膜５を形
成し、しかる後多結晶シリコン薄膜６を形成し、
しかる後１層目ゲート絶縁膜７を形成し、しかる
後酸化を防止する材料からなる２層目絶縁膜８を
形成し、しかる後ホト・エツチング工程により、
アクテイブ領域に上記形成した膜５乃至８を残し
たところまでを示している。
成し、しかる後多結晶シリコン薄膜６を形成し、
しかる後１層目ゲート絶縁膜７を形成し、しかる
後酸化を防止する材料からなる２層目絶縁膜８を
形成し、しかる後ホト・エツチング工程により、
アクテイブ領域に上記形成した膜５乃至８を残し
たところまでを示している。
第６図は、半導体基板１を酸化し、フイールド
酸化膜１２，チヤネル・ストツパ拡散層１３を形
成したところまでを示している。
酸化膜１２，チヤネル・ストツパ拡散層１３を形
成したところまでを示している。
第７図は、ホト・エツチング工程により、チヤ
ネル領域４に上記形成した膜５乃至８を残し、し
かる後、ソース領域２およびドレイン領域３に不
純物拡散をおこなつたところまでを示している。
ネル領域４に上記形成した膜５乃至８を残し、し
かる後、ソース領域２およびドレイン領域３に不
純物拡散をおこなつたところまでを示している。
第８図は、半導体基板１を酸化し、ソース領域
２およびドレイン領域３上に酸化膜１０を形成し
たところまでを示している。
２およびドレイン領域３上に酸化膜１０を形成し
たところまでを示している。
第９図は、ホト・エツチング工程により、接触
孔を形成し、しかる後電極配線用金属を蒸着し、
しかる後ホト・エツチング工程により電極９，１
４，１５を形成し、記憶素子を完成したところま
でを示している。
孔を形成し、しかる後電極配線用金属を蒸着し、
しかる後ホト・エツチング工程により電極９，１
４，１５を形成し、記憶素子を完成したところま
でを示している。
本発明によれば、浮遊ゲートとゲート電極との
間に、互いに材質の異なる２層以上の絶縁膜を有
するが故に、素子の特性劣化が抑えられ、その結
果、信頼性の高い半導体不揮発生記憶装置を得る
ことができる。
間に、互いに材質の異なる２層以上の絶縁膜を有
するが故に、素子の特性劣化が抑えられ、その結
果、信頼性の高い半導体不揮発生記憶装置を得る
ことができる。
第１図は本発明が提供するところの２重ゲート
絶縁膜構造の記憶素子の断面を示す図，第２図乃
至第４図は本発明の記憶素子の要部の製造工程を
説明する図，第５図乃至第９図は本発明の記憶素
子を集積回路化するときその構成単位となる単体
素子の製造工程を説明する図である。 １…半導体基板、２…ソース領域、３…ドレイ
ン領域、４…チヤネル領域、５…酸化膜、６…浮
遊ゲート、７…絶縁膜、８…絶縁膜、９…電極。
絶縁膜構造の記憶素子の断面を示す図，第２図乃
至第４図は本発明の記憶素子の要部の製造工程を
説明する図，第５図乃至第９図は本発明の記憶素
子を集積回路化するときその構成単位となる単体
素子の製造工程を説明する図である。 １…半導体基板、２…ソース領域、３…ドレイ
ン領域、４…チヤネル領域、５…酸化膜、６…浮
遊ゲート、７…絶縁膜、８…絶縁膜、９…電極。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板と、該半導体基板に
設けられソース又はドレインとして働く第２導電
型不純物領域と、該第２導電型不純物領域と隣接
する上記半導体基板の表面領域に形成されるチヤ
ネル領域と、該チヤネル領域上に設けられた第１
のシリコン酸化膜と、該第１のシリコン酸化膜上
に設けられた多結晶シリコン膜と、該多結晶シリ
コン膜上に設けられた第２のシリコン酸化膜と、
該第２のシリコン酸化膜上に設けられたシリコン
窒化膜と、上記シリコン窒化膜上に設けられた電
極とを有する半導体不揮発性記憶装置において、 上記多結晶シリコン膜は上記半導体不揮発性記
憶装置の情報を保持する浮遊ゲートであることを
特徴とする半導体不揮発性記憶装置。 ２ 上記シリコン窒化膜と上記電極との間には第
３のシリコン酸化膜が設けられてなることを特徴
とする特許請求の範囲第１項記載の半導体不揮発
性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59272905A JPS60167377A (ja) | 1984-12-26 | 1984-12-26 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59272905A JPS60167377A (ja) | 1984-12-26 | 1984-12-26 | 半導体不揮発性記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7573205A Division JPS5910074B2 (ja) | 1975-08-15 | 1975-08-15 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60167377A JPS60167377A (ja) | 1985-08-30 |
| JPH022310B2 true JPH022310B2 (ja) | 1990-01-17 |
Family
ID=17520390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59272905A Granted JPS60167377A (ja) | 1984-12-26 | 1984-12-26 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60167377A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH057140U (ja) * | 1991-07-16 | 1993-02-02 | 株式会社ダイドー | 回転クロゼツト |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5188976A (en) * | 1990-07-13 | 1993-02-23 | Hitachi, Ltd. | Manufacturing method of non-volatile semiconductor memory device |
| JP6142614B2 (ja) | 2013-03-27 | 2017-06-07 | 富士通株式会社 | 電子装置及び部材回動操作方法 |
-
1984
- 1984-12-26 JP JP59272905A patent/JPS60167377A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH057140U (ja) * | 1991-07-16 | 1993-02-02 | 株式会社ダイドー | 回転クロゼツト |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60167377A (ja) | 1985-08-30 |
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