JPH02307277A - 不揮発性半導体装置の製造方法 - Google Patents
不揮発性半導体装置の製造方法Info
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- JPH02307277A JPH02307277A JP12976389A JP12976389A JPH02307277A JP H02307277 A JPH02307277 A JP H02307277A JP 12976389 A JP12976389 A JP 12976389A JP 12976389 A JP12976389 A JP 12976389A JP H02307277 A JPH02307277 A JP H02307277A
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Links
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Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は書き込みも消去も電気的に行える電気的書き換
え可能な不揮発性半導体装置、特にＭＮＯＳ（Ｍｅｔａ
ｌ −Ｎ１ｔｒｉｄｅ −０ｘｉｄｅ −Ｓｅｍ１ｃｏ
ｎｄｕｃｔｏｒ ）型の構造を有する不揮発性半導体装
置の製造方法に関するものである。
え可能な不揮発性半導体装置、特にＭＮＯＳ（Ｍｅｔａ
ｌ −Ｎ１ｔｒｉｄｅ −０ｘｉｄｅ −Ｓｅｍ１ｃｏ
ｎｄｕｃｔｏｒ ）型の構造を有する不揮発性半導体装
置の製造方法に関するものである。
従来の技術
従来から電気的に書き込みも消去も行える不揮発性半導
体装置（以下、ＥＡＲＯＭ ： Ｅｌｅａｔｒｉｃ、ａ
ｌｌｙＡｆｔ−ｅｒａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍ
ｅｍｏｒｙ ）としてＭＮＯＳ型の構造を有するメモリ
がよく知られている。
体装置（以下、ＥＡＲＯＭ ： Ｅｌｅａｔｒｉｃ、ａ
ｌｌｙＡｆｔ−ｅｒａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍ
ｅｍｏｒｙ ）としてＭＮＯＳ型の構造を有するメモリ
がよく知られている。
このＭＮＯＳ型の構造を有するメモリはゲート絶縁膜に
二種類（酸化膜と窒化膜）の膜を用いており、基板側か
ら薄い（５ｎｍ以下）酸化膜を通してトンネμ効果によ
υ電子、正孔を注入して情報の記憶をするものである。
二種類（酸化膜と窒化膜）の膜を用いており、基板側か
ら薄い（５ｎｍ以下）酸化膜を通してトンネμ効果によ
υ電子、正孔を注入して情報の記憶をするものである。
以下に従来のＥＡＲＯＭの製造方法について第３図に基
づいて説明する。
づいて説明する。
第３図において、Ｐ型Ｓｉ基板１の表面に所定の素子間
分離用酸化膜２を５００ ｎｍの厚さに形成し、次にＭ
ＯＳ ）ヲンジスタのゲート絶縁膜となる酸化膜３を３
０ ｎｍの厚さに形成する。続いて、約３×１０”ｚ”
のリンがドープされた第１多結晶シリコン４を４００
ｎｍの厚さに形成し、ホトおよびドライエツチングによ
、ＣＭＯ５）ランジスタ５を形成する。
分離用酸化膜２を５００ ｎｍの厚さに形成し、次にＭ
ＯＳ ）ヲンジスタのゲート絶縁膜となる酸化膜３を３
０ ｎｍの厚さに形成する。続いて、約３×１０”ｚ”
のリンがドープされた第１多結晶シリコン４を４００
ｎｍの厚さに形成し、ホトおよびドライエツチングによ
、ＣＭＯ５）ランジスタ５を形成する。
次に前記酸化膜３をバッフアート弗酸にてエツチングし
基板表面を露出させる。続いて、非常に薄い酸化膜６を
酸素ガス雰囲気中で温度６００℃で２時間酸化し、２
ｎｍの厚さに、形成する。ところで、前記薄い酸化膜６
の上に窒化膜７が設けられ、さらにこめ上に第２多結晶
シリコン膜８が設けられてＭＮＯＳ ）ランジスタ９が
構成されている。１０はソース・ドレイン領域となるＮ
拡散層である。
基板表面を露出させる。続いて、非常に薄い酸化膜６を
酸素ガス雰囲気中で温度６００℃で２時間酸化し、２
ｎｍの厚さに、形成する。ところで、前記薄い酸化膜６
の上に窒化膜７が設けられ、さらにこめ上に第２多結晶
シリコン膜８が設けられてＭＮＯＳ ）ランジスタ９が
構成されている。１０はソース・ドレイン領域となるＮ
拡散層である。
発明が解決しようとする課題
しかし、薄い酸化膜６を形成する前に露出させた基板表
面に自然酸化膜が約１ｎｍ存在する。この自然酸化膜は
バッフアート弗酸にてエツチング後の超純水による洗浄
中および乾燥中に基板表面に形成されると推測される。
面に自然酸化膜が約１ｎｍ存在する。この自然酸化膜は
バッフアート弗酸にてエツチング後の超純水による洗浄
中および乾燥中に基板表面に形成されると推測される。
このとき形成される自然酸化膜の膜厚がウェハ間で大き
く分布し均一性が悪く、その状態で次に薄・い酸化膜６
を形成すると自然酸化膜の均一性の悪さがそのまま転写
されてしまい、ＥＡＲＯＭのＭＮＯＳ ）ランジスタの
電気特性である消去側初期しきい値電圧に大きく影響す
る。
く分布し均一性が悪く、その状態で次に薄・い酸化膜６
を形成すると自然酸化膜の均一性の悪さがそのまま転写
されてしまい、ＥＡＲＯＭのＭＮＯＳ ）ランジスタの
電気特性である消去側初期しきい値電圧に大きく影響す
る。
このように上記従来例では自然酸化膜の均一性の悪さが
そのまま薄い酸化膜６に転写され、同じく均一性が悪く
なυ、ＥＡＲＯＭ （Ｄ ＭＮＯＳ ）フンジスタの電
気特性である消去側初期しきい値電圧のばらつきが生じ
るという課題があった。
そのまま薄い酸化膜６に転写され、同じく均一性が悪く
なυ、ＥＡＲＯＭ （Ｄ ＭＮＯＳ ）フンジスタの電
気特性である消去側初期しきい値電圧のばらつきが生じ
るという課題があった。
本発明はこのような課題を解決するもので、自然酸化膜
の均一性を良くし、薄い酸化膜の均一性を向上させ、Ｅ
ＡＲＯＭのＭＮＯＳ）ヲンジヌタの電気特性である消去
側初期しきい値電圧のばらつきを防ぐことができる不揮
発性半導体装置の製造方法を提供することを目的とする
ものである。
の均一性を良くし、薄い酸化膜の均一性を向上させ、Ｅ
ＡＲＯＭのＭＮＯＳ）ヲンジヌタの電気特性である消去
側初期しきい値電圧のばらつきを防ぐことができる不揮
発性半導体装置の製造方法を提供することを目的とする
ものである。
課題を解決するだめの手段
この課題を解決するために本発明は、−導１！型の半導
体基板の表面に設けられた第１の酸化膜を化学的に食刻
除去して基板表面を露出させる工程と、前記露出された
基板表面を過酸化水素をペースにした洗浄溶液で洗浄す
る工程と、前記洗浄された基板表面に薄い第２の酸化膜
を設ける工程とを備えたものである。
体基板の表面に設けられた第１の酸化膜を化学的に食刻
除去して基板表面を露出させる工程と、前記露出された
基板表面を過酸化水素をペースにした洗浄溶液で洗浄す
る工程と、前記洗浄された基板表面に薄い第２の酸化膜
を設ける工程とを備えたものである。
作用
この構成により、露出された基板表面を過酸化水素をペ
ースにした洗浄溶液で洗浄する工程を設けることにより
、自然酸化膜の均一性を良くすることができ、薄いｊｇ
２の酸化膜も均一性が良く形成されたＥＡＲＯＭのＭＮ
ＯＳ ）ヲンジスタの電気特性である初期消去側しきい
値電圧のばらつきを防ぐという効果を得ることができる
。
ースにした洗浄溶液で洗浄する工程を設けることにより
、自然酸化膜の均一性を良くすることができ、薄いｊｇ
２の酸化膜も均一性が良く形成されたＥＡＲＯＭのＭＮ
ＯＳ ）ヲンジスタの電気特性である初期消去側しきい
値電圧のばらつきを防ぐという効果を得ることができる
。
実施例
以下、本発明の一実施例について、図面（第１図、第２
図）に基づいて説明する。
図）に基づいて説明する。
・まず、製造工程を示す第１図に基づき説明すると、第
１図（ａｔに示すようにＰ型Ｓｉ基板１１の表面に所定
の素子間分離用酸化膜１２を５００ ｎｍの厚さに形成
し、次に第１図（ｂ）に示すようにＭＯＳ ）ランジス
タのゲート絶縁膜となる酸化ｌ５１３を３０ｎｍの厚さ
に形成する。続いてその上か・ら約３ＸｌＯ″ｉ３のリ
ンがドープされた第１多結晶シリコン１４を４００ ｎ
ｍの厚さに形成する。次に第１図（ｃ）に示すようにホ
トおよびドライエツチングによりＭＯＳ ）ヲンジスタ
を形成する。続いてＭＯＳ ）ランジス！以外のゲート
絶ｌ＆膜となる酸化膜１３をバッフアート弗酸にてエツ
チングしＳｉ基板１１の表面を露出させる。次にＳｉ基
板１１０表面をＨｚＯｚ ： ＮＨ４ＯＨ： Ｈ２Ｏ＝
１ ： ｌ ： ８の洗浄溶液で温度が６０〜８０℃
で１５分間洗浄する。
１図（ａｔに示すようにＰ型Ｓｉ基板１１の表面に所定
の素子間分離用酸化膜１２を５００ ｎｍの厚さに形成
し、次に第１図（ｂ）に示すようにＭＯＳ ）ランジス
タのゲート絶縁膜となる酸化ｌ５１３を３０ｎｍの厚さ
に形成する。続いてその上か・ら約３ＸｌＯ″ｉ３のリ
ンがドープされた第１多結晶シリコン１４を４００ ｎ
ｍの厚さに形成する。次に第１図（ｃ）に示すようにホ
トおよびドライエツチングによりＭＯＳ ）ヲンジスタ
を形成する。続いてＭＯＳ ）ランジス！以外のゲート
絶ｌ＆膜となる酸化膜１３をバッフアート弗酸にてエツ
チングしＳｉ基板１１の表面を露出させる。次にＳｉ基
板１１０表面をＨｚＯｚ ： ＮＨ４ＯＨ： Ｈ２Ｏ＝
１ ： ｌ ： ８の洗浄溶液で温度が６０〜８０℃
で１５分間洗浄する。
次に第１図ｆｄｌに示すように薄い第２の酸化膜１５を
Ｐ！！素ガス雰囲気中で温度が６００〜７００℃で２時
間酸化させ５ｎｍ以下、例えば２ｎｍの厚さに形成する
。次にその上から気相成長法により窒化膜１６をＦＪ２
０ｎｍ形成した。次にその上からリンがドープされた第
２多結晶シリコン１７を４００ ｎｍの厚さに形成した
。
Ｐ！！素ガス雰囲気中で温度が６００〜７００℃で２時
間酸化させ５ｎｍ以下、例えば２ｎｍの厚さに形成する
。次にその上から気相成長法により窒化膜１６をＦＪ２
０ｎｍ形成した。次にその上からリンがドープされた第
２多結晶シリコン１７を４００ ｎｍの厚さに形成した
。
次に第１図ｔｅｌに示すようにホトおよびドライエツチ
ングによりＭＮＯＳトランジスタを形成する。
ングによりＭＮＯＳトランジスタを形成する。
続いてＩ Ｘ １０”ｃｉ２．５０ ＫｅＶでＡｓ （
ヒ素）を打ち込みソース１．ドレイン領域１８を形成し
た。この後、通常のＭＯＳプロセス工程とほぼ同様の工
程を行ったのち・ソース、ドレイン饋ｖ、１８あるいは
第１多結晶シリコン１４ｓ２多結晶シリコン１７などと
Ａｌ配線の接続を行った。
ヒ素）を打ち込みソース１．ドレイン領域１８を形成し
た。この後、通常のＭＯＳプロセス工程とほぼ同様の工
程を行ったのち・ソース、ドレイン饋ｖ、１８あるいは
第１多結晶シリコン１４ｓ２多結晶シリコン１７などと
Ａｌ配線の接続を行った。
第２図に本発明実施例と従来例における自然酸化膜厚の
ばらつきの程度を示しており、本発明実施例によれば従
来例に比べてウェハ間均−性で約２倍の効果が得られる
。
ばらつきの程度を示しており、本発明実施例によれば従
来例に比べてウェハ間均−性で約２倍の効果が得られる
。
発明の効果
以上のように本発明によれば、露出された基板表面を過
酸化水素をベースにした洗浄溶液で洗浄する工程を設け
ることによシ、自然酸化膜の均−注を良くすることがで
き、薄い第２の酸化膜も均一性が良く形成されたＥＡＲ
ＯＭのＭＮＯＳ ）ランジスタの電気特性である初期
消去側しきい値電圧のばらつきを防ぐという効果を得る
ことができる。
酸化水素をベースにした洗浄溶液で洗浄する工程を設け
ることによシ、自然酸化膜の均−注を良くすることがで
き、薄い第２の酸化膜も均一性が良く形成されたＥＡＲ
ＯＭのＭＮＯＳ ）ランジスタの電気特性である初期
消去側しきい値電圧のばらつきを防ぐという効果を得る
ことができる。
第１図（ａｌ〜（ｅｌは本発明の一実施例における不揮
発性半導体装置の製造工程を示す断面図、第２図は自然
酸化膜厚のばらつきの程度を示す説明図、第３図は従来
例を示す断面図である。 １１・・・Ｐ型Ｓｉ基板、１２・・・素子間分離用酸化
膜、１３・・・酸化膜、１４・・・第１多結晶シリコン
、１５・・・第２の酸化膜、１６・・・窒化膜、１７・
・・第２多結晶シリコン、１８・・・ソース、ドレイン
領域。 代理人 森 本 義 弘 第２図 ４全明細例 薇采例 第３図 Ｚ
発性半導体装置の製造工程を示す断面図、第２図は自然
酸化膜厚のばらつきの程度を示す説明図、第３図は従来
例を示す断面図である。 １１・・・Ｐ型Ｓｉ基板、１２・・・素子間分離用酸化
膜、１３・・・酸化膜、１４・・・第１多結晶シリコン
、１５・・・第２の酸化膜、１６・・・窒化膜、１７・
・・第２多結晶シリコン、１８・・・ソース、ドレイン
領域。 代理人 森 本 義 弘 第２図 ４全明細例 薇采例 第３図 Ｚ
Claims (1)
- １、一導電型の半導体基板の表面に設けられた第１の酸
化膜を化学的に食刻除去して基板表面を露出させる工程
と、前記露出された基板表面を過酸化水素をベースにし
た洗浄溶液で洗浄する工程と、前記洗浄された基板表面
に薄い第２の酸化膜を設ける工程とを備えた不揮発性半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12976389A JPH02307277A (ja) | 1989-05-22 | 1989-05-22 | 不揮発性半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12976389A JPH02307277A (ja) | 1989-05-22 | 1989-05-22 | 不揮発性半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02307277A true JPH02307277A (ja) | 1990-12-20 |
Family
ID=15017600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12976389A Pending JPH02307277A (ja) | 1989-05-22 | 1989-05-22 | 不揮発性半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02307277A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5176756A (en) * | 1990-08-29 | 1993-01-05 | Fujitsu Limited | Method for fabricating a semiconductor device including a step for cleaning a semiconductor substrate |
| US5328867A (en) * | 1993-05-07 | 1994-07-12 | United Microelectronics Corporation | Peroxide clean before buried contact polysilicon deposition |
| WO1999065069A1 (fr) * | 1998-06-08 | 1999-12-16 | Applied Materials Inc. | Procede d'implantation d'ions |
-
1989
- 1989-05-22 JP JP12976389A patent/JPH02307277A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5176756A (en) * | 1990-08-29 | 1993-01-05 | Fujitsu Limited | Method for fabricating a semiconductor device including a step for cleaning a semiconductor substrate |
| US5328867A (en) * | 1993-05-07 | 1994-07-12 | United Microelectronics Corporation | Peroxide clean before buried contact polysilicon deposition |
| WO1999065069A1 (fr) * | 1998-06-08 | 1999-12-16 | Applied Materials Inc. | Procede d'implantation d'ions |
| US6583018B1 (en) | 1998-06-08 | 2003-06-24 | Applied Materials, Inc. | Method of ion implantation |
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