JP2573762B2 - 浮動ゲート電界効果トランジスタ構造の製造法 - Google Patents

浮動ゲート電界効果トランジスタ構造の製造法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に持久記憶装置に使
用される浮動ゲート電界効果トランジスタ構造の製造法
に関する。
【０００２】
【従来の技術】持久記憶装置は記憶チップから電力が遮
断されても記憶されたデータを保持することができる記
憶装置である。UV-EPROM及びEEPROMは代表的にはこのよ
うに構成され、記憶セルの各々に電荷を蓄積する構造を
使用している。この形式の構造の例には絶縁体に囲まれ
た浮動(floating)ゲート上に形成された規則的な制御ゲ
ートを有する合成スタック・ゲート電極を使用した浮動
ゲートMOSFETがある。制御ゲートに電圧が印加される
と、電荷はMOSFETのチャネル領域から浮動ゲートに注入
され、そこで電荷は電圧が除去された後も長期間にわた
って蓄積されることができる。
【０００３】浮動ゲートは電荷が確実に保持されるよう
に絶縁特性が良好な誘電体薄膜によって囲まれなければ
ならない。一つの形式の誘電体薄膜は浮動ゲートと制御
ゲートの間に形成された酸化物−窒化物−酸化物（ＯＮ
Ｏ）複合薄膜層と、浮動ゲートの側壁上で熱成長された
酸化物とから成っている。ＯＮＯ薄膜層は浮動ゲートを
絶縁するためだけではなく、制御ゲートから浮動ゲート
へと高電圧を結合するためにも利用され、一方、側壁上
の熱酸化物は主として制御ゲートと浮動ゲートとの絶縁
誘電体として利用される。
【０００４】良好な電気絶縁を提供するため、基本的に
通常は１０５０℃以上の極めて高温で側壁酸化物を成長
させる。更に、ＯＮＯと側壁酸化物との間に形成された
かど部は標準型のスタック・ゲート・セルの設計では電
荷漏れの潜在的な弱点となりがちである。記憶素子のサ
イズを一層小型にしようとすると、上記の弱点により重
大な制約が加わる。素子が小型化されるにつれて、形成
中に素子がさらされる温度は記憶セルで使用される薄い
ゲート酸化物の完全性を確保するため最低限に抑えなけ
ればならない。更に、ＯＮＯ層はゲート酸化物の厚さを
縮小すると抑制ゲートと浮動ゲートとの結合の効率を確
保するために薄くしなければならず、それによってＯＮ
Ｏ層と側壁酸化物のかど部が漏れる確率が高くなる。
【０００５】半導体記憶素子で制御ゲートから浮動ゲー
トを絶縁するための従来の技術はサトウ氏への米国特許
明細書第4,720,323 号に開示されている。この特許に開
示されているのは、ＯＮＯ複合層が浮動ゲートの上面と
側壁の双方に形成される第１の技術と、ＯＮＯゲートが
先ず浮動ゲートの上面に形成され、次にゲートの側壁に
酸化物層が形成される第２の技術である。これらの技術
の双方とも前述の欠点を有している。特に、第１の技術
では浮動ゲートの側面には薄い酸化物層しか形成されな
い。それによって、浮動ゲートと制御ゲートの間でかど
部の漏れが発生する確率が高まる。第２の技術では、露
出されたゲートの側壁に極めて薄い酸化物層が形成され
なければならず、そのためより長期間にわたってゲート
酸化物が高温にさらされる必要があり、小型化された素
子ではそれがゲート酸化物の薄膜層の完全性を損なう恐
れがある。
【０００６】これらの欠点に鑑み必要であるのは長期間
にわたって過度な温度に持久記憶セルのゲートを直接さ
らすことなく小型化された持久半導体記憶素子を加工
し、同時にセルの浮動ゲートの構造が制御ゲートから適
宜に絶縁される構造を提供することができる。
【０００７】
【発明が解決しようとする課題】従って本発明の課題を
長期間にわたって過度の温度に構造部品をさらさずに、
持久半導体記憶装置のような半導体構造を製造する方法
を提供することである。
【０００８】本発明の別の課題は構造部品相互の極めて
優れた電気絶縁が可能な持久半導体記憶装置のような半
導体構造を製造する方法を提供することである。
【０００９】本発明の更に別の課題は構造の浮動ゲート
と制御ゲートとの極めて優れた電気絶縁が可能な持久浮
動ゲート電界効果トランジスタ（ＦＥＴ）構造を製造す
ることである。
【００１０】
【課題を解決するための手段】本発明の上記の、及びそ
の他の課題は先ず浮動ゲートの側壁に沿って酸化物の薄
膜層を形成し、酸化物層と浮動ゲートとをＯＮＯ複合層
で被覆することによって構造の制御ゲートから浮動ゲー
トを絶縁するスタックト浮動ゲートＦＥＴ構造とその製
造方法によって解決される。側壁酸化物層は熱酸化段階
によって比較的薄く形成され、浮動ゲートが長期間にわ
たって高い酸化温度にさらされなくてもよいようにする
ことが好ましい。側壁酸化物層を形成後、ＯＮＯ複合層
用の第１層が浮動ゲートの上面上で成長され、第２の熱
酸化段階で側壁酸化物層が成長される。この段階も浮動
ゲートを長期間にわたって過度な温度にさらすことはな
い。そこで浮動ゲートは酸化物によって完全に被覆さ
れ、ＯＮＯ複合層の残りの窒化物と酸化物層を形成する
ことができる。最後に、ＯＮＯ複合層の上面に制御ゲー
トが形成される。そこで浮動ゲートの上かど部はＯＮＯ
複合層と下層の酸化物層の双方によって囲まれ、それに
よって浮動ゲートと制御ゲートの間の誘電体による絶縁
が向上する。この工程によってゲートのエッチング段階
中の構造の拡散領域でのシリコン溝の形成の防止も助成
される。
【００１１】
【実施例】つぎにこの発明の実施例を添付図面を参照し
つつ詳細に説明する。図１には複数個のＦＥＴ記憶セル
１２と、複数個のｎ−型ソース拡散領域１４と、複数個
のｎ−型ドレン拡散領域１６とを備えたスタックト浮動
ゲートＦＥＴ記憶アレイ１０が図示されている。各記憶
セル１２の浮動ゲート用のｎ−型ポリシリコン１８の第
１層がソース及びドレン拡散領域１４及び１６の上層に
形成され、一方、各記憶セル１２の制御ゲート用のｎ−
型ポリシリコン層２０が浮動ゲート・ポリシリコン層１
８の上層に形成されている。必要ならば、回路速度を高
めるために制御ゲート用のポリシリコン層２０をポリサ
イド構造と取り替えることができる。各ソース拡散領域
１４の一部は図１の２２で示すように浮動ゲート・ポリ
シリコン層１８によって被覆されずに残される。
【００１２】さて図２−図７を参照すると、本発明に従
った浮動ゲートＦＥＴ記憶セルの一つを形成するための
製造段階が図示されている。特に浮動ゲートＦＥＴ記憶
セル１２が被覆されないソース拡散領域２２を含む半製
造状態で図示されている。ＦＥＴ記憶アレイ１０はｐ−
型（１００）単結晶シリコン基板３０を備え、その上に
従来の半導体製造技術によって電界酸化物領域３２とシ
リコン二酸化物ゲート誘電体層３４とが形成される。ポ
リシリコン浮動ゲート層１８はゲート酸化物領域３４と
隣接する電界酸化物領域３２との上に形成され、一対の
側壁３５を備えている。熱成長されたシリコン二酸化物
の薄膜パッド層とＬＰＣＶＤシリコン窒化物層３８が浮
動ゲート層１８の上面に形成される。ゲート酸化物層３
４と、浮動ゲート層１８と、パッド酸化物層３６と、窒
化物層３８の好ましい厚さはそれぞれ１０−２０nm、２
００−２５０nm、１０nm及び１５−３０nmである。層１
８，３６及び３８の形成は従来の蒸着、写真リトグラフ
及びプラズマ・エッチング方式によって行われる。
【００１３】さて図３を参照すると、窒化物層３８の上
部と、図の４２で示す浮動ゲート層１８の側壁３５の上
と、ソース拡散領域２２のシリコン基板３０の上部とに
二酸化シリコン絶縁層４０の薄膜層を形成するために８
５０℃ないし９５０℃の温度で熱酸化が実施される本発
明の主要段階が図示されている。シリコン二酸化物層４
０の厚さは記憶アレイ１０のシリコン上面で約１nmであ
り、側壁領域の酸化層４２の厚さは酸化温度と酸化形式
（すなわち湿式又は乾式酸化）に応じて４０nmないし８
０nmである。シリコン二酸化層４０の厚さはソース拡散
領域２２のシリコン基板３０の上面で約４０nmである。
【００１４】次に図４に示すように、ＦＥＴ記憶セル１
２の酸化物、窒化物及び二酸化シリコン層３６，３８及
び４０はそれぞれ除去され、側壁酸化物層４２とソース
拡散領域２２の二酸化シリコン層４０だけが残される。
特に、二酸化シリコン層４０はふっ化水素酸（ＨＦ）の
ような適宜の任意のエッチング溶液を用いて除去され、
その後、約２０分間高温（例えば１５０℃）の燐酸にさ
らして窒化物層３８が除去される。最後に、二酸化シリ
コン層３６と約２００−２５０オングストロームの酸化
物側壁領域４２を除去するために別のＨＦエッチング溶
液が使用される。これによって厚さが約３５０−４００
オングストロームの側壁領域４２が残される。
【００１５】図５に示すように、次にＦＦＴ記憶アレイ
１０の上面全体の上に酸化物−窒化物−酸化物（ＯＮ
Ｏ）複合層４４が形成される。ＯＮＯ複合層４４は実際
には対応する３段階で形成される３つの層４６，４８及
び５０から成っている。第１二酸化シリコン層４６は９
５０℃と１１００℃の間の温度で約１０−１５nmの厚さ
に熱成長される。この段階は温度に応じて約１０分間行
われ、３％の塩素を含む乾燥酸素の環境下で行われるこ
とが好ましい。９５０℃−１１００℃の範囲が選択され
る理由はそれが最も適切な妥協点であり、より高い温度
で発生する最高品質の二酸化シリコンを製造する必要性
と、浮動ゲート・ポリシリコン１８を高温にさらす時間
を短縮する必要性とのバランスがとれるからである。後
者の必要性が主な関心である場合は、９５０℃が最も好
ましい温度である。
【００１６】次に窒化物層４８が８００℃で１０分間に
わたって約１５nmの厚さに蒸着され、最後に、ＯＮＯ複
合層４４の誘電性能を更に高めるために二酸化シリコン
層５０を２−３nmの厚さに形成するため乾燥酸素内で別
の熱酸化工程が９００−１０００℃で２時間にわたって
実行される。
【００１７】図４及び図５に示した段階は従来の製造技
術と比較して多くの利点を有している。第１に、側壁酸
化物領域４２とその上層のＯＮＯ複合層４４との組合せ
によって、優れた電気絶縁が達成され、種々の層の厚さ
が高密度小型技術と適応するために縮小されるので、浮
動ゲート１８から酸化物及びＯＮＯ層４２及び４４まで
の漏れ現象が生じないことが助成される。第２に、ＯＮ
Ｏ複合層４４も側壁酸化物領域４２での電気絶縁を行う
ので、側壁酸化物領域４２が従来の素子のように高度な
電気絶縁を行う必要がない。その結果、側壁酸化物領域
４２はより低い温度で成長することができ、それによっ
てＦＥＴ記憶アレイ１０の小型化が更に促進される。第
３に浮動ゲート層１８によって被覆されていないソース
拡散領域２２は、ＯＮＯ層４４及び側壁酸化段階で成長
した酸化物層４０によって、この時点で被覆される。後
のエッチング工程でソース拡散領域にしばしば形成され
るシリコン溝がこの手法により防止される。溝が形成さ
れないことを更に確実にするため、側壁の酸化段階の前
にソース拡散領域２２へＡs + のｎ+ 注入を行うことが
できる。それによって、酸化物層４０は注入領域が一層
厚くなり、後のエッチング段階中のシリコン溝の形成を
更に防止できる。
【００１８】ＦＥＴ記憶アレイ１０を製造する他の段階
は従来と同様であり、図６−図８に図示されている。特
に、厚さ約３０nmの非晶質のシリコン薄膜層がＯＮＯ層
４４を後の段階で使用されるホトレジストから防護する
ためにＯＮＯ層全体の上に蒸着される。次に制御ゲート
ポリシリコン層２０が非晶質シリコン層５２上に厚さ約
４００−４５０nmで蒸着され、従来のホトレジスト及び
エッチング技術によって輪郭形成され、一方、ｎ+ ソー
ス拡散領域１４とドレン拡散領域１６がこれも従来の技
術によって形成される。最後に、図７及び図８に示すよ
うに、ＦＥＴ記憶アレイ１０全体がＢＰＳＧガラス５４
の層によって被覆される。
【００１９】本発明をこれまで好ましい実施例に基づい
て説明してきたが、特許請求の範囲から逸脱することな
く多くの変更と修正が可能であることが理解されよう。
例えば、ポリサイド・ゲート工程で利用される製造方法
を開示してきたが、この製造法はサリサイド工程技術に
も応用できる。更に、種々の素子の導電性を反転させて
ｎ−チャネルの代わりにｐ−チャネルＦＥＴを形成し、
二酸化シリコンゲート層３４の代わりに窒化シリコン層
を用いることもできよう。
【図面の簡単な説明】
【図１】浮動ゲート電界効果トランジスタ配列の概略平
面図である。
【図２】本発明に従って浮動ゲート電界効果トランジス
タ構造を形成するための製造段階を説明した図１の一点
鎖線１−１に沿った断面を矢印方向から見た図である。
【図３】本発明に従って浮動ゲート電界効果トランジス
タ構造を形成するための製造段階を説明した図１の一点
鎖線１−１に沿った断面を矢印方向から見た図である。
【図４】本発明に従って浮動ゲート電界効果トランジス
タ構造を形成するための製造段階を説明した図１の一点
鎖線１−１に沿った断面を矢印方向から見た図である。
【図５】本発明に従って浮動ゲート電界効果トランジス
タ構造を形成するための製造段階を説明した図１の一点
鎖線１−１に沿った断面を矢印方向から見た図である。
【図６】本発明に従って浮動ゲート電界効果トランジス
タ構造を形成するための製造段階を説明した図１の一点
鎖線１−１に沿った断面を矢印方向から見た図である。
【図７】本発明に従って浮動ゲート電界効果トランジス
タ構造を形成するための製造段階を説明した図１の一点
鎖線１−１に沿った断面を矢印方向から見た図である。
【図８】本発明に従って形成された完成後の電界効果ト
ランジスタ構造を図示した図１の線２−２に沿った断面
図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−1988（ＪＰ，Ａ) 特開 平１−189956（ＪＰ，Ａ) 特開 平１−189966（ＪＰ，Ａ) 特開 昭62−131582（ＪＰ，Ａ) 特開 昭64−15985（ＪＰ，Ａ)

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 浮動ゲート電界効果トランジスタ構造の
    製造法において、 ａ） 上面及び側壁を有する浮動ゲート層を半導体基板
    上に形成し、前記側壁により、チャンネル長方向及びチ
    ャンネル幅方向の両方において、前記浮動ゲート層の領
    域を定め、 ｂ） 前記浮動ゲート層の前記側壁の全てに沿って第１
    酸化物層を形成し、 ｃ） 前記浮動ゲート層の上面に酸化物−窒化物−酸化
    物（ＯＮＯ）複合層を形成し、同時に、前記浮動ゲート
    層の全側壁上の前記第１酸化物層上に、窒化物−酸化物
    複合層を形成し、 ｄ） 前記ＯＮＯ複合層の上面に制御ゲート層を形成す
    る各段階から成ることを特徴とする方法。
  2. 【請求項２】 前記第１酸化物層を形成する段階が第１
    熱酸化物層を成長させる段階であることを特徴とする請
    求項１の製造法。
  3. 【請求項３】 前記第１熱酸化物層を成長させる段階が
    ８５０℃ないし９５０℃の温度で第１熱酸化物層を成長
    させる段階であることを特徴とする請求項２の製造法。
  4. 【請求項４】 前記第１熱酸化層を浮動ゲート層の側壁
    上に約４０ないし８０ｎｍの厚さに成長させることを特
    徴とする請求項３の製造法。
  5. 【請求項５】 前記第１酸化物層を形成する段階が、更
    に、 ｉ） 浮動ゲート層の上面と側面とに最初の第１酸化物
    層を形成し、 ｉｉ）浮動ゲート層の上面と最初の第１酸化物層の一部
    を除去する段階から成ることを特徴とする請求項１の製
    造法。
  6. 【請求項６】 前記ＯＮＯ複合層を形成する段階が更
    に、 ｉ） 第１酸化物層上と、浮動ゲート層の上面との上に
    第２酸化物層を形成し、 ｉｉ）該第２酸化物層上に窒化物層を蒸着し、かつ、 ｉｉｉ）該窒化物層上に第３酸化物層を形成する各段階
    から成ることを特徴とする請求項１の製造法。
  7. 【請求項７】 前記第１、第２及び第３酸化物層を形成
    する段階が第１、第２及び第３熱酸化物層を成長させる
    段階であることを特徴とする請求項６の製造法。
  8. 【請求項８】 前記第２熱酸化物層を９５０℃と１１０
    ０℃の間の温度で厚さ約１０ないし１５ｍｍに成長させ
    ることを特徴とする請求項７の製造法。
  9. 【請求項９】 前記第３熱酸化物層を約２−３ｎｍの厚
    さに成長させることを特徴とする請求項８の製造法。
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