TW202418550A - 快閃記憶體及其製造方法 - Google Patents

Abstract

一種快閃記憶體及其製造方法。所述快閃記憶體包括浮置閘極、第一介電層、第二介電層、源極區、汲極區、抹除閘極、選擇閘極以及第三介電層。所述浮置閘極設置於基底中。所述第一介電層設置於所述浮置閘極與所述基底之間。所述第二介電層覆蓋所述浮置閘極的被所述基底暴露出的表面。所述源極區設置於所述浮置閘極的一側的所述基底中，且與所述第一介電層接觸。所述汲極區設置於所述浮置閘極的另一側的所述基底中，且與所述第一介電層分隔開。所述抹除閘極設置於所述第二介電層上。所述選擇閘極設置於所述浮置閘極與所述汲極區之間的所述基底上。所述第三介電層設置於所述選擇閘極與所述基底之間。

Description

快閃記憶體及其製造方法

本發明是有關於一種半導體裝置及其製造方法，且特別是有關於一種快閃記憶體（flash memory）及其製造方法。

快閃記憶體由於具有可多次進行資料的存入、讀取或抹除以及存入的資料在斷電後也不會消失的優點，因此已成為個人電腦和其他電子設備所廣泛採用的一種記憶體。

在一種分離閘極（split-gate）式的快閃記憶體的製造過程中，作為抹除閘極（erase gate）的多晶矽層通常形成於源極區上方。因此，在後續形成源極線接點（source line contact）時，必須先移除部分的多晶矽層來形成源極線接點開口。如此一來，製程步驟較為複雜。此外，由於源極線接點通常位於記憶單元陣列區的邊緣處，因此源極線接點與這些記憶單元之間的距離差異過大，導致負載效應（loading effect）的產生。

此外，在一般的分離閘極式的快閃記憶體中，浮置閘極（floating gate）通過間隙壁（spacer）而與其他的閘極（例如控制閘極（control gate）、選擇閘極（select gate）、抹除閘極等）隔離開。然而，在後續的蝕刻製程中，往往會造成間隙壁的受損，導致浮置閘極有可能與其他的閘極接觸而造成短路（short），因而對快閃記憶體的效能造成影響。

本發明提供一種快閃記憶體，其中浮置閘極設置於基底中且被介電層包覆，且相鄰的記憶單元之間的源極區上可設置源極線接點。

本發明提供一種快閃記憶體的製造方法，其中浮置閘極形成於基底中且被介電層包覆，且相鄰的記憶單元之間的源極區上可形成源極線接點。

本發明的快閃記憶體包括浮置閘極、第一介電層、第二介電層、源極區、汲極區、抹除閘極、選擇閘極以及第三介電層。所述浮置閘極設置於基底中。所述第一介電層設置於所述浮置閘極與所述基底之間。所述第二介電層覆蓋所述浮置閘極的被所述基底暴露出的表面。所述源極區設置於所述浮置閘極的一側的所述基底中，且與所述第一介電層接觸。所述汲極區設置於所述浮置閘極的另一側的所述基底中，且與所述第一介電層分隔開。所述抹除閘極設置於所述第二介電層上。所述選擇閘極設置於所述浮置閘極與所述汲極區之間的所述基底上。所述第三介電層設置於所述選擇閘極與所述基底之間。

在本發明的快閃記憶體的一實施例中，所述浮置閘極的頂面高於所述基底的頂面。

在本發明的快閃記憶體的一實施例中，所述源極區延伸至所述浮置閘極的下方。

在本發明的快閃記憶體的一實施例中，所述抹除閘極的一個側壁位於所述第一介電層與所述源極區的交界的上方。

在本發明的快閃記憶體的一實施例中，所述第三介電層還位於所述源極區上。

在本發明的快閃記憶體的一實施例中，所述抹除閘極的一個側壁位於所述源極區上方的所述第三介電層上。

在本發明的快閃記憶體的一實施例中，所述抹除閘極的一個側壁位於所述浮置閘極與所述源極區之間的所述第一介電層上。

在本發明的快閃記憶體的一實施例中，所述抹除閘極的二個側壁皆位於所述浮置閘極上方。

在本發明的快閃記憶體的一實施例中，所述選擇閘極的一個側壁位於所述第二介電層上。

在本發明的快閃記憶體的一實施例中，所述選擇閘極的二個側壁皆位於所述第三介電層上。

在本發明的快閃記憶體的一實施例中，所述抹除閘極的材料與所述選擇閘極的材料各自包括多晶矽或金屬。

在本發明的快閃記憶體的一實施例中，還包括隔離結構。所述隔離結構設置於所述基底中，且所述汲極區位於所述隔離結構與所述選擇閘極之間。

本發明的快閃記憶體的製造方法包括以下步驟。於基底中形成凹槽。於所述凹槽中形成浮置閘極。於所述浮置閘極與所述基底之間形成第一介電層。於所述浮置閘極的被所述基底暴露出的表面上形成第二介電層。於所述浮置閘極的一側的所述基底中形成源極區，其中所述源極區與所述第一介電層接觸。於所述浮置閘極的另一側的所述基底上形成第三介電層。於所述第二介電層上形成抹除閘極。於所述第三介電層上形成選擇閘極。於所述選擇閘極的遠離所述浮置閘極的一側的所述基底中形成汲極區。

在本發明的快閃記憶體的製造方法的一實施例中，形成所述浮置閘極與所述第一介電層的方法包括以下步驟。於所述基底上形成介電材料層。於所述介電材料層上形成導電材料層，其中所述導電材料層填滿所述凹槽。進行化學機械研磨製程，以移除部分的所述導電材料層，直到暴露出所述介電材料層。

在本發明的快閃記憶體的製造方法的一實施例中，形成所述源極區的方法包括以下步驟。於所述基底上形成罩幕層，其中所述罩幕層暴露出所述凹槽旁的區域。以所述罩幕層為罩幕，進行蝕刻製程，以暴露出所述凹槽旁的所述基底的表面。以所述罩幕層為罩幕，進行離子植入製程。移除所述罩幕層。

在本發明的快閃記憶體的製造方法的一實施例中，形成所述第三介電層的方法包括以下步驟。於所述基底上形成罩幕層，其中所述罩幕層暴露出所述凹槽旁的區域。以罩幕層為罩幕，進行蝕刻製程，以暴露出所述凹槽旁的所述基底的表面。移除所述罩幕層。進行熱氧化製程。

在本發明的快閃記憶體的製造方法的一實施例中，形成所述抹除閘極與所述選擇閘極的方法包括以下步驟。於所述第二介電層與所述第三介電層上形成導電材料層。對所述導電材料層進行圖案化製程。

在本發明的快閃記憶體的製造方法的一實施例中，在進行所述圖案化製程之後，還包括進行閘極置換（gate replacement）製程。

在本發明的快閃記憶體的製造方法的一實施例中，形成所述汲極區的方法包括包括以下步驟。於所述基底上形成罩幕層，其中所述罩幕層暴露出所述選擇閘極旁的區域。以所述罩幕層為罩幕，進行離子植入製程。移除所述罩幕層。

在本發明的快閃記憶體的製造方法的一實施例中，在形成所述第二介電層之後以及在形成所述源極區之前，還包括於所述基底中形成隔離結構。

綜上所述，在本發明中，浮置閘極設置於基底中且被介電層包覆。因此，可有效地避免浮置閘極與抹除閘極以及選擇閘極接觸而造成短路。此外，在本發明中，由於源極區上方的區域並未被抹除閘極完全覆蓋，因此在製造過程中不須額外地進行蝕刻製程來形成源極線接點開口，且源極線接點可直接設置於源極區上方的區域中而與源極區連接。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合附圖作詳細說明如下。

下文列舉實施例並配合附圖來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。此外，附圖僅以說明為目的，並未依照原尺寸作圖。為了方便理解，在下述說明中相同的元件將以相同的符號標示來說明。

關於文中所使用「包含」、「包括」、「具有」等等用語，均為開放性的用語，也就是指「包含但不限於」。

當以「第一」、「第二」等的用語來說明元件時，僅用於將這些元件彼此區分，並不限制這些元件的順序或重要性。因此，在一些情況下，第一元件亦可稱作第二元件，第二元件亦可稱作第一元件，且此不偏離本發明的範疇。

此外，文中所提到的方向性用語，例如「上」、「下」等，僅是用以參考圖式的方向，並非用來限制本發明。因此，應理解，「上」可與「下」互換使用，且當層或膜等元件放置於另一元件「上」時，所述元件可直接放置於所述另一元件上，或者可存在中間元件。另一方面，當稱元件「直接」放置於另一元件「上」時，則兩者之間不存在中間元件。

圖1A至圖1H為本發明的第一實施例的快閃記憶體的剖面示意圖。

首先，參照圖1A，提供基底100。在本實施例中，基底100為矽基底，但本發明不限於此。在其他實施例中，基底100也可以是絕緣體上覆矽（silicon-on-insulator，SOI）基底。接著，於基底100中形成凹槽102。在本實施例中，凹槽102即為後續形成浮置閘極的區域。然後，於基底100上共形地形成介電材料層，以作為第一介電層104。第一介電層104用以形成本實施例的快閃記憶體的穿隧介電層（tunneling dielectric layer）。在本實施例中，第一介電層104為氧化物層。此外，在本實施例中，形成第一介電層104的方法例如是對基底100進行熱氧化製程。之後，於第一介電層104上形成導電材料層106。導電材料層106用以形成本實施例的快閃記憶體的浮置閘極。在本實施例中，導電材料層106為多晶矽層。此外，在本實施例中，形成導電材料層106的方法例如是進行化學氣相沉積（chemical vapor deposition，CVD）製程。在本實施例中，導電材料層106填滿凹槽102。

接著，參照圖1B，進行化學機械研磨製程，以移除部分的導電材料層106，直到暴露出第一介電層104。如此一來，於凹槽102中形成了浮置閘極106a，且浮置閘極106a與基底100之間設置有第一介電層104。在本實施例中，由於第一介電層104作為化學機械研磨製程的研磨終止層，因此所形成的浮置閘極106a的頂面會高於基底100的頂面。之後，於基底100上形成第二介電層108。第二介電層108覆蓋浮置閘極106a的被基底100暴露出的表面。因此，在本實施例中，浮置閘極106a設置於基底100中且被介電層包覆，以有效地避免浮置閘極106a與後續形成的其他的閘極接觸。也就是說，在本實施例中，可不需額外地形成間隙壁來確保浮置閘極106a不會與後續形成的其他的閘極接觸，因而可簡化快閃記憶體的製程步驟。

然後，參照圖1C，於基底100上形成罩幕層110。罩幕層110暴露出對應於待形成於基底100中的隔離結構的區域。在本實施例中，罩幕層110為氮化物層，但本發明不限於此。接著，以罩幕層110為蝕刻罩幕，進行蝕刻製程，以移除部分的第二介電層108、部分的第一介電層104以及部分的基底100而形成溝槽（未圖示）。之後，於所形成的溝槽中填入絕緣材料，以形成隔離結構112。在本實施例中，隔離結構112為淺溝槽隔離（shallow trench isolation，STI）結構，但本發明不限於此。

接著，參照圖1D，移除罩幕層110。然後，於基底100上形成罩幕層114。罩幕層114暴露出凹槽102旁的區域。在本實施例中，罩幕層114為光阻層，但本發明不限於此。詳細地說，在本實施例中，罩幕層114暴露出凹槽102旁的待形成快閃記憶體的源極區的區域，並覆蓋所述區域外的其他區域，但本發明不限於此。在其他實施例中，視實際需求，罩幕層114可同時暴露出其他待形成摻雜區的區域。接著，以罩幕層114為蝕刻罩幕，進行蝕刻製程，以移除部分的第二介電層108以及部分的第一介電層104而暴露出凹槽102旁的基底100的表面。之後，以罩幕層114為植入罩幕，進行離子植入製程，以將摻質植入凹槽102旁的基底100中。如此一來，於浮置閘極106a的一側的基底100中形成了源極區116。

在本實施例中，由於罩幕層114的側壁與凹槽102的側壁對準，因此在蝕刻中的過程中不會對凹槽102中的第一介電層104與浮置閘極106a上方的第二介電層108造成損壞，且因此能夠確保浮置閘極106a不會與後續形成的其他的閘極接觸。此外，由於罩幕層114的側壁與凹槽102的側壁對準，因此所形成的源極區116能夠與形成於凹槽102的側壁上的第一介電層104接觸。在其他實施例中，罩幕層114的側壁可不與凹槽102的側壁對準，且進一步地覆蓋凹槽102周圍的第二介電層108。在此情況下，在將摻質植入之後，可進行熱處理來使摻質擴散而形成與第一介電層104接觸的源極區116。

然後，參照圖1E，移除罩幕層110。接著，於基底100上形成罩幕層118。罩幕層118暴露出凹槽102的另一側的區域。在本實施例中，罩幕層118為光阻層，但本發明不限於此。詳細地說，在本實施例中，罩幕層118覆蓋凹槽102上方的區域以及源極區116，且暴露出凹槽102與隔離結構112之間的區域。之後，以罩幕層118為蝕刻罩幕，進行蝕刻製程，以移除部分的第二介電層108以及部分的第一介電層104而暴露出凹槽102旁的基底100的表面。在本實施例中，由於罩幕層118的側壁與凹槽102的側壁對準，因此在蝕刻中的過程中不會對凹槽102中的第一介電層104與浮置閘極106a上方的第二介電層108造成損壞，且因此能夠確保浮置閘極106a不會與後續形成的其他的閘極接觸。在其他實施例中，罩幕層118的側壁可不與凹槽102的側壁對準，且進一步地覆蓋凹槽102周圍的第二介電層108。

接著，參照圖1F，移除罩幕層118。然後，進行熱氧化製程，以於暴露出的基底100的表面上形成第三介電層120。因此，在本實施例中，第三介電層120為氧化物層。如此一來，凹槽102外的基底100的表面上形成有第三介電層120，且第三介電層120覆蓋源極區116。之後，於基底100上形成導電材料層122。導電材料層122覆蓋隔離結構112、第二介電層108以及第三介電層120。導電材料層122用以形成本實施例的快閃記憶體的抹除閘極以及選擇閘極。在本實施例中，導電材料層122為多晶矽層。此外，在本實施例中，形成導電材料層122的方法例如是進行化學氣相沉積製程。

然後，參照圖1G，對導電材料層122進行圖案化製程，以形成抹除閘極124與選擇閘極126。詳細地說，在對導電材料層122進行圖案化製程之後，於第二介電層108上形成了抹除閘極124，且於浮置閘極106a與隔離結構112之間的第三介電層120上形成了選擇閘極126。因此，抹除閘極124與浮置閘極106a之間的第二介電層108可作為閘間介電層（inter-gate dielectric layer），且選擇閘極126與基底100之間的第三介電層120可作為閘介電層（gate dielectric layer）。

在本實施例中，抹除閘極124與選擇閘極126是由作為導電材料層122的多晶矽層形成，但本發明不限於此。在其他實施例中，在對導電材料層122進行圖案化製程之後，可進行本領域技術人員所熟知的閘極置換製程，以形成由金屬材料構成的抹除閘極124與選擇閘極126。

接著，於基底100上形成罩幕層128。罩幕層128暴露出選擇閘極126旁的區域。在本實施例中，罩幕層128為光阻層，但本發明不限於此。詳細地說，在本實施例中，罩幕層128覆蓋第二介電層108、源極區116上的第三介電層120、抹除閘極124以及選擇閘極126，並暴露隔離結構112以及選擇閘極126與隔離結構112之間的區域，亦即罩幕層128暴露出隔離結構112以及待形成快閃記憶體的汲極區的區域，但本發明不限於此。在其他實施例中，視實際需求，罩幕層128可同時暴露出其他待形成摻雜區的區域。

之後，參照圖1H，以罩幕層128為植入罩幕，進行離子植入製程，以將摻質植入選擇閘極126與隔離結構112之間的基底100中而形成了汲極區130。然後，移除罩幕層128。如此一來，形成了本實施例的快閃記憶體10。

在本實施例的快閃記憶體10中，浮置閘極106a設置於基底100中，第一介電層104設置於浮置閘極106a與基底100之間，且第二介電層108覆蓋浮置閘極106a的被基底100暴露出的表面。也就是說，在本實施例中，浮置閘極106a被第一介電層104與第二介電層108包覆。因此，可有效地避免浮置閘極106a與抹除閘極124以及選擇閘極126接觸而造成短路。

此外，在本實施例的快閃記憶體10中，源極區116設置於浮置閘極106a的一側的基底100中且與第一介電層104接觸，汲極區130設置於浮置閘極106a的另一側的基底100中，且與第一介電層104分隔開，抹除閘極124設置於第二介電層108上，選擇閘極126設置於浮置閘極106a與汲極區130之間的基底上100，且第三介電層120設置於選擇閘極126與基底100之間。由於源極區116上方的區域並未被抹除閘極124完全覆蓋，因此在後續製程中可將源極線接點直接形成於源極區116上方的區域中而與源極區116連接。也就是說，不須額外地進行蝕刻製程來移除部分的抹除閘極124以形成源極線接點開口，因此可達到簡化製程步驟的效果。

另外，由於上述的源極線接點可形成於源極區116上方的區域中，亦即源極線接點可形成於相鄰的兩個浮置閘極106a之間，因此相鄰的兩個記憶單元與源極線接點之間的距離可實質上相同，以避免在操作過程中產生負載效應。

在本實施例的快閃記憶體10中，源極區116的邊界與凹槽102的側壁對準，整個抹除閘極124位於第二介電層108上且抹除閘極124的一個側壁位於第一介電層102與源極區116的交界的上方（所述側壁與凹槽102的側壁對準），且整個選擇閘極126位於第三介電層120上，但本發明不限於此。在其他實施例中，構成快閃記憶體的各構件的設置可視實際情況來進行調整。

圖2為本發明的第二實施例的快閃記憶體的剖面示意圖。在本實施例中，與第一實施例相同的構件將以相同的參考符號表示，且不再對其進行詳細說明。

參照圖2，本實施例的快閃記憶體20與快閃記憶體10的差異在於：在快閃記憶體20中，源極區除了位於溝槽102旁的基底100中之外，還進一步延伸至浮置閘極106a的下方。也就是說，在如圖1D所述的步驟中，在將摻質植入凹槽102旁的基底100中之後，可進行熱處理，以使所植入的摻質擴散至浮置閘極106a的下方，但本發明不限於此。

圖3為本發明的第三實施例的快閃記憶體的剖面示意圖。在本實施例中，與第一實施例相同的構件將以相同的參考符號表示，且不再對其進行詳細說明。

參照圖3，本實施例的快閃記憶體30與快閃記憶體10的差異在於：在快閃記憶體30中，整個抹除閘極124位於第二介電層108上，且抹除閘極124的一個側壁位於浮置閘極106a與源極區116之間的第一介電層104上。也就是說，抹除閘極124的側壁不會與凹槽102的側壁對準。

圖4為本發明的第四實施例的快閃記憶體的剖面示意圖。在本實施例中，與第一實施例相同的構件將以相同的參考符號表示，且不再對其進行詳細說明。

參照圖4，本實施例的快閃記憶體40與快閃記憶體10的差異在於：在快閃記憶體40中，整個抹除閘極124位於第二介電層108上，且抹除閘極124的二個側壁皆位於浮置閘極106a的正上方。也就是說，抹除閘極124的側壁不會與凹槽102的側壁對準。

圖5為本發明的第五實施例的快閃記憶體的剖面示意圖。在本實施例中，與第一實施例相同的構件將以相同的參考符號表示，且不再對其進行詳細說明。

參照圖5，本實施例的快閃記憶體50與快閃記憶體10的差異在於：在快閃記憶體50中，抹除閘極124除了位於第二介電層108上之外，還進一步位於第三介電層116上。也就是說，在本實施例中，抹除閘極124的一個側壁位於浮置閘極106a正上方的第二介電層108上，且另一個側壁位於第三介電層120上，因此抹除閘極124可同時位於浮置閘極106a與源極區116上方。

圖6為本發明的第六實施例的快閃記憶體的剖面示意圖。在本實施例中，與第一實施例相同的構件將以相同的參考符號表示，且不再對其進行詳細說明。

參照圖6，本實施例的快閃記憶體60與快閃記憶體10的差異在於：在快閃記憶體60中，選擇閘極126的一個側壁位於第二介電層108上。詳細地說，在本實施例中，選擇閘極126的一個側壁位於第三介電層120上，且另一個側壁位於浮置閘極106a與凹槽102的側壁之間的第一介電層104上，且不會與抹除閘極124接觸。

圖7為本發明的第七實施例的快閃記憶體的剖面示意圖。在本實施例中，與第一實施例相同的構件將以相同的參考符號表示，且不再對其進行詳細說明。

參照圖7，本實施例的快閃記憶體70與快閃記憶體10的差異在於：在快閃記憶體70中，選擇閘極126的一個側壁位於第二介電層108上。詳細地說，在本實施例中，選擇閘極126的一個側壁位於第三介電層120上，且另一個側壁位於浮置閘極106a正上方的第二介電層108上，因此選擇閘極126可同時位於浮置閘極106a以及汲極區116與凹槽102之間的基底100上，且不會與抹除閘極124接觸。

此外，在其他實施例中，還可視實際情況來調整構成快閃記憶體的各構件的設置，例如可結合上述各實施例的架構，本發明不對此作限定。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視所附的申請專利範圍所界定者為準。

10、20、30、40、50、60、70:快閃記憶體 100:基底 102:凹槽 104:第一介電層 106、122:導電材料層 106a:浮置閘極 108:第二介電層 110、114、118、128:罩幕層 112:隔離結構 116:源極區 120:第三介電層 124:抹除閘極 126:選擇閘極 130:汲極區

圖1A至圖1H為本發明的第一實施例的快閃記憶體的製造流程剖面示意圖。 圖2為本發明的第二實施例的快閃記憶體的剖面示意圖。 圖3為本發明的第三實施例的快閃記憶體的剖面示意圖。 圖4為本發明的第四實施例的快閃記憶體的剖面示意圖。 圖5為本發明的第五實施例的快閃記憶體的剖面示意圖。 圖6為本發明的第六實施例的快閃記憶體的剖面示意圖。 圖7為本發明的第七實施例的快閃記憶體的剖面示意圖。

10:快閃記憶體

100:基底

102:凹槽

104:第一介電層

106a:浮置閘極

108:第二介電層

112:隔離結構

116:源極區

120:第三介電層

124:抹除閘極

126:選擇閘極

130:汲極區

Claims (20)

1. 一種快閃記憶體，包括： 浮置閘極，設置於基底中； 第一介電層，設置於所述浮置閘極與所述基底之間； 第二介電層，覆蓋所述浮置閘極的被所述基底暴露出的表面； 源極區，設置於所述浮置閘極的一側的所述基底中，且與所述第一介電層接觸； 汲極區，設置於所述浮置閘極的另一側的所述基底中，且與所述第一介電層分隔開； 抹除閘極，設置於所述第二介電層上； 選擇閘極，設置於所述浮置閘極與所述汲極區之間的所述基底上；以及 第三介電層，設置於所述選擇閘極與所述基底之間。
2. 如請求項1所述的快閃記憶體，其中所述浮置閘極的頂面高於所述基底的頂面。
3. 如請求項1所述的快閃記憶體，其中所述源極區延伸至所述浮置閘極的下方。
4. 如請求項1所述的快閃記憶體，其中所述抹除閘極的一個側壁位於所述第一介電層與所述源極區的交界的上方。
5. 如請求項1所述的快閃記憶體，其中所述第三介電層還位於所述源極區上。
6. 如請求項5所述的快閃記憶體，其中所述抹除閘極的一個側壁位於所述源極區上方的所述第三介電層上。
7. 如請求項1所述的快閃記憶體，其中所述抹除閘極的一個側壁位於所述浮置閘極與所述源極區之間的所述第一介電層上。
8. 如請求項1所述的快閃記憶體，其中所述抹除閘極的二個側壁皆位於所述浮置閘極上方。
9. 如請求項1所述的快閃記憶體，其中所述選擇閘極的一個側壁位於所述第二介電層上。
10. 如請求項1所述的快閃記憶體，其中所述選擇閘極的二個側壁皆位於所述第三介電層上。
11. 如請求項1所述的快閃記憶體，其中所述抹除閘極的材料與所述選擇閘極的材料各自包括多晶矽或金屬。
12. 如請求項1所述的快閃記憶體，還包括隔離結構，設置於所述基底中，且所述汲極區位於所述隔離結構與所述選擇閘極之間。
13. 一種快閃記憶體的製造方法，包括： 於基底中形成凹槽； 於所述凹槽中形成浮置閘極； 於所述浮置閘極與所述基底之間形成第一介電層； 於所述浮置閘極的被所述基底暴露出的表面上形成第二介電層； 於所述浮置閘極的一側的所述基底中形成源極區，其中所述源極區與所述第一介電層接觸； 於所述浮置閘極的另一側的所述基底上形成第三介電層； 於所述第二介電層上形成抹除閘極； 於所述第三介電層上形成選擇閘極；以及 於所述選擇閘極的遠離所述浮置閘極的一側的所述基底中形成汲極區。
14. 如請求項13所述的快閃記憶體的製造方法，其中形成所述浮置閘極與所述第一介電層的方法包括： 於所述基底上形成介電材料層； 於所述介電材料層上形成導電材料層，其中所述導電材料層填滿所述凹槽；以及 進行化學機械研磨製程，以移除部分的所述導電材料層，直到暴露出所述介電材料層。
15. 如請求項13所述的快閃記憶體的製造方法，其中形成所述源極區的方法包括： 於所述基底上形成罩幕層，其中所述罩幕層暴露出所述凹槽旁的區域； 以所述罩幕層為罩幕，進行蝕刻製程，以暴露出所述凹槽旁的所述基底的表面； 以所述罩幕層為罩幕，進行離子植入製程；以及 移除所述罩幕層。
16. 如請求項13所述的快閃記憶體的製造方法，其中形成所述第三介電層的方法包括： 於所述基底上形成罩幕層，其中所述罩幕層暴露出所述凹槽旁的區域； 以罩幕層為罩幕，進行蝕刻製程，以暴露出所述凹槽旁的所述基底的表面； 移除所述罩幕層；以及 進行熱氧化製程。
17. 如請求項13所述的快閃記憶體的製造方法，其中形成所述抹除閘極與所述選擇閘極的方法包括： 於所述第二介電層與所述第三介電層上形成導電材料層；以及 對所述導電材料層進行圖案化製程。
18. 如請求項17所述的快閃記憶體的製造方法，其中在進行所述圖案化製程之後，還包括進行閘極置換製程。
19. 如請求項13所述的快閃記憶體的製造方法，其中形成所述汲極區的方法包括： 於所述基底上形成罩幕層，其中所述罩幕層暴露出所述選擇閘極旁的區域； 以所述罩幕層為罩幕，進行離子植入製程；以及 移除所述罩幕層。
20. 如請求項13所述的快閃記憶體的製造方法，其中在形成所述第二介電層之後且在形成所述源極區之前，還包括於所述基底中形成隔離結構。

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