JP2003297944A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高電圧駆動系トランジスタを有し、ソース／
ドレイン電極と基板の間の接合耐圧がばらつかずショー
トすることもないメモリセルと低電圧駆動系トランジス
タを有する半導体装置を提供する。 【解決手段】 シリコン基板（１）の上に、高電圧駆動
系トランジスタの第１ゲート酸化膜（５）と、メモリセ
ルトランジスタと低電圧駆動系トランジスタの第２ゲー
ト酸化膜（７）を形成する。さらに、高電圧駆動系トラ
ンジスタのコンタクトプラグ１４を形成する領域の第１
ゲート酸化膜（５）の膜厚と、メモリセルトランジスタ
と低電圧駆動系トランジスタのコンタクトプラグ１５を
形成する領域の第２ゲート酸化膜（７）の膜厚を互いに
存在しない場合も含め等しくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルトラン
ジスタ等の低電圧駆動系トランジスタと高電圧駆動系ト
ランジスタを有する半導体装置の製造方法に関する。す
なわち、本発明は、異なる膜厚のゲート絶縁膜を有する
トランジスタが配置される半導体装置の製造方法に関す
る。

【０００２】

【従来の技術】ＮＡＮＤ型フラッシユメモリ装置等の不
揮発性メモリ装置といわれる半導体装置では、メモリセ
ルからのデータの読み出しの動作の際には、メモリセル
に２Ｖ程度の低電圧が印可される。一方、メモリセルへ
のデータの書き込みと消去の動作の際には、メモリセル
に２０Ｖ程度の高電圧が印可される。このため、不揮発
性メモリ装置は、メモリセルと、低電圧で駆動する低電
圧駆動系トランジスタと、高電圧で駆動する高電圧駆動
系トランジスタを有している。

【０００３】これらメモリセルと低電圧駆動系トランジ
スタにおいて、ソース／ドレイン電極と基板の間の接合
耐圧がばらつく場合があった。さらに、メモリセルと低
電圧駆動系トランジスタにおいて、ソース／ドレイン電
極と基板がショートしてしまう場合があった。これらの
場合により、この半導体装置の歩留まりが低下すること
があった。

【０００４】

【発明が解決しようとする課題】本発明は、上記問題に
鑑みて為されたものであり、その目的とするところは、
高電圧駆動系トランジスタを有し、ソース／ドレイン電
極と基板の間の接合耐圧がばらつかずショートすること
もないメモリセルと低電圧駆動系トランジスタを有する
半導体装置を提供することにある。

【０００５】また、本発明の目的は、高電圧駆動系トラ
ンジスタを有し、ソース／ドレイン電極と基板の間の接
合耐圧がばらつかずショートすることもないメモリセル
と低電圧駆動系トランジスタを有する半導体装置の製造
方法を提供することにある。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に、本発明の特徴は、第１導電型の半導体基板と、基板
表面を含む半導体基板内に設けられる第２導電型の第１
半導体領域と、基板表面を含む半導体基板内に設けられ
る第２導電型の第２半導体領域と、第１半導体領域と第
２半導体領域の間の基板表面の上に設けられる第１膜厚
の第１絶縁膜と、第１絶縁膜の上に設けられる第１導体
と、第１半導体領域と、第２半導体領域の上方に設けら
れる第２絶縁膜と、第１半導体領域の上に設けられ、側
面が第２絶縁膜に接する第２導体と、第２半導体領域の
上に設けられ、側面が第２絶縁膜に接する第３導体と、
基板表面を含む半導体基板内に設けられ、第２絶縁膜の
下方に設けられる第２導電型の第３半導体領域と、基板
表面を含む半導体基板内に設けられ、第２絶縁膜の下方
に設けられる前記第２導電型の第４半導体領域と、第３
半導体領域と第４半導体領域の間の基板表面の上に設け
られる第１膜厚より薄い第２膜厚の第５絶縁膜と、第５
絶縁膜の上に設けられる第４導体と、第３半導体領域の
上に設けられ、側面が第２絶縁膜に接する第５導体と、
第４半導体領域の上に設けられ、側面が第２絶縁膜に接
する第６導体と、第１半導体領域、第２半導体領域及び
第１絶縁膜の周囲、並びに第３半導体領域、第４半導体
領域及び第５絶縁膜の周囲を囲む絶縁体とを有する半導
体装置にある。

【０００７】

【発明の実施の形態】以下図面を参照して、本発明の実
施例を説明する。以下の図面の記載において、同一又は
類似の部分には同一又は類似の符号を付している。ただ
し、図面は模式的なものであり、現実のものとは異なる
ことに留意すべきである。また図面相互間においても互
いの寸法の関係や比率の異なる部分が含まれるのはもち
ろんである。

【０００８】まず、半導体装置のセル部と低電圧駆動系
トランジスタのソース／ドレイン電極と基板の間の接合
耐圧のばらつきの原因を、半導体装置の構造の観点から
説明する。半導体装置を構成するトランジスタを高密度
に形成することを可能にする技術として、トランジスタ
を構成するコンタクトホールに高濃度に不純物をドーピ
ングしたポリシリコン膜を埋め込み、このポリシリコン
膜からシリコン基板へ不純物を拡散させ、高濃度拡散層
を形成するという技術が提案されている。この技術は、
異なる膜厚のゲート絶縁膜を有するトランジスタが配置
される半導体装置に使用され、特にＮＡＮＤ型Flashの
周辺トランジスタに使用される。

【０００９】図１１は、低電圧駆動系トランジスタのソ
ース／ドレイン電極１５と基板１、２の断面図である。
ｐ型シリコン基板１の上にｐ型ウェル２（ｗｅｌｌ）が
設けられている。ウェル２の上にソース／ドレイン領域
となるｎ型シリコン領域４が配置されている。ｎ型シリ
コン領域４の上にｎ型シリコンの高濃度不純物拡散領域
４７乃至４９が配置されている。高濃度不純物拡散領域
４７乃至４９の上には、ソース／ドレイン電極１５のド
ープトポリシリコンが配置されている。これらのことに
より、３つのソース／ドレイン電極と基板の間の接合部
（ａ）（ｂ）（ｃ）が構成されている。３つの接合部
（ａ）（ｂ）（ｃ）は、素子分離領域１８により、互い
に絶縁されている。素子分離領域１８の上には、シリコ
ン窒化膜１３とシリコン酸化膜２０が配置されている。

【００１０】３つの接合部（ａ）（ｂ）（ｃ）は、基本
的な構造は同じである。しかし、細部の構造は異なって
いる。ソース／ドレイン電極１５が、ソース／ドレイン
領域４の側方に配置される対向面の面積が異なってい
る。接合部（ａ）では、ソース／ドレイン電極１５が、
ソース／ドレイン領域４の側面の面積２分の１の領域の
側方に配置されている。接合部（ｂ）では、ソース／ド
レイン電極１５が、ソース／ドレイン領域４の側面の全
面の領域の側方に配置されている。接合部（ｃ）では、
ソース／ドレイン電極１５が、ソース／ドレイン領域４
の側面の側方には配置されていない。

【００１１】ソース／ドレイン電極１５は、ｎ型ドーパ
ントを高濃度にドーピングされたポリシリコンである。
電極１５のポリシリコン膜からの不純物拡散によってｎ
＋型高濃度不純物拡散領域４７乃至４９が形成される。
ソース／ドレイン領域４の側面の側方に配置されるソー
ス／ドレイン電極１５は、素子分離領域１８がエッチン
グにより後退し限られた狭い溝状の領域４４乃至４６で
あるため、埋め込まれたポリシリコン膜１５から不純物
拡散するドーパントの量が十分でない。ソース／ドレイ
ン領域４の側面には、接合耐圧を確保できる程に厚いｎ
＋型半導体領域は形成できない。このため接合部（ｂ）
では、経路Ｆ４で、電極１５が、ウェル２とさらには基
板１とショートする。また、接合部（ａ）と（ｃ）で
は、経路Ｆ１とＦ６において接合耐圧は十分に確保され
等しいが、接合部（ａ）が有する経路Ｆ２における接合
耐圧が十分でなく、接合部（ａ）と（ｃ）の接合耐圧の
ばらつきの原因となっている。ｎ＋型ドーパントの拡散
層４７乃至４９の深さの不均一性から接合耐圧のバラツ
キを招く。この為に、歩留り低下を招く場合がある。

【００１２】この接合耐圧のバラツキを回避する手法と
しては、ソース／ドレイン電極１５が埋め込まれるコン
タクトホールと、ソース／ドレイン領域４との合わせ余
裕を確保する事が考えられる。コンタクトホールとソー
ス／ドレイン領域４との合わせ余裕を確保することは、
半導体装置の面積を拡大化させるために現実的でない。

【００１３】次に、半導体装置のセル部と低電圧駆動系
トランジスタのソース／ドレイン電極と基板の間の接合
耐圧のばらつきの原因を、半導体装置の製造工程上の観
点から説明する。

【００１４】まず、ｐ型シリコン基板１の上部にｐ型ウ
ェル（Ｗｅｌｌ）２をイオン注入技術と拡散技術を用い
て形成する。基板温度８００℃、酸素（Ｏ２）を含むド
ライ（Ｄｒｙ）雰囲気で、基板１を熱酸化する。この熱
酸化により、ゲート酸化膜５を厚さ４０ｎｍに形成す
る。その後、セルおよび低電圧用トランジスタ形成予定
領域を開口したレジストパターンを形成する。このパタ
ーンをマスクにゲート酸化膜５を所望の厚さ、例えばｌ
０ｎｍ程度になるまでエッチングする。所望の厚さのゲ
ート酸化膜７を形成する。

【００１５】減圧化学的気相成長（ＬＰ−ＣＶＤ）法に
より厚さ５０ｎｍの多結晶シリコン８と１０を堆積す
る。この堆積と同時にリン（Ｐ）を多結晶シリコン８と
１０にドーピングする。次に、テトラエトキシオルソシ
リケート（ＴＥＯＳ）を用いたＣＶＤ法により、シリコ
ン酸化膜を厚さ２００ｎｍ積層する。次に素子分離形成
予定領域を開口したレジストパターンを形成する。この
レジストパターンをマスクにシリコン酸化膜及び多結晶
シリコン８と１０をエッチング加工する。

【００１６】次に、シリコン酸化膜をマスクに素子分離
形成予定領域に有るゲート酸化膜５、７及びシリコン基
板１をエッチング加工して深さ０．２μｍのトレンチを
形成する。素子分離用絶縁膜として、プラズマＣＶＤ法
によりシリコン酸化膜１８を厚さ４．０μｍ堆積する。
次に、シリコン酸化膜１８を温度１０５０℃で時間５０
秒間、熱処理を行う。この熱処理によりシリコン酸化膜
がデンシファイされる。ケミカルメカニカルポリッシン
グ（ＣＭＰ）技術を用いて、シリコン酸化膜１８の表面
を平坦化し、多結晶シリコン８上のシリコン酸化膜１８
を除去する。以上により素子分離領域１８が形成され
る。

【００１７】次に、ＬＰ−ＣＶＤ法により厚さ６０ｎｍ
の多結晶シリコン膜１０５を堆積する。そして、同時に
多結晶シリコン膜１０５にリン（Ｐ）をドーピングす
る。次に、図１（Ｃ）に示すように、所望のゲート電極
配線パターンにレジストパターン１０７を形成する。レ
ジストパターン１０７をマスクに多結晶シリコン膜１０
５及び多結晶シリコン膜１０５をエッチング加工する。

【００１８】次に、サイドウォール１２を有するトラン
ジスタを形成する。ライトドープトドレイン（ＬＤＤ）
３、４のｎ型半導体領域用のリン（Ｐ）を導入し、サイ
ドウォール１２を形成する。

【００１９】コンタクトホール２７の開口時のエッチン
グストッパーとして用いるシリコン窒化膜（Ｓｉ３Ｎ
４）１３を膜厚２０ｎｍ堆積する。引き続き、層間絶縁
膜２０を堆積する。所望のコンタクトパターンにレジス
ト２６を形成する。その後、このレジストをマスクにシ
リコン窒化膜１３をエッチングストッパーとして層間絶
縁膜２０をエッチングする。このエッチングにより層間
絶縁膜２０にコンタクトホール２７を開口する。図１２
（ａ）と図１２（ｂ）に示すように、コンタクトホール
２７の底に露出したシリコン窒化膜１３をエッチングす
る。図１２（ａ）と図１２（ｂ）の左側は高電圧駆動系
トランジスタの断面図であり、右側は低電圧駆動系トラ
ンジスタの断面図である。図１２（ｂ）のＩＩＨ−ＩＩ
Ｈ方向と、ＩＩＬ−ＩＩＬ方向の断面図が図１２（ａ）
である。図１２（ａ）のＩＨ−ＩＨ方向と、ＩＬ−ＩＬ
方向の断面図が図１２（ｂ）である。

【００２０】次に、図１３（ａ）と図１３（ｂ）に示す
ように、ゲート酸化膜５と７をエッチングする。このと
き、低電圧駆動系トランジスタはゲート酸化膜７が薄い
ため、高電圧駆動系トランジスタのゲート絶縁膜５のエ
ッチングが終了する前に、ゲート酸化膜５だけでなく、
素子分離用絶縁膜１８であるシリコン酸化膜までエッチ
ングされる。この絶縁膜１８のエッチングにより、図１
３（ｂ）に示すように、溝５０がソース／ドレイン領域
４の両側面に形成される。この溝５０の深さは、エッチ
ング時間やエッチャントの温度等のエッチング条件によ
り変化すると考えられる。この深さの変化が、図１１に
示した溝４４乃至４６の深さの差の生じる原因であると
考えられる。こうして、コンタクトホール２７が、高電
圧駆動系トランジスタと低電圧駆動系トランジスタに形
成できる。

【００２１】図１１に示すように、コンタクトホール２
７に高濃度にドーピングされたポリシリコン膜１５を形
成し、ポリシリコン膜１５からの不純物拡散によってｎ
＋拡散層４７乃至４９を形成する。素子分離用酸化膜１
８がエッチングされた溝４４乃至４６は限られた狭い領
域であるため、埋め込まれたポリシリコン膜１５からソ
ース／ドレイン領域４の両側面への不純物拡散が十分で
ない。ポリシリコン膜１５からの不純物拡散ではもはや
ｎ＋型ドーパントの拡散層の形成はできない。

【００２２】この様に、３０ｎｍ程度の膜厚の異なるゲ
ート酸化膜５と７が同一基板１上に存在する場合、コン
タクトホール２７の形成時に、メモリセルと低電圧駆動
系トランジスタの素子分離用シリコン酸化膜１８がエッ
チングされやすく不具合が生じる場合があることがわか
った。

【００２３】（実施例１）実施例１では、半導体基板上
に形成された少なくとも二種類以上の膜厚の異なるゲー
ト絶縁膜を有するトランジスタを含む半導体装置につい
て説明する。この半導体装置は、膜厚の異なるゲート絶
縁膜を有する複数のトランジスタが拡散層コンタクト部
に高濃度不純物半導体材で埋め込まれた同一のコンタク
ト構造を有する。そして、これら複数のトランジスタの
拡散層コンタクトに近接する半導体基板上に形成された
ゲート絶縁膜の膜厚が同一である。

【００２４】実施例１では、半導体装置として、ＮＡＮ
Ｄ型フラッシュメモリについて説明する。そして、ＮＡ
ＮＤ型フラッシュメモリは、二種類の膜厚の異なるゲー
ト絶縁膜を有するトランジスタとして、メモリセルトラ
ンジスタと、低電圧駆動系トランジスタと高電圧駆動系
トランジスタを有する。メモリセルトランジスタと低電
圧駆動系トランジスタは、薄いゲート絶縁膜を有する。
高電圧駆動系トランジスタは、厚いゲート絶縁膜を有す
る。実施例１では、低電圧駆動系トランジスタと高電圧
駆動系トランジスタを中心に説明する。図１に、実施例
１の半導体装置を示す。図１の左側が高電圧駆動系トラ
ンジスタの図であり、右側が低電圧駆動系トランジスタ
の図である。図１（ａ）は、高電圧駆動系トランジスタ
と低電圧駆動系トランジスタの上方からの透視図であ
る。図１（ｂ）は、図１（ａ）と（ｃ）のＩＩＨ−ＩＩ
Ｈ方向と、ＩＩＬ−ＩＩＬ方向の断面図である。図１
（ｃ）は、図１（ａ）と（ｂ）のＩＨ−ＩＨ方向と、Ｉ
Ｌ−ＩＬ方向の断面図である。

【００２５】実施例１の半導体装置の高電圧駆動系トラ
ンジスタは、ｐ型のシリコン基板１と２と、基板表面を
含むシリコン基板１と２内に設けられるｎ型の２つのソ
ース／ドレイン領域３を有している。厚いゲート絶縁膜
５は、２つのソース／ドレイン領域３の間のシリコン基
板１と２の表面の上に設けられる。素子分離領域（ＳＴ
Ｉ（Shallow Trench Isolation））１８は、２つのソ
ース／ドレイン領域３と厚いゲート絶縁膜５の周囲を囲
む絶縁体である。ゲート電極８と９は、厚いゲート絶縁
膜５の上に設けられる導体である。シリコン窒化膜１３
は、２つのソース／ドレイン領域３の上方に設けられ
る。コンタクトプラグ１４は、ソース／ドレイン領域３
の上に設けられる。プラグ１４の側面がシリコン窒化膜
１３に接する。シリコン酸化膜６は、ソース／ドレイン
領域３の表面上に設けられ、シリコン窒化膜１３の下方
に設けられ、ゲート絶縁膜５より薄い。図１（ａ）に示
すように、シリコン酸化膜６は、素子分離領域１８から
オフセットされて設けられる。これにより、素子分離領
域１８がエッチングされることを防ぎ、フィールド領域
での反転による耐圧低下を未然に防ぐことが可能とな
る。

【００２６】なお、導電型のｐ型とｎ型は、互いに入れ
替えても実施例１の半導体装置は構成できる。

【００２７】実施例１の半導体装置の低電圧駆動系トラ
ンジスタは、ｐ型のシリコン基板１と２と、基板表面を
含むシリコン基板１と２内に設けられ、シリコン窒化膜
１３の下方に設けられるｎ型の２つのソース／ドレイン
領域４とを有している。薄いゲート絶縁膜７は、２つの
ソース／ドレイン領域４の間のシリコン基板１と２の表
面の上に設けられる。ゲート絶縁膜７の膜厚は、厚いゲ
ート絶縁膜５の膜厚より薄く、シリコン酸化膜６の膜厚
と等しい。ゲート電極１０と１１は、ゲート絶縁膜７の
上に設けられる導体である。コンタクトプラグ１５は、
ソース／ドレイン領域４の上に設けられる。プラグ１５
の側面がシリコン窒化膜１３に接する。素子分離領域１
８は、２つのソース／ドレイン領域４と薄いゲート絶縁
膜７の周囲を囲む絶縁体である。ゲート絶縁膜７として
機能するシリコン酸化膜は、ソース／ドレイン領域４の
表面上に設けられ、シリコン窒化膜１３の下方に設けら
れる。プラグ１４と１５の材料が、ｎ型のポリシリコン
である。高濃度不純物拡散領域１６と１７は、ソース／
ドレイン領域３と４の中のプラグ１４と１５の下に設け
られ、ソース／ドレイン領域３と４の他の場所より不純
物濃度が高い。

【００２８】電気的に書き込み/消去をおこなうＦｌａ
ｓｈメモリ等の半導体装置では、同一基板上に膜厚の異
なるゲート酸化膜を有するトランジスタを形成すること
が要求される。拡散層が形成されるコンタクトホール周
辺の酸化膜を、コンタクトホール開口前にエッチングす
る。このエッチングにより、すべてのトランジスタのコ
ンタクト周辺の酸化膜厚を同一にできる。コンタクトホ
ールを開口する際の素子分離絶縁膜のエッチング量を減
らすことができる。そして、基板へのリーク電流を抑え
ることができる。また、コンタクトホール開口後に、コ
ンタクトホール底部に不純物を導入することでコンタク
ト抵抗を任意に設定できる。

【００２９】実施例１のＮＡＮＤ型フラッシュメモリの
製造方法について説明する。

【００３０】まず、ｐ型シリコン基板１上にｐ型ウェル
（Ｗｅｌｌ）２をイオン注入技術と拡散技術を用いて形
成する。ｐ型ウェル２を、基板温度８００℃、酸素（Ｏ
２）を含むＤｒｙ雰囲気で熱酸化する。厚いゲート絶縁
膜５となるシリコン酸化膜を厚さ４０ｎｍ程度形成す
る。図２（ａ）に示すように、高電圧駆動系トランジス
タのコンタクトプラグ１４の周辺と、セルトランジスタ
と低電圧駆動系トランジスタの形成領域を開口したレジ
ストバターン２１を形成する。

【００３１】レジストバターン２１をマスクに、ゲート
絶縁膜５を所望の厚さ１０ｎｍ程度になるまでエッチン
グする。このエッチングにより、薄いゲート絶縁膜７
と、この薄いゲート絶縁膜と同じ膜厚のシリコン酸化膜
６が形成される。この後、図２（ｂ）に示すように、減
圧化学的気相成長（ＬＰ−ＣＶＤ）法により厚さ５０ｎ
ｍの多結晶シリコン膜又はポリシリコン膜２２を堆積す
る。多結晶シリコン膜等２２には、リン（Ｐ）をドーピ
ングする。

【００３２】次に、素子分離領域２４を形成する。ま
ず、原料にＴＥＯＳを用いたＣＶＤ法により、シリコン
酸化膜を厚さ２００ｎｍ積層する。所望の素子分離形成
予定領域を開口したレジストパターンを形成する。この
レジストパターンをマスクにシリコン酸化膜及び多結晶
シリコン膜２２をエッチング加工する。レジストパター
ンを除去する。シリコン酸化膜をマスクに、素子分離形
成予定領域のシリコン酸化膜５乃至７及びウェル２をエ
ッチングする。このウェル２のエッチングにより、ウェ
ル２に深さ０．２μｍのトレンチが形成される。素子分
離用絶縁膜２４として、プラズマＣＶＤ法によりシリコ
ン酸化膜を厚さ４．０μｍ堆積する。堆積したシリコン
酸化膜を基板温度１０５０℃、時間５０秒間熱処理す
る。この熱処理により、このシリコン酸化膜は、デンシ
ファイされる。ＣＭＰ法を用いてシリコン酸化膜を平坦
化する。素子分離形成予定領域２４を除いた領域に存在
する多結晶シリコン２２上のシリコン酸化膜は、ＣＭＰ
法による平坦化の際に除去される。

【００３３】次に、ＬＰ−ＣＶＤ法により厚さ６０ｎｍ
の多結晶シリコン膜又はポリシリコン膜２３を堆積す
る。多結晶シリコン膜等２３にリン（Ｐ）をドーピング
する。次に、図２（ｃ）に示すように、所望のゲート電
極配線パターンにレジストパターン２５を形成する。レ
ジストパターン２５をマスクに、多結晶シリコン膜２３
及び２２をエッチングする。このエッチングにより、図
３（ａ）に示す高電圧駆動系トランジスタと低電圧駆動
系トランジスタのゲート電極８乃至１１が形成できる。
図３の左側は高電圧駆動系トランジスタの断面図であ
り、右側は低電圧駆動系トランジスタの断面図である。
図３（ｂ）のＩＩＨ−ＩＩＨ方向と、ＩＩＬ−ＩＩＬ方
向の断面図が図３（ａ）である。図３（ａ）のＩＨ−Ｉ
Ｈ方向と、ＩＬ−ＩＬ方向の断面図が図３（ｂ）であ
る。

【００３４】サイドウォール１２を有する高電圧駆動系
トランジスタと低電圧駆動系トランジスタを形成する。
ＬＤＤ構造のソース／ドレイン領域３と４を形成する。
ウェル２にリン（Ｐ）を導入する。ｎ型半導体領域３と
４が形成できる。サイドウォール１２を形成する。シリ
コン窒化（Ｓｉ３Ｎ４）膜１３を成膜する。シリコン窒
化膜１３は、コンタクトホールの開口時にエッチングス
トッパーとして用いる。層間絶縁膜２０としてシリコン
絶縁膜を堆積する。所望のコンタクトホールパターンに
レジストパターン２６を形成する。このレジストパター
ン２６をマスクに、シリコン窒化膜１３をエッチングス
トッパーに、層間絶縁膜２０をエッチングする。図３
（ａ）と図３（ｂ）に示すように、コンタクトホール２
７の底に露出するシリコン窒化膜１３をエッチングす
る。図３（ｂ）のコンタクトホール２７の底部には、シ
リコン酸化膜６と７が露出する。これらのシリコン酸化
膜６と７の膜厚は等しい。露出したシリコン酸化膜６と
７の上方からヒ素（Ａｓ）をイオンインプランテーショ
ン技術により注入することも可能である。この場合エッ
チングされていないシリコン酸化膜６と７がマスクとし
て機能するため、ソース／ドレイン領域３と４の表面の
ｎ型不純物濃度のみを高めることが可能である。そし
て、ソース／ドレイン電極１４と１５のコンタクト抵抗
を下げることが可能である。

【００３５】図４（ａ）と図４（ｂ）に示すように、コ
ンタクトホール２７の底に露出するシリコン酸化膜６と
７をエッチングする。そして、ソース／ドレイン領域３
と４を露出させる。コンタクトホール２７が完成する。
図４の左側は高電圧駆動系トランジスタの断面図であ
り、右側は低電圧駆動系トランジスタの断面図である。
図４（ｂ）のＩＩＨ−ＩＩＨ方向と、ＩＩＬ−ＩＩＬ方
向の断面図が図４（ａ）である。図４（ａ）のＩＨ−Ｉ
Ｈ方向と、ＩＬ−ＩＬ方向の断面図が図４（ｂ）であ
る。シリコン窒化膜１３とシリコン酸化膜６と７のエッ
チングにおいて、高電圧駆動系トランジスタと低電圧駆
動系トランジスタでエッチングされる各膜の膜厚は一致
している。このため、一方（高電圧駆動系トランジスタ
側）をエッチング除去するために他方（低電圧駆動系ト
ランジスタ側）がオーバーエッチングされることがな
い。特に、コンタクトホール２７内に露出する素子分離
領域１８が、シリコン酸化膜６と７のエッチングの際
に、エッチングされる。低電圧駆動系トランジスタ側の
シリコン酸化膜７のオーバーエッチングが不要になるの
で、素子分離領域１８のエッチング量が減少する。領域
１８のエッチング量の減少に伴い、領域１８のエッチン
グ量のばらつきも減少する。このことにより、領域１８
の被エッチング面は一定の形状を有する。図４（ｂ）の
低電圧駆動系トランジスタにおいて、ソース／ドレイン
の幅より、コンタクトホール２７の幅の方が広く設定さ
れている。これは、ソース／ドレインの幅に加工最小寸
法が適用されるためである。

【００３６】最後に、図１（ｂ）（ｃ）に示すように、
コンタクトホール２７内にソース／ドレイン電極として
リン（Ｐ）をドーピングした多結晶シリコン膜１４と１
５を堆積する。多結晶シリコン膜１４と１５からのリン
（Ｐ）拡散によりｎ型ドーパントによる拡散層（ｎ+型
シリコン領域）１６と１７を形成する。この後、基板温
度８００℃、加熱時間５０分間程度の後酸化工程を行
う。高密度に低電圧トランジスタと高電圧トランジスタ
を配置した半導体装置を作製した。

【００３７】この様に作製された半導体装置では、ソー
ス／ドレイン電極１４と１５と高濃度不純物拡散層１６
と１７との合わせ余裕を必要としない為、微細なＭＯＳ
型トランジスタの形成を可能とする。また、高濃度にド
ーピングされたｎ+型ドーパントの拡散層１６と１７
は、ウェル２内に設けられた拡散層１６と１７より低濃
度にドーピングされたＬＤＤ構造のソース／ドレインに
なるｎ型ドーパントの拡散層３と４に包み込まれる。こ
の為に、ドーパント濃度分布プロファイルの濃度勾配の
緩やかなｐｎ接合が、ウェル２とソース／ドレイン３と
４の間に形成されるので、高い接合耐圧を得ることがで
きる。

【００３８】ＬＤＤ構造のｎ型ドーパントの拡散層（ソ
ース／ドレイン）３、４と、半導体基板１上に設けたｐ
型ウェル層２との接合耐圧は、おおよそ２１Ｖである。
この接合耐圧は、ＮＡＮＤ型フラッシュメモリのセルの
書き込み／消去動作を駆動するトランジスタとしては十
分な耐圧である。

【００３９】（実施例２）実施例２は、セルフアライン
コンタクト（ＳＡＣ）法に本発明を適用している。用い
たセルフアラインコンタクト（ＳＡＣ）法では、メモリ
セルトランジスタと低電圧駆動系トランジスタにおい
て、不純物拡散層にコンタクトホールを介して接続され
るソース／ドレイン電極を、ゲート電極から電気的に絶
縁する位置に自己整合（セルフアライン）的に分離配置
する。

【００４０】実施例２でも、半導体装置としてＮＡＮＤ
型フラッシュメモリについて説明する。実施例２では、
メモリセルトランジスタと高電圧駆動系トランジスタを
中心に説明する。図５に、実施例２の半導体装置を示
す。図５の左側が高電圧駆動系トランジスタの図であ
り、右側がメモリセルトランジスタの図である。図５
（ａ）は、高電圧駆動系トランジスタとメモリセルトラ
ンジスタの上方からの透視図である。図５（ｂ）は、図
５（ａ）（ｃ）のＩＩＨ−ＩＩＨ方向と、ＩＩＬ−ＩＩ
Ｌ方向の断面図である。図５（ｃ）は、図５（ａ）
（ｂ）のＩＨ−ＩＨ方向と、ＩＬ−ＩＬ方向の断面図で
ある。

【００４１】実施例２の半導体装置の高電圧駆動系トラ
ンジスタは、ｐ型のシリコン基板１と２と、基板表面を
含むシリコン基板１と２内に設けられるｎ型の２つのソ
ース／ドレイン領域３を有している。厚いゲート絶縁膜
５は、２つのソース／ドレイン領域３の間のシリコン基
板１と２の表面の上に設けられる。素子分離領域３３
は、２つのソース／ドレイン領域３と厚いゲート絶縁膜
５の周囲を囲む絶縁体である。ゲート電極８は、厚いゲ
ート絶縁膜５の上に設けられる導体である。シリコン窒
化膜１３は、２つのソース／ドレイン領域３の上方に設
けられる。コンタクトプラグ１４は、ソース／ドレイン
領域３の上に設けられる。プラグ１４の側面がシリコン
窒化膜１３に接する。また、酸化窒化シリコン膜、いわ
ゆるＯＮＯ膜２８は、ゲート電極８の上面の全面の上に
設けられる。ドープドポリシリコン９は、ＯＮＯ膜２８
の上面の全面の上に設けられる。

【００４２】実施例２の半導体装置のメモリセルトラン
ジスタは、ｐ型のシリコン基板１と２と、基板表面を含
むシリコン基板１と２内に設けられ、シリコン窒化膜１
３の下方に設けられるｎ型の２つのソース／ドレイン領
域４とを有している。薄いゲート絶縁膜７は、２つのソ
ース／ドレイン領域４の間のシリコン基板１と２の表面
の上に設けられる。ゲート絶縁膜７の膜厚は、厚いゲー
ト絶縁膜５の膜厚より薄い。フローティングゲート電極
１０は、ゲート絶縁膜７の上に設けられる導体である。
コンタクトプラグ１５は、ソース／ドレイン領域４の上
に設けられる。プラグ１５の側面がシリコン窒化膜１３
に接する。素子分離領域３４は、複数のソース／ドレイ
ン領域４と薄いゲート絶縁膜７の周囲を囲む絶縁体であ
る。プラグ１４と１５の材料が、ｎ型のポリシリコンで
ある。高濃度不純物拡散領域１６と１７は、ソース／ド
レイン領域３と４の中のプラグ１４と１５の下に設けら
れ、ソース／ドレイン領域３と４の他の場所より不純物
濃度が高い。また、ＯＮＯ膜３１は、フローティングゲ
ート電極１０の上面の全面の上に設けられる。コントロ
ールゲート電極となるドープドポリシリコン１１は、Ｏ
ＮＯ膜３１の上面の全面の上に設けられる。

【００４３】実施例２のＮＡＮＤ型フラッシュメモリの
製造方法を説明する。

【００４４】まず、ｐ型シリコン基板１上にｐ型ウェル
２をイオン注入技術と拡散技術を用いて形成する。基板
１を基板温度８００℃、酸素を含むドライ雰囲気で加熱
し、ウェル２を熱酸化する。ゲート絶縁膜となるシリコ
ン酸化膜５を厚さ４０ｎｍ形成する。図６（ａ）に示す
ように、セルトランジスタおよび低電圧駆動系トランジ
スタを形成する領域を開口し、高電圧駆動系トランジス
タを形成する領域を覆ったレジストパターン３２を形成
する。このレジストパターン３２をマスクにゲート酸化
膜５を所望の厚さ１０ｎｍになるまでエッチングする。
このエッチングにより、膜厚１０ｎｍのシリコン酸化膜
７が形成される。

【００４５】この後、レジスト３２を除去する。ＬＰ−
ＣＶＤ法により厚さ５０ｎｍの多結晶シリコン膜２２を
堆積する。リン（Ｐ）を多結晶シリコン膜２２にドーピ
ングしておく。ＴＥＯＳを用いたプラズマＣＶＤ法によ
りシリコン酸化膜３５を厚さ２００ｎｍ積層する。所望
の素子分離領域３３、３４を開口したレジストパターン
を形成する。このレジストパターンをマスクにシリコン
酸化膜３５及び多結晶シリコン２２をエッチング加工す
る。レジストパターンを除去する。さらに、パターンニ
ングされたシリコン絶縁膜３５をマスクに、素子分離領
域３３、３４にあるゲート酸化膜５、７及びウェル２を
エッチング加工して、ウェル２に深さ０．２μｍのトレ
ンチを形成する。素子分離領域３３、３４の絶縁膜とし
て、プラズマＣＶＤ法によりシリコン酸化膜を厚さ４．
０μｍ堆積する。素子分離用シリコン酸化膜を基板温度
１０５０℃で時間６０秒間熱処理する。この熱処理によ
り、素子分離用シリコン酸化膜はデンシファイされる。
ＣＭＰ技術を用いて素子分離用シリコン酸化膜を平坦化
することで素子分離領域３３、３４を形成する。さら
に、ＣＭＰによる平坦化工程を実施し、図６（ｂ）に示
す素子分離領域３３、３４を除いた領域に存在する多結
晶シリコン膜２２上のシリコン酸化膜３５を除去する。

【００４６】図６（ｃ）に示すように、ＯＮＯ膜を多結
晶シリコン膜２２の上に成膜する。次に、ＬＰ−ＣＤＶ
法により厚さ６０ｎｍの多結晶シリコン膜２３を堆積す
る。同時に多結晶シリコン膜２３にリン（Ｐ）をドーピ
ングする。次に、ＬＰ−ＣＶＤ法により厚さ２００ｎｍ
のシリコン窒化（Ｓｉ３Ｎ４）膜３７を堆積する。図７
（ａ）に示すように、所望のゲート電極配線パターンに
レジストパターン２５を形成する。このレジストパター
ン２５をマスクに、シリコン窒化膜３７をエッチンッグ
加工する。レジスト２５を除去する。図７（ｂ）に示す
ように、パターニングされたシリコン窒化膜２９をマス
クにして多結晶シリコン膜２３、２２とＯＮＯ膜３６を
エッチング加工する。

【００４７】さらに、その際、ゲート絶縁膜５、７およ
び素子分離領域３３、３４もエッチングする。ゲート絶
縁膜７は、ゲート絶縁膜５より薄いので、セル部のウェ
ル２は、オーバーエッチングされることになる。このオ
ーバーエッチングのばらつきにより、素子分離領域３
３、３４の上面の高さが、ウェル２の上面の高さに対し
て変動することが考えられる。しかし、素子分離領域３
４の上面の高さが、ウェル２の上面の高さより高くしさ
えすれば、この素子分離領域３４の高さの変動によっ
て、ソース／ドレイン電極１５と基板１、２間でショー
トが発生することはない。この素子分離領域３４の高さ
を高く維持するためには、膜２２等の膜厚を厚く設定す
ればよい。

【００４８】シリコン窒化膜２９をマスクにリンのイオ
ン注入を行い、ＬＤＤ構造となるソース／ドレイン領域
３、４を形成する。図８（ａ）に示すように、ＴＥＯＳ
を用いたＬＰ−ＣＶＤ法により、厚さ２０ｎｍのシリコ
ン酸化膜３０を堆積する。コンタクトホールの配置され
る領域以外の場所にレジストパターン３８を形成する。
さらに、ＳＡＣの配置される領域では、膜７、１０、３
１、１１、２９で構成される積層電極の側面にはレジス
トパターン３８は形成しない。図８（ｂ）に示すよう
に、レジストパターン３８をマスクにして、ウェット
（ＷＥＴ）エッチング技術により、シリコン酸化膜３０
をエッチングする。レジストパターン３８を除去する。
ウェットエッチングによりシリコン酸化膜３０を積層電
極の側壁から除去する目的は、メモリセルトランジスタ
のようなＳＡＣ構造トランジスタにおいて、ソース／ド
レイン電極１５とゲート電極１０、１１がショートする
のを防ぐためである。

【００４９】ＬＰ−ＣＶＤ法により、厚さ２０ｎｍのシ
リコン窒化膜を堆積する。サイドウォール型トランジス
タの形成プロセスに基づいて、ＬＤＤ構造を形成するた
め、リンイオンをウェル２に注入する。堆積したシリコ
ン窒化膜をエッチングして、サイドウォール１２を形成
する。さらにシリコン窒化膜１３を厚さ２０ｎｍ堆積す
る。図８（ｃ）に示すように、層間絶縁膜となるシリコ
ン酸化膜２０を成膜する。

【００５０】コンタクトホール２７のパターンにレジス
トパターン２６を形成する。このレジストパターン２６
をマスクに、シリコン窒化膜１３とサイドウォール１２
をエッチングストッパーとして、層間絶縁膜２０をエッ
チングする。コンタクトホール２７、３９を開口する。
さらに、図９（ａ）（ｂ）に示すように、レジストパタ
ーン２６をマスクに、コンタクトホール２７、３９に露
出したシリコン窒化膜１３をエッチングする。図９の左
側は高電圧駆動系トランジスタの断面図であり、右側は
メモリセルトランジスタの断面図である。図９（ｂ）の
ＩＩＨ−ＩＩＨ方向と、ＩＩＬ−ＩＩＬ方向の断面図が
図９（ａ）である。図９（ａ）のＩＨ−ＩＨ方向と、Ｉ
Ｌ−ＩＬ方向の断面図が図９（ｂ）である。図９（ｂ）
に示すように、コンタクトホール３９に露出する素子分
離領域３４がエッチングされることはない。このことに
より、コンタクトホール３９に露出する素子分離領域３
４の形状を一様に形成することができる。

【００５１】図５（ｂ）（ｃ）に示すように、開口され
たコンタクトホール２７、３９にソース／ドレイン電極
１４、１５としてリンをドーピングした多結晶シリコン
膜を堆積する。ソース／ドレイン電極１４、１５からの
リンを熱拡散させ、ソース／ドレイン領域３、４に、ｎ
+型拡散層１６、１７を形成する。この後、８００℃、
５０分程度の後酸化工程を行う。以上により、高密度に
トランジスタを配置した半導体装置を完成させた。

【００５２】このように製造された半導体装置では、コ
ンタクトホールにおいて、エッチングストッパーである
シリコン窒化膜１３とシリコン基板１、２の間のシリコ
ン酸化膜の膜厚は全て自然酸化膜の膜厚程度である。こ
のように、コンタクトホール２７、３９でのシリコン酸
化膜の膜厚を同一とすることで、このシリコン酸化膜の
除去の際に、メモリセル部の素子分離用絶縁膜３４を過
度にエッチングすることなく、コンタクトホール２７、
３９の底部にソース／ドレイン領域を露出させることが
できる。そして、良好なコンタクトが形成できる。

【００５３】なお、上記で示した高濃度不純物半導体材
を埋め込んで形成されたソース／ドレイン電極１４、１
５は、拡散層１６、１７とオーミック接触を形成する。
必要に応じてコンタクト抵抗を設定することが必要な場
合は、コンタクトホール２７、３９の開口後で、ソース
／ドレイン電極材を埋め込む前に、例えばイオン注入法
あるいは気相拡散法あるいはプラズマドーピング法等の
不純物拡散法により半導体基板１の表面の不純物濃度を
高めることが有効である。

【００５４】また、ソース／ドレイン領域３、４へのソ
ース／ドレイン電極１４、１５からの不純物拡散は、同
一のソース／ドレイン領域３、４とソース／ドレイン電
極１４、１５の構造を有する複数のトランジスタを同時
に行っても構わない。また、異なる構造毎に行っても構
わない。

【００５５】実施例１および実施例２では２種類の膜厚
のゲート絶縁膜を形成する為に、まず、４０ｎｍのゲー
ト絶縁膜を形成したのち、メモリセルおよび低電圧系の
トランジスタ形成領域のゲート絶縁膜を１０ｎｍまでエ
ッチングしている。本発明はこれに限らない。まず、熱
酸化により、全面にゲート絶縁膜を形成する。メモリセ
ルおよび低電圧系のトランジスタ形成領域のゲート絶縁
膜をエッチングにより完全に取り除く。再酸化により、
全面にゲート絶縁膜を形成する。すなわち、高電圧駆動
系トランジスタでは、２度の酸化により膜厚４０ｎｍの
絶縁膜を形成する。低電圧駆動系トランジスタでは、再
酸化において、膜厚１０ｎｍの絶縁膜を形成する。この
場合、ゲート絶縁膜のエッチングによる膜厚の不均一性
からくるトランジスタのしきい値ばらつきを除去するこ
とができる。

【００５６】（実施例３）実施例３では、半導体基板上
に形成された少なくとも二種類以上の膜厚の異なるゲー
ト絶縁膜を有するトランジスタを含む半導体装置につい
て説明する。この半導体装置は、膜厚の異なるゲート絶
縁膜を有する複数のトランジスタのソース／ドレイン電
極の側壁と接しシリコン基板上に設けられる酸化膜は、
膜厚が等しい。

【００５７】実施例３でも、半導体装置としてＮＡＮＤ
型フラッシュメモリについて説明する。実施例３では、
メモリセルトランジスタ、低電圧駆動系トランジスタと
高電圧駆動系トランジスタについて説明する。図１０
に、実施例３の半導体装置を示す。図１０（ａ）が、メ
モリセルトランジスタの断面図である。図１０（ｂ）
が、低電圧駆動系トランジスタの断面図である。図１０
（ｃ）が、高電圧駆動系トランジスタの断面図である。

【００５８】実施例３の半導体装置のメモリセルトラン
ジスタは、図１０（ａ）に示すように、ｐ型のシリコン
基板１と２と、基板表面を含むシリコン基板１と２内に
設けられ、シリコン窒化膜１３の下方に設けられるｎ型
の複数のソース／ドレイン領域４とを有している。薄い
ゲート絶縁膜７は、複数のソース／ドレイン領域４の間
のシリコン基板１と２の表面の上と複数のソース／ドレ
イン領域４の上に設けられる。ゲート絶縁膜７の膜厚
は、図１０（ｃ）の高電圧駆動系トランジスタの厚いゲ
ート絶縁膜５の膜厚より薄い。シリコン窒化膜１３の下
には、シリコン酸化膜３０が設けられている。フローテ
ィングゲート電極１０と４０は、ゲート絶縁膜７の上に
設けられる導体で積層構造のドープドポリシリコンであ
る。また、ＯＮＯ膜３１は、フローティングゲート電極
１０と４０の上面の全面の上に設けられる。コントロー
ルゲート電極となるドープドポリシリコン１１と４１
は、ＯＮＯ膜３１の上面の全面の上に設けられる。

【００５９】コンタクトプラグ１５は、ソース／ドレイ
ン領域４の上に設けられる。プラグ１５の側面がシリコ
ン窒化膜１３に接する。プラグ１５の材料が、ｎ型のポ
リシリコンである。高濃度不純物拡散領域１７は、ソー
ス／ドレイン領域４の中のプラグ１５の下に設けられ、
ソース／ドレイン領域４の他の場所より不純物濃度が高
い。コンタクトプラグ１５の上にはメタル配線４２が設
けられている。シリコン窒化膜２９は、ドープドポリシ
リコン１１と４１の上面の全面の上に設けられる。

【００６０】実施例３の半導体装置の低電圧駆動系トラ
ンジスタは、図１０（ｂ）に示すように、ｐ型のシリコ
ン基板１と２と、基板表面を含むシリコン基板１と２内
に設けられ、シリコン窒化膜１３の下方に設けられるｎ
型の２つのソース／ドレイン領域４とを有している。薄
いゲート絶縁膜７は、２つのソース／ドレイン領域４の
間のシリコン基板１と２の表面の上と２つのソース／ド
レイン領域４の上に設けられる。ゲート絶縁膜７の膜厚
は、図１０（ｃ）の厚いゲート絶縁膜５の膜厚より薄
い。ゲート電極１０と４０は、ゲート絶縁膜７の上に設
けられる導体で積層構造のドープドポリシリコンある。
コンタクトプラグ４３は、ソース／ドレイン領域４の上
に設けられる。プラグ１５の側面がシリコン窒化膜１３
に接する。プラグ４３の材料はアルミニウム合金、タン
グステン、窒化チタン等の金属である。ソース／ドレイ
ン領域４の他の場所より不純物濃度が高い。また、ＯＮ
Ｏ膜３１は、ゲート電極１０と４０の上面の全面の上に
設けられる。ドープドポリシリコン１１と４１は、ＯＮ
Ｏ膜３１の上面の全面の上に設けられる。シリコン窒化
膜２９は、ドープドポリシリコン１１と４１の上面の全
面の上に設けられる。

【００６１】実施例３の半導体装置の高電圧駆動系トラ
ンジスタは、図１０（ｃ）に示すように、ｐ型のシリコ
ン基板１と２と、基板表面を含むシリコン基板１と２内
に設けられるｎ型の２つのソース／ドレイン領域４を有
している。厚いゲート絶縁膜５は、２つのソース／ドレ
イン領域４の間のシリコン基板１と２の表面の上に設け
られる。ゲート電極８と４０は、厚いゲート絶縁膜５の
上に設けられる層状のドープドポリシリコンである。シ
リコン酸化膜３０は、２つのソース／ドレイン領域４の
上方に設けられる。シリコン窒化膜１３は、シリコン酸
化膜３０の上に設けられる。ソース／ドレイン電極とな
るコンタクトプラグ１４は、ソース／ドレイン領域４の
上に設けられる。プラグ１４の側面がシリコン窒化膜１
３とシリコン酸化膜３０に接する。また、酸化窒化シリ
コン膜、いわゆるＯＮＯ膜２８は、ゲート電極４０の上
面の全面の上に設けられる。層状のドープドポリシリコ
ン９と４１は、ＯＮＯ膜２８の上面の全面の上に設けら
れる。高濃度不純物拡散領域１６は、ソース／ドレイン
領域４の中のプラグ１４の下に設けられ、ソース／ドレ
イン領域４の他の場所より不純物濃度が高い。シリコン
窒化膜２９は、ドープドポリシリコン９と４１の上面の
全面の上に設けられる。

【００６２】従来までの方法では、異なるゲート絶縁膜
を有するトランジスタのコンタクトホールを開口する
際、酸化膜厚の薄いトランジスタにおいて素子分離絶縁
膜までエッチングされることになり、コンタクトホール
とシリコン基板とのショートが発生していた。特に電気
的書き込み消去を行う為に高電圧を必要とするＮＡＮＤ
型Flashではメモリセル部と高電圧駆動系トランジスタ
のゲート絶縁膜の差は３０ｎｍにもなるため従来の技術
ではゲート絶縁膜の異なるトランジスタのコンタクトホ
ールを同時に開口することは困難であった。しかし、実
施例１乃至３の半導体装置であると、コンタクトホール
開口の際エッチングストッパーとなるシリコン窒化膜の
直下のシリコン酸化膜の膜厚がすべてのトランジスタに
おいて同一である為、すべてのトランジスタのコンタク
トホール開口が同時に可能となる。

【００６３】

【発明の効果】以上述べたように、本発明によれば、高
電圧駆動系トランジスタを有し、ソース／ドレイン電極
と基板の間の接合耐圧がばらつかずショートすることも
ないメモリセルと低電圧駆動系トランジスタを有する半
導体装置を提供することができる。

【００６４】また、本発明によれば、高電圧駆動系トラ
ンジスタを有し、ソース／ドレイン電極と基板の間の接
合耐圧がばらつかずショートすることもないメモリセル
と低電圧駆動系トランジスタを有する半導体装置の製造
方法を提供することができる。

【図面の簡単な説明】

【図１】実施例１の半導体装置の高電圧駆動系トランジ
スタと低電圧駆動系トランジスタの上方からの透視図及
び断面図である。

【図２】実施例１の半導体装置の製造途中の高電圧駆動
系トランジスタと低電圧駆動系トランジスタの断面図
（その１）である。

【図３】実施例１の半導体装置の製造途中の高電圧駆動
系トランジスタと低電圧駆動系トランジスタの断面図
（その２）である。

【図４】実施例１の半導体装置の製造途中の高電圧駆動
系トランジスタと低電圧駆動系トランジスタの断面図
（その３）である。

【図５】実施例２の半導体装置の高電圧駆動系トランジ
スタとセル部の上方からの透視図及び断面図である。

【図６】実施例２の半導体装置の製造途中の高電圧駆動
系トランジスタとセル部の断面図（その１）である。

【図７】実施例２の半導体装置の製造途中の高電圧駆動
系トランジスタとセル部の断面図（その２）である。

【図８】実施例２の半導体装置の製造途中の高電圧駆動
系トランジスタとセル部の断面図（その３）である。

【図９】実施例２の半導体装置の製造途中の高電圧駆動
系トランジスタとセル部の断面図（その４）である。

【図１０】実施例３の半導体装置の高電圧駆動系トラン
ジスタと低電圧駆動系トランジスタとセル部の断面図で
ある。

【図１１】半導体装置のセル部と低電圧駆動系トランジ
スタのソース／ドレイン電極と基板の間の接合耐圧のば
らつきの構造上の原因を説明するための図である。

【図１２】半導体装置のセル部と低電圧駆動系トランジ
スタのソース／ドレイン電極と基板の間の接合耐圧のば
らつきの製造工程上の原因を説明するための図（その
１）である。

【図１３】半導体装置のセル部と低電圧駆動系トランジ
スタのソース／ドレイン電極と基板の間の接合耐圧のば
らつきの製造工程上の原因を説明するための図（その
２）である。

【符号の説明】 １ ｐ型シリコン基板 ２ ｐ型ウェル ３、４ ソース／ドレイン領域（ｎ型シリコン領域） ５、６、７ 絶縁膜（シリコン酸化膜） ８、９、１０、１１ 導体（ドープトポリシリコン膜） １２ 絶縁体（サイドウォール、シリコン酸化膜） １３ エッチングストッパー（シリコン窒化膜） １４、１５ 導体（ドープトポリシリコン膜） １６、１７ 高濃度不純物拡散領域（ｎ型シリコン領
域） １８ 素子分離領域（シャロウトレンチアイソレーショ
ン、ＳＴＩ、絶縁体） ２０ 層間絶縁膜、シリコン酸化膜 ２１ レジストパターン ２２、２３ ドープトポリシリコン膜 ２４ 素子分離領域、絶縁体（シリコン酸化膜） ２５、２６ レジストパターン ２７ コンタクトホール ２８、３１ ＯＮＯ膜 ２９ シリコン窒化膜 ３０ シリコン酸化膜 ３２ レジストパターン ３３、３４ 素子分離領域、絶縁体（シリコン酸化膜） ３５ シリコン酸化膜 ３６ ＯＮＯ膜 ３７ シリコン窒化膜 ３８ レジストパターン ３９ コンタクトホール ４０ ドープトポリシリコン膜 ４１ メタル、シリサイド ４２ メタル配線 ４３ メタル、コンタクトプラグ ４４、４５、４６、５０ 溝 ４７、４８、４９ 高濃度不純物拡散領域（ｎ型シリコ
ン領域）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 29/78 ３７１ 29/788 21/90 Ｃ 29/792 (72)発明者 新井 範久 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 荒井 史隆 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 4M104 AA01 BB01 CC05 DD04 DD16 DD43 EE08 GG09 GG16 HH16 HH20 5F033 HH04 JJ04 KK01 QQ09 QQ25 QQ37 QQ48 QQ58 QQ59 RR02 RR05 TT08 VV16 XX09 XX31 XX33 5F048 AA07 AB01 AC01 BA01 BB06 BB16 BC06 BE04 BF04 BF16 BG14 DA27 DA30 DB04 DB06 5F083 EP23 EP55 EP56 EP76 ER22 GA27 JA04 JA32 MA06 MA19 NA01 PR06 PR21 PR40 PR43 PR45 PR46 PR53 PR55 PR56 ZA07 ZA08 5F101 BA07 BA29 BB05 BD27 BD34 BD35 BH02 BH13 BH19 BH21

Claims (15)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板と、 基板表面を含む前記半導体基板内に設けられる第２導電
   型の第１半導体領域と、 前記基板表面を含む前記半導体基板内に設けられる前記
   第２導電型の第２半導体領域と、 前記第１半導体領域と前記第２半導体領域の間の前記基
   板表面の上に設けられる第１膜厚の第１絶縁膜と、 前記第１半導体領域、前記第２半導体領域と前記第１絶
   縁膜の周囲を囲む絶縁体と、 前記第１絶縁膜の上に設けられる第１導体と、 前記第１半導体領域と、前記第２半導体領域の上方に設
   けられる第２絶縁膜と、 前記第１半導体領域の上に設けられ、側面が前記第２絶
   縁膜に接する第２導体と、 前記第２半導体領域の上に設けられ、側面が前記第２絶
   縁膜に接する第３導体と、 前記第１半導体領域の表面上に設けられ、前記第２絶縁
   膜の下方に設けられ、前記第１膜厚より薄い第２膜厚の
   第３絶縁膜と、 前記第２半導体領域の表面上に設けられ、前記第２絶縁
   膜の下方に設けられ、前記第２膜厚の第４絶縁膜とを有
   することを特徴とする半導体装置。
2. 【請求項２】 第１導電型の半導体基板と、 基板表面を含む前記半導体基板内に設けられる第２導電
   型の第１半導体領域と、 前記基板表面を含む前記半導体基板内に設けられる前記
   第２導電型の第２半導体領域と、 前記第１半導体領域と前記第２半導体領域の間の前記基
   板表面の上に設けられる第１膜厚の第１絶縁膜と、 前記第１絶縁膜の上に設けられる第１導体と、 前記第１半導体領域と、前記第２半導体領域の上方に設
   けられる第２絶縁膜と、 前記第１半導体領域の上に設けられ、側面が前記第２絶
   縁膜に接する第２導体と、 前記第２半導体領域の上に設けられ、側面が前記第２絶
   縁膜に接する第３導体と、 基板表面を含む前記半導体基板内に設けられ、前記第２
   絶縁膜の下方に設けられる前記第２導電型の第３半導体
   領域と、 前記基板表面を含む前記半導体基板内に設けられ、前記
   第２絶縁膜の下方に設けられる前記第２導電型の第４半
   導体領域と、 前記第３半導体領域と前記第４半導体領域の間の前記基
   板表面の上に設けられる前記第１膜厚より薄い第２膜厚
   の第５絶縁膜と、 前記第５絶縁膜の上に設けられる第４導体と、 前記第３半導体領域の上に設けられ、側面が前記第２絶
   縁膜に接する第５導体と、 前記第４半導体領域の上に設けられ、側面が前記第２絶
   縁膜に接する第６導体と、 前記第１半導体領域、前記第２半導体領域及び前記第１
   絶縁膜の周囲、並びに前記第３半導体領域、前記第４半
   導体領域及び前記第５絶縁膜の周囲を囲む絶縁体とを有
   することを特徴とする半導体装置。
3. 【請求項３】 前記第１半導体領域の表面上に設けら
   れ、前記第２絶縁膜の下方に設けられ、前記第２膜厚の
   第３絶縁膜と、 前記第２半導体領域の表面上に設けられ、前記第２絶縁
   膜の下方に設けられ、前記第２膜厚の第４絶縁膜と、 前記第３半導体領域の表面上に設けられ、前記第２絶縁
   膜の下方に設けられ、前記第２膜厚の第６絶縁膜と、 前記第４半導体領域の表面上に設けられ、前記第２絶縁
   膜の下方に設けられ、前記第２膜厚の第７絶縁膜とをさ
   らに有することを特徴とする請求項２に記載の半導体装
   置。
4. 【請求項４】 前記第１絶縁膜と前記第３絶縁膜の境界
   が、前記第１導体と前記第２導体の間に存在し、前記第
   １絶縁膜と前記第４絶縁膜の境界が、前記第１導体と前
   記第３導体の間に存在することを特徴とする請求項１乃
   至３のいずれか１つに記載の半導体装置。
5. 【請求項５】 前記半導体基板の材料が、シリコンであ
   ることを特徴とする請求項１乃至４のいずれか１つに記
   載の半導体装置。
6. 【請求項６】 前記第２絶縁膜の材料が、シリコン窒化
   膜であることを特徴とする請求項１乃至５のいずれか１
   つに記載の半導体装置。
7. 【請求項７】 前記第２導体と前記第３導体の材料が、
   前記第２導電型の多結晶シリコンであることを特徴とす
   る請求項１乃至６のいずれか１つに記載の半導体装置。
8. 【請求項８】 前記第１半導体領域の中の前記第２導体
   の下に設けられ、前記第１半導体領域の他の場所より不
   純物濃度が高い第５半導体領域と、前記第２半導体領域
   の中の前記第３導体の下に設けられ、前記第２半導体領
   域の他の場所より不純物濃度が高い第６半導体領域とを
   さらに有することを特徴とする請求項１乃至７のいずれ
   か１つに記載の半導体装置。
9. 【請求項９】 前記第４導体の上面の全面の上に設けら
   れる第８絶縁膜と、 前記第８絶縁膜の上面の全面の上に設けられる第７導体
   とをさらに有することを特徴とする請求項２乃至８のい
   ずれか１つに記載の半導体装置。
10. 【請求項１０】 シリコン基板の上に、第１トランジス
    タの第１ゲート酸化膜を形成することと、 前記シリコン基板の上に、前記第１ゲート酸化膜より膜
    厚が薄い第２トランジスタの第２のゲート酸化膜を形成
    することと、 前記第１トランジスタのコンタクトプラグを形成する領
    域の前記第１ゲート酸化膜の膜厚と、前記第２トランジ
    スタのコンタクトプラグを形成する領域の前記第２ゲー
    ト酸化膜の膜厚を互いに存在しない場合も含め等しくす
    ることとを含むことを特徴とする半導体装置の製造方
    法。
11. 【請求項１１】 前記第１トランジスタと前記第２トラ
    ンジスタの前記コンタクトプラグを形成する前記領域の
    上方に第１絶縁膜を形成することと、 前記第１絶縁膜の上に第２絶縁膜を形成することと、 前記第１絶縁膜が露出するまで、前記コンタクトプラグ
    を形成する前記領域の第２絶縁膜をエッチングすること
    と、 前記第１ゲート酸化膜と前記第２ゲート酸化膜が露出す
    るまで、露出した前記第１絶縁膜をエッチングすること
    と、 露出した前記第１ゲート酸化膜と前記第２ゲート酸化膜
    をエッチングすることとをさらに含むことを特徴とする
    請求項１０に記載の半導体装置の製造方法。
12. 【請求項１２】 露出した前記第１ゲート酸化膜と前記
    第２ゲート酸化膜の上方からイオン注入することとをさ
    らに含むことを特徴とする請求項１１に記載の半導体装
    置の製造方法。
13. 【請求項１３】 前記第１トランジスタと前記第２トラ
    ンジスタの間に素子分離領域を形成することと、 前記第１トランジスタと前記第２トランジスタのゲート
    電極を形成することと、 前記第１トランジスタと前記第２トランジスタのソース
    ／ドレイン領域を形成することと、 前記ゲート電極の側面にサイドウォールを形成すること
    と、 前記第１トランジスタと前記第２トランジスタの前記コ
    ンタクトプラグを形成することと、 前記コンタクトプラグからの不純物拡散によりソース／
    ドレイン領域に拡散層を形成することとをさらに含むこ
    とを特徴とする請求項１０乃至１２のいずれか１つに記
    載の半導体装置の製造方法。
14. 【請求項１４】 前記第１絶縁膜の材料が、シリコン窒
    化膜であることを特徴とする請求項１１乃至１３のいず
    れか１つに記載の半導体装置の製造方法。
15. 【請求項１５】 前記コンタクトプラグの材料が、多結
    晶シリコンであることを特徴とする請求項１０乃至１４
    のいずれか１つに記載の半導体装置の製造方法。