JP2007110072A - NAND型フラッシュメモリ素子の製造方法{MethodofmanufacturingaNANDtypeflashmemorydevice} - Google Patents
NAND型フラッシュメモリ素子の製造方法{MethodofmanufacturingaNANDtypeflashmemorydevice} Download PDFInfo
- Publication number
- JP2007110072A JP2007110072A JP2006136163A JP2006136163A JP2007110072A JP 2007110072 A JP2007110072 A JP 2007110072A JP 2006136163 A JP2006136163 A JP 2006136163A JP 2006136163 A JP2006136163 A JP 2006136163A JP 2007110072 A JP2007110072 A JP 2007110072A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- film
- gate
- oxide film
- nitride film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
【解決手段】選択トランジスタのゲート間の半導体基板上に接合領域209を形成した後、全体構造の上部にバッファ酸化膜210を形成する段階と、上記ゲートの一側のバッフア酸化膜210を除去する段階と、全体構造の上部に窒化膜212を形成した後、全面エッチングして上記ゲート側壁に窒化膜スペーサを形成する段階と、全体構造の上部にSAC窒化膜214及び絶縁膜215を形成する段階と、上記絶縁膜215及びSAC窒化膜214の所定領域をエッチングして上記接合領域209を露出させる段階と、及び上記コンタクトが埋め込まれる導電層216を形成してコンタクトプラグを形成する段階を含む。
【選択図】図3
Description
図2(a)〜図3(b)は、本発明の一実施例によるNAND型フラッシュメモリ素子の製造方法を説明するために順序的に示した素子の断面図であり、セル領域にセルゲートが形成される時に同一工程により同時に形成される選択トランジスタ領域のゲートの断面図を示したものである。
一方、本発明の他の実施例として、第一実施例と同様にして、感光膜(211)を除去した後、全体構造の上部に窒化膜(212)を形成し、全面エッチング工程を実施してゲート側壁に窒化膜スペーサを形成する。その後、500〜1000Åの酸化膜除去ターゲットに湿式過度エッチングを実施し、ゲートと窒化膜スペーサ間に存在する第1バッファ酸化膜(210)を除去する。そして、LPCVD方法で第1バッファ酸化膜(210)が除去された部分に50〜100Åの厚さで第2窒化膜を形成した後、第2バッファ酸化膜(213)及びSAC窒化膜(214)形成工程などの後続工程を進行する。
202:トンネル酸化膜
203:第1ポリシリコン膜
204:誘電体膜
205:第2ポリシリコン膜
206:タングステン膜
207:ハードマスク膜
208:酸化膜
209:接合部
210:第1バッファ酸化膜
211:感光膜
212:窒化膜
213:第2バッファ酸化膜
214:SAC窒化膜
215:絶縁膜
216:導電層
Claims (6)
- 半導体基板の上部の所定領域にゲート酸化膜、複数の導電層及びハードマスク膜が積層されたゲートを形成する段階と、
前記ゲート間の前記半導体基板上に接合領域を形成した後、全体構造の上部にバッファ酸化膜を形成する段階と、
前記ゲートの一側のバッファ酸化膜を除去する段階と、
全体構造の上部に窒化膜を形成した後、全面エッチングして前記ゲート側壁に窒化膜スペーサを形成する段階と、
全体構造の上部にSAC窒化膜及び絶縁膜を形成する段階と、
前記絶縁膜及びSAC窒化膜の所定領域をエッチングして前記接合領域を露出させる段階と、
コンタクトが埋め込まれるように導電層を形成してコンタクトプラグを形成する段階と、を含むことを特徴とするNAND型フラッシュメモリ素子の製造方法。 - 前記バッファ酸化膜は、50〜700Åの厚さで形成することを特徴とする請求項1に記載のNAND型フラッシュメモリ素子の製造方法。
- 前記バッファ酸化膜は10〜50Åの厚さで残留するようにエッチングすることを特徴とする請求項1に記載のNAND型フラッシュメモリ素子の製造方法。
- 半導体基板の上部の所定領域にゲート酸化膜、複数の導電層及びハードマスク膜が積層されたゲートを形成する段階と、
前記ゲート間の前記半導体基板上に接合領域を形成した後、全体構造の上部にバッファ酸化膜を形成する段階と、
全体構造の上部に第1窒化膜を形成した後、全面エッチングして前記ゲート側壁に窒化膜スペーサを形成する段階と、
酸化膜過度エッチング条件で前記ゲートと窒化膜スペーサ間の前記バッファ酸化膜を除去する段階と、
前記バッファ酸化膜が除去された部分に第2窒化膜を形成する段階と、
全体構造の上部にSAC窒化膜及び絶縁膜を形成する段階と、
前記絶縁膜及びSAC窒化膜の所定領域をエッチングして前記接合領域を露出させる段階と、
前記コンタクトが埋め込まれるように導電層を形成してコンタクトプラグを形成する段階と、を含むことを特徴とするNAND型フラッシュメモリ素子の製造方法。 - 前記酸化膜過度エッチングは、500〜1000Åの酸化膜除去ターゲットに実施することを特徴とする請求項4に記載のNAND型フラッシュメモリ素子の製造方法。
- 前記第2窒化膜は、LPCVD方法を用いて50〜100Åの厚さで形成することを特徴とする請求項4に記載のNAND型フラッシュメモリ素子の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2005-0096913 | 2005-10-14 | ||
KR1020050096913A KR100739962B1 (ko) | 2005-10-14 | 2005-10-14 | Nand형 플래쉬 메모리 소자의 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007110072A true JP2007110072A (ja) | 2007-04-26 |
JP5063030B2 JP5063030B2 (ja) | 2012-10-31 |
Family
ID=37948658
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006136163A Expired - Fee Related JP5063030B2 (ja) | 2005-10-14 | 2006-05-16 | NAND型フラッシュメモリ素子の製造方法{MethodofmanufacturingaNANDtypeflashmemorydevice} |
Country Status (3)
Country | Link |
---|---|
US (1) | US7696074B2 (ja) |
JP (1) | JP5063030B2 (ja) |
KR (1) | KR100739962B1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100976684B1 (ko) * | 2008-08-01 | 2010-08-18 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 콘택홀 형성 방법 |
JP2010141281A (ja) * | 2008-11-11 | 2010-06-24 | Renesas Technology Corp | 半導体装置およびその製造方法 |
CN113437066B (zh) * | 2021-06-23 | 2024-04-12 | 福建省晋华集成电路有限公司 | 半导体结构及其制作方法 |
US11903181B2 (en) | 2021-06-23 | 2024-02-13 | Fujian Jinhua Integrated Circuit Co., Ltd. | Semiconductor structure and method for forming the same |
US20220415895A1 (en) * | 2021-06-23 | 2022-12-29 | Fujian Jinhua Integrated Circuit Co., Ltd. | Semiconductor structure and method for forming the same |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003297944A (ja) * | 2002-04-04 | 2003-10-17 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
JP2006041023A (ja) * | 2004-07-23 | 2006-02-09 | Toshiba Corp | 半導体装置およびその製造方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6306760B1 (en) | 1999-12-09 | 2001-10-23 | United Microelectronics Corp. | Method of forming a self-aligned contact hole on a semiconductor wafer |
KR100624923B1 (ko) | 1999-12-29 | 2006-09-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
KR20030002711A (ko) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | 플래시 메모리 셀의 제조 방법 |
KR100500448B1 (ko) * | 2003-02-06 | 2005-07-14 | 삼성전자주식회사 | 선택적 디스포저블 스페이서 기술을 사용하는 반도체집적회로의 제조방법 및 그에 의해 제조된 반도체 집적회로 |
KR20040074389A (ko) * | 2003-02-18 | 2004-08-25 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
KR100587635B1 (ko) * | 2003-06-10 | 2006-06-07 | 주식회사 하이닉스반도체 | 반도체소자의 제조 방법 |
KR100632057B1 (ko) * | 2003-12-30 | 2006-10-04 | 동부일렉트로닉스 주식회사 | Cmos 트랜지스터 형성 방법 |
KR20060075364A (ko) * | 2004-12-28 | 2006-07-04 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
-
2005
- 2005-10-14 KR KR1020050096913A patent/KR100739962B1/ko not_active IP Right Cessation
-
2006
- 2006-05-16 JP JP2006136163A patent/JP5063030B2/ja not_active Expired - Fee Related
- 2006-06-02 US US11/446,475 patent/US7696074B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003297944A (ja) * | 2002-04-04 | 2003-10-17 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
JP2006041023A (ja) * | 2004-07-23 | 2006-02-09 | Toshiba Corp | 半導体装置およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US7696074B2 (en) | 2010-04-13 |
JP5063030B2 (ja) | 2012-10-31 |
KR20070041118A (ko) | 2007-04-18 |
KR100739962B1 (ko) | 2007-07-16 |
US20070087538A1 (en) | 2007-04-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2008078298A (ja) | 半導体装置及びその製造方法 | |
JP2009152361A (ja) | 半導体装置およびその製造方法 | |
KR100924007B1 (ko) | 반도체 소자의 수직 채널 트랜지스터 형성 방법 | |
JP5063030B2 (ja) | NAND型フラッシュメモリ素子の製造方法{MethodofmanufacturingaNANDtypeflashmemorydevice} | |
JP4822792B2 (ja) | 半導体装置およびその製造方法 | |
JP2005175420A (ja) | Nandフラッシュ素子の製造方法 | |
CN101211820B (zh) | 用于制造半导体器件的方法 | |
JP4759944B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP2000208729A5 (ja) | ||
KR100941865B1 (ko) | 반도체 소자의 제조방법 | |
JP2007043051A (ja) | バー抵抗測定パターンを有するフラッシュメモリ素子およびその形成方法 | |
JP5013708B2 (ja) | 半導体素子の製造方法 | |
JP2006041023A (ja) | 半導体装置およびその製造方法 | |
KR100624923B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
JP2006253643A (ja) | 半導体素子のゲート電極パターン形成方法 | |
JP2010109019A (ja) | 半導体装置およびその製造方法 | |
KR20070059324A (ko) | Nand형 플래쉬 메모리 소자의 제조 방법 | |
KR100642922B1 (ko) | 반도체 소자의 콘택 형성 방법 | |
US20070196983A1 (en) | Method of manufacturing non-volatile memory device | |
US20060081909A1 (en) | Semiconductor device and manufacturing method therefor | |
JP2006066886A (ja) | フラッシュメモリ素子の製造方法 | |
KR101002519B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
KR20040029525A (ko) | 플레쉬 메모리 소자 및 그 제조방법 | |
JP2008218638A (ja) | 半導体装置およびその製造方法 | |
KR101061171B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090417 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111220 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111222 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120308 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120403 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120612 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120710 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120807 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150817 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |