KR100739962B1 - Ｎａｎｄ형 플래쉬 메모리 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 NAND형 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 셀프 얼라인 콘택(Self Align Contact; SAC) 공정으로 선택 트랜지스터 영역의 접합 영역을 노출시키기 이전에 게이트 일측에 형성된 버퍼 산화막을 제거함으로써 콘택 플러그와 게이트가 단락되는 문제점을 해결할 수 있어 SAC 공정 마진 및 소자의 신뢰성을 향상시킬 수 있는 NAND형 플래쉬 메모리 소자의 제조 방법이 제시된다.
선택 트랜지스터, SAC, 버퍼 산화막 제거

Description

ＮＡＮＤ형 플래쉬 메모리 소자의 제조 방법{Method of manufacturing a NAND type flash memory device}
도 1(a) 및 도 1(b)는 종래의 NAND형 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도시한 소자의 단면도.
도 2(a) 내지 도 2(d)는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
201 : 반도체 기판 202 : 터널 산화막
203 : 제 1 폴리실리콘막 204 : 유전체막
205 : 제 2 폴리실리콘막 206 : 텅스텐막
207 : 하드 마스크막 208 : 산화막
209 : 접합부 210 : 제 1 버퍼 산화막
211 : 감광막 212 : 질화막
213 : 제 2 버퍼 산화막 214 : SAC 질화막
215 : 절연막 216 : 도전층
본 발명은 NAND형 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 셀프 얼라인 콘택(Self Align Contact; SAC) 공정으로 선택 트랜지스터의 접합 영역을 노출시키고, 콘택 플러그를 형성하는 과정에서 게이트 측벽의 버퍼 산화막이 제거되어 게이트와 콘택 플러그가 단락되는 문제점을 해결할 수 있는 NAND형 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
종래의 NAND형 플래쉬 메모리 소자의 제조 방법을 도 1(a) 및 도 1(b)를 이용하여 설명하면 다음과 같다. 도 1(a) 및 도 1(b)는 셀 영역에 셀 게이트가 형성될 때 동일한 공정에 의해 동시에 형성되는 선택 트랜지스터 영역의 게이트 형성 공정을 나타낸 것이다.
도 1(a)를 참조하면, 반도체 기판(101) 상부에 터널 산화막(102), 제 1 폴리실리콘막(103), 유전체막(104), 제 2 폴리실리콘막(105), 텅스텐막(106) 및 하드 마스크막(107)이 적층되어 플로팅 게이트와 콘트롤 게이트가 적층된 게이트 전극이 형성됨과 동시에 선택 트랜지스터 영역에도 이와 동일한 적층 구조의 게이트 전극이 형성된다. 그리고, 게이트 식각시 발생되는 마이크로 트렌치 및 플라즈마 데미지를 제거하기 위해 산화 공정을 실시하여 게이트 측벽, 바람직하게는 제 1 및 제 2 폴리실리콘막(103 및 105)의 측벽에 산화막(108)을 형성한다. 그리고, 이온 주입 공정을 실시하여 소오스 및 드레인으로 작용하는 접합부(109)를 형성한다. 전체 구조 상부에 제 1 버퍼 산화막(110)을 형성한 후 질화막(111)을 형성하고, 전면 식각 공정을 실시하여 게이트 측벽에 스페이서를 형성한다.
도 1(b)를 참조하면, 전체 구조 상부에 제 2 버퍼 산화막(112) 및 SAC 질화막(113)을 형성한 후 게이트 라인 사이를 절연시키고 상부 배선과의 절연을 위한 절연막(114)을 형성한다. 그리고, 셀프 얼라인 콘택 식각 공정으로 절연막(114), SAC 질화막(113) 및 제 2 버퍼 산화막(112)의 소정 영역을 식각하여 접합부(109)를 노출시키는 콘택을 형성한다. 그리고, 콘택이 매립되도록 도전층(115)을 형성하여 콘택 플러그를 형성한다.
그런데, 소자의 고집적화에 따라 하드 마스크막(107)의 두께가 점점 얇아지게 되고, 셀프 얼라인 콘택 식각 공정시 제 1 버퍼 산화막(110)이 제거되어 도전층(115)이 텅스텐막(106)과 연결되게 된다. 이에 의해 게이트 전극과 콘택 플러그가 단락되어 소자의 불량을 유발하게 된다.
본 발명의 목적은 SAC 공정으로 선택 트랜지스터의 접합 영역을 노출시키고, 콘택 플러그를 형성하는 과정에서 게이트 측벽의 버퍼 산화막이 제거되어 게이트와 콘택 플러그가 단락되는 문제점을 해결할 수 있는 NAND형 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 SAC 공정 이전에 선택 트랜지스터 게이트의 일측에 형성된 버퍼 산화막을 제거함으로써 상기 문제점을 해결할 수 있는 NAND형 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상부의 소정 영역에 게이트 산화막, 복수의 도전층 및 하드 마스크막이 적층된 게이트를 형성하는 단계; 상기 게이트 사이의 상기 반도체 기판상에 접합 영역을 형성한 후 전체 구조 상부에 버퍼 산화막을 형성하는 단계; 상기 게이트 일측의 버퍼 산화막을 제거하는 단계; 전체 구조 상부에 질화막을 형성한 후 전면 식각하여 상기 게이트 측벽에 질화막 스페이서를 형성하는 단계; 전체 구조 상부에 SAC 질화막 및 절연막을 형성하는 단계; 상기 절연막 및 SAC 질화막의 소정 영역을 식각하여 상기 접합 영역을 노출시키는 단계; 및 상기 콘택이 매립되도록 도전층을 형성하여 콘택 플러그를 형성하는 단계를 포함한다.
상기 버퍼 산화막은 50 내지 700Å 정도의 두께로 형성하며, 10 내지 50Å 정도의 두께로 잔류하도록 식각한다.
본 발명의 다른 실시 예에 따른 NAND형 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상부의 소정 영역에 게이트 산화막, 복수의 도전층 및 하드 마스크막이 적층된 게이트를 형성하는 단계; 상기 게이트 사이의 상기 반도체 기판상에 접 합 영역을 형성한 후 전체 구조 상부에 버퍼 산화막을 형성하는 단계; 전체 구조 상부에 제 1 질화막을 형성한 후 전면 식각하여 상기 게이트 측벽에 질화막 스페이서를 형성하는 단계; 산화막 과도 식각 조건으로 상기 게이트와 질화막 스페이서 사이의 상기 버퍼 산화막을 제거하는 단계; 상기 버퍼 산화막이 제거된 부분에 제 2 질화막을 형성하는 단계; 전체 구조 상부에 SAC 질화막 및 절연막을 형성하는 단계; 상기 절연막 및 SAC 질화막의 소정 영역을 식각하여 상기 접합 영역을 노출시키는 단계; 및 상기 콘택이 매립되도록 도전층을 형성하여 콘택 플러그를 형성하는 단계를 포함한다.
상기 산화막 과도 식각은 500 내지 1000Å의 산화막 제거 타겟으로 실시한다.
상기 제 2 질화막은 LPCVD 방법을 이용하여 50 내지 100Å 정도의 두께로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 2(a) 내지 도 2(d)는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도로서, 셀 영역에 셀 게이트가 형성될 때 동일 공정에 의해 동시에 형성되는 선택 트랜지스터 영역의 게이트의 단면도를 나타낸 것이다.
도 2(a)를 참조하면, 반도체 기판(201) 상부에 터널 산화막(202), 제 1 폴리 실리콘막(203), 유전체막(204), 제 2 폴리실리콘막(205), 텅스텐막(206) 및 하드 마스크막(207)이 적층되어 플로팅 게이트와 콘트롤 게이트가 적층된 게이트 전극이 형성됨과 동시에 선택 트랜지스터 영역에도 이와 동일한 적층 구조의 게이트 전극이 형성된다. 그리고, 게이트 식각시 발생되는 마이크로 트렌치 및 플라즈마 데미지를 제거하기 위해 산화 공정을 실시하여 게이트 측벽, 바람직하게는 제 1 및 제 2 폴리실리콘막(203 및 205)의 측벽에 산화막(208)을 형성한다. 그리고, 이온 주입 공정을 실시하여 소오스 및 드레인으로 작용하는 접합부(209)를 형성한다. 전체 구조 상부에 제 1 버퍼 산화막(210)을 형성한다. 제 1 버퍼 산화막(210)은 50∼700Å 정도의 두께로 형성한다.
도 2(b)를 참조하면, 전체 구조 상부에 감광막(211)을 형성한 후 선택 트랜지스터 영역을 노출시키는 마스크를 이용하여 감광막(211)을 패터닝한다. 그리고, 패터닝된 감광막(211)을 마스크로 선택 트랜지스터 영역의 게이트 측벽에 형성된 산화막(208) 및 제 1 버퍼 산화막(210)을 제거한다. 제 1 버퍼 산화막(210)을 제거하기 위한 식각 공정은 습식 식각 또는 건식 식각 공정을 이용하여 잔류 산화막이 10∼50Å 정도의 두께로 잔류하도록 실시한다.
도 2(c)를 참조하면, 감광막(211)을 제거한 후 전체 구조 상부에 질화막(212)을 형성하고, 전면 식각 공정을 실시하여 게이트 측벽에 스페이서를 형성한다. 전체 구조 상부에 제 2 버퍼 산화막(213) 및 SAC 질화막(214)을 형성한 후 게이트 라인 사이를 절연시키고 상부 배선과의 절연을 위한 절연막(215)을 형성한다.
도 2(d)를 참조하면, 셀프 얼라인 콘택 식각 공정으로 절연막(215), SAC 질 화막(214) 및 제 2 버퍼 산화막(213)의 소정 영역을 식각하여 접합부(209)를 노출시키는 콘택을 형성한다. 그리고, 콘택이 매립되도록 도전층(216)을 형성하여 콘택 플러그를 형성한다.
한편, 본 발명의 다른 실시 예로서 게이트 측벽에 질화막 스페이서를 형성한 후 500∼1000Å의 산화막 제거 타겟으로 습식 과도 식각을 실시하여 게이트와 질화막 스페이서 사이에 존재하는 제 1 버퍼 산화막을 제거한다. 그리고, LPCVD 방법으로 제 1 버퍼 산화막이 제거된 부분에 50∼100Å 정도의 두께로 질화막을 형성한 후 제 2 버퍼 산화막 및 SAC 질화막 형성 공정 등의 후속 공정을 진행한다.
상술한 바와 같이 본 발명에 의하면 SAC 공정으로 선택 트랜지스터 영역의 접합 영역을 노출시키기 이전에 게이트 일측에 형성된 버퍼 산화막을 제거함으로써 콘택 플러그와 게이트가 단락되는 문제점을 해결할 수 있어 SAC 공정 마진을 충분히 확보할 수 있고, 소자의 신뢰성을 향상시킬 수 있다.

Claims (6)

  1. 반도체 기판 상부의 소정 영역에 게이트 산화막, 복수의 도전층 및 하드 마스크막이 적층된 게이트를 형성하는 단계;
    상기 게이트 사이의 상기 반도체 기판상에 접합 영역을 형성한 후 전체 구조 상부에 버퍼 산화막을 형성하는 단계;
    상기 게이트 일측의 버퍼 산화막을 제거하는 단계;
    전체 구조 상부에 질화막을 형성한 후 전면 식각하여 상기 게이트 측벽에 질화막 스페이서를 형성하는 단계;
    전체 구조 상부에 SAC 질화막 및 절연막을 형성하는 단계;
    상기 절연막 및 SAC 질화막의 소정 영역을 식각하여 상기 접합 영역을 노출시키는 단계; 및
    상기 콘택이 매립되도록 도전층을 형성하여 콘택 플러그를 형성하는 단계를 포함하는 NAND형 플래쉬 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 버퍼 산화막은 50 내지 700Å 정도의 두께로 형성하는 NAND형 플래쉬 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 버퍼 산화막은 10 내지 50Å 정도의 두께로 잔류하도록 식각하는 NAND형 플래쉬 메모리 소자의 제조 방법.
  4. 반도체 기판 상부의 소정 영역에 게이트 산화막, 복수의 도전층 및 하드 마스크막이 적층된 게이트를 형성하는 단계;
    상기 게이트 사이의 상기 반도체 기판상에 접합 영역을 형성한 후 전체 구조 상부에 버퍼 산화막을 형성하는 단계;
    전체 구조 상부에 제 1 질화막을 형성한 후 전면 식각하여 상기 게이트 측벽에 질화막 스페이서를 형성하는 단계;
    산화막 과도 식각 조건으로 상기 게이트와 질화막 스페이서 사이의 상기 버퍼 산화막을 제거하는 단계;
    상기 버퍼 산화막이 제거된 부분에 제 2 질화막을 형성하는 단계;
    전체 구조 상부에 SAC 질화막 및 절연막을 형성하는 단계;
    상기 절연막 및 SAC 질화막의 소정 영역을 식각하여 상기 접합 영역을 노출시키는 단계; 및
    상기 콘택이 매립되도록 도전층을 형성하여 콘택 플러그를 형성하는 단계를 포함하는 NAND형 플래쉬 메모리 소자의 제조 방법.
  5. 제 4 항에 있어서, 상기 산화막 과도 식각은 500 내지 1000Å의 산화막 제거 타겟으로 실시하는 NAND형 플래쉬 메모리 소자의 제조 방법.
  6. 제 4 항에 있어서, 상기 제 2 질화막은 LPCVD 방법을 이용하여 50 내지 100Å 정도의 두께로 형성하는 NAND형 플래쉬 메모리 소자의 제조 방법.
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