KR100833443B1 - 플래시 메모리 소자의 제조 방법 - Google Patents

플래시 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한것으로, 제1 플로팅 게이트용 도전막과 제1 산화막을 형성하고 후속 산화 공정으로 제1 플로팅 게이트용 도전막과 제1 산화막 측벽에 제2 산화막을 형성하여 버즈 빅 현상을 유발시켜, 제1 플로팅 게이트의 상부의 일부를 산화시켜 식각함으로써, 인접한 플로팅 게이트간의 인터퍼런스를 감소시키는 플래시 메모리 소자의 제조 방법을 개시한다.
플로팅 게이트, 인터퍼런스, 버즈 빅

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
도 1 내지 도 5는 본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 산화막
102 : 플로팅 게이트용 제1 도전막 103 : 제1 산화막
104 : 질화막 105 : 트렌치
106 : 소자 분리막 107 : 제2 산화막
108 : 플로팅 게이트용 제2 도전막
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 플로팅 게이트간 인터퍼런스를 감소시키는 플래시 메모리 소자의 제조 방법에 관한 것이다.
NAND형 플래쉬 메모리 소자는 데이터를 저장하기 위한 다수의 셀이 직렬 연결되어 하나의 스트링을 구성하며, 셀 스트링과 드레인 및 셀 스트링과 소오스 사이에 각각 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터가 형성된다. 이러한 NAND형 플래쉬 메모리 소자의 셀은 반도체 기판상의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트를 형성하고, 게이트 양측에 접합부를 형성함으로써 형성된다.
이러한 NAND형 플래쉬 메모리 소자는 셀의 상태가 인접한 주변 셀의 동작에 의해 영향을 받기 때문에 셀의 상태를 일정하게 유지하는 것이 매우 중요하다. 이러한 인접한 주변 셀의 동작, 특히 프로그램 동작으로 인해 셀의 상태가 변하게 되는 것을 인터퍼런스 효과(interference effect)라 한다. 즉, 인터퍼런스 효과란 독출하려는 제 1 셀과 인접한 제 2 셀을 프로그램하게 되면 제 2 셀의 플로팅 게이트의 차지 변화로 인한 캐패시턴스 작용으로 인해 제 1 셀의 독출시 제 1 셀의 문턱 전압보다 높은 문턱 전압이 독출되는 현상을 일컫는 것으로, 독출 셀의 플로팅 게이트의 차지는 변화하지 않지만, 인접 셀의 상태 변화에 의해 실제 셀의 상태가 왜곡되어 보이는 현상을 일컫는다. 이러한 인터퍼런스 효과로 인해 셀의 상태가 변하게 되며, 이는 불량율을 증가시켜 수율을 저하시키는 결과를 초래한다. 따라서, 인터퍼런스 효과를 최소화하는 것이 셀의 상태를 일정하게 유지하는데 효과적이라 할 수 있다.
한편, 일반적인 NAND형 플래쉬 메모리 소자의 제조 공정에서 SA-STI(Self Aligned Shallow Trench Isolation) 공정을 이용하여 소자 분리막 및 플로팅 게이 트의 일부를 형성하는데, 그 공정을 간략하게 설명하면 다음과 같다. 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 제 1 폴리실리콘막 및 터널 산화막의 소정 영역을 식각하고 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성한 후 절연막을 매립하고 연마 공정을 실시하여 소자 분리막을 형성한다. 이후 전체 구조 상부에 제 2 폴리실리콘막을 형성한 후 소자 분리막과 일부 중첩되도록 패터닝하여 제 1 및 제 2 폴리실리콘막이 적층된 플로팅 게이트를 형성한다. 이때, 제 2 폴리실리콘막의 식각 잔류물을 완전 제거하기 위해 제 2 폴리실리콘막을 과도 식각하게 된다. 이에 따라 소자 분리막이 일정 깊이로 식각되는데, 제 2 폴리실리콘막의 식각 잔류물을 완전히 제거하기 위해 충분한 과도 식각을 진행해야 하며, 이때 제거되는 소자 분리막의 손실량은 100Å 정도이다. 이후 전체 구조 상부에 유전체막을 형성한 후 콘트롤 게이트용 제 3 폴리실리콘막을 형성한다.
상기와 같이 SA-STI 공정을 이용하여 플래쉬 메모리 소자를 제조하게 되면 플로팅 게이트로 작용되는 제 1 폴리실리콘막과 인접한 제 1 폴리실리콘막 사이에 소자 분리막이 형성되어 있기 때문에 제 1 폴리실리콘막들 사이에 인터퍼런스가 발생할 수 있다. 또한, 소자 분리막이 소정 깊이로 식각되어 액티브 영역의 반도체 기판과 콘트롤 게이트 사이의 간격이 좁아지기 때문에 콘트롤 게이트에 의해 반도체 기판이 영향을 받아 사이클링 페일이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 제1 플로팅 게이트용 도전막과 제1 산화막을 형성하고 후속 산화 공정으로 제1 플로팅 게이트용 도전막과 제1 산화막 측벽에 제2 산화막을 형성하여 버즈 빅 현상을 유발시켜, 제1 플로팅 게이트의 상부의 일부를 산화시켜 식각함으로써, 인접한 플로팅 게이트간의 인터퍼런스를 감소시키는 플래시 메모리 소자의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 터널 산화막, 플로팅 게이트용 제1 도전막, 산화막, 및 질화막을 순차적으로 형성하는 단계와, 상기 질화막, 상기 산화막, 상기 플로팅 게이트용 제1 도전막, 터널 산화막 및 상기 반도체 기판을 소정 깊이 식각하고 절연막을 갭필하여 상기 플로팅 게이트용 제1 도전막의 상부보다 일정 높이 낮은 소자 분리막을 형성하는 단계와, 산화 공정을 진행하여 상기 플로팅 게이트용 제1 도전막의 상부 양 모서리를 이상산화시키는 단계와, 상기 질화막과 상기 산화막과 이상 산화된 상기 플로팅 게이트용 제1 도전막의 상부 양 모서리를 제거하여 상기 플로팅 게이트용 제1 도전막의 상부를 아치 모양으로 형성하는 단계, 및 상기 아치 모양의 플로팅 게이트용 제1 도전막을 포함한 반도체 기판 상에 플로팅 게이트용 제2 도전막을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 5는 본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다. 도 1 내지 도 5를 참조하여 본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하면 다음과 같다.
도 1을 참조하면, 반도체 기판(100) 상에 터널 산화막(101), 플로팅 게이트용 제1 도전막(102), 산화막(103), 및 질화막(104)을 순차적으로 형성한다. 플로팅 게이트용 제1 도전막(102)은 폴리 실리콘막으로 형성하는 것이 바람직하다. 질화막(104)은 후속 소자 분리막을 형성하기 위한 CMP 공정 시 CMP 정지막으로 활용된다.
도 2를 참조하면, 제1 식각 공정을 실행하여 반도체 기판(100)의 상부가 일부 노출되도록 질화막(104), 산화막(103), 플로팅 게이트용 제1 도전막(102), 및 터널 산화막(101)을 순차적으로 식각한다. 이 후 제2 식각 공정을 실행하여 노출된 반도체 기판(100)을 일정 깊이로 식각하여 트렌치(105)를 형성한다.
도 3을 참조하면, 트렌치(105)를 포함하는 반도체 기판(100) 전체 상에 소자 분리막 용 절연막(106)을 형성한다. 그 후, 질화막(104)이 노출될때까지 CMP 공정을 실시한다. 그 후 식각 공정을 진행하여 질화막(104)의 측벽과, 제1 산화막(103)의 측벽, 및 플로팅 게이트용 제1 도전막(102)의 일부 측벽이 노출되도록 소자 분리막 용 절연막(106)의 상부를 식각하여 소자 분리막(106)을 형성한다.
도 4를 참조하면, 산화 공정을 실시하여 소자 분리막(106)을 포함하는 반도체 기판(100) 상에 제2 산화막(107)을 형성한다. 이때 산화 공정을 과도하게 실시하게되면 플로팅 게이트용 제1 도전막(102)의 노출된 측벽부터 안쪽으로 이상 산화 현상 즉, 버드 빅(Bird's brak) 현상이 발생하게 된다. 따라서, 플로팅 게이트용 제1 도전막(102)의 상부 양 모서리 부분이 이상 산화된다.
도 5를 참조하면, 질화막(104)과, 제1 및 제2 산화막(103 및 107)을 제거한다. 이때 제1 및 제2 산화막(103 및 107)의 제거와 동시에 플로팅 게이트용 제1 도전막(102)의 이상 산화된 상부 모서리 부분도 함께 제거되어 플로팅 게이트용 제1 도전막(102)의 상부는 아치 형태를 갖게 된다. 아치 형태를 갖는 플로팅 게이트용 제1 도전막(102)의 상부에 의해 결과적으로 이웃한 플로팅 게이트용 제1 도전막(102)과의 거리가 증가하게 되어 플로팅 게이트간의 인터퍼런스가 감소하게된다.
그 후, 플로팅 게이트용 제1 도전막(102)를 포함한 반도체 기판(100) 상에 플로팅 게이트용 제2 도전막(108)을 형성한다. 플로팅 게이트용 제2 도전막(108)은 폴리 실리콘막으로 형성하는 것이 바람직하다.
도면으로 도시되지 않았지만, 이후 유전체막, 콘트롤 게이트를 순차적으로 형성하여 워드라인 패턴을 형성한다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 제1 플로팅 게이트용 도전막과 제1 산화막을 형성하고 후속 산화 공정으로 제1 플로팅 게이트용 도전막과 제1 산화막 측벽에 제2 산화막을 형성하여 버즈 빅 현상을 유발시켜, 제1 플로팅 게이트의 상부의 일부를 산화시켜 식각함으로써, 인접한 플로팅 게이트간의 인터퍼런스를 감소시킬 수 있다.

Claims (5)

  1. 반도체 기판 상에 터널 산화막, 플로팅 게이트용 제1 도전막, 산화막, 및 질화막을 순차적으로 형성하는 단계;
    상기 질화막, 상기 산화막, 상기 플로팅 게이트용 제1 도전막, 터널 산화막 및 상기 반도체 기판을 소정 깊이 식각하고 절연막을 갭필하여 상기 플로팅 게이트용 제1 도전막의 상부보다 일정 높이 낮은 소자 분리막을 형성하는 단계;
    산화 공정을 진행하여 상기 플로팅 게이트용 제1 도전막의 상부 양 모서리를 이상산화시키는 단계;
    상기 질화막과 상기 산화막과 이상 산화된 상기 플로팅 게이트용 제1 도전막의 상부 양 모서리를 제거하여 상기 플로팅 게이트용 제1 도전막의 상부를 아치 모양으로 형성하는 단계; 및
    상기 아치 모양의 플로팅 게이트용 제1 도전막을 포함한 반도체 기판 상에 플로팅 게이트용 제2 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 플로팅 게이트용 제1 도전막 및 상기 플로팅 게이트용 제2 도전막은 폴리 실리콘막으로 형성하는 플래시 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 소자 분리막 형성 단계는
    상기 질화막, 상기 산화막, 상기 플로팅 게이트용 제1 도전막, 터널 산화막을 부분 식각하여 상기 반도체 기판의 소정 부분을 노출시키는 단계;
    노출된 상기 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 포함하는 상기 판도체 기판 상에 절연막을 갭필하는 단계;
    상기 질화막의 상부가 노출되도록 CMP 공정을 실시하는 단계; 및
    상기 질화막의 측면과 상기 산화막의 측면과 상기 플로팅 게이트용 제1 도전막의 측면 일부가 노출되도록 상기 절연막의 상부를 일정부분 식각하여 상기 소자 분리막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 산화 공정은
    상기 플로팅 게이트용 제1 도전막의 측벽부터 안쪽으로 이상 산화 현상이 발생하도록 진행하는 플래시 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 플로팅 게이트용 제1 도전막의 상부를 아치 모양으로 형성하는 단계는 이상산화된 상기 플로팅 게이트용 제1 도전막의 상부의 모서리 부분을 제거하여 인접한 상기 플로팅 게이트용 제1 도전막과의 거리를 증가시키는 플래시 메모리 소자의 제조 방법.
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