KR100316714B1 - 플래쉬 메모리소자의 셀 제조방법 - Google Patents

Abstract

본 발명은 플래쉬 메모리소자의 셀을 제조하는 방법에 관한 것으로, 반도체기판의 활성영역에 터널산화막을 형성하고, 터널산화막이 형성된 반도체기판 전면에 반도체막(semiconductor layer), 보호막, 및 제1 도전막을 차례로 형성한다. 제1 도전막을 패터닝하여 제1 도전막 패턴을 형성하고, 제1 도전막 패턴 측벽에 스페이서를 형성한다. 스페이서 및 제1 도전막 패턴을 식각 마스크로 사용하여 보호막 패턴을 식각함으로써 제1 도전막 패턴보다 넓은 폭을 갖는 보호막 패턴을 형성한다. 보호막 패턴에 의해 노출되는 반도체막을 식각하여 터널산화막을 덮는 반도체막 패턴을 형성함과 동시에 제1 도전막 패턴 및 스페이서를 제거한다. 보호막 패턴을 습식 식각공정으로 제거하여 반도체막 패턴을 노출시킨다. 반도체막 패턴을 이온주입 공정으로 도우핑시키고, 도우핑된 반도체막 패턴이 형성된 반도체기판 전면에 층간절연막 및 제2 도전막을 형성한다. 제2 도전막, 층간절연막 및 도우핑된 반도체막 패턴을 차례로 패터닝하여 터널산화막의 소정영역을 덮는 부유게이트를 형성함과 동시에 부유게이트 상부를 지나는 층간절연막 패턴 및 제어게이트 전극 역할을 하는 워드라인을 형성한다.

Description

플래쉬 메모리 소자의 셀 제조방법{Method for fabricating cell of flash memory device}

본 발명은 반도체 기억소자의 제조방법에 관한 것으로, 특히 플래쉬 메모리소자의 셀을 제조하는 방법에 관한 것이다.

반도체 기억소자 중에 플래쉬 메모리 소자는 전원이 공급되지 않을지라도 메모리 셀에 저장된 정보가 소멸되지 않는 특성을 갖는다. 따라서, 컴퓨터에 사용되는 메모리 카드 등에 널리 사용되고 있다. 플래쉬 메모리 소자의 단위 셀로서 부유게이트와 제어게이트 전극이 차례로 적층된 구조를 갖는 메모리 셀이 널리 채택되고 있다.

도 1은 일반적인 플래쉬 메모리 소자의 단위 셀을 도시한 단면도이다.

도 1을 참조하면, 반도체기판(1), 예컨대 P형의 실리콘기판의 표면에 채널영역을 사이에 두고 서로 떨어진 소오스 영역(S) 및 드레인 영역(D)이 형성된다. 상기 소오스 영역(S) 및 드레인 영역(D)은 반도체기판(1)과 다른 도전형의 불순물로 도우핑된 불순물층, 즉 N⁺형의 불순물층으로 형성된다. 상기 채널영역 상에는 100Å 이하의 얇은 터널 산화막(3), 부유 게이트(FG), 유전체막(5) 및 제어게이트전극(CG)이 차례로 형성된다.

도 1에 보여진 단위 셀을 프로그램시키는 동작은 상기 드레인 영역(D)에 5 내지 7볼트의 전압을 인가하고, 상기 제어게이트 전극(CG)에 10 내지 12볼트의 전압을 인가함으로써 이루어진다. 이때, 상기 소오스 영역(S) 및 상기 반도체기판(1)에는 0볼트를 인가한다. 상기한 바와 같이 단위 셀을 프로그램시키기 위하여 제어게이트 전극(CG), 소오스 영역(S), 드레인 영역(D) 및 반도체기판(1)에 각각 적절한 전압을 인가하면, 채널영역에서 발생한 핫 캐리어들, 즉 채널 핫 일렉트론들이 터널산화막(3)을 통과하여 부유 게이트(FG)로 주입된다. 결과적으로, 프로그램 동작은 상기 도 1에 보여진 단위 셀의 문턱전압을 증가시킴으로써 이루어진다.

또한, 도 1에 보여진 단위 셀에 저장된 정보를 소거시키는 동작은 제어게이트 전극(CG) 및 반도체기판(1)을 접지시키고, 소오스 영역(S)에 12 내지 15볼트의 높은 전압을 인가함으로써 이루어진다. 이때, 상기 드레인 영역(D)은 플로팅시킨다. 상기한 바와 같이 단위 셀에 저장된 정보를 소거시키기 위하여 제어게이트 전극(CG), 소오스 영역(S), 드레인 영역(D) 및 반도체기판(1)에 각각 적절한 전압을 인가하면, 부유 게이트(FG)와 소오스 영역(S) 사이의 전압차에 의해 부유 게이트(FG) 내에 저장된 전자들이 터널산화막(3)을 통과하여 소오스 영역으로 터널링된다. 이에 따라, 부유 게이트(FG) 내의 전자들이 모두 제거된다. 결과적으로, 소거동작은 단위 셀이 초기의 문턱전압 또는 그 이하의 전압을 갖도록함으로써 이루어진다.

도 2는 상기 도 1에 보여진 단위 셀의 용량성 결합비(capacitive couplingratio)를 설명하기 위한 등가회로도이다.

도 2를 참조하면, 제어게이트 전극(CG)과 부유 게이트(FG) 사이에 도 1의 절연체막(5)에 기인하는 커패시턴스(C_ipo)가 존재하고, 부유 게이트(FG)와 반도체기판(1), 즉 채널영역 사이에 도 1의 터널산화막(3)에 기인하는 커패시턴스(C_ch)가 존재한다. 또한, 부유 게이트(FG)와 소오스 영역(S) 사이에 도 1의 터널산화막(3)에 기인하는 커패시턴스(C_s)가 존재하고, 부유 게이트(FG)와 드레인 영역(D) 사이에 도 1의 터널산화막(3)에 기인하는 커패시턴스(C_d)가 존재한다. 여기서, 단위 셀을 프로그램시키기 위하여 제어게이트 전극(CG) 및 드레인 영역(D)에 각각 전압(V_CG) 및 전압(V_d)를 인가하고 소오스 영역(S) 및 반도체기판(1)에 모두 0볼트를 인가하면, 부유 게이트(FG)에 유기되는 전압(V_FG1)는 수학식 1과 같다.

또한, 도 1 및 도 2에 보여진 단위 셀에 저장된 정보를 소거시키기 위하여 드레인 영역(D)을 플로팅시킨 상태에서 제어게이트 전극(CG) 및 반도체기판(1)을 접지시키고 소오스 영역(S)에 전압(V_s)을 인가하면, 부유게이트(FG)에 유기되는 전압(V_FG2)는 수학식 2와 같다.

상기 수학식 1 및 수학식 2로부터 커패시턴스(C_ipo)를 증가시킬수록 프로그램 효율(program efficiency) 및 소거효율(erase efficiency)이 증대됨을 알 수 있다. 이는, 커패시턴스(C_ipo)를 증가시킬수록, 프로그램 동작시 부유게이트(FG)에 유기되는 전압(V_FG1)이 제어게이트 전압(V_CG)에 가까워지고 소거동작시 부유게이트(FG)에 유기되는 전압(V_FG2)이 접지전위에 가까워지기 때문이다. 따라서, 플래쉬 메모리소자의 단위 셀 특성을 개선시키기 위해서는 부유게이트와 제어게이트 전극 사이의 커패시턴스(C_ipo)를 증가시키는 것이 요구된다.

도 3은 도 1의 단위 셀을 채택하는 일반적인 노어형 플래쉬 메모리소자의 셀 어레이 영역의 일 부분에 대한 등가회로도이다.

도 3을 참조하면, 복수의 비트라인(B/L1, B/L2)이 서로 평행하게 배치되고, 복수의 단위 셀이 상기 각 비트라인에 병렬로 연결된다. 또한, 상기 복수의 비트라인(B/L1, B/L2)을 가로지르는 방향으로 복수의 워드라인(W/L1, W/L2)이 배치되고, 각 워드라인은 단위 셀의 제어게이트 전극과 전기적으로 연결된다. 여기서, 하나의 비트라인에 병렬로 연결된 한 쌍의 셀은 하나의 소오스 영역을 공유한다. 그리고, 상기 소오스 영역은 워드라인과 평행한 공통 소오스라인(C/S)과 연결된다.

도 3의 셀(C1)을 프로그램시키기 위하여 제1 워드라인(W/L1)에 프로그램 전압, 예컨대 10 내지 12볼트의 높은 전압을 인가하고, 제1 비트라인(W/L1)에 5 내지7볼트의 전압을 인가한다. 또한, 제2 워드라인(W/L2) 및 공통 소오스라인(C/S)은 접지시킨다. 이때, 제1 비트라인(B/L1)을 공유하는 셀(C1) 및 셀(C2)중 셀(C1)을 선택하여 프로그램시킬 때, 셀(C2)의 부유게이트에 유기되는 전압(V_FG3)는 수학식 3과 같다.

여기서, V_d는 셀(C2)의 드레인 영역에 인가되는 전압, 즉 제1 비트라인(B/L1)에 인가되는 전압을 나타낸다.

상기 수학식 3으로부터 알 수 있는 바와 같이 셀(C1)을 프로그램시킬 때 셀(C2)의 부유게이트에 전압(V_FG3)이 유기된다. 전압(V_FG3)는 드레인 전압(V_d)에 비례하며, 커패시턴스(C_ipo)가 감소할수록 드레인 전압(V_d)에 가까워진다. 따라서, 커패시턴스(C_ipo)가 감소하면, 비선택된 셀(C2)가 턴온되어 선택된 셀(C1)의 프로그램 동작을 방해한다. 이러한 현상을 드레인 턴온(drain turn-on)현상이라 한다. 결과적으로, 원하는 셀의 프로그램 효율을 증대시키기 위해서는 커패시턴스(C_ipo)를 증가시키어 드레인 턴온 현상을 억제시켜야 한다.

도 4는 도 3에 도시된 등가회로도를 구현하기 위한 셀 어레이 영역의 일 부분에 대한 레이아웃도이다.

도 4를 참조하면, 복수의 워드라인 패턴(15)이 서로 평행하게 배치되고, 상기 워드라인 패턴(15)을 가로지르는 방향을 따라 활성영역 패턴(11)이 배치된다. 한 쌍의 워드라인 패턴(15) 사이에는 상기 활성영역 패턴(11)으로부터 연장된 공통 소오스 영역 패턴(S)이 워드라인 패턴(15)과 평행하게 배치된다. 상기 각 워드라인 패턴(15)을 사이에 두고 공통 소오스 영역 패턴(S)과 마주보는 활성영역 패턴(11)은 셀의 드레인 영역(D)에 해당한다. 상기 각 드레인 영역(D)에는 비트라인 콘택 패턴(17)이 배치되고, 상기 비트라인 콘택 패턴(17)을 덮는 비트라인 패턴(19)은 상기 워드라인 패턴(15)과 수직한 방향으로 배치된다. 또한, 상기 비트라인 패턴들(19) 사이에는 워드라인 패턴(15) 방향을 따라 서로 이웃한 셀들의 부유게이트를 격리시키기 위한 식각 마스크 패턴(13)이 위치한다.

도 5 내지 도 8은 도 4의 BB'에 따른 단면도들로서, 미국특허 제5,675,162호에 개시된 플래쉬 메모리 소자의 셀 제조방법을 설명하기 위한 도면들이다.

도 5를 참조하면, 반도체기판(21)의 소정영역에 활성영역과 비활성영역을 한정하기 위한 필드산화막(23)을 형성한다. 상기 활성영역 표면에 터널산화막(25)을 형성한다. 상기 터널산화막(25)이 형성된 반도체기판 전면에 제1 도우프트 폴리실리콘막(27) 및 실리콘질화막(29)을 차례로 형성한다. 상기 실리콘질화막(29) 상에 상기 도 4의 식각 마스크 패턴(13)이 그려진 포토 마스크를 사용하여 포토레지스트 패턴(31)을 형성한다.

도 6을 참조하면, 상기 포토레지스트 패턴(31)을 식각 마스크로 사용하여 상기 제1 도우프트 폴리실리콘막(27)이 노출될 때까지 실리콘질화막(29)을 식각함으로써, 상기 활성영역 상부를 덮는 실리콘질화막 패턴(29)을 형성한다. 상기 실리콘질화막 패턴(29)이 형성된 반도체기판 전면에 제2 도우프트 폴리실리콘막(33)을 형성한다.

도 7을 참조하면, 상기 제2 도우프트 폴리실리콘막(33)을 이방성 식각하여 상기 실리콘질화막 패턴(29) 측벽에 스페이서(33')를 형성한다. 계속해서, 상기 실리콘질화막 패턴(29)을 식각 마스크로 사용하여 상기 제1 도우프트 폴리실리콘막(27)을 식각함으로써, 제1 도우프트 폴리실리콘막 패턴(27)을 형성한다.

도 8을 참조하면, 상기 실리콘질화막 패턴(29)을 제거하여 제1 도우프트 폴리실리콘막 패턴(27)을 노출시킨다. 다음에, 상기 실리콘질화막 패턴(29)이 제거된 반도체기판 전면에 O/N/O(oxide/nitride/oxide)막과 같은 절연체막(35) 및 제3 폴리실리콘막(37)을 차례로 형성한다. 상기 도 4의 워드라인 패턴(15)이 그려진 포토 마스크를 사용하여 상기 제3 폴리실리콘막(37), 절연체막(35) 및 제1 도우프트 폴리실리콘막 패턴(27)을 연속적으로 식각함으로써, 부유게이트(27) 및 제어게이트 전극(37)을 형성한다.

상술한 미국특허 제5,675,162호에 따르면, 부유게이트와 제어게이트 전극이 서로 겹치는 면적을 극대화시키기 위하여 서로 이웃한 부유게이트들 사이의 간격을 사진공정의 한계 해상도(resolution limit)보다 작게 형성함은 물론, 부유 게이트의 가장자리 상에 제2 도우프트 폴리실리콘막으로 형성된 스페이서를 잔존시킨다. 따라서, 부유게이트와 제어게이트 전극 사이의 커패시턴스를 극대화시킬 수 있다. 그러나, 상기 미국특허 제5,675,162호에 따르면, 제어게이트 전극에 고전압이 인가되면, 스페이서 및 제어게이트 전극 사이에 강한 전계가 집중된다. 이는, 스페이서의 상부가 뾰족한 형태를 갖기 때문이다. 따라서, 부유게이트 및 제어게이트 전극 사이에 개재된 절연체막의 신뢰성 및 파괴전압이 저하된다.

본 발명의 목적은 부유게이트의 표면적을 극대화시킬 수 있음은 물론 부유게이트 및 제어게이트 전극 사이에 개재되는 층간절연막의 신뢰성을 개선시킬 수 있는 플래쉬 메모리소자의 셀을 제조하는 방법을 제공하는 데 있다.

본 발명의 다른 목적은 부유게이트의 측벽 프로파일을 경사지도록 형성하여 서로 이웃한 부유게이트들 사이의 소자분리막이 리세스되는 현상을 완화시킬 수 있는 플래쉬 메모리소자의 셀을 제조하는 방법을 제공하는 데 있다.

도 1은 본 발명 및 종래기술에 사용되는 단위 셀의 단면도이다.

도 2는 도 1에 보여진 단위 셀의 용량성 결합비(capacitive coupling ratio)를 설명하기 위한 등가회로도이다.

도 3은 도 1에 보여진 단위 셀이 2차원적으로 배열된 노어형 플래쉬 메모리소자의 셀 어레이부의 일 부분에 대한 등가회로도이다.

도 4는 도 3에 보여진 등가회로도를 갖는 셀 어레이부의 일 부분을 도시한 레이아웃도이다.

도 5 내지 도 8은 도 4의 BB'에 따라 종래기술을 설명하기 위한 단면도들이다.

도 9a 내지 도 14a는 도 4의 AA'에 따라 본 발명의 일 실시예에 따른 메모리 셀 제조방법을 설명하기 위한 단면도들이다.

도 9b 내지 도 14b는 도 4의 BB'에 따라 본 발명의 일 실시예에 따른 메모리 셀 제조방법을 설명하기 위한 단면도들이다.

도 15a 내지 도 19a는 도 4의 AA'에 따라 본 발명의 다른 실시예에 따른 메모리 셀 제조방법을 설명하기 위한 단면도들이다.

도 15b 내지 도 19b는 도 4의 BB'에 따라 본 발명의 다른 실시예에 따른 메모리 셀 제조방법을 설명하기 위한 단면도들이다.

도 15c 내지 도 19c는 도 4의 CC'에 따라 본 발명의 다른 실시예에 따른 메모리 셀 제조방법을 설명하기 위한 단면도들이다.

상기 목적들을 달성하기 위하여 본 발명의 일 형태(one aspect)는 반도체기판의 활성영역 표면에 터널산화막, 반도체막, 보호막(protection layer) 및 제1 도전막을 차례로 형성한다. 상기 터널산화막은 100Å 이하의 얇은 열산화막으로 형성하는 것이 바람직하고, 상기 반도체막은 언도우프트 폴리실리콘막으로 형성하는 것이 바람직하다. 또한, 상기 제1 도전막은 도우프트 폴리실리콘막으로 형성하는 것이 바람직하고, 상기 보호막은 질소성분(nitrogen component)을 함유하는 절연체막, 예컨대 실리콘질화막 또는 실리콘 옥시나이트라이드(silicon oxynitride)막으로 형성하는 것이 바람직하다.

상기 제1 도전막을 패터닝하여 서로 소정의 간격을 유지하는 제1 도전막 패턴을 형성하고, 상기 제1 도전막 패턴이 형성된 반도체기판 전면에 스페이서용 물질막을 형성한다. 상기 스페이서용 물질막은 도우프트 실리콘막 또는 실리콘질화막으로 형성하는 것이 바람직하다. 상기 도우프트 실리콘막은 도우프트 폴리실리콘막 또는 도우프트 비정질실리콘막으로 형성할 수 있다.

상기 스페이서용 물질막을 이방성 식각하여 상기 제1 도전막 패턴 측벽에 스페이서를 형성한다. 계속해서, 상기 제1 도전막 패턴 및 상기 스페이서를 식각 마스크로 사용하여 상기 보호막을 식각함으로써 사진공정의 한계 해상도보다 작은 간격을 유지하는 보호막 패턴을 형성한다. 상기 보호막 패턴 사이에 노출된 반도체막을 식각하여 반도체막 패턴을 형성한다. 이때, 상기 스페이서가 도우프트 실리콘막으로 형성되고 상기 제1 도전막이 반도체막보다 얇거나 동일한 두께의 도우프트 폴리실리콘막으로 형성된 경우에는 상기 제1 도전막 패턴 및 상기 스페이서가 함께 제거되어 보호막 패턴이 노출된다. 한편, 상기 스페이서가 실리콘질화막으로 형성된 경우에는 보호막 패턴 가장자리 상에 스페이서가 잔존한다.

이어서, 상기 노출된 보호막 패턴을 소정의 화학용액, 예컨대 인산용액을 사용하는 습식식각 공정으로 제거하여 반도체막 패턴을 노출시킨다. 상기 노출된 반도체막 패턴에 불순물 이온을 주입하여 상기 반도체막 패턴을 도우핑시킨다. 상기 반도체막 패턴에 불순물 이온을 주입하는 공정은 상기 보호막 패턴을 제거하기 전에 실시할 수도 있다. 그러나, 보호막 패턴을 제거한 후에 불순물 이온을 주입하는 것이 더욱 바람직하다. 이는, 보다 더 낮은 에너지로 불순물 이온을 주입할 수 있기 때문이다. 다시 말해서, 반도체막 패턴을 균일하게 도우핑시킬 수 있기 때문이다.

이어서, 상기 불순물 이온주입 공정이 완료된 반도체기판 전면에 층간절연막 및 제2 도전막을 차례로 형성한다. 상기 제2 도전막은 도우핑된 폴리실리콘막 또는 내화성 금속을 함유하는 폴리사이드막으로 형성한다. 상기 제2 도전막, 층간절연막 및 도우핑된 반도체막 패턴을 연속적으로 패터닝하여 터널산화막의 소정영역을 덮는 부유게이트를 형성함과 동시에 상기 부유게이트의 상부를 지나는 층간절연막 및 제어게이트 전극 역할을 하는 워드라인을 형성한다.

또한, 상기 목적들을 달성하기 위하여 본 발명의 다른 형태는 반도체기판 표면에 서로 평행한 복수의 활성영역을 한정하는 소자분리막을 형성한다. 상기 활성영역 표면에 터널산화막을 형성하고, 상기 터널산화막이 형성된 반도체기판 전면에 제1 도전막 및 보호막을 차례로 형성한다. 상기 제1 도전막은 도우핑된 실리콘막 또는 언도우프트 실리콘막으로 형성한다. 또한, 상기 보호막은 실리콘질화막으로 형성하는 것이 바람직하다. 상기 소자분리막 상부의 보호막을 선택적으로 식각하여 상기 터널산화막 상부에 보호막 패턴을 형성한다. 상기 보호막 패턴이 형성된 결과물 전면에 희생 도전막(sacrificial conductive layer), 바람직하게는 상기 제1 도전막과 동일한 물질막을 형성한다. 상기 보호막 패턴의 측벽 및 상부표면이 노출될 때까지 희생 도전막 및 제1 도전막을 연속적으로 과도식각하여 상기 소자분리막의 중심부분을 노출시킴과 동시에 경사진 측벽을 갖는 제1 도전막 패턴을 형성한다.

한편, 상기 제1 도전막이 언도우프트 실리콘막으로 형성된 경우에, 상기 보호막 패턴을 제거한 다음에 제1 도전막 패턴을 도우핑시킨다. 상기 제1 도전막 패턴을 도우핑시키는 공정은 상기 보호막 패턴을 제거하기 전에 이온주입 공정을 사용하여 실시할 수도 있다. 보호막 패턴이 제거된 결과물 전면에 층간절연막 및 제2 도전막을 차례로 형성한다. 상기 제2 도전막, 층간절연막 및 제1 도전막 패턴을 연속적으로 패터닝하여 상기 소자분리막을 가로지르는 제2 도전막 패턴을 형성함과 동시에 상기 터널산화막의 소정영역 상에 격리된(insulated) 제1 도전막 패턴을 형성한다. 여기서, 상기 제2 도전막 패턴은 제어게이트 전극, 즉 워드라인에 해당하고, 상기 격리된 제1 도전막 패턴은 부유게이트에 해당한다.

본 발명에 따르면, 서로 이웃한 부유게이트들 사이의 간격이 사진공정의 한계 해상도보다 작게 형성되어 부유게이트의 표면적을 극대화시킬 수 있음은 물론, 제어게이트 전극과 부유게이트 사이의 특정영역에 전계가 집중되는 현상을 방지할 수 있다. 이는, 부유게이트의 측벽이 경사진 프로파일을 가지므로 부유게이트의 가장자리 코너부분이 뾰족한 형태를 보이지 않기 때문이다. 또한, 본 발명에 따르면, 제어게이트 및 부유게이트를 형성하기 위한 패터닝 공정을 실시하는 동안 부유게이트의 경사진 측벽 상에 형성된 층간절연막을 과도하게 식각하는 것이 요구되지 않는다. 따라서, 서로 이웃한 부유게이트들 사이의 소자분리막이 리세스되는 현상을 현저히 개선시킬 수 있다. 결과적으로, 서로 이웃한 셀들 사이의 소자분리 특성이 저하되는 현상을 억제시킬 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.

도 9a 내지 도 14a는 도 4의 AA'에 따라 본 발명의 일 실시예에 따른 플래쉬메모리 소자의 셀 제조방법을 설명하기 위한 단면도들이고, 도 9b 내지 도 14b는 도 4의 BB'에 따라 본 발명의 일 실시예에 따른 플래쉬 메모리소자의 셀 제조방법을 설명하기 위한 도면들이다.

도 9a 및 도 9b를 참조하면, 반도체기판(51), 예컨대 P형 실리콘기판에 도 4의 활성영역 패턴(11)이 그려진 포토마스크를 사용하여 서로 평행한 활성영역을 한정하는 소자분리막(53)을 형성한다. 상기 활성영역 상에 50Å 내지 100Å의 얇은 터널산화막(55)을 형성한다. 상기 터널산화막(55)은 열산화막으로 형성하는 것이 바람직하다. 상기 터널산화막(55)이 형성된 반도체기판 전면에 1000Å 정도의 반도체막(57), 500Å 정도의 보호막(59) 및 1000Å 정도의 제1 도전막(61)을 차례로 형성한다. 상기 반도체막(57)은 언도우프트 폴리실리콘막으로 형성하는 것이 바람직하고, 상기 제1 도전막(61)은 도우프트 폴리실리콘막으로 형성하는 것이 바람직하다. 상기 보호막(59)은 상기 반도체막(57) 및 제1 도전막(61)에 대한 식각 선택비가 높은 물질막으로 형성하는 것이 바람직하다. 예를 들면, 상기 보호막(59)은 질소성분을 함유하는 절연체막, 예컨대 실리콘질화막 또는 실리콘 옥시나이트라이드막으로 형성하는 것이 바람직하다. 상기 제1 도전막(61)은 반도체막(57)보다 얇거나 동일한 두께로 형성하는 것이 바람직하다. 상기 제1 도전막(61) 상에 제1 포토레지스트막을 도포하고, 도 4의 식각 마스크 패턴(13)이 그려진 포토마스크를 사용하는 사진공정으로 상기 제1 포토레지스트막을 패터닝함으로써 제1 포토레지스트 패턴(PR1)을 형성한다. 도 9a 및 도 9b에 도시된 바와 같이 상기 제1 포토레지스트 패턴(PR1)은 터널산화막(55) 상부에 형성된다.

도 10a 및 도 10b를 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 식각 마스크로 사용하여 상기 제1 도전막(61)을 식각함으로써 상기 터널산화막(55) 상부에 제1 도전막 패턴(61)을 형성한다. 상기 제1 도전막 패턴(61)을 형성한 후에 제1 포토레지스트 패턴(PR1)을 제거한다. 상기 제1 포토레지스트 패턴(PR1)이 제거된 반도체기판 전면에 스페이서용 물질막(63)을 형성한다. 상기 스페이서용 물질막(63)은 도우프트 실리콘막 또는 실리콘질화막으로 형성한다. 상기 도우프트 실리콘막은 폴리실리콘막 또는 비정질실리콘막으로 형성하는 것이 바람직하다. 상기 스페이서용 물질막(63)을 비정질실리콘막으로 형성하는 경우에는 후속공정에서 스페이서를 형성하기 위하여 실시되는 이방성 식각공정시 스페이서의 폭을 보다 더 균일하게 형성할 수 있다.

도 11a 및 도 11b를 참조하면, 상기 스페이서용 물질막(63)을 이방성 식각하여 상기 제1 도전막 패턴(61) 측벽에 스페이서(63')를 형성한다. 이때, 상기 스페이서들(63') 사이에 보호막(59)이 노출된다. 계속해서, 상기 노출된 보호막(59)을 식각하여 소자분리막(53) 상의 반도체막(57)을 노출시킨다. 이때, 상기 스페이서(63')가 실리콘질화막으로 형성된 경우에는 스페이서(63')의 일부분도 함께 식각되어 스페이서(63')의 크기가 작아진다. 이에 따라, 경사진 측벽을 갖는 보호막 패턴(59)을 형성할 수 있다. 한편, 상기 스페이서(63')가 도우프트 실리콘막으로 형성된 경우에는 상기 스페이서(63')의 크기는 거의 변하지 않는다. 상기한 바와 같이 스페이서(63')를 식각 마스크로 사용하여 보호막을 식각하면, 보호막 패턴(59) 사이의 간격이 제1 포토레지스트 패턴(PR1) 사이의 간격보다 작게 형성된다. 즉, 보호막 패턴(59) 사이의 간격을 사진공정의 한계 해상도보다 작게 형성할 수 있다.

도 12a 및 도 12b를 참조하면, 상기 스페이서(63')들 사이에 노출된 반도체막(57)을 식각하여 소자분리막(53)의 중심부분을 노출시킴과 아울러 터널산화막(55)을 덮는 반도체막 패턴(57)을 형성한다. 이때, 상기 제1 도전막 패턴(61)도 함께 식각되어 보호막 패턴(59)이 노출된다. 또한, 상기 스페이서(63')가 도우프트 실리콘막으로 형성된 경우에 스페이서(63') 역시 함께 식각되어 제거된다. 한편, 상기 스페이서(63')가 실리콘질화막으로 형성된 경우에는 상기 보호막 패턴(59)의 가장자리 상에 스페이서(63')가 잔존하고, 상기 반도체막 패턴(57)의 측벽이 양의 경사진 프로파일(positive sloped profile)을 갖도록 형성하기가 용이하다. 이는, 도 11a 및 도 11b에서 설명한 바와 같이 상기 스페이서(63')를 실리콘질화막으로 형성하는 경우에 보호막 패턴(59)의 측벽이 경사진 형태를 갖기 때문이다. 상기 반도체막 패턴(57)의 측벽이 양의 경사진 프로파일을 가지면, 후속공정에서 형성되는 제2 도전막이 서로 이웃한 반도체막 패턴(57) 사이의 공간에 보이드(void) 없이 채워진다. 계속해서, 상기 노출된 보호막 패턴(59)을 화학용액, 예컨대 인산용액으로 제거하여 반도체막 패턴(57)을 노출시킨다. 이때, 상기 스페이서(63')가 실리콘질화막으로 형성되어 보호막 패턴(59)의 가장자리 상에 잔존하는 경우에 상기 스페이서(63') 보호막 패턴(59)과 함께 제거된다. 이어서, 상기 반도체막 패턴(57)이 노출된 반도체기판 전면에 불순물 이온(I), 예컨대 비소(As) 이온을 50KeV의 에너지와 2.0×1015 ion atoms/㎠의 도우즈로 주입하여 상기 반도체막 패턴(57)을 도우핑시킨다. 여기서, 상기 반도체막 패턴(57)을 도우핑시키기 위한 이온주입 공정은 상기 보호막 패턴(59)을 제거하기 전에 실시할 수도 있다. 이때, 이온주입 에너지는 보호막 패턴(59)의 두께를 고려하여 50KeV보다 높게 설정하여야 한다.

도 13a 및 도 13b를 참조하면, 상기 반도체막 패턴(57)이 도우핑된 반도체기판 전면에 층간절연막(65) 및 제2 도전막(67)을 차례로 형성한다. 상기 층간절연막(65)은 산화막에 비하여 유전상수가 높은 물질막, 예컨대 실리콘질화막으로 구성된 절연막으로 형성하는 것이 바람직하다. 예를 들면, 상기 층간절연막(65)은 O/N/O막 또는 N/O막으로 형성하는 것이 바람직하다. 상기 제2 도전막(67)은 도우핑된 폴리실리콘막으로 형성한다. 상기 제2 도전막(67)은 도우핑된 폴리실리콘막 이외에 도전성이 우수한 물질막, 예컨대 내화성 금속을 함유하는 폴리사이드막으로 형성할 수도 있다. 구체적으로, 상기 폴리사이드막은 텅스텐 폴리사이드막 또는 타이타늄 폴리사이드막으로 형성할 수 있다. 상기한 바와 같이 도우핑된 반도체막 패턴(57)이 형성된 결과물 전면에 층간절연막(65) 및 제2 도전막(67)을 형성하면, 층간절연막(65) 및 도우핑된 반도체막 패턴(57) 사이의 계면 특성을 개선시킬 수 있다. 이는, 도우핑된 반도체막 패턴(57)의 표면 모폴로지가 우수하기 때문이다. 이어서, 상기 제2 도전막(67) 상에 제2 포토레지스트막을 도포한다. 상기 제2 포토레지스트막을 도 4의 워드라인 패턴(15)이 그려진 포토 마스크를 사용하여 사진공정으로 패터닝함으로써 상기 활성영역을 가로지르는 제2 포토레지스트 패턴(PR2)을 형성한다.

도 14a 및 도 14b를 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 식각 마스크로 사용하여 상기 제2 도전막(67), 층간절연막(65) 및 도우핑된 반도체막 패턴(57)을 차례로 식각하여 부유게이트(57'), 층간절연막 패턴(65') 및 제어게이트 전극 역할을 하는 워드라인(67')을 형성한다. 이어서, 상기 제2 포토레지스트 패턴(PR2)을 제거한다. 상기 부유게이트(57') 양 옆의 활성영역에 반도체기판(51)과 다른 도전형의 불순물 이온, 예컨대 N형의 불순물 이온을 주입하여 소오스 영역(S) 및 드레인 영역(D)을 형성한다.

도 15a 내지 도 19a는 도 4의 AA'에 따라 본 발명의 다른 실시예에 따른 플래쉬 메모리 소자의 셀 제조방법을 설명하기 위한 단면도들이고, 도 15b 내지 도 19b는 도 4의 BB'에 따라 본 발명의 다른 실시예에 따른 플래쉬 메모리소자의 셀 제조방법을 설명하기 위한 도면들이다. 또한, 도 15c 내지 도 19c는 도 4의 CC'에 따라 본 발명의 다른 실시예에 따른 플래쉬 메모리 셀 제조방법을 설명하기 위한 단면도들이다.

도 15a, 도 15b 및 도 15c를 참조하면, 반도체기판(101)의 소정영역에 본 발명의 일 실시예와 동일한 방법으로 소자분리막(103)을 형성하고, 상기 소자분리막(103)들 사이의 활성영역 상에 터널산화막(105)을 형성한다. 또한, 상기 터널산화막(105)이 형성된 반도체기판 전면에 1000Å 내지 2000Å의 두께를 갖는 제1 도전막(107) 및 약 1000Å의 두께를 갖는 보호막(109)을 차례로 형성한다. 상기 제1 도전막(107)은 도우핑된 실리콘막 또는 언도우프트 실리콘막으로 형성하고, 상기 보호막(109)은 산화막 및 실리콘막에 대하여 식각 선택비가 높은 물질막, 예컨대 실리콘질화막으로 형성한다. 상기 보호막(109) 상에 200Å 내지 300Å의 두께를 갖는 반사방지막(111)을 추가로 형성할 수도 있다. 상기 반사방지막(111)은 실리콘 옥시나이트라이드막으로 형성하는 것이 바람직하다.

상기 반사방지막(111) 상에 본 발명의 일 실시예와 동일한 방법으로 제1 포토레지스트 패턴(PR1')을 형성한다.

도 16a, 도 16b 및 도 16c를 참조하면, 상기 제1 포토레지스트 패턴(PR1')을 식각 마스크로 사용하여 상기 반사방지막(111) 및 보호막(109)을 식각하여 반사방지막 패턴(111) 및 보호막 패턴(109)을 형성한다. 상기 제1 포토레지스트 패턴(PR1')을 제거한다. 보호막 패턴(109)이 형성된 결과물 전면에 희생 도전막(113)을 형성한다. 상기 희생도전막(113)은 제1 도전막과 동일한 물질막, 예컨대 도우핑된 실리콘막 또는 언도우프트 실리콘막으로 형성하는 것이 바람직하다. 이때, 상기 희생도전막(113)의 두께는 1000Å 정도로 형성하는 것이 바람직하다. 상기 도우핑된 실리콘막 또는 언도우프트 실리콘막은 비정질 실리콘막으로 형성하는 것이 바람직하나, 폴리실리콘막으로 형성할 수도 있다.

도 17a, 도 17b 및 도 17c를 참조하면, 상기 희생도전막(113) 및 제1 도전막(107)을 연속적으로 이방성 식각하여 소자분리막(103)의 중심부분을 노출시킴과 동시에 경사진 측벽을 갖는 제1 도전막 패턴(107)을 형성한다. 이때, 상기 이방성 식각공정은 보호막 패턴(109)의 측벽이 완전히 노출될 때까지 과도하게 실시하는 것이 바람직하다. 이에 따라, 상기 제1 도전막 패턴(107)의 가장자리 코너부분은 뾰족하지 않은 형태를 갖는다. 상기 희생도전막(113) 및 제1 도전막(107)을연속적으로 이방성 식각하는 공정은 트랜스포머 커플드 플라즈마(transformer coupled plasma) 식각장비를 사용하여 실시한다. 이때, 챔버 내부의 압력은 10 mTorr 내지 20 mTorr이고, 상부전극 및 하부전극에 공급되는 라디오 주파수 전력들은 각각 300 와트 내지 500 와트 및 70 와트 내지 90 와트이다. 또한, 식각 가스로는 염소가스(Cl) 및 HBr 가스를 사용한다.

도 18a, 도 18b 및 도 18c를 참조하면, 상기 반사방지막 패턴(111) 및 보호막 패턴(109)을 인산용액 등과 같은 습식식각 용액을 사용하여 제거한다. 이때, 상기 제1 도전막 패턴(107)이 언도우프트 실리콘막으로 형성된 경우에는 이온주입 공정 등을 사용하여 제1 도전막 패턴(107)을 도우핑시킨다. 상기 제1 도전막 패턴(107)을 도우핑시키는 공정은 반사방지막 패턴(111) 및 보호막 패턴(109)을 제거하기 전에 이온주입 공정을 이용하여 실시할 수도 있다. 상기 반사방지막 패턴(111) 및 보호막 패턴(109)이 제거된 결과물 전면에 층간절연막(113) 및 제2 도전막(115)을 차례로 형성한다. 상기 층간절연막(113) 및 제2 도전막(115)은 본 발명의 일 실시예와 동일한 방법으로 형성한다. 상기 제2 도전막(115) 상에 본 발명의 일 실시예와 동일한 방법으로 제2 포토레지스트 패턴(PR2')을 형성한다.

도 19a, 도 19b 및 도 19c를 참조하면, 상기 제2 포토레지스트 패턴(PR2')을 식각 마스크로 사용하여 제2 도전막(115), 층간절연막(113) 및 제1 도전막 패턴(107)을 연속적으로 식각하여 부유게이트(107'), 층간절연막 패턴(113') 및 제어게이트 전극 역할을 하는 워드라인(115')을 형성한다. 이때, 상기 부유게이트의 측벽은 도 17a 내지 도 17c에서 설명한 바와 같이 경사진 프로파일을 유지한다. 따라서, 제2 도전막(115) 및 층간절연막(113)을 과도식각(over-etch)하지 않을지라도 서로 이웃한 워드라인(115')들 사이의 영역에 층간절연막(113)의 잔여물(residue) 및 제1 도전막 패턴(107)의 잔여물(residue)이 잔존하는 현상을 방지할 수 있다. 이에 따라, 도 19c에 도시된 바와 같이, 워드라인(115')들 사이의 영역에 노출되는 소자분리막(103)이 식각되는 영역, 즉 리세스된 영역(R)의 깊이를 최소화시킬 수 있다.

계속해서, 상기 제2 포토레지스트 패턴(PR2')을 제거한 후에 상기 워드라인(115') 양 옆의 활성영역에 반도체기판(101)과 다른 도전형의 불순물을 주입하여 소오스 영역(S) 및 드레인 영역(D)을 형성한다.

본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.

상술한 바와 같이 본 발명에 따르면, 서로 이웃한 부유게이트 사이의 간격을 사진공정의 한계해상도보다 작게 형성할 수 있음은 물론, 경사진 측벽 프로파일을 갖는 부유게이트를 형성할 수 있다. 이에 따라, 부유게이트의 가장자리 상에 스페이서가 잔존하는 종래기술에 비하여 부유게이트 및 제어게이트 전극 사이의 전계를 완화시킬 수 있다. 또한, 본 발명에 따르면, 부유게이트의 경사진 측벽 프로파일에 기인하여 소자분리막이 리세스되는 현상을 현저히 억제시킬 수 있다. 결과적으로, 본 발명의 실시예들에 따르면, 제어게이트 전극 및 부유게이트 사이에 개재된 층간절연막의 신뢰성 및 서로 이웃한 셀들 사이의 소자분리 특성을 현저히 개선시킬 수있다.

Claims (19)

1. 반도체기판 표면에 서로 평행한 복수의 활성영역을 한정하는 소자분리막을 형성하는 단계;

   상기 활성영역 표면에 터널산화막을 형성하는 단계;

   상기 터널산화막이 형성된 반도체기판 전면에 반도체막, 보호막 및 제1 도전막을 차례로 형성하는 단계;

   상기 소자분리막 상부의 제1 도전막을 선택적으로 식각하여 상기 터널산화막 상부에 제1 도전막 패턴을 형성하는 단계;

   상기 제1 도전막 패턴 측벽에 스페이서를 형성하는 단계;

   상기 스페이서들 사이에 노출된 상기 보호막을 식각하여 서로 소정의 간격을 유지하는 보호막 패턴을 형성하는 단계;

   상기 보호막 패턴들 사이에 노출된 상기 반도체막을 식각하여 상기 터널산화막을 덮는 반도체막 패턴을 형성함과 동시에 상기 소자분리막의 중심부분 및 상기 보호막 패턴을 노출시키는 단계;

   상기 노출된 보호막 패턴을 제거하는 단계; 및

   상기 보호막 패턴이 제거된 반도체기판 전면에 층간절연막 및 제2 도전막을 차례로 형성하는 단계를 포함하는 플래쉬 메모리소자의 셀 제조방법.
2. 제1항에 있어서, 상기 반도체막은 언도우프트 폴리실리콘막인 것을 특징으로 하는 플래쉬 메모리소자의 셀 제조방법.
3. 제1항에 있어서, 상기 보호막은 질소성분(nitrogen component)를 함유하는 절연체막인 것을 특징으로 하는 플래쉬 메모리소자의 셀 제조방법.
4. 제3항에 있어서, 상기 질소성분을 함유하는 절연체막은 실리콘질화막 또는 실리콘 옥시나이트라이드막중 어느 하나인 것을 특징으로 하는 플래쉬 메모리소자의 셀 제조방법.
5. 제1항에 있어서, 상기 제1 도전막의 두께는 상기 반도체막의 두께와 같거나 상기 반도체막의 두께보다 얇은 것을 특징으로 하는 플래쉬 메모리소자의 셀 제조방법.
6. 제1항에 있어서, 상기 제1 도전막은 도우프트 폴리실리콘막으로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 셀 제조방법.
7. 제1항에 있어서, 상기 스페이서는 도우프트 실리콘막 또는 실리콘질화막중 어느 하나로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 셀 제조방법.
8. 제7항에 있어서, 상기 도우프트 실리콘막은 도우프트 폴리실리콘막 또는 도우프트 비정질실리콘막중 어느 하나인 것을 특징으로 하는 플래쉬 메모리소자의 셀 제조방법.
9. 제1항에 있어서, 상기 노출된 보호막 패턴은 인산용액을 사용하는 습식식각 공정으로 제거하는 것을 특징으로 하는 플래쉬 메모리소자의 셀 제조방법.
10. 제1항에 있어서, 상기 반도체막 패턴을 도우핑시키는 단계는 이온주입 공정으로 실시하는 것을 특징으로 하는 플래쉬 메모리소자의 셀 제조방법.
11. 제1항에 있어서, 상기 층간절연막은 O/N/O(oxide/nitride/oxide)막 또는 N/O(nitride/oxide)막중 어느 하나인 것을 특징으로 하는 플래쉬 메모리소자의 셀 제조방법.
12. 제1항에 있어서, 상기 제2 도전막은 도우프트 폴리실리콘막 또는 내화성금속을 함유하는 폴리사이드막중 어느 하나로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 셀 제조방법.
13. 제12항에 있어서, 상기 내화성 금속을 함유하는 폴리사이드막은 텅스텐 폴리사이드막 또는 타이타늄 폴리사이드막중 어느 하나인 것을 특징으로 하는 플래쉬 메모리소자의 셀 제조방법.
14. 반도체기판 표면에 서로 평행한 복수의 활성영역을 한정하는 소자분리막을 형성하는 단계;

    상기 활성영역 표면에 터널산화막을 형성하는 단계;

    상기 터널산화막이 형성된 반도체기판 전면에 제1 도전막 및 보호막을 차례로 형성하는 단계;

    상기 소자분리막 상부의 보호막을 선택적으로 식각하여 상기 터널산화막 상부에 보호막 패턴을 형성하는 단계;

    상기 보호막 패턴이 형성된 결과물 전면에 희생 도전막(sacrificial conductive layer)을 형성하는 단계;

    상기 보호막 패턴의 측벽 및 상부표면이 노출될 때까지 상기 희생 도전막 및 상기 제1 도전막을 연속적으로 과도식각하여 상기 소자분리막의 중심부분을 노출시킴과 동시에 경사진 측벽을 갖는 제1 도전막 패턴을 형성하는 단계;

    상기 보호막 패턴을 제거하는 단계; 및

    상기 보호막 패턴이 제거된 결과물 전면에 층간절연막 및 제2 도전막을 차례로 형성하는 단계를 포함하는 플래쉬 메모리 셀 제조방법.
15. 제14항에 있어서, 상기 제1 도전막은 도우핑된 실리콘막 또는 언도우프트 실리콘막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 셀 제조방법.
16. 제14항에 있어서, 상기 보호막은 실리콘질화막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 셀 제조방법.
17. 제14항에 있어서, 상기 보호막 상에 반사방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 셀 제조방법.
18. 제17항에 있어서, 상기 반사방지막은 실리콘 옥시나이트라이드막(silicon oxynitride layer)으로 형성하는 것을 특징으로 하는 플래쉬 메모리 셀 제조방법.
19. 제14항에 있어서, 상기 희생도전막은 도우핑된 실리콘막 또는 언도우프트 실리콘막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 셀 제조방법.