JPH0883854A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0883854A JPH0883854A JP6215730A JP21573094A JPH0883854A JP H0883854 A JPH0883854 A JP H0883854A JP 6215730 A JP6215730 A JP 6215730A JP 21573094 A JP21573094 A JP 21573094A JP H0883854 A JPH0883854 A JP H0883854A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
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Abstract
(57)【要約】
【目的】 ＥＰＲＯＭ等の２層ゲート電極構造の半導体
装置において、第１のゲート電極の表面凹凸およびエッ
ジ上部、下部での絶縁性の向上を図る。 【構成】 半導体基板１にＬＯＣＯＳ酸化膜２を形成
し、フローティングゲート４をパターニング形成する
（図２（ａ）〜（ｃ））。次に、フローティングゲート
４に第１の酸化膜１５を形成し、それをエッチング除去
する（図２（ｃ），（ｄ））。そして、フローティング
ゲート５に第２の酸化膜５を形成し、これを層間絶縁膜
としてその上にコントロールゲート６を形成する（図２
（ｅ），（ｆ））。上記２回の酸化およびその間のエッ
チング除去により、フローティングゲート４の表面凹凸
は平坦化され、またエッジ上部、下部が丸め形状にされ
る。
装置において、第１のゲート電極の表面凹凸およびエッ
ジ上部、下部での絶縁性の向上を図る。 【構成】 半導体基板１にＬＯＣＯＳ酸化膜２を形成
し、フローティングゲート４をパターニング形成する
（図２（ａ）〜（ｃ））。次に、フローティングゲート
４に第１の酸化膜１５を形成し、それをエッチング除去
する（図２（ｃ），（ｄ））。そして、フローティング
ゲート５に第２の酸化膜５を形成し、これを層間絶縁膜
としてその上にコントロールゲート６を形成する（図２
（ｅ），（ｆ））。上記２回の酸化およびその間のエッ
チング除去により、フローティングゲート４の表面凹凸
は平坦化され、またエッジ上部、下部が丸め形状にされ
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＰＲＯＭ等の２層ゲ
ート電極構造を有する半導体装置の製造方法に関する。
ート電極構造を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】図５に従来のＥＰＲＯＭの断面構造を示
す。（ａ）はゲート長方向の断面、（ｂ）はゲート幅方
向の断面である。この図５において、シリコンの半導体
基板１に、ＬＯＣＯＳ法により酸化膜（以下、ＬＯＣＯ
Ｓ酸化膜という）２が形成され、素子領域が形成され
る。この素子領域上には、ゲート酸化膜３、フローティ
ングゲート（第１のゲート電極）４、層間絶縁膜５、コ
ントロールゲート（第２のゲート電極）６が順次積層形
成されており、これらは絶縁膜１１にて覆われている。
半導体基板１の素子領域にはソース７、ドレイン８およ
びチャネル領域９が形成されており、ソース７、ドレイ
ン８のＡｌ電極配線１０が形成されている（コントロー
ルゲート６のＡｌ電極配線についてはこの図５には図示
されない）。また、素子全体の表面には、保護膜１２が
形成されている。
す。（ａ）はゲート長方向の断面、（ｂ）はゲート幅方
向の断面である。この図５において、シリコンの半導体
基板１に、ＬＯＣＯＳ法により酸化膜（以下、ＬＯＣＯ
Ｓ酸化膜という）２が形成され、素子領域が形成され
る。この素子領域上には、ゲート酸化膜３、フローティ
ングゲート（第１のゲート電極）４、層間絶縁膜５、コ
ントロールゲート（第２のゲート電極）６が順次積層形
成されており、これらは絶縁膜１１にて覆われている。
半導体基板１の素子領域にはソース７、ドレイン８およ
びチャネル領域９が形成されており、ソース７、ドレイ
ン８のＡｌ電極配線１０が形成されている（コントロー
ルゲート６のＡｌ電極配線についてはこの図５には図示
されない）。また、素子全体の表面には、保護膜１２が
形成されている。
【０００３】このＥＰＲＯＭの製造方法について図６を
用いて説明する。まず、半導体基板１に、パッド酸化膜
３ａの形成後、窒化膜（Ｓｉ3 Ｎ4 ）１３を用いたＬＯ
ＣＯＳ法によりＬＯＣＯＳ酸化膜２を形成し、他の素子
領域に対する素子分離を行う（図６（ａ））。そして、
窒化膜１３、パッド酸化膜３ａを除去した後、ゲート酸
化膜３を形成しチャネル領域９形成のためにイオン注入
を行う（図６（ｂ））。
用いて説明する。まず、半導体基板１に、パッド酸化膜
３ａの形成後、窒化膜（Ｓｉ3 Ｎ4 ）１３を用いたＬＯ
ＣＯＳ法によりＬＯＣＯＳ酸化膜２を形成し、他の素子
領域に対する素子分離を行う（図６（ａ））。そして、
窒化膜１３、パッド酸化膜３ａを除去した後、ゲート酸
化膜３を形成しチャネル領域９形成のためにイオン注入
を行う（図６（ｂ））。
【０００４】この後、ＣＶＤ法によりポリシリコン（Ｐ
ｏｌｙ−Ｓｉ）を形成し、Ｎ型のドーパントを、形成時
又は形成後に、イオン注入あるいは熱拡散にてドーピン
グする（図６（ｃ））。次に、ホトリソグラフィ技術に
より、レジストマスク１４を用いて選択的にエッチング
してパターニングを行い、フローティングゲート４を形
成する（図６（ｄ））。その後、層間絶縁膜５を熱酸化
法により形成する。例えば、１０５０°Ｃ、ＤｒｙＯ2
にて７分間酸化を行い、３５０Åの層間絶縁膜５を形成
する（図６（ｅ））。また、周辺トランジスタ、例えば
Ｎｃｈトランジスタ、Ｐｃｈトランジスタのしきい値調
整をイオン注入にて行う。
ｏｌｙ−Ｓｉ）を形成し、Ｎ型のドーパントを、形成時
又は形成後に、イオン注入あるいは熱拡散にてドーピン
グする（図６（ｃ））。次に、ホトリソグラフィ技術に
より、レジストマスク１４を用いて選択的にエッチング
してパターニングを行い、フローティングゲート４を形
成する（図６（ｄ））。その後、層間絶縁膜５を熱酸化
法により形成する。例えば、１０５０°Ｃ、ＤｒｙＯ2
にて７分間酸化を行い、３５０Åの層間絶縁膜５を形成
する（図６（ｅ））。また、周辺トランジスタ、例えば
Ｎｃｈトランジスタ、Ｐｃｈトランジスタのしきい値調
整をイオン注入にて行う。
【０００５】そして、素子表面にＣＶＤ法によりポリシ
リコンを形成し、フローティングゲート４の形成と同
様、Ｎ型のドーパントをドーピングし、レジストマスク
を用いてパターニングしコントロールゲート６を形成す
る（図６（ｆ））。この後、再度熱酸化を用いてコント
ロールゲート６の回りに酸化膜を形成し、イオン注入に
よりソース、ドレインを形成した後、絶縁膜１１を形成
する（図７（ａ））。そして、この絶縁膜１１にＡｌ電
極配線形成用のコンタクト穴を形成した後、ソース、ド
レイン、コントロールゲート用のＡｌ電極配線を形成
し、最後に保護膜１２を形成する（図７（ｂ））。
リコンを形成し、フローティングゲート４の形成と同
様、Ｎ型のドーパントをドーピングし、レジストマスク
を用いてパターニングしコントロールゲート６を形成す
る（図６（ｆ））。この後、再度熱酸化を用いてコント
ロールゲート６の回りに酸化膜を形成し、イオン注入に
よりソース、ドレインを形成した後、絶縁膜１１を形成
する（図７（ａ））。そして、この絶縁膜１１にＡｌ電
極配線形成用のコンタクト穴を形成した後、ソース、ド
レイン、コントロールゲート用のＡｌ電極配線を形成
し、最後に保護膜１２を形成する（図７（ｂ））。
【０００６】
【発明が解決しようとする課題】このようにして構成さ
れたＥＰＲＯＭにおいて、近年、素子の微細化が進んで
おり、フローティングゲート４、コントロールゲート６
間の層間絶縁膜５が薄くなってきている。このように層
間絶縁膜５が薄くなると、フローティングゲート４に注
入された電荷が抜けてデータが失われる、いわゆる”ゲ
ートストレス”という問題が発生する。
れたＥＰＲＯＭにおいて、近年、素子の微細化が進んで
おり、フローティングゲート４、コントロールゲート６
間の層間絶縁膜５が薄くなってきている。このように層
間絶縁膜５が薄くなると、フローティングゲート４に注
入された電荷が抜けてデータが失われる、いわゆる”ゲ
ートストレス”という問題が発生する。
【０００７】すなわち、ＥＰＲＯＭは図８に示すよう
に、複数のセルにて構成されるが、これらのセルに書き
込みを行う場合、あるいは書き込まれたセルのデータの
読み出しを行う時に、ワード線が図の縦方向に複数のセ
ルに共通接続されているため、あるセルを動作させる場
合に他のセルにも同時に電圧が印加され、この電圧印加
によりフローティングゲート４の電荷が抜けてしまうと
いうものである。
に、複数のセルにて構成されるが、これらのセルに書き
込みを行う場合、あるいは書き込まれたセルのデータの
読み出しを行う時に、ワード線が図の縦方向に複数のセ
ルに共通接続されているため、あるセルを動作させる場
合に他のセルにも同時に電圧が印加され、この電圧印加
によりフローティングゲート４の電荷が抜けてしまうと
いうものである。
【０００８】この電荷抜けは、図９のＡ〜Ｃで示すよう
に、フローテイングゲートの上部表面の凹凸（アスペリ
ティ）、エッジ上部、エッジ下部で発生する。このよう
な電荷抜けを防止する方法が、特開昭５７ー９３５７８
号公報（ＵＳＰ４，４１２，３１０）に記載されてい
る。このものでは、フローティングゲート端部における
層間絶縁膜の膜厚を厚くすることにより、電荷が抜けな
いようにしている。このような端部での膜厚を厚くする
ため、フローティングゲート形成後、層間絶縁膜、窒化
膜を形成してパターニング形成し、熱酸化してエッジ部
の層間絶縁膜を厚く形成するようにしている。
に、フローテイングゲートの上部表面の凹凸（アスペリ
ティ）、エッジ上部、エッジ下部で発生する。このよう
な電荷抜けを防止する方法が、特開昭５７ー９３５７８
号公報（ＵＳＰ４，４１２，３１０）に記載されてい
る。このものでは、フローティングゲート端部における
層間絶縁膜の膜厚を厚くすることにより、電荷が抜けな
いようにしている。このような端部での膜厚を厚くする
ため、フローティングゲート形成後、層間絶縁膜、窒化
膜を形成してパターニング形成し、熱酸化してエッジ部
の層間絶縁膜を厚く形成するようにしている。
【０００９】従って、このものでは、フローティングゲ
ート端部における層間絶縁膜の膜厚を厚くするために複
雑な工程を必要としてしまう。また、このものによれ
ば、フローティングゲートのエッジ上部での電荷抜け防
止を図ることができるものの、フローティングゲート表
面の凹凸部分での電荷抜け防止を図ることはできない。
このような電荷抜け、すなわち１層目の第１のゲート電
極の絶縁性の問題は、上述したＥＰＲＯＭ以外に他の２
層ゲート電極構造を有するものにおいても同様であり、
従って１層目の第１のゲート電極の絶縁性を良好にする
必要がある。
ート端部における層間絶縁膜の膜厚を厚くするために複
雑な工程を必要としてしまう。また、このものによれ
ば、フローティングゲートのエッジ上部での電荷抜け防
止を図ることができるものの、フローティングゲート表
面の凹凸部分での電荷抜け防止を図ることはできない。
このような電荷抜け、すなわち１層目の第１のゲート電
極の絶縁性の問題は、上述したＥＰＲＯＭ以外に他の２
層ゲート電極構造を有するものにおいても同様であり、
従って１層目の第１のゲート電極の絶縁性を良好にする
必要がある。
【００１０】本発明は上記問題に鑑みてなされたもの
で、第１のゲート電極端部での膜厚を厚くするための工
程を設けることなく、第１のゲート電極のエッジ上部お
よび表面の凹凸での絶縁性の向上を図ることを第１の目
的とする。また、本発明は第１のゲート電極のエッジ下
部での絶縁性の向上を図ることを第２の目的とする。
で、第１のゲート電極端部での膜厚を厚くするための工
程を設けることなく、第１のゲート電極のエッジ上部お
よび表面の凹凸での絶縁性の向上を図ることを第１の目
的とする。また、本発明は第１のゲート電極のエッジ下
部での絶縁性の向上を図ることを第２の目的とする。
【００１１】
【課題を解決するための手段】本発明は上記目的を達成
するため、請求項１に記載の発明においては、半導体基
板（１）上に、ゲート絶縁膜（３）、第１のゲート電極
（４）、層間絶縁膜（５）および第２のゲート電極
（６）が順次積層形成された２層ゲート電極構造の半導
体装置の製造方法において、前記第１のゲート電極
（４）形成後に、少なくともこの第１のゲート酸化膜
（４）の上部表面およびエッジ上部を酸化して第１の酸
化膜（１５）を形成する工程（図２（ｃ））と、この第
１の酸化膜（１５）を除去する工程（図２（ｄ））と、
この第１の酸化膜（１５）除去後に、少なくとも前記第
１のゲート電極（４）の上部表面およびエッジ上部を酸
化して、前記層間絶縁膜をなす第２の酸化膜（５）を形
成する工程（図２（ｅ））と、この第２の酸化膜（５）
上に前記第２のゲート電極（６）を形成する工程（図２
（ｆ））とを有することを特徴としている。
するため、請求項１に記載の発明においては、半導体基
板（１）上に、ゲート絶縁膜（３）、第１のゲート電極
（４）、層間絶縁膜（５）および第２のゲート電極
（６）が順次積層形成された２層ゲート電極構造の半導
体装置の製造方法において、前記第１のゲート電極
（４）形成後に、少なくともこの第１のゲート酸化膜
（４）の上部表面およびエッジ上部を酸化して第１の酸
化膜（１５）を形成する工程（図２（ｃ））と、この第
１の酸化膜（１５）を除去する工程（図２（ｄ））と、
この第１の酸化膜（１５）除去後に、少なくとも前記第
１のゲート電極（４）の上部表面およびエッジ上部を酸
化して、前記層間絶縁膜をなす第２の酸化膜（５）を形
成する工程（図２（ｅ））と、この第２の酸化膜（５）
上に前記第２のゲート電極（６）を形成する工程（図２
（ｆ））とを有することを特徴としている。
【００１２】請求項２に記載の発明においては、半導体
基板（１）の素子領域上にゲート絶縁膜（３）を介して
第１のゲート電極（４）をパターニング形成する工程
（図２（ａ），（ｂ））と、この第１のゲート電極
（４）の少なくとも上部表面および前記パターニングに
より形成されたエッジ上部を酸化して第１の酸化膜（１
５）を形成する工程（図２（ｃ））と、この第１の酸化
膜（１５）を除去する工程（図２（ｄ））と、この第１
の酸化膜（１５）除去後に、少なくとも前記第１のゲー
ト電極（４）の上部表面およびエッジ上部を酸化して、
第２の酸化膜（５）を形成する工程（図２（ｅ））と、
前記第１のゲート電極（４）上に前記第２の酸化膜
（５）を介して第２のゲート電極（６）を形成する工程
（図２（ｆ））と、前記素子領域に素子構成要素（７，
８）を形成する工程（図７（ａ））とを備えたことを特
徴とする半導体装置の製造方法。
基板（１）の素子領域上にゲート絶縁膜（３）を介して
第１のゲート電極（４）をパターニング形成する工程
（図２（ａ），（ｂ））と、この第１のゲート電極
（４）の少なくとも上部表面および前記パターニングに
より形成されたエッジ上部を酸化して第１の酸化膜（１
５）を形成する工程（図２（ｃ））と、この第１の酸化
膜（１５）を除去する工程（図２（ｄ））と、この第１
の酸化膜（１５）除去後に、少なくとも前記第１のゲー
ト電極（４）の上部表面およびエッジ上部を酸化して、
第２の酸化膜（５）を形成する工程（図２（ｅ））と、
前記第１のゲート電極（４）上に前記第２の酸化膜
（５）を介して第２のゲート電極（６）を形成する工程
（図２（ｆ））と、前記素子領域に素子構成要素（７，
８）を形成する工程（図７（ａ））とを備えたことを特
徴とする半導体装置の製造方法。
【００１３】請求項３に記載の発明においては、半導体
基板（１）上に、ゲート絶縁膜（３）およびこのゲート
絶縁膜（３）より厚い膜厚で素子領域を形成する厚い酸
化膜（２）を形成する工程（図２（ａ），（ｂ））と、
前記素子領域上に前記ゲート絶縁膜（３）を介し前記厚
い酸化膜（２）上にまで延在する第１のゲート電極
（４）をパターニング形成する工程（図２（ｃ））と、
この第１のゲート電極（４）の前記パターニングにより
形成されたエッジ下部の下に位置する前記厚い酸化膜
（２）を部分的にエッチング除去する工程（図２
（ｄ））と、この後、前記第１のゲート電極（４）の表
面露出部全体を酸化して少なくとも前記第１のゲート電
極（４）のエッジ下部を丸め形状にし、前記第１のゲー
ト電極（４）の表面に酸化膜（５）を形成する工程（図
２（ｅ））と、前記第１のゲート電極（４）上に前記酸
化膜（５）を介して第２のゲート電極（６）を形成する
工程（図２（ｆ））と、前記素子領域に素子構成要素
（７，８）を形成する工程（図７（ａ））とを備えたこ
とを特徴としている。
基板（１）上に、ゲート絶縁膜（３）およびこのゲート
絶縁膜（３）より厚い膜厚で素子領域を形成する厚い酸
化膜（２）を形成する工程（図２（ａ），（ｂ））と、
前記素子領域上に前記ゲート絶縁膜（３）を介し前記厚
い酸化膜（２）上にまで延在する第１のゲート電極
（４）をパターニング形成する工程（図２（ｃ））と、
この第１のゲート電極（４）の前記パターニングにより
形成されたエッジ下部の下に位置する前記厚い酸化膜
（２）を部分的にエッチング除去する工程（図２
（ｄ））と、この後、前記第１のゲート電極（４）の表
面露出部全体を酸化して少なくとも前記第１のゲート電
極（４）のエッジ下部を丸め形状にし、前記第１のゲー
ト電極（４）の表面に酸化膜（５）を形成する工程（図
２（ｅ））と、前記第１のゲート電極（４）上に前記酸
化膜（５）を介して第２のゲート電極（６）を形成する
工程（図２（ｆ））と、前記素子領域に素子構成要素
（７，８）を形成する工程（図７（ａ））とを備えたこ
とを特徴としている。
【００１４】請求項４に記載の発明においては、半導体
基板（１）上に、ゲート絶縁膜（３）およびこのゲート
絶縁膜（３）より厚い膜厚で素子領域を形成する厚い酸
化膜（２）を形成する工程（図２（ａ），（ｂ））と、
前記素子領域上に前記ゲート絶縁膜（３）を介し前記厚
い酸化膜（２）上にまで延在する第１のゲート電極
（４）をパターニング形成する工程（図２（ｃ））と、
この第１のゲート電極（４）の表面露出部全体に第１の
酸化膜（１５）を形成する工程と、この第１の酸化膜
（１５）、および前記第１のゲート電極（４）の前記パ
ターニングにより形成されたエッジ下部の下に位置する
前記厚い酸化膜（２）を部分的にエッチング除去する工
程（図２（ｄ））と、この後、前記第１のゲート電極
（４）の表面露出部を酸化して、前記第１のゲート電極
（４）の上部表面の凹凸を平坦化するとともに、エッジ
上部およびエッジ下部を丸め形状にし、前記第１のゲー
ト電極（４）の表面に第２の酸化膜（５）を形成する工
程（図２（ｅ））と、前記第１のゲート電極（４）上に
前記第２の酸化膜（５）を介して第２のゲート電極
（６）を形成する工程（図２（ｆ））と、前記素子領域
に素子構成要素（７，８）を形成する工程（図７
（ａ））とを備えたことを特徴とする半導体装置の製造
方法。
基板（１）上に、ゲート絶縁膜（３）およびこのゲート
絶縁膜（３）より厚い膜厚で素子領域を形成する厚い酸
化膜（２）を形成する工程（図２（ａ），（ｂ））と、
前記素子領域上に前記ゲート絶縁膜（３）を介し前記厚
い酸化膜（２）上にまで延在する第１のゲート電極
（４）をパターニング形成する工程（図２（ｃ））と、
この第１のゲート電極（４）の表面露出部全体に第１の
酸化膜（１５）を形成する工程と、この第１の酸化膜
（１５）、および前記第１のゲート電極（４）の前記パ
ターニングにより形成されたエッジ下部の下に位置する
前記厚い酸化膜（２）を部分的にエッチング除去する工
程（図２（ｄ））と、この後、前記第１のゲート電極
（４）の表面露出部を酸化して、前記第１のゲート電極
（４）の上部表面の凹凸を平坦化するとともに、エッジ
上部およびエッジ下部を丸め形状にし、前記第１のゲー
ト電極（４）の表面に第２の酸化膜（５）を形成する工
程（図２（ｅ））と、前記第１のゲート電極（４）上に
前記第２の酸化膜（５）を介して第２のゲート電極
（６）を形成する工程（図２（ｆ））と、前記素子領域
に素子構成要素（７，８）を形成する工程（図７
（ａ））とを備えたことを特徴とする半導体装置の製造
方法。
【００１５】請求項５に記載の発明においては、半導体
基板（１）上に、ゲート絶縁膜（３）およびこのゲート
絶縁膜（３）より厚い膜厚で素子領域を形成する厚い酸
化膜（２）を形成する工程（図２（ａ），（ｂ））と、
前記素子領域上に前記ゲート絶縁膜（３）を介し前記厚
い酸化膜（２）上にまで延在して形成されたフローティ
ングゲート（４）をパターニング形成する工程（図２
（ｃ））と、このフローティングゲート（４）の表面露
出部に第１の酸化膜（１５）を形成する工程と、この第
１の酸化膜（１５）、および前記フローティングゲート
（４）の前記パターニングにより形成されたエッジ下部
の下に位置する前記厚い酸化膜（２）を部分的にエッチ
ング除去する工程（図２（ｄ））と、この後、前記フロ
ーティングゲート（４）の表面露出部を酸化して、前記
フローティングゲート（４）の上部表面の凹凸を平坦化
するとともに、エッジ上部およびエッジ下部を丸め形状
にし、前記フローティングゲート（４）の表面に第２の
酸化膜（５）を形成する工程（図２（ｅ））と、前記フ
ローティングゲート（４）上に前記第２の酸化膜（５）
を介してコントロールゲート（６）を形成する工程（図
２（ｆ））と、前記素子領域にソース（７）、ドレイン
（８）を形成する工程（図７（ａ））とを備えたことを
特徴としている。
基板（１）上に、ゲート絶縁膜（３）およびこのゲート
絶縁膜（３）より厚い膜厚で素子領域を形成する厚い酸
化膜（２）を形成する工程（図２（ａ），（ｂ））と、
前記素子領域上に前記ゲート絶縁膜（３）を介し前記厚
い酸化膜（２）上にまで延在して形成されたフローティ
ングゲート（４）をパターニング形成する工程（図２
（ｃ））と、このフローティングゲート（４）の表面露
出部に第１の酸化膜（１５）を形成する工程と、この第
１の酸化膜（１５）、および前記フローティングゲート
（４）の前記パターニングにより形成されたエッジ下部
の下に位置する前記厚い酸化膜（２）を部分的にエッチ
ング除去する工程（図２（ｄ））と、この後、前記フロ
ーティングゲート（４）の表面露出部を酸化して、前記
フローティングゲート（４）の上部表面の凹凸を平坦化
するとともに、エッジ上部およびエッジ下部を丸め形状
にし、前記フローティングゲート（４）の表面に第２の
酸化膜（５）を形成する工程（図２（ｅ））と、前記フ
ローティングゲート（４）上に前記第２の酸化膜（５）
を介してコントロールゲート（６）を形成する工程（図
２（ｆ））と、前記素子領域にソース（７）、ドレイン
（８）を形成する工程（図７（ａ））とを備えたことを
特徴としている。
【００１６】請求項６に記載の発明では、請求項３乃至
５のいずれか１つに記載の発明において、前記厚い酸化
膜（２）は、ＬＯＣＯＳ法により形成された酸化膜であ
ることを特徴としている。なお、上記各手段のカッコ内
の符号等は、後述する実施例記載の具体的手段との対応
関係を示すものである。
５のいずれか１つに記載の発明において、前記厚い酸化
膜（２）は、ＬＯＣＯＳ法により形成された酸化膜であ
ることを特徴としている。なお、上記各手段のカッコ内
の符号等は、後述する実施例記載の具体的手段との対応
関係を示すものである。
【００１７】
【発明の作用効果】請求項１、２に記載の発明によれ
ば、第１のゲート電極形成後に、第１の酸化膜を形成
し、それを除去した後に第２の酸化膜を形成して、それ
を第１、第２のゲート電極間の層間絶縁膜としているか
ら、２回の酸化により、第１のゲート電極の上部表面の
凹凸が平坦化されるとともに、エッジ上部が丸め形状と
なり、それらの部分での絶縁性を良好にすることができ
る。
ば、第１のゲート電極形成後に、第１の酸化膜を形成
し、それを除去した後に第２の酸化膜を形成して、それ
を第１、第２のゲート電極間の層間絶縁膜としているか
ら、２回の酸化により、第１のゲート電極の上部表面の
凹凸が平坦化されるとともに、エッジ上部が丸め形状と
なり、それらの部分での絶縁性を良好にすることができ
る。
【００１８】請求項３に記載の発明によれば、第１のゲ
ート電極のエッジ下部の下に位置する厚い酸化膜をエッ
チング除去し、その後、第１のゲート電極の酸化を行い
層間絶縁膜を形成するようにしているから、上記エッチ
ングによりエッジ下部の下の厚い酸化膜がえぐられた形
となり、その後の酸化時にそのえぐられた部分に酸素が
回り込み易くなるため、エッジ下部の形状が丸くなり、
その結果、第１のゲート電極のエッジ下部の絶縁性を良
好にすることができる。
ート電極のエッジ下部の下に位置する厚い酸化膜をエッ
チング除去し、その後、第１のゲート電極の酸化を行い
層間絶縁膜を形成するようにしているから、上記エッチ
ングによりエッジ下部の下の厚い酸化膜がえぐられた形
となり、その後の酸化時にそのえぐられた部分に酸素が
回り込み易くなるため、エッジ下部の形状が丸くなり、
その結果、第１のゲート電極のエッジ下部の絶縁性を良
好にすることができる。
【００１９】請求項４に記載の発明によれば、第１のゲ
ート電極に対し２回の酸化を行うとともに、１回目の酸
化による酸化膜を除去するエッチング時にエッジ下部の
下の厚い酸化膜を部分的に除去しているから、第１のゲ
ート電極の上部表面の凹凸が平坦化されるとともに、エ
ッジ上部およびエッジ下部が丸め形状となり、それらの
部分での絶縁性を良好にすることができる。
ート電極に対し２回の酸化を行うとともに、１回目の酸
化による酸化膜を除去するエッチング時にエッジ下部の
下の厚い酸化膜を部分的に除去しているから、第１のゲ
ート電極の上部表面の凹凸が平坦化されるとともに、エ
ッジ上部およびエッジ下部が丸め形状となり、それらの
部分での絶縁性を良好にすることができる。
【００２０】請求項５に記載の発明によれば、請求項４
に記載の発明に対し、フローティングゲート、コントロ
ールゲートを有するＥＰＲＯＭ等に適用して、その場合
のフローティングゲートでの電荷抜けを防止することが
できる。
に記載の発明に対し、フローティングゲート、コントロ
ールゲートを有するＥＰＲＯＭ等に適用して、その場合
のフローティングゲートでの電荷抜けを防止することが
できる。
【００２１】
【実施例】以下、本発明を図に示す実施例について説明
する。図１に本実施例による製造方法にて得られたＥＰ
ＲＯＭの断面構造を示す。（ａ）はゲート長方向の断
面、（ｂ）はゲート幅方向の断面である。この構造にお
いて、図５に示すものと相違するところは、フローティ
ングゲート４の表面凹凸を平坦化するとともに、エッジ
上部、エッジ下部の形状を丸くして、電界集中をなく
し、フローティングゲート４の電荷抜けを防止するよう
にした点である。
する。図１に本実施例による製造方法にて得られたＥＰ
ＲＯＭの断面構造を示す。（ａ）はゲート長方向の断
面、（ｂ）はゲート幅方向の断面である。この構造にお
いて、図５に示すものと相違するところは、フローティ
ングゲート４の表面凹凸を平坦化するとともに、エッジ
上部、エッジ下部の形状を丸くして、電界集中をなく
し、フローティングゲート４の電荷抜けを防止するよう
にした点である。
【００２２】このようなＥＰＲＯＭの製造方法について
図２を用いて説明する。この図２（ａ）〜（ｆ）は、フ
ローティングゲート４からコントロールゲート６を形成
するまでの工程を示すもので、図６の（ｃ）〜（ｆ）に
対応しており、それ以外の工程は図６に示すものと同じ
である。図２（ａ），（ｂ）に示す工程（図６（ｃ），
（ｄ）と同じ）によりフローティングゲート４を形成し
た後、熱酸化法により、熱酸化膜１５を形成する。例え
ば、１０５０°Ｃ、ＤｒｙＯ2 にて５分間酸化を行い、
３５０Åの熱酸化膜１５を形成する（図２（ｃ））。こ
の酸化により、主としてフローティングゲート４の表面
凸部とエッジ上部を酸化する。
図２を用いて説明する。この図２（ａ）〜（ｆ）は、フ
ローティングゲート４からコントロールゲート６を形成
するまでの工程を示すもので、図６の（ｃ）〜（ｆ）に
対応しており、それ以外の工程は図６に示すものと同じ
である。図２（ａ），（ｂ）に示す工程（図６（ｃ），
（ｄ）と同じ）によりフローティングゲート４を形成し
た後、熱酸化法により、熱酸化膜１５を形成する。例え
ば、１０５０°Ｃ、ＤｒｙＯ2 にて５分間酸化を行い、
３５０Åの熱酸化膜１５を形成する（図２（ｃ））。こ
の酸化により、主としてフローティングゲート４の表面
凸部とエッジ上部を酸化する。
【００２３】次に、熱酸化膜４を、湿式法、例えば、沸
酸によりエッチング除去する（図２（ｄ））。その後、
図６（ｅ），（ｆ）と同様に、層間絶縁膜５を形成し、
必要なしきい値調整を行った後、コントロールゲート６
を形成する（図２（ｅ），（ｆ））。上記製造方法によ
れば、層間絶縁膜５の形成時に、ポリシリコンで構成さ
れたフローティングゲート４の表面凸部とエッジ上部
は、２度酸化される。従って、従来工程の１回酸化に比
べて、凸部は平坦化され、エッジ上部は丸めの形状に改
善される。
酸によりエッチング除去する（図２（ｄ））。その後、
図６（ｅ），（ｆ）と同様に、層間絶縁膜５を形成し、
必要なしきい値調整を行った後、コントロールゲート６
を形成する（図２（ｅ），（ｆ））。上記製造方法によ
れば、層間絶縁膜５の形成時に、ポリシリコンで構成さ
れたフローティングゲート４の表面凸部とエッジ上部
は、２度酸化される。従って、従来工程の１回酸化に比
べて、凸部は平坦化され、エッジ上部は丸めの形状に改
善される。
【００２４】また、エッジ下部については従来工程では
ほとんど酸化されないが、上記実施例では、図２（ｄ）
のエッチング工程で酸化膜をサイドエッチしているた
め、酸化時に酸素が回り込み易くなり、その結果、エッ
ジ下部の形状も丸めに改善できる。この点について図３
により詳述する。まず、図２（ｃ）の工程で酸化膜１５
が形成された時、図３（ａ）に示すように、Ｄで示すエ
ッジ下部の部分が若干丸くなる。そして、図２（ｄ）の
工程でエッチングされると、その等方性エッチングによ
り、酸化膜１５のエッチングと同時にＬＯＣＯＳ酸化膜
２もエッチングされ、図３（ｂ）に示すように、エッジ
下部の下の部分がえぐられた形となる。そして、図２
（ｅ）の工程で２回目の酸化を行うと、エッジ下部の下
のえぐられた部分に酸素が回り込み易くなるため、エッ
ジ下部の形状が図３（ｃ）に示すように丸くなる。
ほとんど酸化されないが、上記実施例では、図２（ｄ）
のエッチング工程で酸化膜をサイドエッチしているた
め、酸化時に酸素が回り込み易くなり、その結果、エッ
ジ下部の形状も丸めに改善できる。この点について図３
により詳述する。まず、図２（ｃ）の工程で酸化膜１５
が形成された時、図３（ａ）に示すように、Ｄで示すエ
ッジ下部の部分が若干丸くなる。そして、図２（ｄ）の
工程でエッチングされると、その等方性エッチングによ
り、酸化膜１５のエッチングと同時にＬＯＣＯＳ酸化膜
２もエッチングされ、図３（ｂ）に示すように、エッジ
下部の下の部分がえぐられた形となる。そして、図２
（ｅ）の工程で２回目の酸化を行うと、エッジ下部の下
のえぐられた部分に酸素が回り込み易くなるため、エッ
ジ下部の形状が図３（ｃ）に示すように丸くなる。
【００２５】従って、上記製造方法により、フローティ
ングゲート４の表面凹凸が平坦化され、エッジ上部、下
部の形状が丸くなるため、それらの部分での電界集中が
緩和され、電荷抜けが防止される。また、従来工程のも
のによれば、レジストマスク１４を除去して層間絶縁膜
５を形成しているため、残留レジストマスクが層間絶縁
膜５に混入してしまう可能性があるが、本実施例の方法
によれば、レジストマスク１４除去後に形成する酸化膜
１５を除去し、その後に層間絶縁膜５を形成しているた
め、残留レジストマスクが層間絶縁膜５に混入するのを
なくすことができる。従って、質の高い層間絶縁膜５を
形成することができる。
ングゲート４の表面凹凸が平坦化され、エッジ上部、下
部の形状が丸くなるため、それらの部分での電界集中が
緩和され、電荷抜けが防止される。また、従来工程のも
のによれば、レジストマスク１４を除去して層間絶縁膜
５を形成しているため、残留レジストマスクが層間絶縁
膜５に混入してしまう可能性があるが、本実施例の方法
によれば、レジストマスク１４除去後に形成する酸化膜
１５を除去し、その後に層間絶縁膜５を形成しているた
め、残留レジストマスクが層間絶縁膜５に混入するのを
なくすことができる。従って、質の高い層間絶縁膜５を
形成することができる。
【００２６】図４に、従来工程によるものと本実施例に
よるものとの層間絶縁膜の耐圧を調べた結果のヒストグ
ラムを示す。（ａ）は従来工程によるものを示し、
（ｂ）は本実施例によるものを示す。この図から明らか
なように、本実施例によれば、初期、中期の耐圧を大幅
に改善することができる。なお、上記実施例では、本発
明をＥＰＲＯＭに適用するものを示したが、ＥＥＰＲＯ
Ｍ、ＦＬＡＳＨメモリ、ＤＲＡＭ、２層Ｐoly-Ｓi キャ
パシタ等の２層ゲート電極構造の半導体装置であれば本
発明を適用することができる。この場合、上記した層間
絶縁膜の耐圧改善により、不揮発性メモリの電荷抜けの
低減、２層Ｐoly-Ｓi キャパシタの電荷抜けの低減、容
量精度向上等の効果を得ることができる。
よるものとの層間絶縁膜の耐圧を調べた結果のヒストグ
ラムを示す。（ａ）は従来工程によるものを示し、
（ｂ）は本実施例によるものを示す。この図から明らか
なように、本実施例によれば、初期、中期の耐圧を大幅
に改善することができる。なお、上記実施例では、本発
明をＥＰＲＯＭに適用するものを示したが、ＥＥＰＲＯ
Ｍ、ＦＬＡＳＨメモリ、ＤＲＡＭ、２層Ｐoly-Ｓi キャ
パシタ等の２層ゲート電極構造の半導体装置であれば本
発明を適用することができる。この場合、上記した層間
絶縁膜の耐圧改善により、不揮発性メモリの電荷抜けの
低減、２層Ｐoly-Ｓi キャパシタの電荷抜けの低減、容
量精度向上等の効果を得ることができる。
【００２７】なお、上記実施例では、ゲート電極をポリ
シリコンにより形成するものを示したが、ポリシリコン
の上にポリサイドを形成した２層構造のものを用いるよ
うにしてもよい。
シリコンにより形成するものを示したが、ポリシリコン
の上にポリサイドを形成した２層構造のものを用いるよ
うにしてもよい。
【図１】本実施例に係る製造方法にて得られたＥＰＲＯ
Ｍの断面構造を示す図で、（ａ）はゲート長方向の断面
図、（ｂ）はゲート幅方向の断面図である。
Ｍの断面構造を示す図で、（ａ）はゲート長方向の断面
図、（ｂ）はゲート幅方向の断面図である。
【図２】本発明の一実施例を示すＥＰＲＯＭの工程図
で、フローティングゲート４からコントロールゲート６
を形成するまでの工程を示すものである。
で、フローティングゲート４からコントロールゲート６
を形成するまでの工程を示すものである。
【図３】フローティングゲート４のエッジ上部および下
部が丸め形状にされる状態を説明する図である。
部が丸め形状にされる状態を説明する図である。
【図４】従来技術によるものと本実施例によるものとの
層間絶縁膜の耐圧の比較を示すヒストグラムである。
層間絶縁膜の耐圧の比較を示すヒストグラムである。
【図５】従来のＥＰＲＯＭの断面構造を示す図で、
（ａ）はゲート長方向の断面図、（ｂ）はゲート幅方向
の断面図である。
（ａ）はゲート長方向の断面図、（ｂ）はゲート幅方向
の断面図である。
【図６】従来のＥＰＲＯＭの製造方法を示す工程図で、
コントロールゲート６を形成するまでの工程を示すもの
である。
コントロールゲート６を形成するまでの工程を示すもの
である。
【図７】図６の続きの工程を示す工程図である。
【図８】ＥＰＲＯＭにおける複数のセルの動作を説明す
るための電気結線図である。
るための電気結線図である。
【図９】ＥＰＲＯＭのフローティングゲート４の電荷抜
け箇所を示す説明図である。
け箇所を示す説明図である。
１ 半導体基板 ２ ＬＯＣＯＳ酸化膜 ３ ゲート酸化膜 ４ フローティングゲート ５ 層間絶縁膜 ６ コントロールゲート ７ ソース ８ ドレイン ９ チャネル領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768 27/115 Ｈ０１Ｌ 27/10 ４３４
Claims (6)
- 【請求項１】 半導体基板上に、ゲート絶縁膜、第１の
ゲート電極、層間絶縁膜および第２のゲート電極が順次
積層形成された２層ゲート電極構造の半導体装置の製造
方法において、 前記第１のゲート電極形成後に、少なくともこの第１の
ゲート酸化膜の上部表面およびエッジ上部を酸化して第
１の酸化膜を形成する工程と、 この第１の酸化膜を除去する工程と、 この第１の酸化膜除去後に、少なくとも前記第１のゲー
ト電極の上部表面およびエッジ上部を酸化して、前記層
間絶縁膜をなす第２の酸化膜を形成する工程と、 この第２の酸化膜上に前記第２のゲート電極を形成する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 半導体基板の素子領域上にゲート絶縁膜
を介して第１のゲート電極をパターニング形成する工程
と、 この第１のゲート電極の少なくとも上部表面および前記
パターニングにより形成されたエッジ上部を酸化して第
１の酸化膜を形成する工程と、 この第１の酸化膜を除去する工程と、 この第１の酸化膜除去後に、少なくとも前記第１のゲー
ト電極の上部表面およびエッジ上部を酸化して、第２の
酸化膜を形成する工程と、 前記第１のゲート電極上に前記第２の酸化膜を介して第
２のゲート電極を形成する工程と、 前記素子領域に素子構成要素を形成する工程とを備えた
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板上に、ゲート絶縁膜およびこ
のゲート絶縁膜より厚い膜厚で素子領域を形成する厚い
酸化膜を形成する工程と、 前記素子領域上に前記ゲート絶縁膜を介し前記厚い酸化
膜上にまで延在する第１のゲート電極をパターニング形
成する工程と、 この第１のゲート電極の前記パターニングにより形成さ
れたエッジ下部の下に位置する前記厚い酸化膜を部分的
にエッチング除去する工程と、 この後、前記第１のゲート電極の表面露出部全体を酸化
して少なくとも前記第１のゲート電極のエッジ下部を丸
め形状にし、前記第１のゲート電極の表面に酸化膜を形
成する工程と、 前記第１のゲート電極上に前記酸化膜を介して第２のゲ
ート電極を形成する工程と、 前記素子領域に素子構成要素を形成する工程とを備えた
ことを特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板上に、ゲート絶縁膜およびこ
のゲート絶縁膜より厚い膜厚で素子領域を形成する厚い
酸化膜を形成する工程と、 前記素子領域上に前記ゲート絶縁膜を介し前記厚い酸化
膜上にまで延在する第１のゲート電極をパターニング形
成する工程と、 この第１のゲート電極の表面露出部全体に第１の酸化膜
を形成する工程と、 この第１の酸化膜、および前記第１のゲート電極の前記
パターニングにより形成されたエッジ下部の下に位置す
る前記厚い酸化膜を部分的にエッチング除去する工程
と、 この後、前記第１のゲート電極の表面露出部を酸化し
て、前記第１のゲート電極の上部表面の凹凸を平坦化す
るとともに、エッジ上部およびエッジ下部を丸め形状に
し、前記第１のゲート電極の表面に第２の酸化膜を形成
する工程と、 前記第１のゲート電極上に前記第２の酸化膜を介して第
２のゲート電極を形成する工程と、 前記素子領域に素子構成要素を形成する工程とを備えた
ことを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板上に、ゲート絶縁膜およびこ
のゲート絶縁膜より厚い膜厚で素子領域を形成する厚い
酸化膜を形成する工程と、 前記素子領域上に前記ゲート絶縁膜を介し前記厚い酸化
膜上にまで延在して形成されたフローティングゲートを
パターニング形成する工程と、 このフローティングゲートの表面露出部に第１の酸化膜
を形成する工程と、 この第１の酸化膜、および前記フローティングゲートの
前記パターニングにより形成されたエッジ下部の下に位
置する前記厚い酸化膜を部分的にエッチング除去する工
程と、 この後、前記フローティングゲートの表面露出部を酸化
して、前記フローティングゲートの上部表面の凹凸を平
坦化するとともに、エッジ上部およびエッジ下部を丸め
形状にし、前記フローティングゲートの表面に第２の酸
化膜を形成する工程と、 前記フローティングゲート上に前記第２の酸化膜を介し
てコントロールゲートを形成する工程と、 前記素子領域にソース、ドレインを形成する工程とを備
えたことを特徴とする半導体装置の製造方法。 - 【請求項６】 前記厚い酸化膜は、ＬＯＣＯＳ法により
形成された酸化膜であることを特徴とする請求項３乃至
５のいずれか１つに記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6215730A JP2929944B2 (ja) | 1994-09-09 | 1994-09-09 | 半導体装置の製造方法 |
| US08/525,143 US5830771A (en) | 1994-09-09 | 1995-09-08 | Manufacturing method for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6215730A JP2929944B2 (ja) | 1994-09-09 | 1994-09-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0883854A true JPH0883854A (ja) | 1996-03-26 |
| JP2929944B2 JP2929944B2 (ja) | 1999-08-03 |
Family
ID=16677246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6215730A Expired - Lifetime JP2929944B2 (ja) | 1994-09-09 | 1994-09-09 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5830771A (ja) |
| JP (1) | JP2929944B2 (ja) |
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