KR100230023B1 - 반도체 메모리 장치의 제조 방법 - Google Patents

반도체 메모리 장치의 제조 방법 Download PDF

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가네꼬 히사시
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Abstract

본 발명에 따른 제조 방법은 포토리소그래피 단계의 수를 증가시키지 않으면서 확실히 형성되는 트렌치 게이트형 트랜지스터 및 평면형 트랜지스터 게이트 전극을 구비하는 반도체 장치를 제공한다. 주변 회로부의 트랜지스터용 게이트 절연막, 폴리실리콘막 및 WSi막이 형성된 후, 최종 구조의 전 표면상에 산화막이 형성된다. 그 후, 트렌치 형성 영역의 산화막이 메모리 셀 어레이부에서 선택적으로 제거되며 게이트 전극 형성 영역 이외의 산화막이 주변 회로부에서 선택적으로 제거된다. 잔여 산화막을 마스크로 사용하여 실리콘 기판이 에칭되어 메모리 셀 어레이부의 트렌치를 형성하며, 폴리실리콘막 및 WSi가 에칭되어 주변 회로부의 게이트 전극을 형성한다. 그 후, 셀 트랜지스터용 게이트 전극 및 게이트 절연막이 메모리 셀 어레이부의 트렌치에 형성된다.

Description

반도체 메모리 장치의 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 동적 램(DRAM)과 같은 반도체 장치의 제조 방법에 관한 것이다.
DRAM의 고 집적화 기술의 진보는 DRAM을 사용하는 메모리 셀의 미세화를 촉진하였다. 메모리 셀을 미세화는 과정의 어려움으로는, 메모리 셀이 미세화되어도 충분한 메모리 용량을 확보해야 하며, 바람직한 특성을 갖는 셀 트랜지스터를 형성해야 하는 것 등이 있다. 충분한 셀 용량을 확보하기 위한 수단으로서 셀 트랜지스터에 적층된 전하 축적부를 갖는 스택형 캐패시터가 채용되었다. 한편, 셀 트랜지스터의 특성에 관해서는, 확산층의 농도를 제어함으로써 메모리 셀의 미세화에 대응하였다. 채널 길이를 단축시키고자 하는 경우, 층간 절연막의 평탄화 및 용량부의 형성과 같은 열처리 공정으로 인하여 확산층 깊이의 신장이 제어될 수 없으므로 트랜지스터의 쇼트 채널 효과가 더욱 현저하게 된다. 이로써, 이러한 트랜지스터는 셀 트랜지스터로 사용하기 곤란하거나 또는 사용이 불가능하다.
이러한 문제에 대한 해결 방안으로서, 반도체 기판에 미리 형성된 트렌치(그루브)에 매입되는 게이트 전극을 구비하는 소위 트렌치 게이트형 트랜지스터를 사용하는 것이 제안되고 있다. 이러한 트렌치 게이트형 트랜지스터는 트렌치에 게이트 전극을 형성함으로써 실효 채널 길이를 길게 하여 쇼트 채널 효과를 감소시킨다. 그러나, 일반적으로 채널 길이가 길면 채널 저항이 증가되며 이로써 트랜지스터의 구동 능력이 저하된다. 트랜지스터의 구동 능력이 저하됨에 따라, 이러한 트랜지스터는 반도체 장치와 같이 고속 동작을 수행하는데에 적합하지 못하게 된다. 그러나, 고속 동작을 수행할 필요가 있는 메모리 셀 주변의 구동 회로 및 신호 처리 회로를 미세화 하는 것은 셀 트랜지스터 자체를 미세화 하는 것 만큼 중대하지 않다. 이러한 이유 때문에, 미세화 보다도 고속 동작을 우선시 할 경우에는 종래의 평면형 트랜지스터를 사용하는 것이 바람직하다. 그러나, 구동 및 신호 처리 회로용 평면형 트랜지스터와 메모리 셀용 트렌치형 트랜지스터를 병용하는 것은, 단일 반도체 장치에서 각각 상이한 구조를 갖는 두 종류의 트랜지스터를 별개로 형성해야 하므로 제조 단계가 증가되는 결과를 초래한다고 하는 문제를 발생시킨다.
제조 단계를 너무 많이 증가시키지 않으면서 단일 반도체 장치에 두 종류의 트랜지스터를 형성하는 방법이 일본국 특허 공개 공보 평7-66297호에 개시된다. 제1(a)도, 제1(b)도 및 제1(c)도는 이 특허 출원에 개시된 것과 같은 DRAM의 구조를 도시한다. 제1(a)도 및 제1(b)도는 메모리 셀부를 도시하며, 제1(c)도는 주변 회로부의 구조의 단면도를 도시한다. DRAM은 메모리 셀 어레이에 비트 선으로서 역할하는 전극층을 사용하여 형성되는 게이트 전극을 구비한다. DRAM의 형성 방법을 간략히 설명한다. 제(1a)도에 도시된 바와 같이, 트렌치(2)는 실리콘 기판(1)에 형성되며, 게이트 전극(4)은 게이트 절연막(3)에 의하여 삽입되는 트렌치(2)에 매입되어, 이에 의해 메모리 셀의 트랜지스터가 형성된다. 그 후 ,제1(b)도 및 제1(c)도에 도시된 바와 같이, 다결정 실리콘막(6) 및 텅스텐 실리사이드막(5)으로 형성되는 폴리사이드 구조를 갖는 메모리 셀의 비트 선(7)이 형성된다. 한편, 제1(b)도에 도시된 바와 같이, 주변 회로부에서, 트랜지스터의 게이트 전극(10)은 메모리 셀의 비트 선(7)을 구성하는 다결정 실리콘막(6) 및 텅스텐 실리사이드막(5)과 동일한 층(8,9)을 사용하여 형성된다.
전술한 종래의 반도체 메모리 장치에서, 주변 회로부의 트랜지스터의 게이트 전극은, 셀 트랜지스터의 형성 후에 형성되며 비트 선을 구성하는 폴리사이드층을 구성하는 동일한 막으로 형성된다. 필연적으로, 주변 회로부의 트랜지스터는 셀 트랜지스터의 형성 후에 형성된다. 따라서, 주변 회로부를 구성하는 트랜지스터의 게이트 절연막(산화막)이 형성될 때, 게이트 전극 및 워드/비트 선 사이의 층간 절연막도 셀 트랜지스터의 측부에 형성된다. 이러한 상태에서, 주변 회로부에 대하여 게이트 산화가 수행될 때, 메모리 셀 어레이부에 형성되는 게이트 전극 또는 층간절연막에 함유되는 불순물 등의 영향으로 인하여 주변 회로부를 구성하는 트랜지스터의 게이트 절연막의 신뢰성이 열화된다.
또한, 셀 트랜지스터 상부에 위치되는 비트 선은 주변 회로부의 트랜지스터의 게이트 전극으로서 사용된다. 즉, 주변 회로부를 구성하는 트랜지스터의 게이트 전극의 형성시, 셀 트랜지스터의 게이트 전극 및 워드/비트 선 사이의 층간 절연막에 의하여 높은 단차가 생성된다. 만일 이러한 높은 단차가 국부적으로 존재하면, 주변 회로부의 트랜지스터의 게이트 전극의 에칭 후 이러한 단차에 미 에칭부가 남겨진다. 그 결과, 게이트 전극의 형성이 곤란해진다.
이러한 문제를 해결하기 위하여, 단차의 경사를 완만하게 만들 수 있다. 이러한 목적을 위하여, 셀 어레이부 및 주변 회로부 사이의 거리가 커져야 한다. 이것은 장치 영역을 감소시키고 있는 최근의 경향에 반대된다. 또한, 비트 선이 미세화되는 경우, 포토리소그래피 처리에서의 포커스 마진이 감소되어, 언더그라운드층의 패터닝이 필요하게 된다. 그러나, 전술한 반도체 메모리 장치에서, 메모리셀 어레이부의 트랜지스터의 비트 선 및 주변 회로부의 트랜지스터의 게이트 전극 사이의 단차가 너무 커서, 비트 선에 대한 패터닝이 곤란하거나 불가능해진다.
본 발명은 트렌치 게이트형 트랜지스터 및 평면형 트랜지스터 양자를 포함하는 반도체 장치에서의 상기한 문제점을 해결하기 위한 것이다. 본 발명의 목적은, 장치의 추가적인 미세화가 강요되더라도, 제조 단계, 특히 리소그래피 단계를 증가시키지 않으면서 이러한 트랜지스터의 게이트 전극을 신뢰가능하게 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
이러한 목적을 달성하기 위하여, 트렌치 게이트형 트랜지스터 및 평면형 트랜지스터와 같은 두 종류의 트랜지스터를 포함하는 본 발명의 반도체 장치의 제조 방법에서, 트렌치 게이트형 트랜지스터는 반도체 기판에 형성되는 트렌치에 매입되는 게이트 전극을 구비하고 평면형 트랜지스터는 반도체 기판상의 게이트 전극을 구비하며, 트렌치 게이트형 트랜지스터의 트렌치를 형성하는 포토리소그래피 단계와 평면형 트랜지스터의 게이트 전극을 형성하는 포토리소그래피 단계는 동일한 단계에서 수행된다.
보다 상세히 살펴보면, 반도체 기판에 형성되는 트렌치에 매입되는 게이트 전극을 구비하는 트렌치 게이트형 트랜지스터를 셀 트랜지스터로서 사용하는 메모리 셀 어레이부 및 반도체 기판상에 형성되는 게이트 전극을 구비하는 평면형 트랜지스터를 포함하는 주변 회로부를 구비하는 반도체 장치를 제조하는 방법에서; 주변 회로부에 위치되는 반도체 기판상에 주변 회로부의 트랜지스터의 게이트 절연막 및 게이트 전극용 모재를 순차 형성하는 단계; 이러한 최종 구조의 전 표면상에 마스크 막을 적층하는 단계; 메모리 셀 어레이부에서 포토리소그래피 기술을 사용하여 트렌치가 형성될 영역에 대응하는 마스크 막을 선택적으로 제거하고, 주변 회로부에서 리소그래피 기술을 사용하여 주변 회로부의 트랜지스터의 게이트 전극이 형성될 영역 이외의 마스크를 선택적으로 제거하는 단계; 이전의 단계에서 패터닝된 마스크 막을 마스크로서 사용하여 메모리 셀 어레이부의 반도체 기판을 에칭하여 트렌치를 형성하고 주변 회로부의 트랜지스터의 게이트 전극 모재를 에칭하여 주변 트랜지스터의 게이트 전극을 후속 형성하는 단계; 및 트렌치에 셀 트랜지스터의 게이트 절연막 및 게이트 전극을 후속 형성하는 단계를 포함한다.
반도체 장치의 전술한 제조 방법에서, 셀 트랜지스터의 게이트 절연막은 주변 회로부의 트랜지스터의 게이트 절연막에 비하여 두껍게 형성된다. 셀 트랜지스터용 게이트 절연막이 트렌치에 형성될 때, 두꺼운 게이트 절연막은 주변 회로부의 트랜지스터의 게이트 전극의 측부에 위치되는 반도체 기판상에도 동시에 형성된다. 그 후, 측벽 게이트의 바닥부에 두꺼운 게이트 절연막이 형성될 뿐만 아니라 측벽게이트는 주변 회로부의 트랜지스터의 게이트 전극의 측벽상에 형성된다.
또한, 이러한 경우, 게이트 절연막이 주변 회로부의 트랜지스터의 게이트 전극 주위에 위치되는 반도체 기판상과 트렌치내에 동시에 형성된 후, 셀 트랜지스터의 게이트 전극용 모재는 이러한 최종 구조의 전 표면상에 형성된다. 그 후, 이러한 최종 구조의 전 표면은 에칭-백 처리되어 이방성 에칭되며, 이에 의해 셀 트랜지스터의 게이트 전극이 트렌치에 형성되며, 동시에 주변 회로부의 트랜지스터의 게이트 전극의 측벽상에 측벽 게이트가 형성된다.
본 발명의 제조 방법에서, 트렌치 게이트형 트랜지스터용 트렌치 및 평면형 트랜지스터의 게이트 전극은 동일 포토리소그래피 단계에 의하여 형성되어, 종래의 제조 방법에 비하여 포토리소그래피 단계 수가 적게 되며 각 트랜지스터의 게이트 전극은 거의 동일한 레벨에 위치되는 층으로 형성된다. 따라서, 메모리 셀 어레이부 및 주변 회로부 사이에 높은 단차가 발생되지 않으므로, 각 트랜지스터의 게이트 전극이 장애없이 형성될 수 있다.
제1(a)도 내지 제1(c)도는 종래의 반도체 장치를 도시한 단면도.
제2도는 본 발명의 제1 실시예의 반도체 장치를 도시한 평면도.
제3도는 제2도의 A-A선의 단면도.
제4도는 제2도의 B-B선의 단면도.
제5(a)도 내지 제5(h)도는 본 발명의 제1 실시예의 반도체 장치의 제조 단계를 도시한 단면도.
제6(a)도 내지 제6(f)도는 본 발명의 제2 실시예의 반도체 장치의 제조 단계를 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
C : 메모리 셀 어레이부 D : 주변 회로부
12 : 셀 트랜지스터 13 : 셀 캐패시터
14 : 트랜지스터 15 : 실리콘 기판
16 : 소자 분리 영역 17 : 트렌치
18,22 : 게이트 절연막 19,25 : 게이트 전극
19,25 : 게이트 전극 21 : 산화막
23 : 하부 게이트 전극 24 : 상부 게이트 전극
본 발명은 첨부 도면 및 청구 범위를 참고로 한 다음의 보다 상세한 설명으로부터 더욱 명확해질 것이다.
제2도내지 제5(h)도를 참조하여 본 발명의 제1 실시에에 따른 반도체 장치의 제조 방법을 설명한다.
제2도는 본 발명의 제1 실시예에 따른 반도체 장치의 메모리 셀 단부를 도시한 평면도이다. 제3도는 제2도의 A-A선의 단면도이다. 제4도는 제2도의 B-B선의 단면도이다.
제2도에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 장치는 메모리 셀 어레이부(C) 및 주변 회로부(D)를 포함한다. 메모리 셀 어레이부(C)에서, 복수의 셀 트랜지스터(12) 및 복수의 셀 캐패시터(13)는 다소 반복되는 패턴으로 배열된다. 주변 회로부(D)에, 트랜지스터(14)가 배열된다. 제3도 및 제4도에 도시된 바와 같이, 소자 분리 영역(16)은 p형 실리콘 기판(15)상에 형성되며, 메모리 셀 어레이부(C)에 대응하는 실리콘 기판(15)의 일부에 트렌치(17)가 형성된다. 게이트 절연막(18)은 트렌치(17)의 측벽 및 바닥부에 형성된다. 그 후, 게이트 전극(19)은 트렌치(17)에 매입된다. 그리고, 소스/드레인 영역으로서 역할하는 N-형 확산층(20)은 게이트 전극(19)의 양 측부에 형성되며, 트렌치(17)의 형성시 마스크로서 사용되는 산화막(21)은 확산층(20)상에 적층된다.
한편, 제3도에 도시된 바와 같이, 게이트 절연막(22)은 주변 회로부(D)에 대응하는 실리콘 기판(15)상에 형성되며, 하부 게이트 전극(23) 및 상부 게이트 전극(24)으로 형성되는 2층 구조를 갖는 게이트 전극(25)은 게이트 절연막(22)상에 형성된다. 그리고, 측벽 산화막(26)은 게이트 전극(25)의 측벽에 형성된다. 주변 회로부의 트랜지스터(14)의 소스 및 드레인 영역은 가볍게 도핑된 드레인(Lightly Doped Drain)(LDD) 구조의 확산층이며, N-형 확산층(27) 및 N+형 확산층(28)으로 이루어진다.
제3도 및 제4도에 도시된 바와 같이, 주변 회로부의 트랜지스터(14) 및 셀 트랜지스터(12)는 제1 층간 절연막(29)으로 덮인다. 비트 콘택트(bit contact)(30)는 제1 층간 절연막(29)에 형성되며, 또한, 비트 콘택트(31)는 비트 콘택트(30)상에 형성된다. 그리고, 제2 층간 절연막(32)은 비트 선(31)상에 적층되며, 하부 용량 전극(33), 용량 유전막(34), 및 상부 용량 전극(35)으로 구성된 셀 캐패시터(13)는 제2 층간 절연막(32)상에 형성된다. 용량 콘택트(36)는 제1 및 제2 층간 절연막(29, 32)을 관통하도록 형성되며, 이에 의해 하부 용량 전극(33) 및 N-형 확산층(20)은 전기적으로 접속된다. 다시, 셀 캐패시터(13)는 제3 층간 절연막(37)으로 덮이며, 제2 콘택트(38)가 형성된다. 알루미늄 배선(39)은 제2 콘택트(38)상에 형성된다.
다음에, 도면을 참조하여, 상술된 반도체 장치의 제조 방법을 설명한다.
제5(a)도 내지 제5(h)도는 본 발명의 상술된 반도체 장치의 제조 단계들을 도시한다. 다음의 설명에서, 소자 분리 영역의 형성으로부터 주변 회로부의 트랜지스터 및 셀 트랜지스터의 형성에 이르는 제조 단계들이 기술될 것이다. 이러한 단계들은 본 발명의 특징들이다.
먼저, 제5(a)도에 도시된 바와 같이, LOCOS(Local Oxidation of Silicon)형 소자 분리 영역(16)이 p형 실리콘 기판(15)상에 형성된다. 그 후, 제5(b)도에 도시된 바와 같이, 약 8㎚ 두께의 실리콘 산화막(40)이 산화 처리에 의하여 실리콘 기판(15)의 표면상에 형성되며, 이것은 주변 회로부의 트랜지스터의 게이트 절연막으로서 역할한다. 100㎚ 두께의 폴리실리콘막(41)(게이트 전극 모재) 및 100㎚ 두께의 텅스텐 실리사이드(이하, "WSi"라 함)막(42)(게이트 전극 모재)은 산화막(40)상에 순차적으로 형성된다. 폴리실리콘막(41)은 주변 회로부의 트랜지스터의 하부 게이트 전극으로서 역할하게 되며, WSi막(42)은 주변 회로부의 트랜지스터의 상부 게이트 전극으로서 역할하게 된다. 그 후, 포토리소그래피 기술을 사용하여, 주변 회로부(D)를 덮는 레지스터 패턴(43)이 형성된다. 메모리 셀 어레이부(C)의 WSi막(42) 및 폴리실리콘막(41)은 레지스트 패턴(43)을 마스크로 하여 제거된다. 그 후, 상기한 레지스트 패턴(43)이 주변 회로부(D)상에 남아 있는 동안, 메모리 셀 어레이부(C)에 대하여 불순물 이온(44) 주입이 수행되어 메모리 셀 어레이부(C)에 N-형 확산층(20)을 형성한다(제5(b)도 및 제5(c)도 참조). 이와 같이 수행되는 포토리소그래피 단계는 메모리 셀 어레이부(C)의 N-형 확산층(20)을 형성하도록 통상의 공정에서 수행되는 단계와 유사하다. 따라서, 본 실시예의 제조 방법은 새로운 포토리소그래피 단계를 추가하지 않는다.
다음에, 레지스트 패턴(43)을 제거한 후, 제5(c)도에 도시된 바와 같이, 차후의 공정에서 마스크로서 역할하게 되는 약 200㎚ 두께의 산화막(21)(마스크 막)이 이러한 최종 구조의 전 표면상에 형성된다. 제5(d)도에 도시된 바와 같이, 메모리 셀 어레이부(C)에서, 산화막(21)은 트렌치가 형성될 영역에서 포토리소그래피 기술을 사용하여 제거되며, 동시에, 주변 회로부(D)에서, 산화막(21)은 주변 회로부의 트랜지스터의 게이트 전극이 형성될 영역 이외의 영역에서 선택적으로 제거된다. 그 후, 제5(e)도에 도시된 바와 같이, 이전의 단계에서 패터닝된 산화막(21)을 마스크로 하여, 메모리 셀 어레이부(C)의 실리콘 기판(15)이 에칭되어 트렌치(17)를 형성하며, 동시에, 주변 회로부(D)의 WSi막(42) 및 폴리실리콘막(41)이 에칭되어 주변 회로부의 트랜지스터(14)의 게이트 전극(25)을 형성한다. 이러한 에칭 처리는 에칭 가스로서 사용되는 SF6및 HBr의 혼합 가스에 의하여 수행되며, 이에 의해 WSi막(42) 및 실리콘 기판(15)을 동시에 에칭할 수 있다. 그리고, 트렌치(17)는 0.2㎛ 이하의 폭과 N-형 확산층(20)에 비하여 깊은 심도를 갖는 것으로 족하다.
그 후, 제5(f)도에 도시된 바와 같이, 산화 처리에 의하여 트렌치(17)의 실리콘 기판(15)의 표면상에 산화막이 형성된다. 이러한 산화막은 셀 트랜지스터(12)의 게이트 절연막(18)으로서 사용된다. 그 후, 약 300㎚ 두께의 폴리실리콘막(45)(게이트 전극 모재)이 이 최종 구조의 전 표면상에 적층되어, 트렌치(17)가 폴리실리콘막(45)으로 매입되게 한다. 이때, 트렌치 폭은 0.2㎛ 이하로 설정되므로, 약 300㎚의 폴리실리콘막(45)은 트렌치(17)를 충분히 채울 수 있다.
다음에, 제5(g)도에 도시된 바와 같이, 이러한 최종 구조의 전 표면상에 적층된 폴리실리콘막(45)이 에칭-백 처리되어, 폴리실리콘막(45)은 트렌치(17)내에만 남겨진다. 이러한 에칭-백 처리가 수행될 때, SF6를 주성분으로 함유하는 에칭 가스를 사용하여, 등방성 에칭이 수행되어 트렌치(17)에만 폴리실리콘(45)을 남길 수 있다. 이 단계에서, 셀 트랜지스터(12)가 완성된다. 그리고, 제5(h)도에 도시된 바와 같이, 주변 회로부(D)에서, N-형 확산층(27)이 종래 수단에 의하여 형성되며, 측벽 산화막(26)은 게이트 전극(25)의 측벽의 측부에 형성된다. 그 후, N+형 확산층(28)이 형성되어, 주변 회로부의 트랜지스터(14)를 완성시킨다. 계속하여, 종래 기술을 사용하여 비트 선, 셀 캐패시터, Al 배선 등을 형성함으로써 반도체 장치가 완성된다. 이로써, 주변 회로부의 평면형 트랜지스터 및 트렌치 게이트형 셀 트랜지스터(12)를 구비하는 본 발명의 반도체 장치가 완성된다.
제1 실시예에서, 메모리 셀 어레이부(C)의 트렌치를 형성하는데 사용되는 마스크 패턴 및 주변 회로부(D)의 트랜지스터의 게이트 전극을 형성하는데 사용되는 마스크 패턴은 동일한 산화막(21)에 의하여 제공된다. 셀 어레이부(C)의 트렌치(17) 및 주변 회로부(D)의 트랜지스터의 게이트 전극(25)은, 이러한 마스크 패턴을 사용하여, 단일 포토리소그래피 단계에 의하여 형성가능하다. 따라서, 트렌치 및 게이트 전극이 개별적인 단계들에 의하여 형성되는 경우에 비하여 추가적인 포토리소그래피 단계들이 요구되지 않는다. 따라서, 제조 단계가 합리적이다.
또한, 주변 회로부(D)의 트랜지스터(14)의 게이트 전극(25)의 형성시, 주변 회로부(D) 및 메모리 셀 어레이부(C) 사이의 단차가 거의 없으므로, 주변 회로부(D)의 트랜지스터(14)의 게이트 전극(25)이 용이하게 확실히 형성될 수 있다. 한편, 셀 트랜지스터(12)의 게이트 전극(19)은 이러한 최종 구조의 전 표면에 대한 에칭-백 단계에 의하여 형성가능하다. 메모리 셀 어레이부의 비트 선 및 주변 회로부의 트랜지스터의 게이트 전극에 대하여 동일 층을 사용하는 종래 기술에서는, 주변 회로부 및 메모리 셀 어레이부의 사이에 높은 단차가 형성되어, 이러한 단차로 인하여, 주변 회로부의 트랜지스터의 게이트 전극의 형성을 용이하게 하는 에칭 처리 후에도 미 에칭부가 남는다. 그 결과, 포토리소그래피 단계상의 포커싱 마진 감소로 인하여, 비트 선을 패터닝하는데 어려움을 야기한다. 본 실시예의 제조 방법에서는, 이러한 문제가 해결된다.
또한, 본 발명의 본 실시예의 제조 방법에서, 메모리 셀 어레이부(C)의 트랜지스터의 셀 트랜지스터(12) 및 주변 회로부(D)의 트랜지스터(14)는 거의 동시에 형성된다. 종래의 제조 방법에서와 같이, 주변 회로부의 트랜지스터의 게이트 절연막(산화막)의 형성시, 메모리 셀 어레이부의 워드 및 비트 선 사이에 층간 절연막이 제공되지 않는다. 따라서, 메모리 셀 어레이부에 형성되는 게이트 전극 및 층간 절연막에 함유되는 불순물로 인하여 주변 회로부의 게이트 절연막의 신뢰성이 열화되지 않는다.
본 발명의 제1 실시예의 제조 방법은 주변 회로부의 트랜지스터로서 n-채널형 트랜지스터를 사용하여 개시된다. 본 발명은 p-채널형 트랜지스터를 사용하여 실시가능함은 물론이다. 또한, 본 실시예에서, 주변 회로부의 트랜지스터의 게이트 전극 재료로서 폴리실리콘 및 WSi가 사용되고 있으나, 본 발명의 사상 및 범주로부터 벗어나지 않으면서, 텅스텐(W), 티탄(Ti), 티탄 실리사이드(TiSi), 및 그 외의 적절한 재료와 같은 다른 재료도 사용가능하다. 그리고, 본 발명은 소자 분리 수단으로서 LOCOS 방법을 사용하여 개시되어 있으나, 트렌치 분리와 같은 다른 소자 분리 수단도 교호적으로 사용가능하다. 또한, 제4도에 도시된 바와 같이, 본 실시예에서, 메모리 셀 어레이부의 소자 영역의 형상이 T자 형상으로 만들어지나, 다른 형상도 사용가능하다. 또한, 본 실시예에서, 셀 캐패시터의 위치는 상부에만 제한되는 것은 아니다. 예를들어, 트렌치형 캐패시터도 채용될 수 있다. 또한, 포토리소그래피 이외의 기술이 사용되어 제조 공정시 재료를 제거할 수도 있다.
다음에, 제6(a)도 내지 제6(f)도를 참조하여 본 발명의 제2 실시예의 반도체 장치의 제조 방법을 설명한다.
제2 실시예는 개선된 특성을 갖는 주변 회로부의 트랜지스터를 도시한다. 제6(a)도 내지 제6(f)도는 제2 실시예의 제조 방법의 제조 단계들을 도시한다. 제6(a)도에 도시된 단계는 제1 실시예의 제5(e)도에 도시된 바와 유사하다. 제6(a)도에 도시된 단계 이전의 단계들은 제1 실시예의 것들과 유사하며, 본 설명에서 이러한 단계들에 대한 설명 및 도시는 생략한다. 그리고, 도면에서 제1 실시예의 것들과 동일한 부분들은 동일한 참조 부호가 사용된다.
먼저, 제1 실시예와 유사하게, 제6(a)도에 도시된 바와 같이, 산화막(21)(마스크 막)을 마스크로서 사용하는 에칭 처리가 수행되어, 트렌치(17)가 메모리 셀 어레이부에 형성되며 트랜지스터(14)의 게이트 전극(25)이 주변 회로부(D)에 형성된다. 그 후, 제2 실시예에서, 제6(b)도에 도시된 바와 같이, 메모리 셀 어레이부(C)를 덮는 레지스트 패턴(46)이 형성된다. 그리고, 주변 회로부(D)내로 불순물 이온(47)이 주입되어, 주변 회로부(D)의 N-형 확산층(27)이 형성된다.
계속하여, 산화 처리를 수행함으로써, 제6(c)도에 도시된 바와 같이, 메모리셀 어레이부(C)의 트렌치(17)에 산화막(48)이 형성되며, 또한 주변 회로부(D)에서, 측면에 위치되는, 실리콘 기판(15)의 노출부에도 산화막(48)이 형성된다. 이때, 트렌치(17)에 형성되는 산화막(48)은 셀 트랜지스터(21)의 게이트 절연막(18)으로서 역할하게 된다. 그리고, 산화막의 두께는 주변 회로부(D)의 트랜지스터(14)의 게이트 절연막(22)에 비하여 두껍게 설정된다. 일반적으로, 게이트 산화막이 두꺼울 때, 구동 전류가 저하된다. 그러나, 셀 트랜지스터의 경우, 구동 전류가 다소 저하되는 것은 작동상 그다지 문제시 되지 않는다. 제1 실시예와 마찬가지로, 주변 회로부(D)의 트랜지스터(14)의 상부 게이트 전극(24)의 재료로서 WSi가 사용된다. 그러나, 상부 게이트 전극의 측면이 이러한 산화 처리에 의하여 산화되는 경우, 백금(Pt)과 같은 산화되기 어려운 재료가 사용될 수 있다. 그 결과, 측면이 산화되지 않는 상부 게이트 전극(24)에 후술되는 측벽 게이트가 전기적으로 접속된다.
다음에, 제6(d)도에 도시된 바와 같이, 100㎚ 두께의 폴리실리콘막(게이트 전극 모재)(49)이 이 최종 구조의 전 표면상에 적층된다. 막(49)은 셀 트랜지스터의 게이트 전극 및 주변 회로부(D)의 트랜지스터의 측벽 게이트로서 역할하게 된다. 그리고, 이 최종 구조의 전 표면은 에칭-백 처리된다. 그 결과, 메모리 셀 어레이부(C)에서, 폴리실리콘막(49)이 트렌치(17)에 남겨지며 이에 의해 셀 트랜지스터(12)의 게이트 전극(19)이 형성된다. 동시에, 폴리실리콘막(49)은 주변 회로부(D)의 트랜지스터의 게이트 전극(25)의 측벽에도 남겨지며 이에 의해 측벽 게이트(50)가 형성된다. 이러한 에칭-백 처리시, 제1 실시예와 관련하여 기술된 등방성 에칭 처리를 수행함으로써 폴리실리콘막은 트렌치에만 남겨진다. 제2 실시예에서, HBr 및 Cl2의 혼합 가스를 사용하여 이방성 에칭 처리를 수행함으로써, 폴리실리콘막(49)은 메모리 셀 어레이부(C)의 트렌치(17)에 뿐만 아니라, 주변 회로부(D)의 트랜지스터의 게이트 전극(25)의 측벽에도 남겨질 수 있다. 이러한 제조 단계에서, 셀 트랜지스터(21)가 완성된다.
마지막으로, 제6(f)도에 도시된 바와 같이, 주변 회로부(D)의 트랜지스터(14)의 N+형 확산층(28)이 형성되어, 주변 회로부(D)의 트랜지스터가 완성된다. 계속되는 제조 단계들에서, 종래 기술을 사용하여 비트 선, 셀 캐패시터, 및 Al 배선 등이 형성되어 메모리 셀 어레이부(C)의 트렌치 게이트형 셀 트랜지스터(12) 및 주변 회로부(D)의 평면형 트랜지스터(14)를 구비하는 본 발명의 제2 실시예의 반도체 장치를 완성한다.
제2 실시예에서도, 제1 실시예와 같은 동일한 이점이 달성될 수 있다. 구체적으로, (1) 메모리 셀 어레이부의 트렌치 및 주변 회로부의 트랜지스터이 게이트 전극은 하나의 포토리소그래피 단계에 의하여 형성될 수 있으므로, 제조 단계가 합리적이며; (2) 주변 회로부 및 메모리 셀 어레이부 사이의 단차가 거의 없으므로, 주변 회로부의 트랜지스터의 게이트 전극이 용이하게 확실히 형성가능하며, 주변 회로부의 트랜지스터의 게이트 절연막의 신뢰성이 확보될 수 있다.
아울러, 제2 실시예의 경우, 주변 회로부의 트랜지스터(14)에서, 최초로 형성된 게이트 절연막(22)은 게이트 전극(25)의 아래에 제공되며, 셀 트랜지스터(12)의 게이트 절연막(18)과 동일한 두께를 갖는 산화막(48)은 게이트 전극(25)의 측부에 위치되는 측벽 게이트(50)의 아래에 형성된다. 즉, 주변 회로부의 트랜지스터(14)의 게이트 절연막의 전체를 살펴 보면, 게이트 전극은, 게이트 전극의 단부가 중앙부에 비하여 두껍게 만들어진 구조를 갖는다. 따라서, 제2 실시예의 경우, 주변 회로부(d)의 트랜지스터(14)는, 제1 실시예에 비하여, 특히 게이트 전극의 단부에서 현저한 호트 캐리어에 대한 내성이 향상되는 더욱 바람직한 특성을 갖는다.
다시, 제2 실시예에서, 메모리 셀 어레이부(C)의 셀 트랜지스터(12)의 매입형 게이트 전극(19) 및 주변 회로부(D)의 트랜지스터(14)의 측벽 게이트(50)는 하나의 에칭-백 처리로 동시에 형성될 수 있다. 따라서, 이들을 별개로 형성하는 개별 단계들이 요구되지 않아, 제조 공정이 간단해질 수 있다.
본 발명은 바람직한 실시예를 참조하여 구체적으로 도시 설명되었으나, 다양한 변형 및 수정이 가해질 수 있음은 당업자에게 있어서 자명할 것이며, 본 발명의 범주로부터 벗어나지 않으면서 대등한 소자들로 대체될 수도 있다. 예를 들면, 제1 및 제2 실시예에 대한 설명은 메모리 셀 어레이부의 트렌치 게이트형 트랜지스터 및 주변 회로부의 평면형 트랜지스터를 포함하는 DRAM에 관하여 이루어졌다. 그러나, 본 발명은 트렌치 게이트형 트랜지스터 및 평면형 트랜지스터 양자를 포함하는 한, 다양한 종류의 반도체 장치에 적용될 수 있다.
상술된 바와 같이, 본 발명에서, 트렌치 게이트형 트랜지스터의 트렌치의 형성 및 평면형 트랜지스터의 게이트 전극의 형성은 동일한 포토리소그래피 단계에서 수행되어, 종래의 제조 방법에 비하여, 포토리소그래피 단계의 수가 증가되지 않으면서 제조 공정이 합리적이다. 또한, 각 트랜지스터의 게이트 전극은 거의 동일한 레벨에 위치되는 층으로 형성되어, 메모리 셀 어레이부 및 주변 회로부 사이에 높은 단차가 발생되지 않으며, 각 트랜지스터의 게이트 전극의 형성을 용이하고 확실하게 해준다. 따라서, 본 발명에 따라, 단일 장치에서 장치의 미세화가 필요한 영역에는 쇼트 채널 효과에 견디는 트렌치 게이트형 트랜지스터가 형성되며 구동 능력이 필요한 영역에는 고속 동작이 가능한 평면형 트랜지스터가 형성되므로, 미세화 및 우수한 특성을 양립시키는 반도체 장치가 제공될 수 있다.

Claims (11)

  1. 반도체 기판에 형성되는 트렌치에 매입되는 게이트 전극을 구비하는 트렌치 게이트형 트랜지스터 및 상기 반도체 기판상에 형성되는 게이트 전극을 구비하는 평면형 트랜지스터를 구비하는 반도체 장치를 제조하는 방법에 있어서; 상기 트렌치 게이트형 트랜지스터의 상기 트렌치를 형성하는 제1 포토리소그래피 단계, 및 상기 평면형 트랜지스터의 상기 게이트 전극을 형성하는 제2 포토리소그래피 단계를 포함하여 이루어지며; 상기 제1 및 제2 단계는 동시에 수행되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  2. 반도체 기판에 형성되는 트렌치에 매입되는 게이트 전극을 구비하는 셀 트랜지스터로서 트렌치 게이트형 트랜지스터를 사용하는 메모리 셀 어레이부 및 상기 반도체 기판상에 형성되는 게이트 전극을 구비하는 주변 트랜지스터로서 평면형 트랜지스터를 사용하는 주변 회로부를 구비하는 반도체 장치를 제조하는 방법에 있어서; 상기 반도체 기판상에 상기 주변 트랜지스터용 게이트 절연막을 순차 형성하고 상기 게이트 절연막상에 게이트 전극 모재를 후속 형성하여 제1 최종 구조를 형성하는 단계; 상기 제1 최종 구조의 제1 전 표면상에 마스크 막을 적층하는 단계; 포토리소그래피 기술을 사용하여, 상기 메모리 셀 어레이부의 상기 트렌치가 형성될 영역내의 상기 마스크 막을 선택적으로 제거하고, 상기 주변 회로부의 상기 주변 트랜지스터의 상기 게이트 전극이 형성될 영역 이외의 영역내의 상기 마스크 막을 선택적으로 제거하는 단계; 상기 마스크 막을 마스크로서 사용하여 상기 메모리 셀 어레이부의 반도체 기판을 에칭하여 상기 트렌치를 형성하고, 상기 주변 회로부의 상기 게이트 전극 모재를 에칭하여 상기 주변 트랜지스터의 상기 게이트 전극을 형성하는 단계; 및 게이트 절연막을 순차 형성하며 상기 트렌치에 상기 셀 트랜지스터용 게이트 전극을 후속 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  3. 제2항에 있어서, 상기 셀 트랜지스터의 상기 게이트 절연막을 상기 주변 회로부의 상기 게이트 절연막에 비하여 두껍게 형성하는 단계; 상기 주변 트랜지스터의 상기 게이트 전극의 측벽에 대응하는 상기 반도체 기판상에 상기 게이트 절연막을 형성함과 동시에 상기 셀 트랜지스터용 게이트 절연막을 형성하는 단계; 상기 주변 트랜지스터의 상기 게이트 전극의 측벽에 측벽 게이트를 형성하는 단계; 및 상기 측벽 게이트의 바닥부에 상기 게이트 절연막을 남기는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  4. 제3항에 있어서, 상기 트렌치내 및 상기 주변 트랜지스터의 상기 게이트 전극 측부의 상기 반도체 기판상에 상기 게이트 절연막을 동시에 형성하여 제2 최종 구조를 제공하는 단계; 상기 제2 최종 구조의 제2 전 표면상에 상기 셀 트랜지스터용 게이트 전극 모재를 형성하는 단계; 및 상기 게이트 전극 모재를 형성하는 단계에 후속하여, 이방성 에칭에 의하여 상기 제2 전 표면에 대하여 에칭-백 처리를 수행하여, 상기 셀 트랜지스터의 상기 게이트 전극이 트랜치내에 형성되게 하며, 동시에, 상기 주변 트랜지스터의 상기 게이트 전극의 상기 측벽 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  5. 트렌치형 트랜지스터 및 평면형 트랜지스터를 포함하는 반도체 장치를 제조하는 방법에 있어서; 반도체 기판상에 상기 평면형 트랜지스터용 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 게이트 전극 모재를 형성하여 최종 구조를 제공하는 단계; 상기 최종 구조의 전 표면상에 마스크 막을 막을 적층하는 단계; 상기 마스크 막을 선택적으로 제거하여 상기 트렌치형 트랜지스터의 트렌치용 영역을 제공하며 상기 평면형 트랜지스터의 상기 게이트 전극 모재에 인접하는 상기 마스크 막을 제거하는 단계; 상기 마스크를 사용하여 상기 반도체 기판을 에칭하는 단계; 및 상기 트렌치형 트랜지스터의 게이트 절연막을 형성하고, 게이트 전극 모재를 사용하여 상기 게이트 절연막상에 게이트 전극을 후속 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  6. 제5항에 있어서, 상기 마스크 막을 선택적으로 제거하는 단계는 포토리소그래피 기술을 사용하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  7. 제5항에 있어서, 적어도 하나의 트랜지스터용 게이트 전극을 형성하는 단계는 n-채널 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  8. 제5항에 있어서, 적어도 하나의 트랜지스터용 게이트 전극을 형성하는 단계는 p-채널 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  9. 제5항에 있어서, 상기 트렌치형 트랜지스터에 전기적으로 접속되는 적어도 하나의 셀 캐패시터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  10. 제9항에 있어서, 상기 적어도 하나의 셀 캐패시터를 형성하는 단계는 상기 트랜지스터들을 포함하는 평면 이외의 평면에 상기 셀 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  11. 제5항에 있어서, 텅스텐 실리사이드, 폴리실리콘, 텅스텐, 티탄 및 티탄 실리사이드로 구성된 그룹 중 적어도 하나로부터 상기 게이트 전극 모재를 선택하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
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