KR100752661B1 - 수직 방향의 게이트 전극을 갖는 전계효과 트랜지스터 및그 제조 방법 - Google Patents

수직 방향의 게이트 전극을 갖는 전계효과 트랜지스터 및그 제조 방법 Download PDF

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Abstract

반도체 소자 및 그 반도체 소자의 제조 방법에서, 평면형 메모리 소자 및 수직으로 배향된 얇은 바디 소자가 공통 반도체층 상에 형성된다. 예를 들어, 메모리 소자에서, 소자의 주변 영역에 평면형 트랜지스터를 갖고, 소자의 셀 영역에 수직으로 배향된 얇은 바디 트랜지스터를 갖는 것이 바람직하다. 이에 따라, 소자의 각 형태의 장점이 메모리 소자의 각각의 적당한 기능에 적용될 수 있다.

Description

수직 방향의 게이트 전극을 갖는 전계효과 트랜지스터 및 그 제조 방법 {Field effect transistors with vertically oriented gate electrodes and method of fabricating the same}
도 1a는 본 발명의 일부 실시예들에 따른 반도체 소자를 보여주는 사시도이고;
도 1b는 도 1a의 I-I선에서 취한 본 발명의 일부 실시예들에 따른 반도체 소자의 단면도이고;
도 1c는 도 1a의 II-II선에서 취한 본 발명의 일부 실시예들에 따른 반도체 소자를 보여주는 단면도이고;
도 2a 내지 도 11a는 도 1a에 도시된 본 발명의 일부 실시예들에 따른 반도체 소자의 제조 방법을 보여주는 사시도들이고;
도 2b 내지 도 11b는 도 1a의 I-I선에서 취한 도 2a 내지 도 11a에 대응하는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이고;
도 2c 내지 도 11c는 도 1a의 II-II선에서 취한 도 2a 내지 도 11a에 대응하는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이고;
도 12a 내지 도 19a는 본 발명의 다른 실시예들에 따른 반도체 소자의 제조 방법을 보여주는 평면도들이고;
도 12b 내지 도 19b는 도 12a의 I-I선에서 취한 도 12a 내지 도 19a에 대응하는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이고;
도 12c 내지 도 19c는 도 12a의 II-II선에서 취한 도 12a 내지 도 19a에 대응하는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이고;
도 20은 본 발명에 다른 실시예에 따른 반도체 소자의 사시도이고, 도 21a는 도 20의 반도체 소자의 평면도이고, 도 21b는 도 20의 B-B'선에서 취한 반도체 소자의 단면도이고, 도 21c는 도 20의 C-C'선에서 취한 반도체 소자의 단면도이고;
도 22a 내지 도 32a는 도 20 및 도 21a 내지 도 21c의 반도체 소자의 제조 방법을 보여주는 평면도이고, 도 22b 내지 도 32b 및 도 22c 내지 도 32c는 도 20의 반도체 소자의 B-B'선 및 C-C'선에서 각각 취한 도 22a 내지 도 32a에 대응하는 단면도들이고;
도 33은 본 발명에 다른 실시예에 따른 반도체 소자의 사시도이고, 도 34a는 도 33의 반도체 소자의 평면도이고, 도 34b는 도 33의 B-B'선에서 취한 반도체 소자의 단면도이고, 도 34c는 도 33의 C-C'선에서 취한 반도체 소자의 단면도이고;
도 35a 내지 도 38a는 도 33 및 도 34a 내지 도 34c의 반도체 소자의 제조 방법을 보여주는 평면도이고, 도 35b 내지 도 38b 및 도 35c 내지 도 38c는 도 33 의 반도체 소자의 B-B'선 및 C-C'선에서 각각 취한 도 35a 내지 도 38a에 대응하는 단면도들이고;
도 39는 본 발명에 다른 실시예에 따른 반도체 소자의 사시도이고, 도 40a는 도 39의 반도체 소자의 평면도이고, 도 40b는 도 39의 B-B'선에서 취한 반도체 소자의 단면도이고, 도 40c는 도 39의 C-C'선에서 취한 반도체 소자의 단면도이고; 그리고
도 41a 내지 도 43a는 도 39 및 도 40a 내지 도 40c의 반도체 소자의 제조 방법을 보여주는 평면도이고, 도 41b 내지 도 43b 및 도 41c 내지 도 43c는 도 39의 반도체 소자의 B-B'선 및 C-C'선에서 각각 취한 도 41a 내지 도 43a에 대응하는 단면도들이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 얇은 바디(thin-body) 트랜지스터 및 그 제조 방법에 관한 것이다.
최근, 고-성능, 고속도 및 경제적 효율성을 얻기 위해, 반도체 소자가 고집적화 되고 있다. 하지만, 반도체 소자가 고집적화 될수록, 다양한 동작상의 그리고 구조상의 문제가 발생한다. 예를 들어, 전형적인 평면형 전계효과 트랜지스터의 채널 길이가 짧아짐에 따라서, 단채널 효과, 예컨대 펀치-쓰루(punch-through)가 발생하고, 기생 커패시턴스, 예컨대 접합 영역 및 기판 사이의 접합 커패시턴스가 증 가되고, 그리고 누설 전류가 증가될 수 있다.
이러한 문제를 해결하기 위해, 실리콘-온-절연체(silicon-on-insulator; SOI) 기술을 이용한 얇은-바디 전계효과 트랜지스터가 제안되었다. 그러나, 그러한 소자들은 소자 동작 동안에 발생될 수 있는 열 및/또는 고-에너지 핫 캐리어(hot carrier)의 축적에 의해 초래된 플로팅 바디 효과에 민감할 수 있다. 게다가, 절연체층 때문에 문턱 전압의 변화를 보상하기 위해 백 바이어스가 인가될 수 없고, 그로 인해 소자 성능이 영향을 받을 수 있다. 또한, 기판 및 절연체층 사이의 열 팽창 계수의 차이로 인한 스트레스와 연관된 문제들이 발생할 수 있다. 나아가, SOI 전계효과 트랜지스터 기술은 두 기판의 연결을 필요로 하기 때문에, 제조 비용이 증가되고 제조 단계가 비교적 복잡해질 수 있다.
본 발명이 이루고자 하는 기술적 과제는 고성능 동작이 가능한 얇은 바디의 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고성능 동작이 가능한 얇은 바디의 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명의 일부 실시예에 따르면, 반도체 기판의 활성영역 상의 전계효과 트랜지스터는 반도체 기판의 수직으로 돌출된 얇은-바디 부분 및 상기 기판의 수직으로 돌출하는 부분의 양 측벽에 의해 한정된 구멍의 내부에 적어도 부분적으로 위치하는 수직으로 배향된 게이트 전극을 포함한다. 부가적인 실시예에서, 상기 트랜지 스터는 상기 수직으로 배향된 게이트 전극의 상부 부분을 둘러싸는 절연층 및 상기 수직으로 배향된 게이트 전극의 상부 부분에 연결되고 상기 절연층 상의 측면으로 배향된 게이트 전극을 포함한다. 상기 수직으로 배향된 게이트 전극은 실리사이드로 형성될 수 있고, 상기 측면으로 배향된 게이트 전극은 폴리실리콘, 금속 및 금속 실리사이드의 하나로 형성될 수 있다. 나아가, 상기 측면으로 배향된 게이트 전극은 상기 수직으로 배향된 게이트 전극의 폭보다 넓은 폭을 가질 수 있다. 또한, 상기 트랜지스터는 상기 수직으로 배향된 게이트 전극 및 상기 절연층 사이의 상기 수직으로 배향된 게이트 전극의 상부 부분을 둘러싸는 스페이서를 포함할 수 있다.
다른 실시예에서, 트랜지스터는 상기 수직으로 배향된 게이트 전극 및 상기 기판 사이의 구멍 내에 하부 절연층을 포함할 수 있다. 또한, 상기 수직으로 배향된 게이트 전극은 상기 구멍 내부의 하부 부분 및 상기 구멍 외부의 상부 부분을 포함하고, 상기 상부 부분은 상기 하부 부분보다 큰 폭을 가질 수 있다.
본 발명의 일부 실시예에서, 비휘발성 EPROM 내의 전계효과 트랜지스터는 반도체 기판의 상부 표면상의 측면 부분 및 상기 기판의 수직으로 돌출하는 부분의 양 측벽에 의해 한정된 구멍 내부에 적어도 부분적으로 위치하는 수직 부분을 갖는 T-형 게이트 전극을 포함한다. 다른 실시예에서, 상기 T-형 게이트 전극은 제 1 T-형 게이트 전극일 수 있고, 상기 구멍은 제 1 구멍일 수 있다. 상기 트랜지스터는 상기 기판의 상부 표면상의 측면 부분을 갖고, 그리고 상기 기판의 수직으로 돌출하는 부분의 양 측벽에 의해 한정된 제 2 구멍 내에 적어도 부분적으로 위치한 수직 부분을 갖는 제 2 T-형 게이트 전극을 더 포함할 수 있다. 상기 제 2 T-형 게이 트 전극의 측면 부분은 상기 제 1 T-형 게이트 전극의 측면 부분에 실질적으로 평행하고, 상기 제 2 T-형 게이트 전극의 수직 부분은 상기 제 1 T-형 게이트 전극의 수직 부분에 실질적으로 평행할 수 있다.
부가적인 실시예에서, 비휘발성 EPROM 내의 전계효과 트랜지스터는 채널이 형성될 반도체 기판의 얇은-바디 부분에 의해 적어도 부분적으로 둘러싸인 수직으로 신장하는 게이트 전극을 포함할 수 있다.
또 다른 실시예에서, 비휘발성 EPROM 내의 전계효과 트랜지스터는 채널이 형성될 반도체 기판의 U-형 얇은-바디 부분 및 상기 기판의 U-형 부분의 양편 내부 측벽 상의 수직으로 신장하는 게이트 전극을 포함한다.
본 발명의 다른 실시예에 따르면, 반도체 기판의 활성영역 상에 전계효과 트랜지스터의 제조 방법은 상기 기판의 수직으로 돌출한 얇은-바디 영역에 구멍을 형성하는 단계 및 상기 구멍 내에 적어도 하부 부분을 갖는 수직으로 배향된 게이트 전극을 형성하는 단계를 포함한다. 상기 구멍은 상기 기판의 수직으로 돌출한 부분의 양 측벽에 의해 한정될 수 있다.
일부 실시예에서, 상기 방법은 상기 수직으로 배향된 게이트 전극의 상부 부분을 둘러싸는 절연층을 형성하는 단계 및 상기 절연층 상에 측면으로 배향된 게이트 전극을 형성하는 단계를 포함한다. 상기 측면으로 배향된 게이트 전극은 상기 수직으로 배향된 게이트 전극의 정상 부분에 연결될 수 있다. 다른 실시예에서, 상기 수직으로 배향된 게이트 전극 및 상기 측면으로 배향된 게이트 전극은 동시에 형성될 수 있다.
다른 실시예에서, 상기 구멍을 채우는 단계는 상기 기판의 수직으로 돌출한 부분 내의 상기 구멍을 폴리실리콘으로 채우는 단계, 상기 기판의 표면 상에 내열 금속층을 형성하는 단계 및 상기 구멍 내에 적어도 하부 부분을 갖는 수직으로 배향된 게이트 전극을 형성하도록 상기 기판에 열 처리를 하는 단계를 포함한다. 상기 구멍을 채우는 단계는 상기 구멍 내에 상기 수직으로 배향된 게이트 전극을 형성하도록, 상기 내열 금속층의 두께 및 상기 열처리 단계의 유지 시간을 제어하는 단계를 더 포함할 수 있다.
일부 실시예에서, 상기 방법은 상기 채널 영역의 폭을 조절하기 위해, 상기 채널 영역에 상기 구멍을 형성하기 전에 상기 기판 상에 스페이서를 형성하는 단계를 포함한다. 상기 방법은 상기 수직으로 배향된 게이트 전극의 바닥 및 기판 사이의 상기 구멍 내에 하부 절연층을 형성하는 단계를 더 포함할 수 있다. 나아가, 상기 방법은 상기 절연층 형성 단계 후 이온 주입 단계를 더 포함할 수 있다.
다른 실시예에서, 비휘발성 EPROM 내에 전계효과 트랜지스터의 제조 방법은 반도체 기판의 상면 상에 측면 부분을 갖고 상기 기판의 양 측벽에 의해 한정된 구멍 내에 적어도 부분적으로 있는 수직 부분을 갖는 T-형 게이트 전극을 형성하는 단계를 포함할 수 있다.
상기 수직으로 배향된 얇은 바디 트랜지스터의 어떤 응용분야에서, 동일한 상기 반도체층 상에 형성된 평면형 메모리 소자 및 수직으로 배향된 얇은 바디 소자 모두를 갖는 것이 유리하다. 메모리 소자에서, 예를 들어, 상기 소자의 주변 영역에 평면형 트랜지스터를 갖고, 상기 소자의 셀 영역에 수직으로 배향된 얇은 바 디 트랜지스터를 갖는 것이 바람직하다. 이에 따라, 소자의 각 형태의 장점이 메모리 소자의 적절한 기능에 적용될 수 있다.
다른 측면에서, 본 발명은 반도체 소자에 관련된다. 상기 반도체 소자는, 반도체층; 상기 반도체층의 제 1 영역 내의 제 1 트랜지스터; 및 상기 반도체층의 제 2 영역 내의 제 2 트랜지스터를 포함한다. 상기 제 1 트랜지스터는, 상기 반도체층 내부로 수직 방향으로 신장하는 게이트 전극; 상기 게이트 전극의 수평 방향의 양측에 배열된 상기 반도체층 내의 소오스 영역 및 드레인 영역; 및 상기 소오스 영역 및 드레인 영역 사이에서 상기 수평 방향으로 신장하고, 상기 게이트 전극의 옆에 측면 방향으로 위치한 상기 반도체층의 측면 채널 영역을 포함한다. 상기 제 2 트랜지스터는 평면형 트랜지스터를 포함한다.
일 실시예에서, 상기 제 2 트랜지스터의 평면형 트랜지스터는, 게이트 절연층 상의 게이트 전극; 상기 게이트 전극의 수평 방향의 양측에 배열된 상기 반도체층 내의 소오스 영역 및 드레인 영역; 및 상기 게이트 전극의 아래에 있고, 상기 게이트 전극의 옆에 존재하지 않는 상기 반도체층의 제 2 측면 채널 영역을 포함한다.
다른 실시예에서, 상기 제 1 영역은 상기 반도체 소자의 셀 영역이고, 상기 제 2 영역은 상기 반도체 소자의 주변 영역일 수 있다.
다른 실시예에서, 상기 반도체 소자는 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 사이의 분리 영역을 더 포함한다. 다른 실시예에서, 상기 분리 영역은 상기 반도체층 내의 얕은 트렌치(STI) 구조를 포함한다.
다른 실시예에서, 상기 제 1 트랜지스터는 상기 제 1 트랜지스터의 소오스 영역 및 드레인 영역 사이의 상기 게이트 전극 아래로 신장하는 하부 채널 영역을 더 포함한다.
다른 실시예에서, 상기 반도체층은 반도체 기판을 포함한다. 다른 실시예에서, 상기 반도체층은 실리콘-온-절연체(SOI), 실리콘 게르마늄(SiGe) 및 실리콘 게르마늄-온-절연체(SGOI)의 군에서 선택된 하나이다.
다른 실시예에서, 상기 측면 채널 영역은 상기 수직 방향으로 500 내지 2000 Å 범위, 예를 들어, 1000 내지 1500 Å 범위의 높이이다.
다른 실시예에서, 상기 측면 채널 영역은 상기 측면 방향으로 200 Å 이하의 두께, 예를 들어, 10 내지 150 Å 범위의 두께이다.
다른 실시예에서, 상기 측면 채널 영역은 상기 제 1 트랜지스터의 요구되는 문턱 전압의 함수로서 선택되는 두께이다.
다른 실시예에서, 상기 제 1 트랜지스터의 측면 채널 영역은 상기 게이트 전극의 양측에 있고 상기 소오스 영역 및 드레인 영역 사이에서 수평 방향으로 각각 신장하는 제 1 측면 채널 영역 및 제 2 측면 채널 영역을 포함한다.
다른 실시예에서, 상기 반도체 소자는 상기 제 1 트랜지스터의 게이트 전극 및 상기 소오스 및 드레인 영역 사이 및 상기 제 1 트랜지스터의 게이트 전극 및 상기 측면 채널 영역의 사이의 제 1 게이트 절연막을 더 포함한다. 다른 실시예에서, 상기 반도체 소자는 상기 제 2 트랜지스터의 게이트 전극 및 채널 영역 사이의 제 2 게이트 절연막을 더 포함하고, 상기 제 2 게이트 절연막은 상기 제 1 게이트 절연막과 다른 두께이다. 다른 실시예에서, 상기 반도체 소자는 상기 제 2 트랜지스터의 게이트 전극 및 채널 영역 사이의 제 2 게이트 절연막을 더 포함하고, 상기 제 2 게이트 절연막은 상기 제 1 게이트 절연막과 다른 불질이다.
다른 실시예에서, 상기 게이트 전극은 상기 반도체층 내로 상기 수직 방향으로 신장하는 제 1 부분 및 상기 반도체층 내로 상기 수평 또는 측면 방향으로 신장하는 제 2 부분을 포함한다. 다른 실시예에서, 상기 제 1 부분은 상기 제 2 부분과 다른 물질로 형성된다. 다른 실시예에서, 상기 제 1 부분의 물질은 상기 제 1 트랜지스터의 문턱 전압에 직접 영향을 미친다. 다른 실시예에서, 상기 제 1 부분의 물질 및 상기 제 2 부분의 물질은 금속 및 폴리실리콘을 각각 포함한다.
다른 실시예에서, 상기 제 1 트랜지스터의 문턱 전압 및 상기 제 2 트랜지스터의 문턱 전압은 다르다.
다른 실시예에서, 상기 반도체 소자는 DRAM 메모리 소자이고, 상기 제 1 트랜지스터의 문턱 전압은 약 0.7 V이고 상기 제 2 트랜지스터의 문턱전압은 약 0.3 내지 0.7 V 범위이다.
다른 실시예에서, 상기 반도체 소자는 SRAM 메모리 소자이고, 상기 제 1 트랜지스터의 문턱 전압은 약 0.5 V이고, 상기 제 2 트랜지스터의 문턱 전압은 약 0.7 V이다.
다른 실시예에서, 상기 제 1 트랜지스터의 두 개는 상기 제 1 영역 내 상기 수평 방향으로 서로 인접하여 배치되고, 상기 두 제 1 트랜지스터는 공통 드레인 영역을 공유한다.
다른 실시예에서, 상기 게이트 전극의 반대측 상기 측면 채널 영역의 외부 표면은 절연 영역에 인접한다. 다른 실시예에서, 상기 절연 영역은 트렌치 분리 영역을 포함한다.
다른 측면에서, 본 발명은 반도체 소자의 제조 방법에 관련된다. 제 1 트랜지스터는 반도체층의 제 1 영역에 제공된다.
구멍(cavity)은 상기 반도체층 내 수직 방향으로 신장하도록 제공된다. 제 1 게이트 절연막은 상기 구멍의 하부 부분 및 내부 측벽들에 제공된다. 게이트 전극은 상기 구멍의 남은 부분을 채우고 상기 수직 방향으로 신장하도록 제공된다. 소오스 영역 및 드레인 영역은 상기 게이트 전극의 양편 수평 방향으로 배열된 상기 반도체층에 제공된다. 상기 반도체층의 측면 채널 영역은 상기 소오스 영역 및 드레인 영역 사이의 상기 수평 방향으로 신장하고 상기 게이트 전극의 옆에 측면 방향으로 제공된다. 제 2 트랜지스터는 상기 반도체층의 제 2 영역에 제공되고, 평면형 트랜지스터를 포함한다.
일 실시예에서, 상기 제 2 트랜지스터를 제공하는 단계는, 상기 반도체층 상에 제 2 게이트 절연막을 제공하는 단계; 상기 제 2 게이트 절연막 상에 게이트 전극을 제공하는 단계; 및 상기 게이트 전극의 아래에 있고, 상기 게이트 전극의 옆에 존재하지 않는 제 1 채널 영역을 상기 반도체층에 제공하는 단계를 포함한다.
다른 실시예에서, 상기 제 1 영역은 상기 반도체 소자의 메모리 셀 영역이고, 상기 제 2 영역은 상기 반도체 소자의 주변 영역이다.
다른 실시예에서, 상기 제조 방법은 상기 제 1 트랜지스터 및 상기 제 2 트 랜지스터의 사이에 분리 영역을 제공하는 단계를 더 포함한다.
다른 실시예에서, 상기 제조 방법은 상기 제 1 트랜지스터의 상기 소오스 영역 및 드레인 영역 사이의 상기 게이트 전극 아래로 신장하는 하부 채널 영역을 상기 제 1 트랜지스터에 제공하는 단계를 더 포함한다.
다른 실시예에서, 상기 반도체층은 반도체 기판을 포함한다. 다른 실시예에서, 상기 반도체층은 실리콘-온-절연체(SOI), 실리콘 게르마늄(SiGe) 및 실리콘 게르마늄-온-절연체(SGOI)의 군에서 선택된 하나이다.
다른 실시예에서, 상기 측면 채널 영역을 제공하는 단계는 상기 수직 방향으로 500 내지 2000 Å 범위의 높이, 예를 들어 1000 내지 1500 Å 범위의 높이인 측면 채널 영역을 제공한다.
다른 실시예에서, 상기 측면 채널 영역을 제공하는 단계는 상기 측면 방향으로 200 Å 이하의 두께, 예를 들어, 10 내지 150 Å 범위의 두께인 측면 채널 영역을 제공한다.
다른 실시예에서, 상기 측면 채널 영역은 상기 제 1 트랜지스터의 요구되는 문턱 전압의 함수로서 선택되는 두께이다.
다른 실시예에서, 상기 제 1 트랜지스터의 측면 채널 영역은 상기 게이트 전극의 양측에 있고 상기 소오스 영역 및 드레인 영역 사이에서 수평 방향으로 각각 신장하는 제 1 측면 채널 영역 및 제 2 측면 채널 영역을 포함한다.
다른 실시예에서, 상기 제조 방법은 상기 제 1 트랜지스터의 게이트 전극 및 상기 소오스 및 드레인 영역 사이 및 상기 제 1 트랜지스터의 게이트 전극 및 상기 측면 채널 영역의 사이에 제 1 게이트 절연막을 제공하는 단계를 더 포함한다.
다른 실시예에서, 상기 제조 방법은 상기 제 2 트랜지스터의 게이트 전극 및 채널 영역 사이에 제 2 게이트 절연막을 제공하는 단계를 더 포함하고, 상기 제 2 게이트 절연막은 상기 제 1 게이트 절연막과 다른 두께이다.
다른 실시예에서, 상기 제조 방법은 상기 제 2 트랜지스터의 게이트 전극 및 채널 영역 사이의 제 2 게이트 절연막을 제공하는 단계를 더 포함하고, 상기 제 2 게이트 절연막은 상기 제 1 게이트 절연막과 다른 불질이다.
다른 실시예에서, 상기 게이트 전극을 제공하는 단계는 상기 반도체층 내로 상기 수직 방향으로 신장하는 제 1 부분 및 상기 반도체층 내로 상기 수평 또는 측면 방향으로 신장하는 제 2 부분을 제공하는 단계를 포함한다. 다른 실시예에서, 상기 제 1 부분은 상기 제 2 부분과 다른 물질로 형성된다. 다른 실시예에서, 상기 제 1 부분의 물질은 상기 제 1 트랜지스터의 문턱 전압에 직접 영향을 미친다. 다른 실시예에서, 상기 제 1 부분의 물질 및 상기 제 2 부분의 물질은 금속 및 폴리실리콘을 각각 포함한다.
다른 실시예에서, 상기 제 1 트랜지스터의 문턱 전압 및 상기 제 2 트랜지스터의 문턱 전압은 다르다.
다른 실시예에서, 상기 반도체 소자는 DRAM 메모리 소자이고, 상기 제 1 트랜지스터의 문턱 전압은 약 0.7V이고 상기 제 2 트랜지스터의 문턱 전압은 약 0.3 내지 약 0.7 V 범위이다.
다른 실시예에서, 상기 반도체 소자는 SRAM 메모리 소자이고, 상기 제 1 트 랜지스터의 문턱 전압은 약 0.5 V이고 상기 제 2 트랜지스터의 문턱 전압은 약 0.7 V이다.
다른 실시예에서, 상기 제조 방법은 상기 제 1 영역 내 상기 수평 방향으로 서로 인접하여 배치되는 상기 제 1 트랜지스터의 두 개를 제공하는 단계를 더 포함하고, 상기 두 제 1 트랜지스터는 공통 드레인 영역을 공유한다.
다른 실시예에서, 상기 게이트 전극의 반대측 상기 측면 채널 영역의 외부 표면은 절연 영역에 인접한다. 다른 실시예에서, 상기 절연 영역은 트렌치 분리 영역을 포함한다.
다른 측면에서, 본 발명은 반도체 소자의 제조 방법에 관련된다. 상기 제조 방법은 제1 마스크층 패턴 및 제 2 마스크층 패턴을 각각 이용하여, 통상적인 반도체층의 제 1 활성영역 및 제 2 활성영역을 한정하는 단계를 포함한다. 제 1 거리만큼 측면 방향으로 상기 제 1 마스크층 패턴의 폭을 감소시키도록 상기 제 1 활성영역에서 상기 제 1 마스크층 패턴을 식각한다. 상기 제 1 활성영역 상에 적어도 상기 제 1 마스크층 패턴의 레벨까지 제 3 마스크층을 제공한다. 상기 제 1 활성영역 내의 상기 제 1 마스크층 패턴을 제거한다. 상기 제 3 마스크층을 식각 마스크로 이용하여 상기 제 1 활성영역 내의 상기 반도체층의 수직 방향으로 수직 개구를 형성한다. 상기 수직 개구의 측벽들은 수평 방향으로 상기 제 1 활성영역의 인접한 소오스 및 드레인 영역을 갖고 상기 측면 방향으로 상기 수직 개구의 측벽을 따라서 상기 제 1 활성영역의 적어도 하나의 수직으로 배향된 얇은 바디 채널 영역을 갖는다. 상기 제 1 활성영역 내의 상기 수직 개구의 바닥 및 측벽들 상에 제 1 게 이트 전극을 제공한다. 상기 제 1 활성영역 내에 수직으로 배향된 얇은 바디 채널 영역을 갖는 제 1 트랜지스터를 형성하도록, 상기 제 1 활성영역 내의 상기 게이트 절연막 상의 상기 개구의 잔류 부분 내에 제 1 게이트 전극을 제공한다. 상기 제 2 활성영역 내의 상기 반도체층의 표면을 노출하도록 상기 제 2 마스크층을 제거한다. 상기 제 2 활성영역 내의 상기 반도체층 상에 제 2 게이트 절연막을 제공한다. 그리고, 상기 제 2 활성영역 내에 평면형 트랜지스터를 포함하는 제 2 트랜지스터를 형성하도록, 상기 제 2 활성영역 내의 상기 제 2 게이트 절연막 사에 제 2 게이트 전극을 제공한다.
일 실시예에서, 상기 수직으로 배향된 얇은 바디 채널 영역의 두께는 상기 제 1 마스크층 패턴의 감소된 폭의 상기 제 1 거리에 따라서 결정된다.
다른 실시예에서, 상기 제조 방법은 상기 제 1 활성영역 및 상기 제 2 활성영역을 한정하도록 상기 반도체층 내에 트렌치들을 형성하는 단계를 더 포함한다.
다른 실시예에서, 상기 수직으로 배향된 얇은 바디 채널 영역은 상기 트렌치들의 하나 및 상기 수직 개구의 사이의 상기 반도체층의 상기 제 1 활성영역 내에 형성된다.
다른 실시예에서, 상기 제조 방법은 측면 채널 영역을 형성하도록 상기 수직으로 배향된 얇은 바디 채널 영역을 도핑하는 단계를 더 포함한다.
다른 실시예에서, 상기 제조 방법은 하부 채널 영역을 형성하도록 상기 수직 개구 아래의 상기 제 1 활성영역을 도핑하는 단계를 더 포함한다.
다른 실시예에서, 상기 제조 방법은 상기 제 1 활성영역의 소오스 및 드레인 영역을 도핑하는 단계를 더 포함한다.
다른 실시예에서, 상기 제조 방법은 상기 반도체층 및 상기 제 1 마스크층 패턴 사이의 상기 제 1 활성영역 및 상기 제 2 활성영역 상에 버퍼층을 형성하는 단계를 더 포함하고, 상기 버퍼층은 상기 제 1 마스크층 패턴의 식각 동안 상기 제 1 활성영역의 상부 표면을 보호한다.
다른 실시예에서, 상기 제1 마스크층 패턴을 식각은 상기 제 2 활성영역 내의 상기 제 1 마스크층 패턴을 식각하는 단계를 더 포함한다.
다른 실시예에서, 상기 수직 개구를 제공하는 단계는 상기 제 2 마스크층을 식각 마스크로 이용하여 복수의 수직 개구들을 제공하는 단계를 포함한다.
다른 실시예에서, 상기 제 1 게이트 전극을 제공하는 단계는 상기 반도체층 내로 상기 수직 방향으로 신장하는 제 1 부분 및 상기 반도체층 내로 상기 수평 또는 측면 방향으로 신장하는 제 2 부분을 제공하는 단계를 포함하고, 상기 제 1 부분은 상기 제 2 부분과 다른 물질로 형성된다.
다른 실시예에서, 상기 제 1 부분은 상기 제 2 부분과 다른 물질로 형성된 다.
다른 실시예에서, 상기 제 1 부분의 물질은 상기 제 1 트랜지스터의 문턱 전압에 직접 영향을 미친다.
다른 실시예에서, 상기 제 1 부분의 물질 및 상기 제 2 부분의 물질은 금속 및 폴리실리콘을 각각 포함한다.
다른 실시예에서, 상기 제 1 활성영역은 상기 반도체 소자의 메모리 셀 영역 이고 상기 제 2 활성영역은 상기 반도체 소자의 주변 영역이다.
다른 실시예에서, 상기 반도체층은 반도체 기판을 포함한다.
다른 실시예에서, 상기 반도체층은 실리콘-온-절연체(SOI), 실리콘 게르마늄(SiGe) 및 실리콘 게르마늄-온-절연체(SGOI)의 군에서 선택된 하나이다.
다른 실시예에서, 상기 수직으로 배향된 얇은 바디 채널 영역은 상기 제 1 트랜지스터의 요구되는 문턱 전압의 함수로서 선택된다.
다른 실시예에서, 상기 제 1 트랜지스터의 수직으로 배향된 얇은 바디 채널 영역은 상기 게이트 전극의 양측에 상기 측면 방향으로 있고 상기 소오스 영역 및 드레인 영역 사이에서 수평 방향으로 각각 신장하는 제 1 측면 채널 영역 및 제 2 측면 채널 영역을 포함한다.
다른 실시예에서, 상기 제 2 게이트 전극은 상기 제 1 게이트 전극과 다른 두께를 갖는다.
다른 실시예에서, 상기 제 2 게이트 전극은 상기 제 1 게이트 전극과 다른 물질을 갖는다.
다른 실시예에서, 상기 제 1 트랜지스터의 문턱 전압 및 상기 제 2 트랜지스터의 문턱 전압은 다르다.
다른 실시예에서, 상기 제조 방법은 상기 제 1 영역 내의 상기 수평 방향으로 각각 인접하여 배치된 상기 제 1 트랜지스터의 두 개를 제공하는 단계를 더 포함하고, 상기 제 1 트랜지스터의 두 개는 공통 드레인 영역을 공유한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으 로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명은 전계효과 트랜지스터, 보다 구체적으로는 SOI 기판을 갖지 않는 얇은 바디 트랜지스터에 관한 것이다. SOI 기판 상의 통상적인 얇은 바디 트랜지스터는 수평 채널을 갖고, 그리고 기판 상에 순차로 적층된 매몰 산화막층(BOX), 얇은 바디 및 게이트 전극을 포함할 수 있다. 그러나, 본 발명의 일부 실시예들에 따른 얇은 바디 트랜지스터는 수직 채널(즉, 수직 얇은 바디)을 갖고, 게이트 전극의 일부분이 그러한 수직 얇은 바디 부분들 사이의 영역을 채우도록 수직으로 배향된 (즉, 게이트 전극이 수직 얇은 바디에 둘러싸인) 구조를 갖는다. 즉, 수직으로 배향된 게이트 전극의 적어도 일부분은 얇은 바디 내의 구멍(cavity) 내부에 존재한다. 다른 실시예들에서, 게이트 전극은 ("T"형 형상을 이루면서) 수평으로 또는 측면으로 배향된 부분 및 수직으로 배향된 부분을 포함할 수 있고, 그리고 수직 얇은 바디들은 게이트 전극의 수직으로 배향된 부분을 둘러쌀 수 있다.
본 발명의 일부 실시예들에 따른 수직 얇은 바디 트랜지스터가 이제 첨부된 도면들을 참조하여 설명된다. 도 1a는 본 발명의 일부 실시예들에 따른 전계효과 트랜지스터를 보여주는 사시도이다. 도 1b 및 도 1c는 도 1a의 I-I선 및 II-II선에서 각각 취한 본 발명의 일부 실시예들에 따른 전계효과 트랜지스터의 단면도들이 다.
도 1a 내지 도 1c를 참조하면, 본 발명의 일부 실시예들에 따른 트랜지스터는 게이트 라인(130) 및 반도체 기판(100)의 수직 얇은 바디(106a)를 포함한다. 역전층(inversion layer) 채널은 수직 얇은 바디(106a) 내에 형성될 수 있다. 게이트 라인(130)은 측면으로 배향된 부분(128) 및 수직으로 배향된 부분(126)을 포함하고 T-형상을 갖는다. 제 1 개구 또는 구멍(116)은 기판(100)의 수직으로 돌출된 부분의 대향 측벽들에 의해 수직 얇은 바디(106a) 내에 한정된다. 즉, 제 1 개구 또는 구멍(116)은 기판(100)의 U-형상 부분에 의해 한정될 수 있다. 상부 절연층들(112, 108a)은 수직 얇은 바디(106a) 상에 형성된다. 상부 절연층들(112, 108a)은 제 1 개구 또는 구멍(116)과 정렬된 제 2 개구(114)를 갖는다. 상부 절연층(108a)은 소자분리층일 수 있다. 게이트 라인(130)의 수직으로 배향된 부분(126)은 적어도 부분적으로 수직 얇은 바디(106a) 및 상부 절연층들(112, 108a)에 의해 둘러싸일 수 있다. 즉, 게이트 라인(130)의 수직으로 배향된 부분(126)은 수직 얇은 바디(106a) 내의 제 1 개구 또는 구멍(116) 및 상부 절연층들(112, 108a) 내의 제 2 개구(114)를 채운다. 게이트 라인(130)의 수직으로 배향된 부분(126)의 상부는 수직 얇은 바디(106a)보다 높을 수 있다. 또한, 게이트 라인(130)의 수직으로 배향된 부분(126)의 상부는 제 1 개구 또는 구멍(116) 내의 게이트 라인(130)의 수직으로 배향된 부분(126)의 하부보다 큰 폭을 가질 수 있다. 게이트 라인(130)의 측면으로 배향된 부분(128)은 게이트 라인(130)의 수직으로 배향된 부분(126)을 덮고, 상부 절연층들(112, 108a)의 상면을 지난다.
게이트 라인(130)의 수직으로 배향된 부분(126)은 실리사이드 또는 폴리실리콘으로 형성될 수 있다. 게이트 라인(130)의 측면으로 배향된 부분(128)은 폴리실리콘, 금속 (예컨대, 텅스텐) 또는 실리사이드로 형성될 수 있다. 실리사이드는 예를 들어, 텅스텐 실리사이드, 니켈 실리사이드, 티타늄 실리사이드, 크롬 실리사이드 등을 포함한다.
나아가, 게이트 라인(130)의 측면으로 배향된 부분(128)의 폭은 게이트 라인(130)의 수직으로 배향된 부분(126)의 폭보다 넓다.
게이트 절연층(120)은 제 1 개구 또는 구멍(116)의 바닥 및 내부 측벽 상에 형성된다.
다른 실시예에서, 선택적으로 하부 절연층(118)이 게이트 라인(130)의 수직으로 배향된 부분(126)의 바닥 및 제 1 개구 또는 구멍(116)의 바닥 상의 게이트 절연층(120')의 사이에 형성된다. 이 경우, 게이트 라인(130)의 수직으로 배향된 부분(126)의 양 측벽들에 인접한 수직 얇은 바디(106a)의 상부 영역은, 트랜지스터가 정방향 온-상태 동작할 때 역전층 채널이 형성되는 영역을 제공한다. 그러나, 하부 절연층(118)으로 인해, 역전층 채널이 수직 얇은 바디(106a)의 하부에는 형성되지 않을 수 있다.
이제, 도 2a 내지 도 11a, 도 2b 내지 도 11b 및 도 2c 내지 도 11c를 참조하여, 도 1a 내지 도 1c에 도시된 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명한다. 도 2b 내지 도 11b 및 도 2c 내지 도 11c는 도 1a의 I-I선 및 II-II선에서 각각 취한 도 2a 내지 도 11a에 대응하는 단면도들이다.
도 2a 내지 도 2c를 참조하면, 마스크 패턴(102)이 반도체 기판(100) 상에 형성된다. 노출된 반도체 기판은 이어서 마스크 패턴(102)을 식각 마스크로 이용하여 식각되어 트렌치(104)를 형성하고 그리고 얇은 바디 채널 영역이 형성될 활성영역(106)을 정의한다. 단지 하나의 활성 영역이 도시되었지만, 복수의 활성영역들이 기판(100) 상에 소정의 배열로 동시에 형성될 수도 있다. 게다가, 비록 활성영역(106)의 상부가 사각형으로 도시되었지만, 상부는 다양한 형상으로 형성될 수 있다.
마스크 패턴(102)은 실리콘 산화막층 및 실리콘 질화막층을 적층하여 형성될 수 있다. 이 경우, 실리콘 산화막층은 기판을 열 산화시켜 형성될 수 있고, 실리콘 질화막층은 화학기상증착(CVD)법을 이용하여 형성될 수 있다. 도 3a 내지 도 3c를 참조하면, 마스크 패턴(102)의 일부분을 제거하여 활성영역(106)의 상면의 가장자리(106se)를 노출하도록 축소된 마스크 패턴(102a)을 형성한다. 가장자리(106se)의 폭은 얇은 바디의 폭(즉, 채널의 폭)을 결정할 수 있다. 즉, 마스크 패턴(102)의 소정 부분이 제거되어 소정의 두께를 갖는 기판(100)의 얇은 바디 부분을 형성할 수 있다. 예를 들어, 에천트(etchant)를 이용하여 마스크 패턴(102)의 일부분이 제거될 수 있다. 인산 용액이 실리콘 질화막층을 제거하기 위해 이용될 수 있고, 불산 용액이 실리콘 산화막층을 제거하기 위해 이용될 수 있다. 해당 기술 분야에 알려진 다른 에천트들이 또한 이용될 수 있다.
도 4a 내지 도 4c를 참조하면, 트렌치(104)는 절연 물질로 채워져 소자분리층(108)을 형성한다. 보다 구체적으로는, 절연 물질이 트렌치(104)를 채우기 위해 형성된 후, 그 절연 물질이 축소된 마스크 패턴(102a)이 노출될 때까지 예를 들어, 평탄화 공정, 예컨대 화학적기계적연마(CMP)법을 이용하여 제거된다. 절연 물질은 실리콘 산화막일 수 있다. 비록 도면에는 도시되지 않았지만, 열 산화 공정이 기판의 식각 손상을 치유하기 위해 이용될 수 있고, 절연 물질로 트렌치를 매립하기 전에 실리콘 질화막층이 산화막 장벽층으로서 트렌치의 내부 측벽들 상에 형성될 수 있다.
도 5a 내지 도 5c를 참조하면, 소자분리층(108) 및 축소된 마스크 패턴(102a)은 활성영역(106) 상의 더미 게이트 라인(110)을 형성하기 위해 패터닝된다. 보다 구체적으로 보면, 더미 게이트 라인(110)을 한정하는 식각 마스크(미도시)가 소자분리층(108) 및 축소된 마스크 패턴(102a) 상에 형성된다. 이러한 식각 마스크에 의해 노출된 소자분리층(108) 및 축소된 마스크 패턴(102a)의 일부분들은 활성영역(106)의 상면(106sj)이 노출될 때까지 식각된다. 더미 게이트 라인(110)은 패턴되고 축소된 마스크 패턴(102b) 및 패턴된 소자분리층(108a)(즉, 활성영역(106)의 노출된 상부(106sj) 위를 신장하는 소자분리층(108)의 일부분)을 포함한다. 트랜지스터의 소오스/드레인 영역들은 이어진 단계에서, 활성영역(106)의 노출된 상부(106sj)에서 형성될 수 있다.
더미 게이트 라인(110)을 한정하기 위한 식각 마스크가 제거된 후, 도 6a 내지 도 6c에 도시된 바와 같이, 절연층(112)이 더미 게이트 라인들(110) 사이의 공간(111)을 채우기 위해 형성된다. 보다 구체적으로 보면, 절연층은 더미 게이트 라인(110) 위로 기판(100) 상에 형성되고 더미 게이트 라인들(110) 사이의 공간(111)을 채우고, 이어서 평탄화 공정이 패턴되고 축소된 마스크 패턴(102b)이 노출될 때까지 수행된다. 절연층(112)은 실리콘 산화막으로 형성될 수 있다. 이에 따라, 더미 게이트 라인(110)의 패턴되고 축소된 마스크 패턴(102b) 부분은 활성영역(106)의 상면 위에 남고, 패턴된 소자분리층(108a) 및 절연층(112)에 의해 둘러싸인다. 절연층(112)은 이어지는 소오스/드레인 영역들을 형성하기 위한 이온-주입 공정에서 버퍼층으로 이용될 수 있다.
도 7a 내지 도 7c를 참조하면, 더미 게이트 라인(110)의 패턴되고 축소된 마스크 패턴(102b) 부분은 이온 주입 공정 후에 제거된다. 이에 따라, 절연층(112) 및 패턴된 소자분리층(108a)은 제 2 개구(114)를 한정한다. 제 2 개구(114)는 활성영역(106)의 상면의 일부분을 노출한다.
도 8a 내지 도 8c를 참조하면, 제 2 개구(114)에 의해 노출된 활성영역(106)은 제 1 개구 또는 구멍(116)을 둘러싸는 기판(100)의 수직 얇은 바디(106a)를 형성하기 위해 소정 깊이로 식각된다. 즉, 제 1 개구 또는 구멍(116)은 기판(100)의 수직으로 돌출된 부분의 대향 측벽들에 의해 수직 얇은 바디(106a) 내에 한정된다. 결과적인 수직 얇은 바디(106a)의 폭은 제거되는 마스크 패턴(102)의 양에 의존한다. 즉, 제거되는 마스크 패턴(102)의 양은 얇은 바디가 소정의 폭으로 형성될 수 있도록 조절될 수 있다.
이온 주입 공정은 패턴되고 축소된 마스크 패턴(102b)이 제거되거나 또는 제 1 개구 또는 구멍(116)이 형성된 후 선택적으로 수행될 수 있다.
도 9a 내지 도 9c를 참조하면, 게이트 절연층들(120', 120)은 제 1 개구 또는 구멍(116) 내에(즉, 제 1 개구 또는 구멍(116)의 바닥(116b) 및 양 측벽들(116w) 각각 상에) 형성되고, 하부 절연층(118)은 선택적으로 제 1 개구 또는 구멍(116)의 바닥의 게이트 절연층(120') 상에 형성된다. 하부 절연층(118)은 제 1 개구 또는 구멍(116)의 하부를 매립할 수 있다. 이에 따라, 수직 얇은 바디(106a)의 하부는 하부 절연층(118)으로 인해 채널로서 기능하지 않을 수 있다. 즉, 하부 절연층(118)은 역전층 채널이 수직 얇은 바디(106a)의 하부에 형성되는 것을 막을 수 있다. 하부 절연층(118)은 실리콘 질화막층, 도핑되지 않은 실리콘 층 또는 실리콘 산화막층으로 형성될 수 있다.
보다 구체적으로는, 제 1 개구 또는 구멍(116)을 형성한 후, 열 산화 공정이 제 1 개구 또는 구멍(116) 내에(즉, 제 1 개구 또는 구멍(116)의 측벽들 및 바닥 상에) 실리콘 산화막층(120')을 형성하기 위해 수행된다. 이어서, 제 1 개구 또는 구멍(116) 및 제 2 개구(114)를 채우기 위해, 하부 절연 물질이 제 1 개구 또는 구멍(116) 내의 절연층(112), 소자분리층(108a) 및 실리콘 산화막층(120') 상에 형성된다. 이어서, 제 1 개구 또는 구멍(116)의 일부분을 매립하는 하부 절연층(118)을 형성하기 위해, 하부 절연 물질이 선택적으로 제거된다(즉, 하부 절연 물질이 제 1 개구 또는 구멍(116) 내에 리세스 된다). 예를 들어, 에치백 공정이 하부 절연 물질을 선택적으로 식각하여 제 1 개구 또는 구멍(116)의 바닥 상에 하부 절연층(118)을 형성하기 위해 적용될 수 있다. 하부 절연층(118)에 의해 노출된 제 1 개구 또는 구멍(116)의 측벽들 상의 실리콘 산화막층(120')이 이어서 제거되고, 하부 절연층(118) 아래의 실리콘 산화막층(120')의 일부분이 남는다.
여전히 도 9a 내지 도 9c를 참조하면, 게이트 절연층(120)은 활성영역(106) 내의 제 1 개구 또는 구멍(116)의 노출된 측벽들 상에 형성된다. 게이트 절연층(120)은 열 산화 공정에 의해 형성될 수 있다. 만일 하부 절연층(118)이 실리콘 산화막으로 형성된다면, 제 1 개구 또는 구멍(116)의 측벽들 상의 실리콘 산화막층(120')은 하부 절연 물질이 리세스 될 때 제거될 수 있다.
다른 실시예에서, 하부 절연층(118)은 제 1 개구 또는 구멍(116)의 바닥 상에 형성되지 않는다. 이 경우, 열 산화 공정은 제 1 개구 또는 구멍(116)을 형성한 후에 제 1 개구 또는 구멍(116)의 바닥 및 양 측벽들 상에 게이트 절연층(120)을 형성하도록 수행될 수 있다.
도 10a 내지 도 10c를 참조하면, 폴리실리콘층(122)이 제 1 개구 또는 구멍(116) 및 제 2 개구(114)를 매립하기 위해 형성되고, 내열 금속층(124)이 기판의 전면 상에 형성된다. 내열 금속층(124)은 예를 들어, 니켈, 크롬, 티타늄 등을 포함할 수 있다.
도 11a 내지 도 11c를 참조하면, 열처리 공정이 제 1 및 제 2 개구들(116, 114) 내의 실리사이드층을 형성하기 위해 적용되어, 게이트 라인(130)의 수직으로 배향된 부분을 형성한다. 이어서, 내열 금속층(124)이 제거된다. 열처리 공정(즉, 내열 금속층(124)의 두께, 공정 진행 시간 등)을 제어함으로써, 실리사이드층은 단지 제 1 개구 또는 구멍(116) 내에만 형성되거나, 또는 제 1 및 제 2 개구들(116, 114) 내에 형성될 수 있다.
이어서, 도 1a 내지 도 1c에 도시된 바와 같이, 도전층이 형성되고 패터닝되 어, 게이트 라인(130)의 측면으로 배향된 부분(128)을 형성한다. 도전층은 폴리실리콘, 내열 금속 또는 텅스텐으로 형성될 수 있다.
이어지는 단계에서, 이온 주입 공정은 소오스/드레인 영역들을 형성하기 위해 수행될 수 있다.
전술한 방법에서, 게이트 라인(130)의 수직으로 배향된 부분(126)을 형성하는 실리사이드층은 화학기상증착(CVD)법을 이용하여 형성될 수 있다. 보다 구체적으로는, 게이트 절연층이 먼저 형성된 후, 이어서 실리사이드층이 화학기상증착법을 이용하여 제 1 및 제 2 개구들을 매립하도록 형성된다. 다른 실시예에서, 게이트 라인(130)은 단일층 구조를 갖는 폴리실리콘으로 형성될 수 있다. 이 경우, 폴리실리콘층은 제 1 및 제 2 개구들(116, 114)을 매립하도록 소자분리층(108a) 및 절연층(112) 상에 형성된다. 이어서, 폴리실리콘층이 수직으로 배향된 부분 및 측면으로 배향된 부분을 동시에 형성하도록 패터닝된다. 이어서, 텅스텐 또는 내열 금속층이 형성되고 패터닝되어, 게이트 라인(130)을 형성한다.
게이트 라인(130)의 수직으로 배향된 부분(126)이 실리사이드로 형성될 때, 잠재적인 장점은 p-형 트랜지스터 또는 n-형 트랜지스터를 형성하기 위한 게이트 도핑 단계가 필요하지 않다는 것이다.
도 12a 내지 도 18a, 도 12b 내지 도 18b 및 도 12c 내지 도 18c를 참조하여, 본 발명의 다른 실시예들에 따른 반도체 소자의 제조 방법이 설명된다. 도 12a 내지 도 18a 는 평면도이고, 도 12b 내지 도 18b 및 도 12c 내지 도 18c는 도 12a의 I-I선 및 II-II선에서 각각 취한 도 12a 내지 도 18a에 대응하는 단면도들이다.
먼저, 도 12a 내지 도 12c를 참조하면, 기판은 도 2a 내지 도 2c를 참조하여 설명된 방법과 유사하게 기판(200) 상에 형성된 마스크 패턴(202)을 이용하여 소정 깊이로 식각되어, 트렌치를 형성하고 얇은-바디 채널 영역이 형성될 활성영역(206)을 한정한다. 활성영역(206)이 형성된 후, 트렌치를 매립하고 활성영역을 전기적으로 절연시키는 소자분리층(208)이 형성된다.
도 13a 내지 도 13c를 참조하면, 소자분리층(208) 및 마스크 패턴(202)은 활성영역의 정상 부분(top portion)(206sj)이 노출될 때까지 패턴되고, 그에 따라 더미 게이트 라인들(210)을 형성한다. 활성영역(206)의 노출된 정상 부분(206sj)은 소오스/드레인 영역이 이후 형성될 영역일 수 있다.
도 14a 내지 도 14c를 참조하면, 더미 게이트 라인들(210) 사이의 영역을 채우도록 절연층(212)이 형성된다. 그에 따라, 더미 게이트 라인(210)의 마스크 패턴(202a) 부분은 절연층(212) 및 소자분리층(208a)에 의해 둘러싸이고, 활성영역(206) 상의 "섬(island)"로 한정된다. 이 경우, 절연층(212)은 이후 소오스/드레인 영역들을 형성하기 위한 이온-주입 공정에서 버퍼층의 역할을 할 수 있다.
도 15a 내지 도 15c를 참조하면, 이온-주입 공정이 수행된 후, 마스크 패턴(202a)이 제거되어, 활성영역(206)의 상면(206s)을 노출하는 제 2 개구(214)를 형성된다. 제 2 개구(214)는 절연층(212) 및 소자분리층(208a)에 의해 한정된다.
도 16a 내지 도 16c를 참조하면, 이어서 스페이서(215)가 제 2 개구(214)의 측벽들 상에 형성되고, 그에 따라 제 2 개구(214)의 크기가 감소되어 작은 제 2 개 구(214')가 형성된다. 스페이서(215)의 폭은 이후 단계에서 형성될 채널 폭(즉, 얇은 바디 채널 영역의 폭)을 결정한다. 따라서, 스페이서(215)의 폭을 조절함으로써, 얇은 바디 채널 영역은 원하는 폭으로 형성될 수 있다. 스페이서(215)는 박막 증착 기술을 이용하여 실리콘 질화막층을 형성하고 이 실리콘 질화막층을 에치백하여 형성될 수 있다. 스페이서(215)는 실리콘에 대해서 식각 선택비를 갖는 물질, 예컨대, 실리콘 질화막 또는 실리콘 산화막으로 형성될 수 있다.
도 17a 내지 도 17c를 참조하면, 작은 제 2 개구(214')에 의해 노출된 활성영역(206)이 소정 깊이로 식각된다. 이에 따라, 활성영역(206)은 제 1 개구 또는 구멍(216)을 포함하고, 기판(200)의 수직 얇은 바디(206a)가 형성된다. 마스크 패턴(202a)이 제거되거나 또는 제 1 개구 또는 구멍(216)이 형성된 후에 이온 주입 공정이 수행된다.
도 18a 내지 도 18c를 참조하면, 게이트 절연층(220)이 제 1 개구 또는 구멍(216)의 측벽들(216w) 및 바닥(216b) 상에 형성된다. 게이트 절연층(220)은 열 산화 공정을 이용하여 형성될 수 있다.
다음으로, 도 19a 내지 도 19c를 참조하면, 게이트 라인(230)이 형성된다. 게이트 라인(230)은 제 1 개구 또는 구멍(216) 및 작은 제 2 개구(214')을 매립하면서 절연층(212) 및 소자분리층(208a)을 가로지른다(즉, 위에 형성된다).
본 발명에 따른 다른 실시예에서, 하부 절연층은 제 1 개구 또는 구멍(216)의 바닥 상에 형성될 수 있다. 보다 구체적으로, 제 1 및 제 2 개구들(216, 214')이 형성된 후, 열 산화 공정이 수행되고, 이어서 하부 절연 물질이 제 1 및 제 2 개구들(216, 214')을 채우도록 형성된다. 이어서, 하부 절연층이 제 1 개구 또는 구멍(216)의 바닥을 채우도록 에치백된다. 이어서, 제 1 개구 또는 구멍(216)의 측벽들 상에 형성된 열 산화막층이 제거되고, 게이트 절연층이 그 위에 형성된다.
본 발명의 실시예들에 따르면, 수직으로 배향된 얇은 바디 트랜지스터는 SOI 기판을 이용하지 않고, 대신에 통상적인 트렌치 절연 기술을 이용하여 형성된다. SOI 기판과 비교해서, 제조 공정이 단순화되고, 비용이 감소되고, 그리고 단채널 효과가 감소될 수 있다. 나아가, 플로팅 바디 효과가 억제되고, 백 바이어스 전압이 인가될 수 있다. 게다가, 마스크 패턴의 크기 또는 스페이서의 폭을 조절하여 원하는 두께를 갖는 수직으로 배향된 얇은 바디를 형성할 수 있다.
전술한 바에 기초하여, 본 발명의 실시예들에 따른 플래시 메모리 소자는 개선된 데이터 로딩 속도 및 감소된 전류 소모와 더불어 감소된 파워 손실을 가질 수 있다. 입력 데이터는 I/O 패드를 통해 선택되고, 그 결과 프로그램 될 데이터 로드 경로가 켜지고 반면 소거될 데이터 로드 경로는 꺼진다.
수직으로 배향된 얇은 바디 트랜지스터의 어떤 응용 분야에서, 동일한 기판 상에 형성된 평면형(planar-type) 메모리 소자 및 수직으로 배향된 얇은 바디 소자 둘 다를 구비하는 것이 유리하다. 예를 들어, 메모리 소자에서, 평면형 트랜지스터는 소자의 주변 영역에 갖고, 수직으로 배향된 얇은 바디 트랜지스터는 소자의 셀 영역에 갖는 것이 바람직하다. 이와 같이, 각 형태의 소자의 유리한 특징들이 메모리 소자의 적절한 기능들에 적용될 수 있다.
도 20은 본 발명에 따른 반도체 소자의 다른 실시예의 사시도이다. 도 21a는 도 20의 반도체 소자의 평면도이다. 도 21a는 도 20의 반도체 소자의 평면도이다. 도 21b는 도 20의 B-B'선에서 취한 반도체 소자의 단면도이다. 도 21c는 도 20의 C-C'선에서 취한 반도체 소자의 단면도이다. 설명의 편의를 위해, 도 20의 사시도에서, 수직 방향은 Z축 방향이고, 수평 방향은 X축 방향이고 그리고 측면 방향은 Y축 방향이다.
도 20 및 도 21a-21c를 참조하면, 본 발명의 실시예에 따른 반도체 소자는 소자의 제 1 영역에 형성된 수직으로 배향된 얇은 바디 트랜지스터(1096) 및 소자의 제 2 영역에 형성된 통상적인 평면형 트랜지스터(1098)를 포함한다. 일 실시예에서, 반도체 소자는 메모리 소자를 포함하고, 제 1 영역은 메모리 소자의 셀 영역을 포함하고, 제 2 영역은 메모리 소자의 주변 영역을 포함한다.
셀 영역에 형성된 수직으로 배향된 얇은 바디 트랜지스터(1096) 및 주변 영역에 형성된 평면형 트랜지스터(1098) 둘 다 통상적인 반도체 기판(1105) 상에 있다. 셀 영역에, 예컨대 전술한 형태의, 수직으로 배향된 얇은 바디 트랜지스터(1096)가 전술한 제조 방법에 따라서 형성된다. 수직으로 배향된 얇은-바디 트랜지스터(1096)는 기판(1105) 내에 형성된 수직으로 배향된 구멍 내로 신장하는 수직으로 배향된 게이트 부분(1160a)을 포함한다. 소오스 및 드레인 영역(S, D)은 수직으로 배향된 게이트 부분(1160a)의 양편에 형성된다. 게이트 절연층(1150)은 수직으로 배향된 게이트 부분(1160a) 및 기판(1105)의 바디 부분 사이에 제공된다. 트렌치 분리 영역(1125)은 그 사이에 활성영역을 한정한다. 상부 절연층(1130a)은 그 결과 구조상에 위치하고, 측면으로 배향된 게이트 부분(1160b)은 상부 절연층 부분 상에 위치한다. 수직으로 배향된 게이트 부분(1160a) 및 측면으로 배향된 게이트 부분(1160b)은 함께 T-형 구조를 형성한다. 측면으로 배향된 게이트 부분(1160b) 및 다른 측면으로 배향된 부분(1160c)은 소자의 셀 영역 내 트랜지스터들의 게이트, 및 다른 영역들의 배선 라인으로 동작한다.
주변 영역에, 평면형 트랜지스터(1098)가 제공된다. 평면형 트랜지스터(1098)는 기판(1105) 상의 측면 방향으로 신장하는 측면으로 배향된 게이트 부분(1160b')을 포함한다. 소오스 및 드레인 영역(S', D')은 인접한 트렌치 분리 영역(1125) 사이에 한정된 기판(1105)의 활성영역(1110') 내의 게이트(1160b')의 양편 상에 형성된다. 게이트 절연층(1150)은 소오스(S') 및 드레인(D') 사이의 소자의 채널 영역 상의 도전성 게이트(1160b') 및 기판(1105)의 바디 사이에 제공된다. 상부 절연층(1130a)은 기판(1105) 및 트렌치 분리 영역(1125) 상에 위치한다.
셀 영역의 수직으로 배향된 얇은 바디 트랜지스터(1096) 내에, 게이트의 수직으로 배향된 부분(1160a)은 기판(1105)의 수직 얇은 바디(1110a)에 의해 적어도 부분적으로 둘러싸인다. 수직 얇은 바디(1110a)는 게이트(1160a)의 정면, 후면 또는 정면 및 후면 둘 다에서 소자의 채널 영역을 형성한다. 수직 얇은 바디(1110a)의 도전성은 게이트(1160a)의 수직으로 배향된 부분 내에 존재하는 전하의 레벨에 대응하여 제어된다. 이러한 채널 영역은 여기에서 "측면 채널 영역"으로 불린다. 게이트(1160a)의 정면 및/또는 후면 수직 얇은 바디(1110a)의 두께(d1)는 측면 채널 영역의 치수를 제어하고, 따라서 소자의 동작 특성에 영향을 미친다. 부가적으로 선택적인 채널 영역(1110b)이 게이트(1160a)의 아래에 위치한 기판에 제공된다. 이 채널 영역은 여기에서 "하부 채널 영역"으로 불리고, 이 채널 영역의 동작은 해당 분야에서 잘 알려져 있다. 예를 들어, 이러한 하부 채널 영역은 트렌치형 게이트 전극을 포함하는 리세스 채널 어레이 트랜지스터(RCAT), 예컨대 미국특허번호 6,063,669호의 채널 영역과 동일한 방식으로 동작한다.
이제, 도 22a 내지 도 32a, 도 22b 내지 도 32b 및 도 22c 내지 도 32c를 참조하여, 도 20 및 도 21a 내지 도 21c에 도시된 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 도 22a 내지 도 32a는 도 20 및 도 21a 내지 도 21c의 실시예의 제조 방법의 평면도이다. 도 22b 내지 도 32b 및 도 22c 내지 도 32c는 도 20의 B-B'선 및 C-C'선에서 각각 취한 도 22a 내지 도 32a에 대응하는 단면도이다.
도 22a 내지 도 22c를 참조하면, 버퍼층은 반도체 기판(1105) 상에 제공된다. 일 실시예에서, 버퍼층은 버퍼 산화막, 예를 들어 열 산화법에 의해 100-500 Å 두께로 형성된 SiO2를 포함한다. 제 1 마스크층은 버퍼층 상에 형성된다. 일 실시예에서, 제 1 마스크층은 화학기상증착(CVD)법에 의해 800-2000 Å 두께 SiN으로 형성된 하드 마스크층을 포함한다. 하드 마스크층 및 버퍼층은 패턴되고 식각되어, 하드 마스크층 패턴(1115), 버퍼층 패턴(1113) 및 소자의 셀 영역 및 주변 영역 둘 모두 내의 반도체 기판(1105)의 활성영역(1110, 1110')을 한정하는 트렌치(1120)를 형성한다. 일 실시예에서, 트렌치는 1500-3500 Å 두께로 형성된다. 다른 실시예에서, 반도체 기판은 반도체 층, 예를 들어 실리콘-온-절연체(SOI)층, 실리콘 게르마 늄 층(SiGe) 또는 실리콘 게르마늄 온 절연체(SGOI)층을 포함한다.
도 23a 내지 도 23c를 참조하면, 제 1 마스크 패턴(1115)의 일 부분이 "풀-백(pull-back)" 공정을 이용하여 제거되어, 소자의 셀 영역 및 주변 영역 모두에 축소된 제 2 마스크 패턴(1115a)을 형성한다. 일 예에서, 풀-백 공정은 인산(H3PO4)을 이용하여 등방성 식각 또는 블랭킷(blanket) 식각 단계를 이용하여 수행될 수 있어. 풀-백 단계 동안, 버퍼층 패턴(1113)은 하부 기판이 식각되는 것을 막아준다. 일 예에서, 풀-백 단계는 60-80℃의 낮은 온도, 예컨대 70℃에서 낮은 식각 속도로 수행된다. 이러한 식각 정도가 제 2 마스크 패턴(도 23c의 115a)의 전면 및 후면에서 제거된 부분의 폭(d1)을 제어한다. 전술한 바와 같이, 결과적인 폭(d1)은 결과적인 소자의 측면 채널 영역(1110a)의 두께를 직접적으로 한정한다.
도 24a 내지 도 24c를 참조하면, 소자의 셀 영역 및 주변 영역 둘 모두에 절연 물질을 증착하여 활성영역(1110, 1110') 사이의 트렌치(1120) 내에 얕은 트렌치 절연(shallow trench isolation; STI) 구조를 형성한다. 일 예에서, 고밀도 플라즈마(high density plasma; HDP) 산화막 또는 O3 TEOS가 제 2 마스크 패턴(1115a) 위 레벨까지 형성된다. 이어서, 결과 구조상에 평탄화 단계, 예컨대 화학적기계적연마(chemical mechanical polishing; CMP) 또는 에치-백 공정이 제 2 마스크 패턴(1115a)을 식각 정지층으로 이용하여 수행되고, 그 결과 절연 물질(1125b)의 상부는 제 2 마스크 패턴(1115a)의 상부와 같은 레벨이 된다.
도 25a 내지 도 25c를 참조하면, 제 2 마스크 패턴(1115a) 및 절연 물 질(1125b)이 셀 영역 내에서 제 2 시간 동안 식각되어, 제 2 마스크 패턴(1115b) 및 제 2 절연 물질 패턴(1125a)을 형성한다. 하부의 버퍼층 패턴(1113)도 유사하게 식각되어, 제 2 버퍼층 패턴(113b)을 형성한다. 식각 단계는 일 예에서, 표준 리소그래피 기술 및 건식 식각 기술을 이용하여 수행된다. 식각 속도는 절연 물질(1125b) 및 제거되는 하드 마스크(1115a)의 일부분의 식각 속도가 대략 동일하도록 조절되는 것이 바람직하다. 일 실시예에서, 식각 단계는 도 25a 내지 도 25c에 도시된 바와 같이, 기판(1105)의 정상이 노출될 때까지 수행된다. 그러나, 이러한 접근 노출된 기판의 상면까지 표면 손상을 초래할 수 있고, 수소 기체의 고온 열처리가 이러한 표면 손상을 치유하기 위해 적용될 수 있다. 다른 실시예에서, 식각 단계는 하드 마스크 패턴(1115b)의 바닥 근처 레벨까지 수행된다. 이러한 접근에서, 버퍼층(1113)은 기판 상에 남아서, 기판의 하부 표면이 이어지는 층 증착 및 제거 단계 동안 손상 받는 것을 막아준다.
도 26a 내지 도 26c를 참조하면, 절연 물질의 증착이 소자의 셀 영역 및 주변 영역 모두 내의 결과 구조를 코팅하기 위해 수행된다. 일 예에서, 고밀도 플라즈마(HDP) 산화막 또는 O3 TEOS가 제 2 마스크 패턴(1115b)의 레벨 부근까지 형성된다. 이어서, 평탄화, 예를 들어 화학적기계적연마(CMP) 또는 에치-백 공정이 제 3 마스크 패턴(1115b)을 식각 정지층으로 이용하여 수행되고, 그 결과 그 상부가 소자의 셀 영역 및 주변 영역 모두 내의 제 3 마스크 패턴(1115b)의 상부와 같은 제 2 절연 물질층(1130)이 형성된다.
도 27a 내지 도 27c를 참조하면, 제 2 마스크층(1135)은 소자의 주변 영역에 형성된다. 제 2 마스크층(1135)은 포토레지스트 물질 또는 적당한 하드 마스크 물질을 포함한다. 그 다음, 셀 영역 내의 제 1 마스크층의 제 3 패턴(1115b) 및 하부의 버퍼층 패턴(1113b)이 제거된다. 일 예에서, 이러한 제거 단계는 SiN 하드 마스크 패턴(1115b)을 제거하기 위해 인산 용액을 이용하여 그리고 하부의 산화막 버퍼층 패턴(1113b)을 제거하기 위해 불산 용액을 수행된다.
도 28a 내지 도 28c를 참조하면, 그 다음, 셀 영역의 활성영역(1110)이 소정 두께, 예를 들어, 약 500 내지 2000 Å 범위, 바람직하게는 1000 내지 1500 Å의 두께로 식각된다. 이에 따라, 수직으로 배향된 개구(1140) 및 기판(11005)의 수직으로 돌출된 부분에 의해 형성된 얇은 바디 부분(1110a)이 형성된다. 전술한 바와 같이, 얇은 바디 부분(1110a)은 소자의 채널 영역으로서 기능하고, 그 두께는 소자의 결과적인 동작 특성을 결정하는 중요한 파라미터가 된다. 전술한 바와 같이, 얇은 바디 부분(1110a)의 두께는 도 23a 내지 도 23c)를 참조하여 앞서 설명되고 도시된 바와 같이, 풀-백 단계 동안 제 1 마스크 패턴(1115a)의 감소 두께(d1)에 직접 대응한다. 일 예에서, 얇은 바디 부분(1110a)의 최대 두께는 400 Å 이하로, 바람직하게는 30 내지 150 Å 범위로 제어된다. 얇은 바디 부분(1110a)의 두께를 이와 같이 제어함으로써, 측면에 형성된 인접한 소오스 및 드레인으로부터의 불순물 확산이 최소화되고, 그에 따라 단채널 효과가 억제될 수 있다.
수직으로 배향된 개구(1140) 및 얇은 바디 부분(1110a)의 형성 시, 채널 영역 이온 주입이 소자의 셀 영역 내에 수행되어 얇은 바디 부분(1110a) 및 수직으로 배향된 개구(1140) 하부 부분(1110b) 아래의 영역에 채널 영역을 형성한다.
도 29a 내지 도 29c를 참조하면, 주변 영역 내의 제 2 마스크층(1135)이 제거되고, 제 3 마스크층이 셀 영역에 적용된다. 셀 영역에 적용된 마스크층의 예는 도 36a 내지 도 36c에 제공된다. 일 예에서, 제 3 마스크층은 포토레지스트층을 포함한다. 제 1 마스크층의 제 3 패턴(1115b) 및 하부의 버퍼층 패턴(1113b)은 주변영역에서 제거된다. 일 예에서, 이러한 제거 단계는 SiN 하드 마스크 패턴(1115b)을 제거하기 위해 인산 용액을 이용하여, 그리고 하부의 산화막 버퍼층 패턴(1113b)을 제거하기 위해 불산 용액을 이용하여 수행된다. 제 3 마스크 패턴(1115b) 및 버퍼층 패턴(1113b)의 제거 시, 채널 영역 이온 주입이 소자의 주변 영역에 수행된다.
도 30a 내지 도 30c를 참조하면, 그 다음 게이트 절연막(1150)이 결과 구조의 셀 영역 및 주변 영역 모두에 제공된다. 셀 영역에서, 게이트 절연막(1150)은 수직으로 배향된 개구(1140)의 바닥 상에 형성된 제 1 부분(1146) 및 수직으로 배향된 개구(1140)의 측벽 상에 형성된 제 2 부분(1144)을 포함한다. 주변 영역에서, 게이트 절연막(1150)은 반도체 기판의 활성영역(1110')의 노출된 부분 상에 형성된다. 일 실시예에서, 게이트 절연막(1150)은 도 30a 내지 도 30c에 도시된 바와 같이, 반도체 기판의 노출된 부분 상에 선택적인 성장 단계에 의해 형성된다. 다른 실시예에서, 게이트 절연막은 반도체 소자의 전체 결과 구조를 덮는 층으로서 원자층 증착법을 이용하여 형성된다.
이어서, 게이트 전극 물질층(1160)이 그 결과 구조상에 제공된다. 게이트 전 극 물질층(1160)은 셀 영역 내의 수직으로 배향된 개구(1140) 및 주변 영역 내의 절연층(1130) 내의 개구를 채운다. 게이트 전극 물질은 예를 들어, 폴리실리콘. W, Pt, TiN, Ta, TaN, Cr, 그 조합 또는 합금, 또는 다른 적당한 물질을 포함한다.
도 31a 내지 도 31c를 참조하면, 이어서, 게이트 전극 물질층(1160)이 패턴되어 셀 영역 내에 게이트 전극의 측면으로 배향된 부분(1160b), 주변 영역 내에 측면으로 배향된 게이트 전극(1160b') 및 소자의 배선을 형성하는 다른 도전성 라인(1160c)을 형성한다. 일 실시예에서, 패터닝은 게이트 전극 물질층(1160) 상에 SiN층 패턴을 적용하고, SiN 패턴을 식각 마스크로 이용하여 게이트 전극 물질층(1160)을 식각 함으로써 수행된다.
도 32a 내지 도 32c를 참조하면, 측벽 스페이서(1171)가 그 결과 구조상에 절연층을 제공하고 이방성 식각을 수행함으로써 형성된다. 측벽 스페이서(1171)의 형성 전 또는 후에, 소오스 및 드레인 영역(S, D)을 형성하도록 이온 주입 단계가 게이트 전극(1160b, 1160b') 및 도전성 라인(1160c) 및 SiN층 패턴(1165)을 보호막으로 이용하여 수행된다. 특히, 이온 주입 단계 동안, 게이트 전극의 측면 부분(1160b)의 존재는 얇은 바디 부분(1110a)이 이온 주입되거나 또는 도핑되는 것을 막아 준다. 단채널 효과를 억제하거나 방지하기 위해, 소오스/드레인 영역은 바람직하게는 400 내지 800 Å 범위의 두께로, 수직으로 배향된 개구의 깊이보다 낮게 형성된다.
도 22 내지 도 32와 연관하여 전술한 방법은 도 20 및 도 21에 설명되고 도시된 배치의 반도체 소자를 초래한다. 특히, 본 발명의 이 실시예에 따른 반도체 소자는 제 1 영역, 예를 들어, 소자의 셀 영역에 형성된 수직으로 배향된 얇은-바디 트랜지스터(1096) 및 제 2 영역, 예를 들어, 소자의 주변 영역에 형성된 통상적인 평면형 트랜지스터(1098)를 포함한다. 이에 따라, 각 형태의 트랜지스터의 장점이 각각의 적용 가능한 트랜지스터의 영역에 적용될 수 있다.
도 33은 본 발명에 따른 반도체 소자의 다른 실시예의 사시도이다. 도 34a는 도 33의 반도체 소자의 평면도이다. 도 34b는 도 33의 B-B'선에서 취한 반도체 소자의 단면도이다. 도 34c는 도 33의 C-C'선에서 취한 반도체 소자의 단면도이다.
도 33 및 도 34a 내지 도 34c를 참조하면, 본 발명의 이 실시예에 따른 반도체 소자는 소자의 제 1 영역에 형성된 수직으로 배향된 얇은 바디 트랜지스터(1096) 및 소자의 제 2 영역에 형성된 통상적인 평면형 트랜지스터(1098)를 포함한다. 일 실시예에서, 반도체 소자는 메모리 소자를 포함하고, 제 1 영역은 메모리 소자의 셀 영역을 포함하고, 제 2 영역은 메모리 소자의 주변 영역을 포함한다.
본 실시예는 전술한 도 20 및 도 21의 실시예와 구조면에서 실질적으로 유사하고, 그 제조 방법은 전술한 도 22 내지 도 32의 실시예와 실질적으로 유사하다. 이러한 이유로, 실시예들의 유사 부분 및 그 제조 방법은 중복하여 설명하지 않는다. 그러나, 본 실시예에서, 수직으로 배향된 게이트 부분(1360) 및 측면으로 배향된 게이트 부분(1380a)은 도 21c에 도시된 단일층으로 제공되지 않고(도 21c에서 수직 부분(1160a) 및 측면 부분(1160b)은 단일층이다), 오히려 독립된 부분으로 형성된다. 예를 들어, 수직으로 배향된 부분(1360) 및 측면으로 배향된 부분(1380a)은 후술하는 바와 같이, 다른 때에, 다른 물질로 형성된다.
이제 도 35a 내지 도 38a, 도 35b 내지 도 38b 및 도 35c 내지 도 38c를 참조하여, 도 33 및 도 34a 내지 도 34c에 도시된 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 도 35a 내지 도 38a는 도 33 및 도 34a 내지 도 34c의 실시예의 제조 방법을 보여주는 평면도이다. 도 35b 내지 도 38b 및 도 35c 내지 도 38c는 도 33의 B-B'선 및 C-C'선에서 각각 취한 도 35a 내지 도 38a에 대응하는 단면도들이다.
본 발명의 이 실시예에 따른 반도체 소자의 제조 방법의 초기 단계는 도 22 내지 도 28을 참조하여 앞에서 설명된 단계들과 실질적으로 유사하다. 이러한 이유로, 그 단계들의 상세한 설명은 생략된다.
도 35A 내지 도 35C를 참조하면, 이 실시예에서, 제 2 마스크층(1135)은 주변 영역에 남는다. 그 다음 게이트 절연막(1350)이 그 결과 구조의 셀 영역에 제공된다. 셀 영역에서, 게이트 절연막(1350)은 수직으로 배향된 개구(1140)의 바닥 상에 형성된 제 1 부분(1146) 및 수직으로 배향된 개구(1140)의 측벽 상에 형성된 제 2 부분(1144)을 포함한다. 게이트 절연막은 전술한 바와 같이, 그 결과 구조상에 선택적인 성장 단계에 의해 또는 층으로서 형성될 수 있다.
이어서, 제 1 게이트 전극 물질층이 그 결과 구조상에 제공된다. 제 1 게이트 전극 물질층은 셀 영역 내의 수직으로 배향된 개구(1140)를 채우고 수직 게이트의 수직으로 배향된 부분(1360)을 형성한다. 제 1 게이트 전극 물질층(1360)은 예를 들어, 폴리실리콘, W, Pt, TiN, Ta, TaN, Cr, 그 조합 또는 합금, 또는 다른 적당한 물질을 포함한다. 식각 단계가 제 2 절연 물질(1130)을 식각 정지층으로 이용 하여 제 1 게이트 전극 물질층에 적용될 수 있다.
도 36a 내지 도 36c를 참조하면, 주변 영역 내의 제 2 마스크층(1135)이 제거되고, 제 3 마스크층(1365)이 셀 영역에 적용된다. 제 3 마스크층(1365)은 예를 들어, 적당한 포토레지스트 물질 또는 다른 적당한 하드 마스크 물질을 포함한다. 이어서, 제 1 마스크층의 제 3 패턴(1115b) 및 하부의 버퍼층 패턴(1113b)은 전술한 방법에서와 같이, 주변영역에서 제거된다. 채널 영역의 이온 주입이 전술한 방법에서와 같이 수행된다.
도 37a 내지 도 37c를 참조하면, 셀 영역 내의 제 3 마스크층(1365)이 제거되고, 제 2 게이트 전극 물질층이 그 결과 구조에 적용된다. 제 2 게이트 전극 물질층은 셀 영역 내의 얇은-바디 트랜지스터의 수직 게이트(1360)의 측면으로 배향된 제 2 부분(1380a)을 형성하기 위해 패턴된다. 동시에, 도전성 라인(1380b) 및 주변 영역 내의 평면형 트랜지스터의 게이트(1380a')가 또한 형성된다. 일 실시예에서, 패터닝은 제 2 게이트 전극 물질층(1380) 상에 SiN층 패턴(1165)을 적용하고, 그 SiN 패턴을 식각 마스크로 이용하여 게이트 전극 물질층(1380)을 식각함으로써 제공된다.
도 38a 내지 도 38c를 참조하면, 측벽 스페이서(1171)가 그 결과 구조상에 절연층을 제공하고 이방성 식각을 수행함으로써 형성된다. 측벽 스페이서(1171)의 형성 전 또는 후에, 소오스 및 드레인 영역(S, D)을 형성하도록 이온 주입 단계가 게이트 전극(1160b, 1160b') 및 도전성 라인(1160c)을 보호막으로 이용하여 수행된다.
도 35 내지 도 38과 연관하여 전술한 방법은 도 33 및 도 34에 설명되고 도시된 반도체 소자 배치를 초래한다. 특히, 본 발명의 이 실시예에 따른 반도체 소자는 복층의 전극을 갖는 셀 영역에 형성된 수직으로 배향된 얇은-바디 트랜지스터(1096) 및 단일층 전극을 갖는 주변 영역에 형성된 통상적인 평면형 트랜지스터(1098)를 포함한다. 예를 들어, 일 실시예에서, 제 1 도전성 물질층(1360)은 금속을 포함하고, 제 2 도전성 물질층(1380)은 폴리실리콘을 포함한다. 다른 실시예에서, 제 1 도전성 물질층(1360)은 폴리실리콘을 포함하고, 제 2 도전성 물질층(1380)은 금속을 포함한다. 다른 실시예에서, 제 1 도전성 물질층(1360)은 제 1 형태의 금속을 포함하고, 제 2 도전성 물질층(1380)은 제 2 형태의 금속을 포함한다.
게이트 물질의 일함수는 결과적인 트랜지스터의 문턱 전압에 직접적인 영향을 미치는 것으로 알려져 있다. 따라서, 얇은 바디 트랜지스터(1196)의 수직 게이트(1360)의 게이트 물질은 낮은 채널 도펀트 농도로 증가된 문턱 전압을 초래하도록 선택된다. 특히, DRAM 및 SRAM 소자에서, 셀 영역 트랜지스터의 요구되는 문턱 전압은 주변 영역 트랜지스터의 문턱 전압과는 다르다. 그러한 높은 문턱 전압을 얻기 위하여, 채널 영역의 도펀트 농도가 증가될 수 있다. 그러나, 불순물 농도를 이용하여 트랜지스터의 결과적인 문턱 전압을 정밀하게 제어하는 것은 매우 어렵고, 또한 이러한 접근은 채널 영역에서의 불순물 스캐터링으로 인한 트랜지스터의 Q 성능의 저하를 초래할 수 있다.
나아가, 본 발명의 이 실시예에서, 주변 영역 내의 평면형 트랜지스터의 게 이트 절연막(1370)은 셀 영역의 수직으로 배향된 얇은 바디 트랜지스터의 게이트 절연막(1350)과 다른 공정 단계를 이용하여 다른 물질로, 다른 두께로 형성될 수 있다. 결과적으로, 주변 영역의 트랜지스터 및 셀 영역의 트랜지스터는 그 각각의 구체적인 필요에 따라 맞추어질 수 있다.
예를 들어, 일 예에서, 반도체 소자는 DRAM 소자이고, 수직으로 배향된 얇은-바디 트랜지스터의 문턱 전압은 약 0.7 V이고, 평면형 트랜지스터의 문턱 전압은 약 0.3 내지 0.7 V 범위이다. 다른 예에서, 반도체 소자는 SRAM 소자이고, 수직으로 배향된 얇은-바디 트랜지스터는 약 0.5 V이고 평면형 트랜지스터의 문턱 전압은 약 0.7 V이다.
도 39는 본 발명에 따른 반도체 소자의 다른 실시예의 사시도이다. 도 40a는 도 39의 반도체 소자의 평면도이다. 도 40b는 도 39의 B-B'선에서 취한 반도체 소자의 단면도이다. 도 40c는 도 39의 C-C'선에서 취한 반도체 소자의 단면도이다.
도 40b를 참조하면, 본 발명의 이 실시예에 따른 반도체 소자는 소자의 셀 영역 및 주변 영역 모두에 동시에 기판의 노출된 표면상에 층으로 증착된 또는 성장된 게이트 절연막(1250, 1250')을 포함한다. 이 실시예는 도 26a 내지 도 26c를 참조하여 설명된 바와 같이, 기판 표면상에 제 2 절연 물질층(1130)의 형성을 위한 필요가 없다.
본 실시예는 전술한 도 20 및 도 21, 및 33 및 34의 실시예와 구조면에서 실질적으로 유사하고, 그 제조 방법은 전술한 도 22 내지 도 32 및 도 35 내지 도 38의 실시예와 실질적으로 유사하다. 이러한 이유로, 실시예들의 유사 부분 및 그 제 조 방법은 중복하여 설명하지 않는다.
이제 도 41a 내지 도 43a, 도 41b 내지 도 43b 및 도 41c 내지 도 43c를 참조하여, 도 39 및 도 40a 내지 도 40c에 도시된 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 도 41a 내지 도 43a는 도 39 및 도 40a 내지 도 40c의 실시예의 제조 방법을 보여주는 평면도이다. 도 41b 내지 도 43b 및 도 41c 내지 도 43c는 도 39의 B-B'선 및 C-C'선에서 각각 취한 도 41a 내지 도 43a에 대응하는 단면도들이다.
도 41a 내지 도 41c를 참조하면, 이 실시예에서, 게이트 절연막(1250, 1250')은 셀 영역 및 주변 영역 모두에 제공된다. 셀 영역에서, 게이트 절연막(1250)은 수직으로 배향된 개구(1140)의 바닥 상에 형성된 제 1 부분(1146), 수직으로 배향된 개구(1140)의 측벽 상에 형성된 제 2 부분(1144) 및 노출된 반도체 기판 활성영역(1110)의 상부 표면상에 형성된 제 3 부분(1142)을 포함한다. 게이트 절연막(1250')은 주변 영역 내에 더 형성된다. 게이트 절연막은 전술한 바와 같이, 선택적인 성장 공정을 이용하여 또는 그 결과 구조상에 층으로서 형성된다.
도 42a 내지 도 42c를 참조하면, 이어서, 게이트 전극 물질층(1260)이 그 결과 구조상에 제공된다. 게이트 전극 물질층(1260)의 수직 부분(1260a)은 셀 영역 내의 수직으로 배향된 개구(1140)를 채운다. 게이트 전극 물질층(1260)은 예를 들어, 폴리실리콘, W, Pt, TiN, Ta, TaN, Cr, 그 조합 또는 합금, 또는 다른 적당한 물질을 포함한다.
도 43a 내지 도 43c를 참조하면, 이어서, 게이트 전극 물질층(1260)은 패터 닝되어, 셀 영역 내의 게이트 전극의 측면으로 배향된 부분(1260b), 주변 영역 내의 측면으로 배향된 게이트 전극(1260b') 및 소자들의 배선을 형성하는 다른 도전성 라인(1260c)을 형성한다. 일 실시예에서, 패터닝은 게이트 전극 물질층(1260) 상에 SiN층 패턴(1265)을 적용하고 그 SiN 패턴을 식각 마스크로 이용하여 게이트 전극 물질층(1260)을 식각함으로써 수행된다.
도 39 및 도 40a 내지 도 40c를 참조하면, 측벽 스페이서(1171)가 그 결과 구조상에 절연층을 제공하고 이방성 식각을 수행함으로써 형성된다. 측벽 스페이서(1171)의 형성 전 또는 후에, 소오스 및 드레인 영역(S, D)을 형성하도록 이온 주입 단계가 게이트 전극(1160b, 1160b') 및 도전성 라인(1160c)을 보호막으로 이용하여 수행된다.
도 41 내지 도 43과 연관하여 전술한 방법은 도 39 및 도 40에 설명되고 도시된 반도체 소자 배치를 초래한다. 특히, 본 발명의 이 실시예에 따른 반도체 소자는 제조에 필요한 단계들의 수를 감소시킨다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명의 실시예들에 따르면, 수직으로 배향된 얇은 바디 트랜지스터는 SOI 기판을 이용하지 않고, 대신에 통상적인 트렌치 절연 기술을 이용하여 형성된다. SOI 기판과 비교해서, 제조 공정이 단순화되고, 비용이 감소되고, 그리고 단채널 효과가 감소될 수 있다. 나아가, 플로팅 바디 효과가 억제되고, 백 바이어스 전압이 인가될 수 있다. 게다가, 마스크 패턴의 크기 또는 스페이서의 폭을 조절하여 원하는 두께를 갖는 수직으로 배향된 얇은 바디를 형성할 수 있다.
메모리 소자에서, 평면형 트랜지스터는 소자의 주변 영역에 갖고, 수직으로 배향된 얇은 바디 트랜지스터는 소자의 셀 영역에 제공될 수 있다. 이와 같이, 각 형태의 소자의 유리한 특징들이 메모리 소자의 적절한 기능들에 적용될 수 있다.

Claims (75)

  1. 반도체층;
    상기 반도체층의 제 1 영역 내의 제 1 트랜지스터; 및
    상기 반도체층의 제 2 영역 내의 제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터는,
    상기 반도체층 내부로 수직 방향으로 신장하는 게이트 전극;
    상기 게이트 전극의 수평 방향의 양측에 배열된 상기 반도체층 내의 소오스 영역 및 드레인 영역; 및
    상기 소오스 영역 및 드레인 영역 사이에서 상기 수평 방향으로 신장하고, 상기 게이트 전극의 옆에 측면 방향으로 위치한 상기 반도체층의 측면 채널 영역을 포함하고,
    상기 제 2 트랜지스터는 평면형 트랜지스터를 포함하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 제 2 트랜지스터의 평면형 트랜지스터는,
    게이트 절연층 상의 게이트 전극;
    상기 게이트 전극의 수평 방향의 양측에 배열된 상기 반도체층 내의 소오스 영역 및 드레인 영역; 및
    상기 게이트 전극의 아래에 있고, 상기 게이트 전극의 옆에 측면 방향으로 존재하지 않는 상기 반도체층의 제 2 측면 채널 영역을 포함하는 것을 특징으로 하 는 반도체 소자.
  3. 제 1 항에 있어서, 상기 제 1 영역은 상기 반도체 소자의 셀 영역이고, 상기 제 2 영역은 상기 반도체 소자의 주변 영역인 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 사이의 분리 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서, 상기 분리 영역은 상기 반도체층 내의 얕은 트렌치(shallow trench isolation; STI) 구조를 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서, 상기 제 1 트랜지스터는 상기 제 1 트랜지스터의 소오스 영역 및 드레인 영역 사이의 상기 게이트 전극 아래로 신장하는 하부 채널 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서, 상기 반도체층은 반도체 기판을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제 1 항에 있어서, 상기 반도체층은 실리콘-온-절연체(SOI), 실리콘 게르마 늄(SiGe) 및 실리콘 게르마늄-온-절연체(SGOI)의 군에서 선택된 하나인 것을 특징으로 하는 반도체 소자.
  9. 제 1 항에 있어서, 상기 측면 채널 영역은 상기 수직 방향으로 500 내지 2000 Å 범위의 높이인 것을 특징으로 하는 반도체 소자.
  10. 제 1 항에 있어서, 상기 측면 채널 영역은 상기 수직 방향으로 1000 내지 1500 Å 범위의 높이인 것을 특징으로 하는 반도체 소자.
  11. 제 1 항에 있어서, 상기 측면 채널 영역은 상기 측면 방향으로 10 내지 200 Å 이하의 두께인 것을 특징으로 하는 반도체 소자.
  12. 제 11 항에 있어서, 상기 측면 채널 영역은 상기 측면 방향으로 10 내지 150 Å 범위의 두께인 것을 특징으로 하는 반도체 소자.
  13. 제 1 항에 있어서, 상기 측면 채널 영역은 상기 제 1 트랜지스터의 요구되는 문턱 전압의 함수로서 선택되는 두께인 것을 특징으로 하는 반도체 소자.
  14. 제 1 항에 있어서, 상기 제 1 트랜지스터의 측면 채널 영역은 상기 게이트 전극의 양측에 있고 상기 소오스 영역 및 드레인 영역 사이에서 수평 방향으로 각 각 신장하는 제 1 측면 채널 영역 및 제 2 측면 채널 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  15. 제 1 항에 있어서, 상기 제 1 트랜지스터의 게이트 전극 및 상기 소오스 및 드레인 영역 사이 및 상기 제 1 트랜지스터의 게이트 전극 및 상기 측면 채널 영역의 사이의 제 1 게이트 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  16. 제 15 항에 있어서, 상기 제 2 트랜지스터의 게이트 전극 및 채널 영역 사이의 제 2 게이트 절연막을 더 포함하고, 상기 제 2 게이트 절연막은 상기 제 1 게이트 절연막과 다른 두께인 것을 특징으로 하는 반도체 소자.
  17. 제 15 항에 있어서, 상기 제 2 트랜지스터의 게이트 전극 및 채널 영역 사이의 제 2 게이트 절연막을 더 포함하고, 상기 제 2 게이트 절연막은 상기 제 1 게이트 절연막과 다른 불질인 것을 특징으로 하는 반도체 소자.
  18. 제 1 항에 있어서, 상기 게이트 전극은 상기 반도체층 내로 상기 수직 방향으로 신장하는 제 1 부분 및 상기 반도체층 내로 상기 수평 또는 측면 방향으로 신장하는 제 2 부분을 포함하는 것을 특징으로 하는 반도체 소자.
  19. 제 18 항에 있어서, 상기 제 1 부분은 상기 제 2 부분과 다른 물질로 형성된 것을 특징으로 하는 반도체 소자.
  20. 제 18 항에 있어서, 상기 제 1 부분의 물질은 상기 제 1 트랜지스터의 문턱 전압에 직접 영향을 미치는 것을 특징으로 하는 반도체 소자.
  21. 제 18 항에 있어서, 상기 제 1 부분의 물질 및 상기 제 2 부분의 물질은 금속 및 폴리실리콘을 각각 포함하는 것을 특징으로 하는 반도체 소자.
  22. 제 1 항에 있어서, 상기 제 1 트랜지스터의 문턱 전압 및 상기 제 2 트랜지스터의 문턱 전압은 다른 것을 특징으로 하는 반도체 소자.
  23. 제 19 항에 있어서, 상기 게이트 전극은 T-형 단면을 갖는 것을 특징으로 하는 반도체 소자.
  24. 제 1 항에 있어서, 상기 제 1 트랜지스터의 두 개는 상기 제 1 영역 내 상기 수평 방향으로 서로 인접하여 배치되고, 상기 두 제 1 트랜지스터는 공통 드레인 영역을 공유하는 것을 특징으로 하는 반도체 소자.
  25. 제 1 항에 있어서, 상기 게이트 전극의 반대측 상기 측면 채널 영역의 외부 표면은 절연 영역에 인접한 것을 특징으로 하는 반도체 소자.
  26. 제 25 항에 있어서, 상기 절연 영역은 트렌치 분리 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  27. 반도체층의 제 1 영역에 제 1 트랜지스터를 제공하는 단계; 및
    상기 반도체층의 제 2 영역에 평면형 트랜지스터를 포함하는 제 2 트랜지스터를 제공하는 단계를 포함하고,
    상기 제 1 트랜지스터를 제공하는 단계는,
    상기 반도체층 내 수직 방향으로 신장하는 구멍(cavity)을 제공하는 단계;
    상기 구멍의 하부 부분 및 내부 측벽들에 제 1 게이트 절연막을 제공하는 단계;
    상기 구멍의 남은 부분을 채우고 상기 수직 방향으로 신장하는 게이트 전극을 제공하는 단계;
    상기 게이트 전극의 양편에 수평 방향으로 배열된 상기 반도체층에 소오스 영역 및 드레인 영역을 제공하는 단계; 및
    상기 소오스 영역 및 드레인 영역 사이에서 상기 수평 방향으로 신장하고 상기 게이트 전극의 옆에 측면 방향으로 위치한 상기 반도체층의 측면 채널 영역을 제공하는 단계를 포함하는 반도체 소자의 제조 방법.
  28. 제 27 항에 있어서, 상기 제 2 트랜지스터를 제공하는 단계는,
    상기 반도체층 상에 제 2 게이트 절연막을 제공하는 단계;
    상기 제 2 게이트 절연막 상에 게이트 전극을 제공하는 단계; 및
    상기 게이트 전극의 아래에 있고, 상기 게이트 전극의 옆에 측면 방향으로 존재하지 않는 제 1 채널 영역을 상기 반도체층에 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  29. 제 27 항에 있어서, 상기 제 1 영역은 상기 반도체 소자의 메모리 셀 영역이고, 상기 제 2 영역은 상기 반도체 소자의 주변 영역인 것을 특징으로 하는 반도체 소자의 제조 방법.
  30. 제 27 항에 있어서, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 사이에 분리 영역을 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  31. 제 27 항에 있어서, 상기 제 1 트랜지스터의 상기 소오스 영역 및 드레인 영역 사이의 상기 게이트 전극 아래로 신장하는 하부 채널 영역을 상기 제 1 트랜지스터에 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  32. 제 27 항에 있어서, 상기 반도체층은 반도체 기판을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  33. 제 27 항에 있어서, 상기 반도체층은 실리콘-온-절연체(SOI), 실리콘 게르마늄(SiGe) 및 실리콘 게르마늄-온-절연체(SGOI)의 군에서 선택된 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
  34. 제 27 항에 있어서, 상기 측면 채널 영역을 제공하는 단계는 상기 수직 방향으로 500 내지 2000 Å 범위의 높이인 측면 채널 영역을 제공하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  35. 제 27 항에 있어서, 상기 측면 채널 영역을 제공하는 단계는 상기 수직 방향으로 1000 내지 1500 Å 범위의 높이인 측면 채널 영역을 제공하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  36. 제 27 항에 있어서, 상기 측면 채널 영역을 제공하는 단계는 상기 측면 방향으로 10 내지 200 Å 이하의 두께인 측면 채널 영역을 제공하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  37. 제 27 항에 있어서, 상기 측면 채널 영역을 제공하는 단계는 상기 측면 방향으로 10 내지 150 Å 범위의 두께인 측면 채널 영역을 제공하는 것을 특징으로 하 는 반도체 소자의 제조 방법.
  38. 제 27 항에 있어서, 상기 측면 채널 영역은 상기 제 1 트랜지스터의 요구되는 문턱 전압의 함수로서 선택되는 두께인 것을 특징으로 하는 반도체 소자의 제조 방법.
  39. 제 27 항에 있어서, 상기 제 1 트랜지스터의 측면 채널 영역은 상기 게이트 전극의 양측에 있고 상기 소오스 영역 및 드레인 영역 사이에서 수평 방향으로 각각 신장하는 제 1 측면 채널 영역 및 제 2 측면 채널 영역을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  40. 제 27 항에 있어서, 상기 제 1 트랜지스터의 게이트 전극 및 상기 소오스 및 드레인 영역 사이 및 상기 제 1 트랜지스터의 게이트 전극 및 상기 측면 채널 영역의 사이에 제 1 게이트 절연막을 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  41. 제 40 항에 있어서, 상기 제 2 트랜지스터의 게이트 전극 및 채널 영역 사이에 제 2 게이트 절연막을 제공하는 단계를 더 포함하고, 상기 제 2 게이트 절연막은 상기 제 1 게이트 절연막과 다른 두께인 것을 특징으로 하는 반도체 소자의 제조 방법.
  42. 제 40 항에 있어서, 상기 제 2 트랜지스터의 게이트 전극 및 채널 영역 사이의 제 2 게이트 절연막을 제공하는 단계를 더 포함하고, 상기 제 2 게이트 절연막은 상기 제 1 게이트 절연막과 다른 불질인 것을 특징으로 하는 반도체 소자의 제조 방법.
  43. 제 27 항에 있어서, 상기 게이트 전극을 제공하는 단계는 상기 반도체층 내로 상기 수직 방향으로 신장하는 제 1 부분 및 상기 반도체층 내로 상기 수평 또는 측면 방향으로 신장하는 제 2 부분을 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  44. 제 43 항에 있어서, 상기 제 1 부분은 상기 제 2 부분과 다른 물질로 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  45. 제 44 항에 있어서, 상기 제 1 부분의 물질은 상기 제 1 트랜지스터의 문턱 전압에 직접 영향을 미치는 것을 특징으로 하는 반도체 소자의 제조 방법.
  46. 제 43 항에 있어서, 상기 제 1 부분의 물질 및 상기 제 2 부분의 물질은 금속 및 폴리실리콘을 각각 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  47. 제 27 항에 있어서, 상기 제 1 트랜지스터의 문턱 전압 및 상기 제 2 트랜지스터의 문턱 전압은 다른 것을 특징으로 하는 반도체 소자의 제조 방법.
  48. 제 27 항에 있어서, 상기 게이트 전극은 T-형 단면을 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  49. 제 27 항에 있어서, 상기 제 1 영역 내 상기 수평 방향으로 서로 인접하여 배치되는 상기 제 1 트랜지스터의 두 개를 제공하는 단계를 더 포함하고, 상기 두 제 1 트랜지스터는 공통 드레인 영역을 공유하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  50. 제 27 항에 있어서, 상기 게이트 전극의 반대측 상기 측면 채널 영역의 외부 표면은 절연 영역에 인접한 것을 특징으로 하는 반도체 소자의 제조 방법.
  51. 제 50 항에 있어서, 상기 절연 영역은 트렌치 분리 영역을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  52. 제1 마스크층 패턴 및 제 2 마스크층 패턴을 각각 이용하여, 통상적인 반도체층의 제 1 활성영역 및 제 2 활성영역을 한정하는 단계;
    제 1 거리만큼 측면 방향으로 상기 제 1 마스크층 패턴의 폭을 감소시키도록 상기 제 1 활성영역 내의 상기 제 1 마스크층 패턴을 식각하는 단계;
    상기 제 1 활성영역 상에 적어도 상기 제 1 마스크층 패턴의 레벨까지 제 3 마스크층을 제공하는 단계;
    상기 제 1 활성영역 내의 상기 제 1 마스크층 패턴을 제거하는 단계;
    상기 제 3 마스크층을 식각 마스크로 이용하여 상기 제 1 활성영역 내의 상기 반도체층의 수직 방향으로 수직 개구를 형성하는 단계로서, 상기 수직 개구의 측벽들은 수평 방향으로 상기 제 1 활성영역의 인접한 소오스 및 드레인 영역을 갖고 상기 측면 방향으로 상기 수직 개구의 측벽을 따라서 상기 제 1 활성영역의 적어도 하나의 수직으로 배향된 얇은 바디 채널 영역을 갖는, 상기 수직 개구를 형성하는 단계;
    상기 제 1 활성영역 내의 상기 수직 개구의 바닥 및 측벽들 상에 제 1 게이트 전극을 제공하는 단계;
    상기 제 1 활성영역 내에 수직으로 배향된 얇은 바디 채널 영역을 갖는 제 1 트랜지스터를 형성하도록, 상기 제 1 활성영역 내의 상기 게이트 절연막 상의 상기 개구의 잔류 부분 내에 제 1 게이트 전극을 제공하는 단계;
    상기 제 2 활성영역 내의 상기 반도체층의 표면을 노출하도록 상기 제 2 마스크층 패턴을 제거하는 단계;
    상기 제 2 활성영역 내의 상기 반도체층 상에 제 2 게이트 절연막을 제공하는 단계; 및
    상기 제 2 활성영역 내에 평면형 트랜지스터를 포함하는 제 2 트랜지스터를 형성하도록, 상기 제 2 활성영역 내의 상기 제 2 게이트 절연막 사에 제 2 게이트 전극을 제공하는 단계를 포함하는 반도체 소자의 제조 방법.
  53. 제 52 항에 있어서, 상기 수직으로 배향된 얇은 바디 채널 영역의 두께는 상기 제 1 마스크층 패턴의 감소된 폭의 상기 제 1 거리에 따라서 결정되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  54. 제 52 항에 있어서, 상기 제 1 활성영역 및 상기 제 2 활성영역을 한정하도록 상기 반도체층 내에 트렌치들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  55. 제 54 항에 있어서, 상기 수직으로 배향된 얇은 바디 채널 영역은 상기 트렌치들의 하나 및 상기 수직 개구의 사이의 상기 반도체층의 상기 제 1 활성영역 내에 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  56. 제 52 항에 있어서, 측면 채널 영역을 형성하도록 상기 수직으로 배향된 얇은 바디 채널 영역을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  57. 제 52 항에 있어서, 하부 채널 영역을 형성하도록 상기 수직 개구 아래의 상 기 제 1 활성영역을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  58. 제 52 항에 있어서, 상기 제 1 활성영역의 소오스 및 드레인 영역을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  59. 제 52 항에 있어서, 상기 반도체층 및 상기 제 1 마스크층 패턴 사이의 상기 제 1 활성영역 및 상기 제 2 활성영역 상에 버퍼층을 형성하는 단계를 더 포함하고, 상기 버퍼층은 상기 제 1 마스크층 패턴의 식각 동안 상기 제 1 활성영역의 상부 표면을 보호하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  60. 제 52 항에 있어서, 상기 제1 마스크층 패턴을 식각은 상기 제 2 활성영역 내의 상기 제 1 마스크층 패턴을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  61. 제 52 항에 있어서, 상기 수직 개구를 제공하는 단계는 상기 제 2 마스크층을 식각 마스크로 이용하여 복수의 수직 개구들을 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  62. 제 52 항에 있어서, 상기 제 1 게이트 전극을 제공하는 단계는 상기 반도체 층 내로 상기 수직 방향으로 신장하는 제 1 부분 및 상기 반도체층 내로 상기 수평 또는 측면 방향으로 신장하는 제 2 부분을 제공하는 단계를 포함하고, 상기 제 1 부분은 상기 제 2 부분과 다른 물질로 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  63. 제 62 항에 있어서, 상기 제 1 부분은 상기 제 2 부분과 다른 물질로 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  64. 제 62 항에 있어서, 상기 제 1 부분의 물질은 상기 제 1 트랜지스터의 문턱 전압에 직접 영향을 미치는 것을 특징으로 하는 반도체 소자의 제조 방법.
  65. 제 62 항에 있어서, 상기 제 1 부분의 물질 및 상기 제 2 부분의 물질은 금속 및 폴리실리콘을 각각 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  66. 제 52 항에 있어서, 상기 게이트 전극은 T-형 단면을 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  67. 제 52 항에 있어서, 상기 제 1 활성영역은 상기 반도체 소자의 메모리 셀 영역이고 상기 제 2 활성영역은 상기 반도체 소자의 주변 영역인 것을 특징으로 하는 반도체 소자의 제조 방법.
  68. 제 52 항에 있어서, 상기 반도체층은 반도체 기판을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  69. 제 52 항에 있어서, 상기 반도체층은 실리콘-온-절연체(SOI), 실리콘 게르마늄(SiGe) 및 실리콘 게르마늄-온-절연체(SGOI)의 군에서 선택된 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
  70. 제 52 항에 있어서, 상기 수직으로 배향된 얇은 바디 채널 영역은 상기 제 1 트랜지스터의 요구되는 문턱 전압의 함수로서 선택되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  71. 제 27 항에 있어서, 상기 제 1 트랜지스터의 수직으로 배향된 얇은 바디 채널 영역은 상기 게이트 전극의 양측에 상기 측면 방향으로 있고 상기 소오스 영역 및 드레인 영역 사이에서 수평 방향으로 각각 신장하는 제 1 측면 채널 영역 및 제 2 측면 채널 영역을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  72. 제 52 항에 있어서, 상기 제 2 게이트 전극은 상기 제 1 게이트 전극과 다른 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  73. 제 52 항에 있어서, 상기 제 2 게이트 전극은 상기 제 1 게이트 전극과 다른 물질을 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  74. 제 52 항에 있어서, 상기 제 1 트랜지스터의 문턱 전압 및 상기 제 2 트랜지스터의 문턱 전압은 다른 것을 특징으로 하는 반도체 소자의 제조 방법.
  75. 제 52 항에 있어서, 상기 제 1 영역 내의 상기 수평 방향으로 각각 인접하여 배치된 상기 제 1 트랜지스터의 두 개를 제공하는 단계를 더 포함하고, 상기 제 1 트랜지스터의 두 개는 공통 드레인 영역을 공유하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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