CN1855495A - 具有垂直定向的栅电极的场效应晶体管及其制造方法 - Google Patents

具有垂直定向的栅电极的场效应晶体管及其制造方法 Download PDF

Info

Publication number
CN1855495A
CN1855495A CN200610073547.XA CN200610073547A CN1855495A CN 1855495 A CN1855495 A CN 1855495A CN 200610073547 A CN200610073547 A CN 200610073547A CN 1855495 A CN1855495 A CN 1855495A
Authority
CN
China
Prior art keywords
transistor
gate electrode
semiconductor device
layer
channel district
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200610073547.XA
Other languages
English (en)
Other versions
CN1855495B (zh
Inventor
金成玟
朴东建
金洞院
金旻相
尹恩贞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/396,488 external-priority patent/US20060192249A1/en
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1855495A publication Critical patent/CN1855495A/zh
Application granted granted Critical
Publication of CN1855495B publication Critical patent/CN1855495B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor

Abstract

在半导体器件及其制造方法中，在公用半导体层上形成平面型存储器件和垂直定向薄体器件。例如，在半导体器件中，期望具有器件的外围区中的平面型晶体管和单元区中的垂直定向薄体晶体管器件。以这种方式，可以将每种类型的器件的优势应用到存储器件的适宜功能中。

Description

具有垂直定向的栅电极的场效应晶体管及其制造方法
相关专利申请的交叉引用
本申请是2004年9月20日提交的美国序列号10/945,246的部分继续申请，并且基于35U.S.C.§119要求2005年4月9日递交的韩国专利申请10-2005-0029721的优先权，将其全部内容在此引入作为参考。
技术领域
本申请涉及半导体器件，更具体涉及薄体(thin body)晶体管及其制造方法。
近年来，半导体器件变得高度集成，以获得高性能、高速度、以及经济有效的结合。然而，由于半导体器件变得愈发高度集成，出现各种操作和结构的问题。例如，由于典型平面场效应晶体管的沟道长度变得越来越短，会出现例如击穿的短沟道效应，在结区和衬底之间的寄生电容，例如结电容将增加，并且漏电流会增加。
为了解决上述问题，提出了使用绝缘体上硅(SOI)技术的薄体场效应晶体管。然而，这种器件易受浮置体效应的影响，这可通过在器件操作和/或高能量热载流子的积聚期间所生成的热所导致。此外，由于绝缘体层，不能施加反向偏压以补偿阈值电压中的变化，因此将影响器件性能。同样，将出现关于由于衬底和绝缘层之间的热膨胀系数的差异的应力的问题。而且，由于SOI场效应晶体管技术需要连接两个衬底将增加处理成本，并且制造将变得相对复杂。
发明内容
根据本发明的某些实施例，在半导体衬底的有源区上的场效应晶体管可包括半导体衬底的垂直突起的薄体部分，以及至少部分地在由衬底的垂直突起部分的相对侧壁限定的空腔之内的垂直定向的栅电极。在其它实施例中，晶体管可包括围绕垂直定向的栅电极的上部的绝缘层，以及在绝缘层上并连接到垂直定向的栅电极的顶部的横向定向的栅电极。垂直定向的栅电极可有硅化物构成，而横向定向的栅电极可以由多晶硅、金属、以及金属硅化物中的一种所构成。此外，横向定向的栅电极可具有大于垂直定向的栅电极的宽度。晶体管还可包括围绕在垂直定向栅电极和绝缘层之间的垂直定向栅电极的隔片。
在其它实施例中，晶体管可包括在垂直定向的栅电极的底部和衬底之间的空腔内的下绝缘层。同样，垂直定向的栅电极可具有空腔内的下部以及空腔外的上部，其中上部的宽度大于下部的宽度。
在根据本发明的某些实施例中，非易失性EPROM中的场效应晶体管可包括T形栅电极，其具有半导体衬底的顶表面上的横向部分并具有至少部分地在空腔内的垂直部分，该空腔由衬底的垂直突起部分的相对侧壁限定。在其它实施例中，T形栅电极可以是第一T形栅电极以及空腔可以是第一空腔。晶体管还可包括第二T形栅电极，其具有衬底的顶表面上的横向部分并具有至少部分地在第二空腔内的垂直部分，该第二空腔由衬底的垂直突起部分的相对侧壁限定。第二T形栅电极的横向部分可以基本上平行于第一T形栅电极的横向部分，以及第二T形栅电极的垂直部分可以基本上平行于第一T形栅电极的垂直部分。
在其它实施例中，非易失性EPROM中的场效应晶体管可包括垂直延伸的栅电极，该栅电极至少部分地被半导体衬底的薄体部分围绕，在薄体部分处形成沟道。
在另外实施例中，非易失性EPROM中的场效应晶体管可包括半导体衬底的U形薄体部分，其中形成沟道，以及在衬底的U形部分的相对内侧壁上的垂直延伸的栅电极。
根据本发明的进一步实施例，一种在半导体衬底的有源区上形成场效应晶体管的方法可包括在衬底的垂直突起薄体部分中形成空腔，并且填充该空腔以形成具有在空腔内的至少一个下部的垂直定向的栅电极。由衬底的垂直突起部分的相对侧壁限定该空腔。
在某些实施例中，该方法可包括形成围绕垂直定向的栅电极的上部的绝缘层，并且在绝缘层上形成横向定向的栅电极。横向定向的栅电极可连接到垂直定向的栅电极的顶部。在其它实施例中，可以同时形成垂直定向的栅电极和横向定向的栅电极。
在其它实施例中，填充空腔可包括使用多晶硅填充衬底的垂直突起部分中的空腔，在衬底表面形成热阻金属层，以及对衬底应用热处理工艺以形成具有空腔中的至少一个下部的垂直定向的栅电极。填充空腔还可包括控制热阻金属层的厚度和热处理的持续时间，以在空腔中形成垂直定向的栅电极。
在某些实施例中，该方法可包括在沟道区中形成空腔之前，在衬底上形成隔片，以控制沟道区的宽度。该方法还可包括在垂直定向栅电极的底和衬底之间的空腔内形成下绝缘层。此外，该方可包括在形成绝缘层之后执行离子注入工序。
在其它实施例中，形成非易失性EPROM中的场效应管的方法可包括形成T形栅电极，该T形栅电极具有半导体衬底的顶表面上的横向部分并具有至少部分地在由衬底的相对侧壁限定的空腔内的垂直部分。
在垂直定向的薄体晶体管的特定应用中，具有在相同半导体衬底上形成的平面型存储器件和垂直定向的薄体器件是有益的。在存储器件中，例如，期望具有器件的外围区域中的平面型晶体管，以及在器件的单元区中的垂直定向的薄体晶体管器件。按这种方式，可以将每种类型器件的有利特性应用到存储器件的合适功能上。
在其他方面，本发明涉及半导体器件。该半导体器件包括半导体层和半导体层的第一区域内的第一晶体管。第一晶体管包括：在垂直方向上延伸到半导体层的栅电极；半导体层中的源区和漏区，在水平方向上设置在栅电极的相对侧；以及在横向方向上在栅电极一侧的半导体层的横向沟道区，其在源区和漏区之间的水平方向上延伸。第二晶体管也形成在半导体衬底的第二区域中，第二晶体管包括平面晶体管。
在一个实施例中，第二平面晶体管包括：栅绝缘层上的栅电极；以及半导体层上的源区和漏区，在水平方向上设置在栅电极的相对侧；以及半导体层中的第二沟道区，其位于栅电极的下面，而不在横向方向上的栅电极的横向侧部分，其在源区和漏区之间的水平方向上延伸。
在另一实施例中，第一区域是半导体器件的存储单元区，并且其中第二区域是半导体器件的外围区。
在另一实施例中，半导体器件还包括第一晶体管和第二晶体管之间的隔离区。在其它实施例中，隔离区包括半导体层中的浅沟槽隔离(STI)结构。
在另一实施例中，第一晶体管还包括下沟道区，其在第一晶体管的源区和漏区之间的栅电极之下延伸。
在另一实施例中，半导体层包括半导体衬底。在另一实施例中，半导体层选自包括SOI(绝缘体上硅)、SiGe(锗化硅)和SGOI(绝缘体上锗化硅)层的组中的其中之一。
在另一实施例中，横向区域在垂直方向上具有约500埃和2000埃之间的范围内的高度，例如，在垂直方向上具有约1000埃和1500埃之间的范围内的高度。
在另一实施例中，横向沟道区在横向方向上具有小于约200埃的厚度，例如，在横向方向上具有约10埃和150埃之间的范围内的厚度。
在另一实施例中，将横向沟道区的厚度选择为第一晶体管的期望阈值电压的函数。
在另一实施例中，第一晶体管的横向沟道区包括在栅电极的相对侧的第一横向沟道区和第二横向沟道区，每个在源区和漏区之间的水平方向上延伸。
在另一实施例中，半导体器件还包括在第一晶体管的栅电极和源区及漏区之间以及在第一晶体管的栅电极和横向沟道区之间的第一栅介质。在另一实施例中，半导体器件还包括在第二晶体管的栅电极和沟道区之间的第二介质，并且其中第二介质与第一介质厚度不同。在另一实施例中，半导体器件还包括在第二晶体管的栅电极和沟道区之间的第二介质，并且其中第二介质与第一介质的材料不同。
在另一实施例中，栅电极包括第一部分和第二部分，该第一部分在垂直方向上延伸到半导体层，该第二部分在水平方向或横向方向上在半导体层上延伸。在另一实施例中，第一部分由不同于第二部分的材料形成。在另一实施例中，栅电极具有T形横截面。在另一实施例中，第一部分的材料对第一晶体管的阈值电压具有直接影响。在另一实施例中，第一部分的材料和第二部分的材料分别包括金属和多晶硅。
在另一实施例中，第一晶体管的阈值电压和第二晶体管的阈值电压不同。
在另一实施例中，半导体器件是DRAM存储器件，以及第一晶体管的阈值电压是大约0.7伏特，并且第二晶体管的阈值电压在约0.3伏特至0.7伏特的范围内。
在另一实施例中，半导体器件是SRAM存储器件，以及第一晶体管的阈值电压是大约0.5伏特，并且第二晶体管的阈值电压是大约0.7伏特。
在另一实施例中，两个第一晶体管在第一区域的水平方向上彼此相邻放置，并且其中两个第一晶体管共用公共漏区。
在另一实施例中，与栅电极侧相对的横向沟道区的外表面与绝缘区相邻。在另一实施例中，绝缘区包括沟槽隔离区。
在另一方面，本发明涉及形成半导体器件的方法。在半导体层的第一区域内设置第一晶体管。提供空腔，其在半导体层中在垂直方向上延伸。在空腔的下部和内侧壁设置第一栅介质。提供栅电极，其填充空腔的剩余部分，该栅电极在垂直方向上延伸。在半导体层中设置源区和漏区，其在水平方向上设置在栅电极的相对侧。在横向上在栅电极的一侧设置半导体层的横向沟道区，其在源区和漏区之间的水平方向上延伸。在半导体层的第二区域中设置第二晶体管，该第二晶体管包括平面晶体管。
在一个实施例中，提供第二晶体管包括：在半导体层上提供第二栅介质；在第二栅介质上提供栅电极；以及在半导体层中提供第一沟道区，其位于栅电极的下面，但在横向上不在栅电极的横向侧部分，其在源区和漏区之间在水平方向上延伸。
在另一实施例中，第一区域是半导体器件的存储单元区，并且第二区域是半导体器件的外围区。
在另一实施例中，该方法还包括在第一晶体管和第二晶体管之间提供隔离区。
在另一实施例中，该方法还包括在第一晶体管中提供下沟道区，其在第一晶体管的源区和漏区之间的栅电极之下延伸。
在另一实施例中，半导体层包括半导体衬底。在另一实施例中，半导体层选自包括SOI(绝缘体上硅)、SiGe(锗化硅)和SGOI(绝缘体上锗化硅)层的组中的其中之一。
在另一实施例中，提供横向沟道区提供在垂直方向上具有约500埃和2000埃之间的范围内的高度的横向沟道区，例如，在垂直方向上具有约1000埃和1500埃之间的范围内的高度。
在另一实施例中，提供横向沟道区提供在横向方向上具有小于约200埃的厚度的横向沟道区，例如，在横向方向上具有约10埃和150埃之间的范围内的厚度。
在另一实施例中，将横向沟道区的厚度选择为第一晶体管的期望阈值电压的函数。
在另一实施例中，第一晶体管的横向沟道区包括在栅电极的相对侧的第一横向沟道区和第二横向沟道区，每个在源区和漏区之间的水平方向上延伸。
在另一实施例中，该方法还包括提供在第一晶体管的栅电极和源区及漏区之间以及在第一晶体管的栅电极和横向沟道区之间的第一栅介质。
在另一实施例中，该方法还包括提供在第二晶体管的栅电极和沟道区之间的第二介质，并且其中第二介质的厚度与第一介质不同。
在另一实施例中，该方法还包括提供在第二晶体管的栅电极和沟道区之间的第二介质，并且其中第二介质与第一介质的材料不同。
在另一实施例中，提供栅电极包括提供第一部分和第二部分，该第一部分在垂直方向上延伸进入半导体层，该第二部分在水平方向或横向方向上在半导体层上延伸。在另一实施例中，第一部分由不同于第二部分的材料形成。在另一实施例中，栅电极具有T形横截面。在另一实施例中，第一部分的材料对于第一晶体管的阈值电压具有直接影响。在另一实施例中，第一部分的材料和第二部分的材料分别包括金属和多晶硅。
在另一实施例中，第一晶体管的阈值电压和第二晶体管的阈值电压不同。
在另一实施例中，半导体器件是DRAM存储器件，以及第一晶体管的阈值电压是大约0.7伏特，并且第二晶体管的阈值电压在约0.3伏特至0.7伏特的范围内。
在另一实施例中，半导体器件是SRAM存储器件，以及第一晶体管的阈值电压是大约0.5伏特，并且第二晶体管的阈值电压是大约0.7伏特。
在另一实施例中，该方法还包括提供两个第一晶体管，其在第一区域中的水平方向上彼此相邻设置，并且其中两个第一晶体管共用公用漏区。
在另一实施例中，与栅电极侧相对的横向沟道区的外表面与绝缘区相邻。在另一实施例中，绝缘区包括沟槽隔离区。
在另一方面，本发明涉及形成半导体器件的方法。该方法包括通过分别使用第一掩模层图形和第二掩模层图形限定公用半导体层的第一有源区和第二有源区。在第一有源区中蚀刻第一掩模层图形，以在横向中将第一掩模层图形的宽度减少第一距离。在第一有源区上提供第三掩模层到至少第一掩模层图形的水平(level)。在第一有源区中除去第一掩模层图形。使用第三掩模层作为蚀刻掩模，在第一有源区中在半导体层的垂直方向上形成垂直开口，该垂直开口的侧壁在水平方向上具有第一有源区的相邻源区和漏区，并在横向方向上具有沿垂直开口的侧壁的第一有源区的至少一个相邻的垂直定向的薄体沟道区。在第一有源区的垂直开口的底和侧壁上提供第一栅介质。在第一有源区的栅介质上的开口的剩余部分中提供第一栅电极，以形成具有第一有源区中的垂直定向薄体沟道区的第一晶体管。除去第二掩模层以露出第二有源区中的半导体层的表面。在第二有源区中的半导体层上提供第二栅介质。在第二有源区中的第二栅介质上提供第二栅电极，以在第二有源区中形成第二晶体管，该第二晶体管包括平面晶体管。
在一个实施例中，该方法还包括在半导体层中形成沟槽，以限定第一有源区和第二有源区。
在另一实施例中，根据第一掩模层图形的减少宽度的第一距离确定垂直定向的薄体沟道区的厚度。
在另一实施例中，在沟槽之一和垂直开口之间的半导体层的第一有源区中形成垂直定向的薄体沟道区。
在另一实施例中，该方法还包括掺杂垂直定向的薄体沟道区以形成横向沟道区。
在另一实施例中，该方法还包括掺杂垂直开口之下的第一有源区，以形成下沟道区。
在另一实施例中，该方法还包括掺杂第一有源区的源区和漏区。
在另一实施例中，该方法还包括在半导体层和第一掩模图形之间的第一有源区和第二有源区上形成缓冲层，并且其中在蚀刻第一掩模层图形期间，缓冲层保护第一有源区的上表面。
在另一实施例中，蚀刻第一掩模层图形还包括蚀刻第二有源区中的第一掩模层图形。
在另一实施例中，提供垂直开口包括使用第二掩模层作为蚀刻掩模提供多个垂直开口。
在另一实施例中，提供第一栅电极包括提供第一部分和第二部分，该第一部分在垂直方向上延伸进入半导体层，该第二部分在水平方向或横向方向上在半导体层上延伸，并且其中第一部分由不同于第二部分的材料形成。
在另一实施例中，第一部分的材料对于第一晶体管的阈值电压具有直接影响。
在另一实施例中，第一部分的材料和第二部分的材料分别包括金属和多晶硅。
在另一实施例中，第一有源区是半导体器件的存储单元区，并且其中第二有源区是半导体器件的外围区。
在另一实施例中，半导体层包括半导体衬底。
在另一实施例中，半导体层选自包括SOI(绝缘体上硅)、SiGe(锗化硅)和SGOI(绝缘体上锗化硅)层的组中的其中之一。
在另一实施例中，将垂直定向的薄体沟道区的厚度选择为第一晶体管的期望阈值电压的函数。
在另一实施例中，第一晶体管的垂直定向的薄体沟道区包括在横向上在栅电极的相对侧的第一横向沟道区和第二横向沟道区，每个在源区和漏区之间的水平方向上延伸。
在另一实施例中，第二栅介质的厚度与第一栅介质的不同。
在另一实施例中，第二栅介质的材料与第一栅介质的不同。
在另一实施例中，第一晶体管的阈值电压与第二晶体管的阈值电压不同。
在另一实施例中，该方法还包括提供两个第一晶体管，其在第一区域中的水平方向上彼此相邻放置，并且其中两个第一晶体管共用公共漏区。
附图说明
从参照附图说明的本发明的优选实施例的更具体说明中，本发明的上述和其他目标、特性和优势将变得显而易见，在整个不同附图中相似参考标号指代相同部件。附图不必是按比例的，而更强调说明本发明的原理。
图1A是根据本发明的某些实施例的半导体器件的透视图；
图1B是根据本发明的某些实施例的半导体器件的沿着图1A的线I-I所取的截面图；
图1C是根据本发明的某些实施例的半导体器件的沿着图1A的线II-II所取的截面图；
图2A至11A是说明根据图1A所示的本发明的某些实施例的半导体器件的制造方法的透视图；
图2B至11b是说明沿图1A的线I-I所取的根据对应于图2A至11A的本发明的某些实施例的半导体器件的制造方法的截面图；
图2C至11C是说明沿图1A的线II-II所取的根据对应于图2A至11A的本发明的某些实施例的半导体器件的制造方法的截面图；以及
图12A至19A是说明用于制造根据本发明的其他实施例的半导体器件的方法的俯视图；
图12B至19B是说明沿图12A的线I-I所取的根据对应于图12A至19A的本发明的某些实施例的半导体器件的制造方法的截面图；以及
图12C至19C是说明沿图12A的线II-II所取的根据对应于图12A至19A的本发明的某些实施例的半导体器件的制造方法的截面图；
图20是根据本发明的半导体器件的另一实施例的透视图。图21A是图20的半导体器件的顶视图。图21B是图20的半导体器件的沿图20的线B-B’的截面图。图21C是图20的半导体器件的沿图20的线C-C’的截面图。
图22A至32A是制造图20和21A至21C的半导体器件的方法的顶视图。图22B至32B以及图22C至32C是对应于图22A至32A的截面图，分别沿着图20的半导体器件的线B-B’和线C-C’所取。
图33是根据本发明的半导体器件的另一实施例的透视图。图34A是图33的半导体器件的顶视图。图34B是图33的半导体器件的沿图33的线B-B’的截面图。图34C是图33的半导体器件的沿图33的线C-C’的截面图。
图35A至38A是制造图33和34A至34C的半导体器件的方法的顶视图。图35B至38B以及图35C至38C是分别沿着图33的半导体器件的线B-B’和线C-C’所取的对应于图35A至38A的截面图。
图39是根据本发明的半导体器件的另一实施例的透视图。图40A是图39的半导体器件的顶视图。图40B是图39的半导体器件的沿图39的线B-B’的截面图。图40C是图39的半导体器件的沿图39的线C-C’的截面图。
图41A至43A是制造图39和40A至40C的半导体器件的方法的顶视图。图41B至43B以及图41C至43C是分别沿着图39的半导体器件的线B-B’和线C-C’所取的对应于图41A至43A的截面图。
具体实施方式
将在下文参照附图更完整地说明本发明，在附图中说明了本发明的优选实施例。然而，本发明可以以许多不同的形式实施，而不应该由在此阐述的实施例所限制，而是，提供这些实施例使得本公开是完全和完整的，并将本发明的范围完全表述给本领域技术人员。在附图中，为了清楚起见放大了层和区域的厚度。应理解，当例如层、区域或衬底的元件被称为在其他元件“之上”时，它可以直接在其他元件之上也可以有中间元件。应理解，当例如层、区域或衬底的元件被称为在其他元件“之下”时，它可以直接在其他元件之下也可以有中间元件。应理解，在此使用的术语“和/或”表示包括一个或多个相关列项的任何和所有的可能组合。
此外，在此使用的例如在下面的相对术语用来描述图示的一个层或区域与另一个层或区域的关系。应理解这些术语旨在包括除了图示的取向的之外的器件的不同取向。例如，如果将图中的器件翻转，描述为在其他层或区域“下面”的层或区域现在将定向为在这些其他层或区域的“上面”。在这种情况下，术语“下面”旨在包括上面以及下面。相似标号始终指代相似元件。
在本发明的说明中使用的术语仅仅是为了描述特定实施例的目的，而不旨在限制本发明。如在本发明的说明和权利要求中所使用，单数形式“a”、“an”和“the”也旨在包括复数形式，除非上下文明确指示。还应理解术语“comprises”和/或“comprising”当用在该说明书中时，特指所述特性、整体、步骤、操作、单元和/或组件的存在，而不包括其一个或多个其他特型、整体、步骤、操作、单元和/或组件的存在。
参照为本发明的理想化实施例(以及中间结构)的示意说明的截面图说明，在此描述本发明的实施例。这样，期望由于例如制造技术和/或容差所导致的说明的形状的变化。因此，不应将本发明的实施例构建为限制于在此说明的区域的特定形状，而是包括由于例如制造所导致的形状变形。例如，说明为矩形的注入区通常具有圆形或曲线的特性和/或在其边缘有注入浓度的梯度，而不是从注入到未注入的二元变化。同样，由注入形成的掩埋区可导致掩埋区和通过其执行注入的表面之间的区域中的某些注入。因此，图示的这些区域是说明性的以及它们的形状不旨在说明器件的区域的实际形状并且不旨在限制本发明的范围。
除非另外限定，在此用于公开本发明的实施例的所有术语，包括技术的和科学的，具有本领域所属普通技术人员所通常理解的相同含义，而不必要限制于在本发明公开时所知的特定定义。因此，这些术语可以包括在该时间之后创造的等同术语。引入在此提及的所有出版物、专利申请、专利、以及其他参考的整体，作为参考。
本发明涉及场效应晶体管，更具体涉及没有SOI衬底的薄体晶体管。SOI衬底上的传统薄体晶体管可具有水平沟道，并可包括在衬底上顺序层叠的掩埋氧化物层(BOX)、薄体、以及栅电极。然而，根据本发明的某些实施例的薄体晶体管具有垂直沟道(即，垂直薄体)，并具有使得部分栅电极垂直定向以填充部分垂直薄体之间的区域(即，垂直薄体围绕栅电极)的结构。换句话说，至少部分垂直定向的栅电极在薄体内的空腔中。在其他实施例中，栅电极可包括水平或横向定向部分和垂直定向部分(形成T形)，以及垂直薄体可围绕栅电极的垂直定向部分。
将参照附图说明根据本发明的某些实施例的垂直薄体晶体管。图1A是说明根据本发明的某些实施例的场效应晶体管的透视图。图1B和1C是说明根据沿着图1A的线I-I所取的说明图1A的场效应晶体管的截面图。
参照图1A至1C，根据本发明的某些实施例的晶体管包括栅极线130和半导体衬底100的垂直突起的薄体部分106a，在其中形成反转层沟道。栅极线130包括横向定向部分128和垂直定向部分126，形成T形。通过相对设置衬底100的垂直突起部分的侧壁，在垂直薄体106a内限定第一开口或空腔116。换句话说，由衬底100的U形部分限定第一开口或空腔116。在垂直薄体106a上形成上绝缘层112和108a。上绝缘层112和108a具有第二开口114，与第一开口或空腔116对准。上绝缘层108a可以是器件隔离层。栅极线130的垂直定向部分126至少部分由垂直薄体106a和上绝缘层112和108a围绕。换句话说，栅极线130的垂直延伸部分126填充垂直薄体106a中的第一开口或空腔116以及上绝缘层112和108a中的第二开口114。栅极线130的垂直定向部分126的上部可以高于垂直薄体106a。同样，栅极线130的垂直定向部分126的上部的宽度可大于开口或空腔116内的栅极线130的垂直定向部分126的下部。栅极线130的横向定向部分128覆盖栅极线130的垂直定向部分126，并且在上绝缘层112和108a的顶表面上穿过。
栅极线130的垂直定向部分126可由硅化物或多晶硅构成。栅极线130的横向定向部分128可由多晶硅、金属(例如钨)或硅化物构成。硅化物包括例如硅化钨、硅化镍、硅化钛、硅化铬等。
此外，栅极线130的横向定向部分128的宽度大于栅极线130的垂直定向部分126的宽度。
在第一开口或空腔116的底和内侧壁上形成栅绝缘层120。
在一个实施例中，在栅极线130的垂直延伸部分126的底和第一开口或空腔116的底上的栅绝缘膜120’之间形成可选的下绝缘膜118。在该情况下，邻近于栅极线130的垂直延伸部分126的侧壁的薄体106a的上部区域提供一区域，其中当晶体管配置为正向导通工作模式时，可形成反转层沟道。然而，由于下绝缘层118，不在薄体106a的下部形成反转层沟道。
现在参照图2A至11A、图2B至11B以及图2C至11C，将说明制造在图1A至1C中说明的根据本发明的实施例的半导体器件的方法。图2B至11B以及图2C至11C是分别沿图1A中的线I-I和线II-II取向的对应于图2A至11A的截面图。
参照图2A至2C，在半导体衬底100上形成掩模图形102。然后使用掩模图形102作为蚀刻掩模来蚀刻露出的衬底，以形成沟槽104并限定有源区106，其中将形成薄体沟道区。尽管仅示出了一个有源区，可以在衬底100上以预设排列同时形成多个有源区。此外，即使有源区106的顶部示为矩形，顶部可以形成为各种形状。
可以通过层叠硅氧化物层和硅氮化物层形成掩模图形102。在这种情况下，可以通过热氧化衬底而形成硅氧化物层，以及使用化学汽相淀积(CVD)形成硅氮化物层。参照图3A至3C，除去部分掩模图形102以形成缩小的掩模图形102a，露出有源区106的顶表面的边缘106se。边缘106se的宽度可确定薄体的宽度(即，沟道的宽度)。换句话说，可除去掩模图形102的预设部分以形成衬底100的具有期望厚度的薄体部分。例如，使用蚀刻剂，可除去部分掩模图形102。磷酸溶液可用于除去硅氮化物层，以及氟酸溶液可用于除去硅氧化物层。还可以使用对本领域技术人员熟知的其他蚀刻剂。
参照图4A至4C，使用绝缘材料填充沟槽104，以形成器件隔离层108。更具体，在形成绝缘材料以填充沟槽104之后，除去绝缘材料直到露出缩小的掩模图形102a，例如，通过例如化学机械抛光(CMP)的平整化工序。绝缘材料可以是硅氧化物。尽管未在图中示出，热氧化工艺可用于修复对衬底的蚀刻损害，以及在使用绝缘材料填充沟槽之前，在沟槽的内侧壁上形成硅氮化物层作为氧化阻挡层。
参照图5A至5C，构图器件隔离层108和缩小的掩模图形102a来形成有源区106之上的虚拟栅极线110。更具体，在器件隔离层108和缩小的掩模图形102a上形成限定虚拟栅极线110的蚀刻掩模(未示出)。蚀刻由蚀刻掩模露出的部分器件隔离层108和缩小的掩模图形102a，直到露出有源区106的顶表面106sj。虚拟栅极线110包括构图的缩小掩模图形102b和构图的器件隔离层108a(即，在有源区106上延伸的部分器件隔离层108)。在随后的工序中在有源区106的露出顶部分106sj形成晶体管的源区/漏区。
在除去用于限定虚拟栅极线110的蚀刻掩模之后，形成绝缘层112以填充虚拟栅极线110之间的间隔111，如图6A至6C所示。更具体，在衬底100上的虚拟栅极线110上面形成绝缘材料，以填充虚拟栅极线110之间的间隔111，然后执行平整化工序直到露出缩小的掩模图性102b。绝缘层112可由硅氧化物形成。这样，虚拟栅极线110的缩小的掩模图形102b部分保留在有源区106的顶表面上，并由构图的器件隔离层108a和绝缘层112围绕。在随后的用于形成源区/漏区的离子注入工序中，绝缘层112可用做缓冲层。
参照图7A至7C，在执行离子注入工序之后，除去虚拟栅极线110的缩小的掩模图形102部分。绝缘层112和器件隔离层108a由此限定第二开口114。第二开口114露出有源区106的部分顶表面。
参照图8A至8C，将由第二开口114限定的有源区106蚀刻至预设深度以形成围绕第一开口或空腔116的衬底100的薄体部分106a。换句话说，由衬底100的垂直突起部分的相对侧壁在垂直薄体106a内限定第一开口或空腔116。所得薄体106a的宽度取决于除去的掩模图形102的量。换句话说，可以调节除去的掩模图形102的量，使得可以将薄体形成为期望的宽度。
在除去了缩小的掩模图形102b之后或者在形成第一开口或空腔116之后，可选地执行离子注入过程。
参照图9A至9C，在第一开口或空腔116中形成栅绝缘层120’和120(即，分别在第一开口或空腔116的底116b和侧壁116w上)，以及在第一开口或空腔116的底116b的栅绝缘层120’上可选地形成下绝缘层118。下绝缘层118可以填充第一开口或空腔116的下部。这样，由于下部绝缘层118，薄体沟道区106a的下部将不用做沟道。换句话说，下部绝缘层118可防止在薄体沟道区106a的下部形成反转层沟道。下部绝缘层118可以由硅氮化物层、未掺杂的硅层或硅氧化物层构成。
更具体，在形成第一开口或空腔116之后，执行热氧化步骤以在第一开口或空腔116中形成硅氧化物120’(即，在第一开口或空腔116的侧壁和底)。然后在第一开口或空腔116中的绝缘层112、器件隔离层108a和硅氧化物层120’上形成下绝缘材料，使得填充第一开口或空腔116和第二开口114。然后，选择性地除去下绝缘材料(即，在第一开口或空腔116中凹陷下绝缘材料)以形成填充部分第一开口或空腔116的下绝缘层118。例如，可施加回蚀过程以选择性地蚀刻下绝缘材料，以在第一开口或空腔116的底形成下绝缘层118。然后除去由下绝缘层118露出的第一开口或空腔116的侧壁上的硅氧化物层120’，在下绝缘层118之下剩余部分硅氧化物层120’。
还参照图9A至9C，在有源区106中的第一开口或空腔116的露出侧壁上形成栅绝缘层120。可以通过热氧化工序形成栅绝缘层120。如果下绝缘层118由硅氧化物构成，当凹陷下绝缘材料时可以除去第一开口或空腔116的侧壁上的硅氧化物层120’。
在其他实施例中，不在第一开口或空腔116的底形成下绝缘层118。在该情况下，在形成第一开口或空腔116之后可执行热氧化工序，以在第一开口或空腔116的底和侧壁上形成栅绝缘层120。
参照图10A至10C，形成多晶硅层122以填充第一开口或空腔116和第二开口114，以及在衬底的整个表面上形成热阻金属层124。热阻金属层124可包括例如镍、铬、钛等。
参照图11A至11C，应用热处理工序以在第一和第二开口116和114中形成硅化物层，形成栅极线130的垂直定向部分126。然后除去热阻金属层124。通过控制热处理工序(例如，热阻金属层124的厚度、处理持续时间等)，可仅在第一开口或空腔116中，或者在第一和第二开口116和114中形成硅化物层。
然后形成并构图导电层以形成栅极线130的横向定向部分128，如图1A至1C所示。导电层可以由多晶硅、热阻金属、或钨构成。
在下面的工序中执行离子注入工序以形成源区/漏区。
在上述方法中，可以使用化学汽相淀积(CVD)来形成硅化物层，该硅化物层形成栅极线130的垂直定向部分126。更具体，可以首先形成栅绝缘层，然后使用化学汽相淀积形成硅化物层以填充第一和第二开口。在替换实施例中，栅极线130可由具有单层结构的多晶硅构成。在该情况下，在器件隔离层108a和绝缘层112上形成多晶硅层，以填充第一个第二开口116和114。然后构图多晶硅层以同时形成垂直定向部分和横向定向部分。然后，形成并构图钨或热阻金属层以形成栅极线130。
当栅极线130的垂直定向部分126由硅化物构成时，潜在的优势是可以不需要用于形成p型晶体管或n型晶体管的栅极掺杂工序。
现在参照图12A至18A，图12B至18B以及图12C至18C，将描述根据本发明的其他实施例的制造半导体器件的方法。图12A至18A是顶视图，以及图12B至18B和图12C至18C是分别沿图12A的线I-I和线II-II所取的对应于图12A至18A的截面图。
首先，参照图12A至12C，使用相似于参照图2A至2C所解释方法的方法在衬底200上形成的掩模图形202，将衬底蚀刻至预设深度，以形成沟槽并限定有源区206，在其中将形成薄体沟道区。在形成有源区206之后，形成器件隔离层208，填充沟槽并电绝缘有源区。
参照图13A至13C，构图器件隔离层208和掩模图形202，直到露出有源区的顶部分206sj，由此形成虚拟栅极线210。有源区206的露出的顶部分206sj可以是在后续工序中形成源区/漏区的位置。
参照图14A至14C，形成绝缘层212以填充虚拟栅极线210之间的区域。这样，由绝缘层212和器件隔离层208a围绕虚拟栅极线210的掩模图形202a部分，在有源区206上限定“岛”。在该情况下，绝缘层212可用做在用于形成源区/漏区的随后的离子注入工序中的缓冲层。
参照图15A至15C，在执行离子注入工序之后，除去残留的掩模图形202a以形成第二开口214，露出有源区206的顶表面206s。由绝缘层212和器件隔离层208a限定第二开口214。
如在图16A至16C所示，然后在第二开口214的侧壁上形成隔片215，由此减少第二开口214的尺寸并形成更小的第二开口214’。隔片215的宽度确定将在随后工序中形成的沟道宽度(即，薄体沟道区的宽度)。因此，通过调整隔片215的宽度，可以将薄体沟道区形成为期望的宽度。可以通过使用薄膜淀积技术形成硅氮化物层并回蚀硅氮化物层来形成隔片215。隔片215可以由相对于硅具有蚀刻选择性的材料构成，例如硅氮化物或硅氧化物。
参照图17A至17C，将由更小的第二开口214’露出的有源区206蚀刻至预设深度。这样，有源区206包括第一开口或空腔216，并且形成衬底200的薄体部分206a。在除去掩模图形202a之后或者在形成第一开口或空腔216之后，执行离子注入工序。
参照图18A至18C，在第一开口或空腔216的侧壁216w和底216b上形成栅绝缘层220。可使用热氧化工序形成栅绝缘层220。
接下来，参照图19A至19C，形成栅极线230。栅极线230跨越(即，在其顶上形成)绝缘层212和器件隔离层208a，填充第一开口或空腔216以及更小的第二开口214’。
在根据本发明的其他实施例中，可在第一开口或空腔216的底形成下绝缘层。更具体，在形成第一和第二开口216和214’之后，执行热氧化工序，然后形成下绝缘材料以填充第一和第二开口216和214’。然后回蚀下绝缘层以填充第一和第二开口216的底。然后除去形成在第一和第二开口216的侧壁上的热氧化物层，并在其上形成栅绝缘层。
根据本发明的实施例，不需要使用SOI衬底，而是使用传统沟槽隔离技术来形成垂直导向的薄体晶体管。与SOI衬底相比，可以简化制造工序、降低成本并且减小短沟道效应。此外，可以抑制浮置体效应并可施加反向偏压。而且，可以控制掩模图形的尺寸或隔片的宽度，以形成具有期望厚度的垂直定向的薄体。
基于上述讨论，根据本发明的闪速存储器件可具有改进的数据加载速度以及减少的功率损失和减少的电流消耗，由于可以通过I/O焊盘选择输入数据，使得可以编程数据加载通路，同时禁用将擦除的数据加载通路。
在垂直导向的薄体晶体管的特定应用中，具有在相同衬底上形成的平面型存储器件和垂直定向的薄体晶体管是有益的。例如，在存储器件中，期望在器件的外围区中具有平面型晶体管，以及在器件的单元区中具有垂直定向的薄体晶体管。这样，可以将每种类型器件的优势特性应用于存储器件的合适功能上。
图20是根据本发明的半导体器件的另一实施例的透视图。图21A是图20的半导体器件的顶视图。图21B是沿图20中的B-B’线所取的图20的半导体器件的截面图。图21C是沿图20中的C-C’线所取的图20的半导体器件的截面图。为了下文的讨论，在透视图20中，垂直方向是Z轴的方向，水平方向是X轴的方向，以及横向是Y轴的方向。
参照图20和21A至21C，根据本发明的该实施例的半导体器件包括形成在器件的第一区域上的垂直定向的薄体晶体管1096、以及形成在器件第二区域上的传统平面型晶体管1098。在一个实施例中，半导体器件包括存储器件，第一区域包括存储器件的单元区以及第二区域包括存储器件的外围区。
在单元区上形成的垂直定向的薄体晶体管1096和在外围区上形成的平面晶体管1098都位于公用半导体衬底1105上。在单元区中，根据上述的制造方法形成例如上述类型的垂直导向薄晶体管。垂直定向的薄体晶体管1096包括垂直定向栅部分1160a，其延伸到在衬底1105中形成的垂直定向的空腔中。在垂直定向栅部分1160a的相对侧壁上形成源区和漏区S和D。在垂直定向栅部分1160a和衬底1105的体之间提供栅绝缘层1150。沟槽隔离区1125限定其间的有源区。上绝缘层1130a位于所得结构上，并且横向定向栅部分1160b位于上绝缘层上。同时，垂直定向栅部分1160a和横向定向栅部分1160b形成T形结构。横向定向栅部分1160b以及其他横向定向线1160c用做器件的单元区中的晶体管的栅和其他区域的互连线。
在外围区中，提供平面晶体管1098。平面晶体管1098包括横向定向栅部分1160b’，其在衬底1105上横向延伸。在相邻沟槽隔离区1125之间限定的衬底1105的有源区1110’中，在栅1160b’的相对侧上形成源区和漏区S’和D’。在导电栅1160b’和衬底1105的体之间提供栅绝缘层1150，该衬底1105的体在源S’和漏D’之间的器件的沟道区上面。上绝缘层1130a位于衬底1105和沟槽隔离区1125上面。
在单元区的垂直定向的薄体晶体管1096中，栅的垂直定向部分1160a至少部分地被衬底1105的垂直薄体1110a围绕。垂直薄体1110a在栅1160a的前、后、或前和后侧上形成器件的沟道区。响应于在栅1160a的垂直定向部分中存在的电荷级而控制垂直定向薄体1110a的导电性。在这里将这些沟道区称为“横向沟道区”。在栅1160a的前和/或后侧的垂直薄体1110a的厚度d1控制横向沟道区的尺寸，并且因此影响所得器件的操作特性。在栅1160a下面的位置处，在衬底中还提供额外的可选沟道区1110b。该沟道区称为“下沟道区”，以及充分地研究了这种沟道区的操作，并在文献中记录。例如，下沟道区以与包括沟槽型栅电极的凹陷沟道阵列晶体管(RCAT)型器件的沟道区几乎相同的方式操作，如在美国专利No.6,063,669中所公开。
现在，参照图22A至32A、图22B至32B以及图22C至32C，说明根据在图20和图21A至21C中说明的本发明的实施例的半导体器件的制造方法。图22A至32A是制造图20和图21A至21C的实施例的方法的顶视图。图22B至32B以及图22C至32C分别是沿图20中的线B-B’和线C-C’所取的对应于图22A至31A的截面图。
参照图22A至22C，在半导体衬底1105上提供缓冲层。在一个实施例中，缓冲层包括缓冲氧化物，例如SiO2，使用热氧化形成为100至500埃的厚度。在缓冲层上提供第一掩模层。在一个实施例中，第一掩模层包括由SiN构成的硬掩模层，使用化学汽相淀积(CVD)将该硬掩模层形成为800至2000埃的厚度。构图并蚀刻硬掩模层和缓冲层以形成硬掩模层图形1115、缓冲层图形1113以及沟槽1120，该沟槽1120在器件的单元区和外围区上限定半导体衬底1105的有源区1110和1110’。在一个实施例中，将沟槽形成为1500至3500埃的深度。在替换实施例中，半导体衬底可包括半导体层，例如绝缘体上硅(SOI)层、锗化硅层(SiGe)或绝缘体上锗化硅(SGOI)层。
参照图23A至23C，在“后拉(pull-back)”工序中除去部分第一掩模图形1115以在器件的单元区和外围区中形成第二缩小的掩模图形1115a。在一个实例中，在各向同性蚀刻步骤或毯式蚀刻(b1anketetch)步骤中，使用磷酸H3PO4执行后拉工序。在后拉步骤期间，缓冲层图形1113保护在下衬底不被蚀刻。在一个实例中，在60至80C，例如70C的低温下以低蚀刻速率使用各向同性蚀刻执行后拉操作。蚀刻的程度控制在第二掩模图形1115的前和后侧的除去部分的宽度d1(见图23C)。所得宽度d1直接限定所得器件的横向沟道区1110a的厚度，如上所述。
参照图24A至24C，在器件的单元区和外围区中进行绝缘材料的淀积，以在有源区1110和1110’之间的沟槽1120中形成浅沟槽隔离(STI)结构1125。在一个实例中，高密度等离子(HDP)氧化物或O3 TEOS的淀积进行到高于第二掩模图形1115a的水平。然后例如使用化学机械抛光(CMP)或回蚀工序，使用第二掩模图形1115a的硬掩模做为蚀刻停止层，在所得结构上执行平整化，使得绝缘材料的上部1125b与第二掩模图形1115a的上部水平。
参照图25A至25C，在单元区中第二次蚀刻第二掩模图形1115a和绝缘材料1125b，以形成第三掩模图形1115b和第二绝缘材料图形1125a。相似地蚀刻在下缓冲层图形1113以形成第二缓冲层图形1113b。在一个实例中，使用标准光刻技术和干法蚀刻工序来执行蚀刻步骤。优选地控制蚀刻率，使得将被除去的绝缘材料1125b和部分硬掩模1115a的蚀刻率基本相同。在一个实施例中，执行蚀刻步骤直到露出衬底1105的顶，如图25A至25C所示。然而，该方法可导致对露出的衬底的上表面的表面损坏，在该情况下可以应用氢气的高温处理来修复该顶表面。在另一实施例中，执行蚀刻步骤到的大约接近硬掩模图形1115b的底的程度。在该方法中，缓冲层1113保留在衬底上以防止在随后的层淀积和除去步骤期间，衬底的在下表面被损坏。
参照图26A至26C，执行绝缘材料的淀积以涂敷在器件的单元区和外围区中的所得结构。在一个实例中，高密度等离子(HDP)氧化物或O3 TEOS的淀积进行到高于第三掩模图形1115b的水平。然后例如使用化学机械抛光(CMP)或回蚀工序，使用第三掩模图形1115b的硬掩模做为蚀刻停止层，在所得结构上执行平整化，以导致形成第二绝缘材料层1130，其上部在与器件单元区和外围区中的第三掩模图形1115b的上部水平。
参照图27A至27C，在器件的外围区中形成第二掩模层1135。第二掩模层1135包括光刻胶材料或适宜的硬掩模材料。接下来在单元区中除去第一掩模层的第三图形1115b和在下缓冲层图形1113b。在一个实例中，使用磷酸执行该除去工序以除去SiN硬掩模图形1115b，以及使用氢氟酸溶液来除去在下氧化物缓冲层图形1113b。
参照图28A至28C，接下来将单元区的有源区1110蚀刻至预设深度，例如至在约500和2000埃之间的范围内的深度，并优选地在1000和1500埃之间的范围。由此形成垂直定向的开口1140，其在前和后侧具有薄体部1110a，通过衬底1105的垂直突起部分形成该薄体部1110a。如上所述，薄体部1110a将用做器件沟道区的功能，其厚度在确定器件的所得操作特性中是重要的参数。如上所述，薄体部1110a的厚度是在后拉步骤期间薄体部1110a减少量的深度d1的直接结果，如参照图23A至23C所示及所描述。在一个实例中，将薄体部1110a的最大厚度控制为小于400埃，并且优选在30和150埃之间的范围内。通过以这种方式控制薄体部1110a的厚度，从后来形成的相邻源区和漏区的杂质的扩散是最小的，因此消除了短沟道效应。
当形成垂直定向的开口1140以及薄体部1110a时，在器件的单元区中执行沟道区离子注入，以在薄体部1110a中和在垂直定向的开口1140的下部1110b下面的区域中形成沟道区。
参照图29A至29C，在外围区中除去第二掩模层1135，并将第三掩模层施加到单元区。在图36A至36C中示出了施加到单元区的掩模层的实例。在一个实例中，第三掩模层包括光刻胶层。在外围区中除去第一掩模层的第三图形1115b以及在下缓冲层图形1113b。在一个实例中，使用磷酸执行该除去工序以除去SiN硬掩模图形1115b，以及使用氢氟酸溶液来除去在下氧化物缓冲层图形1113b。当除去第三掩模图形1115b和缓冲层图形1113b时，在器件的外围区执行沟道区离子注入。
参照图30A至30C，接下来在所得结构的单元区和外围区中提供栅介质1150。在单元区中，栅介质1150包括第一部分1146以及第二部分1144，该第一部分1146在垂直定向的开口1140的底形成，该第二部分1144在垂直定向的开口1140的侧壁上形成。在外围区，在半导体衬底有源区1110’的露出部分上形成栅介质1150。在一个实施例中，在选择性的生长工序中，在半导体衬底的露出部分上形成栅介质1150，如图30A至30C所示。在另一实施例中，使用原子层淀积形成栅介质作为覆盖半导体器件的整个所得结构的层。
接下来在所得结构上提供栅电极材料层1160。栅电极材料层1160填充单元区中的垂直定向的开口1140以及外围区中的绝缘层1130中的开口。栅电极材料层包括例如多晶硅、W、Pt、TiN、Ta、TaN、Cr或其组合或合金，或其他适宜的材料。
参照图31A至31C，接下来构图栅电极材料层1160以形成单元区中的栅电极的横向定向部分1160b、外围区中的横向定向的栅电极1160b’以及形成器件的互连的其他导电线1160c。在一个实施例中，通过将SiN层图形1165应用到栅电极材料层1160，以及使用SiN图形作为蚀刻掩模蚀刻栅电极材料层1160而执行构图。
参照图32A至32C，通过在所得结构上提供介质层而在所得结构上形成侧壁隔片1171，以及执行各向异性蚀刻以形成隔片1171。在形成隔片之前或之后执行离子注入工序，使用栅电极1160b和1160b’和导电线1160c以及相关的SiN层图形1165做为蚀刻掩模，形成源区和漏区S和D。具体地，在离子注入期间，栅电极的横向部分1160b的存在防止薄体区1110a被注入或掺杂。优选将源区/漏区形成为在约400和800埃之间的深度，到小于垂直定向的开口的深度，以消除或防止短沟道效应。
参照图22至32所述的方法导致上述在图20和21所示并说明的半导体器件结构。具体，根据本发明的该实施例的半导体器件包括在例如器件的单元区的第一区域中形成的垂直定向的薄体晶体管1096，以及在例如器件的外围区的第二区域中形成的传统平面型晶体管1098。以这种方式，每种类型晶体管的优势特性可以应用到它们最适宜的晶体管的区域中。
图33是根据本发明的半导体器件的另一实施例的透视图，图34A是图33的半导体器件的顶视图。图34B是沿图33中的线B-B’所取的图33的半导体器件的截面图。图34C是沿图33中的线C-C’所取的图33的半导体器件的截面图。
参照图33和图34A至34C，根据本发明的该实施例的半导体器件包括在器件的第一区域中形成的垂直定向的薄体晶体管1096，以及在器件的第二区域中形成的传统平面型晶体管1098。在一个实施例中，半导体器件包括存储器件，第一区域包括存储器件的单元区以及第二区域包括存储器件的外围区。
在结构上本实施例基本上相似于图20和21的实施例的上述实施例，以及其方法基本上相似于上述图22至32的实施例的方法。因为此原因，在此不重复实施例的相似部分及其形成方法的详细讨论。然而，在本实施例中，垂直定向栅部分1360和横向定向栅部分1380a不形成为图21C所示的单个单一的层(在图21C中垂直部分1160a和横向部分1160b是单一的)，而是由于在下面描述的原因，在不同时间，以不同材料，形成为独立的部分，例如，为垂直定向部分1360和横向定向部分1380a。
现在，参照图35A至38A、图35B至38B以及图35C至38C，将说明根据本发明的实施例在图33和34A至34C中说明的半导体器件的制造方法。图35A至图38A是用于制造图33和34A至34C的实施例的方法的顶视图。图35B至38B以及图35C至38C分别是沿图33的线B-B’和C-C’所取的对应于图35A至38A的截面图。
根据本发明的本实施例的用于形成半导体器件的过程中的初始步骤基本上相似于上述参照图22至28说明的那些步骤。因为该原因，在此将不重复这些步骤的详细说明。
参照图35A至35C，在该实施例中，在该步骤第二掩模层1135保留在外围区中。接下来在所得结构的单元区中提供栅介质1350。在单元区中，栅介质1350包括第一部分1146和第二部分1144，该第一部分1146形成在垂直定向的开口1140的底上，该第二部分1144形成在垂直定向开口1140的侧壁上。可以使用选择生长工序形成栅介质，或作为所得结构上的层，如上所述。
接下来在所得结构上提供栅电极材料层的第一应用。栅电极材料的第一应用填充单元区中的垂直定向的开口1140，以形成垂直栅的垂直定向栅部分1360。第一栅电极材料层1360包括例如多晶硅、W、Pt、TiN、Ta、TaN、Cr或其组合或合金，或其他适宜的材料，如上所述。使用第二绝缘材料层1130作为蚀刻停止，将蚀刻步骤应用到第一栅电极材料层。
参照图36A至36C，除去外围区中的第二掩模层1135并在单元区中应用第三掩模层1365。第三掩模层1365包括例如适宜的光刻胶材料或其他适宜的硬掩模材料。然后以上述的方式，在外围区中除去第一掩模层的第三图形1115b以及在下缓冲层图形1113b。以上述的方式执行沟道区的离子注入。
接下来在所得结构的外围区中的有源区1110’的露出上表面上提供第二栅介质1370。例如使用基团生长(radical growth)工序形成第二栅介质1370。形成第二栅介质1370的其他工序对于本发明等同可用。与单元区的第一栅介质1350相比，第二栅介质1370可使用不同的工序，由不同的材料形成为不同的厚度。结果，外围区中的晶体管与单元区中的晶体管的特性可以适用于它们特定的需要。
参照图37A至37C，除去单元区中的第三掩模层1365，并将第二栅电极材料层施加到所得结构。构图第二电极材料层以形成单元区中的薄体晶体管的垂直栅1360的横向定向的第二部分1380a。同时形成外围区中的平面晶体管的导电线1380b和栅1380a’。在一个实施例中，通过在第二栅电极材料层1380上施加SiN层图形1165执行构图，并使用SiN图形作为蚀刻掩模来蚀刻栅电极材料层1380。
参照图38A至38C，通过在所得结构上提供介质层并执行各向异性蚀刻以形成隔片1171，在所得结构上形成侧壁隔片1171。在形成隔片1171之前或之后执行离子注入工序，使用栅电极1160b、1160b’以及导电线1160c作为蚀刻掩模，形成源区和漏区S和D。
结合附图35至38所说明的方法导致如图33和34所示的上述半导体器件结构。特别地，本发明的该实施例在单元区中提供具有多层电极的垂直定向的薄体晶体管1096以及在外围区中提供具有单层电极的传统平面晶体管1098。例如，在一个实施例中，第一导电材料层1360包括金属以及第二导电金属层1380包括多晶硅。在另一实施例中，第一导电材料层1360包括多晶硅以及第二导电材料层1380包括金属。在另一实施例中，第一导电材料层1360包括第一类型的金属以及第二导电材料层1380包括第二类型的金属。
已知栅极材料的功函对结果晶体管的阈值电压具有直接影响。因此，选择薄体晶体管1196的垂直栅1360的栅极材料，其导致增大的阈值电压和低的沟道掺杂剂浓度。特别地，在DRAM和SRAM器件中，单元区晶体管的期望的阈值电压与外围区晶体管的不同。为了获得该更高的阈值电压，可以增加沟道区的掺杂剂浓度。然而，使用杂质浓度来精确地控制晶体管的结果阈值电压是非常困难的，以及由于沟道区中的杂质散射，该方法还导致晶体管的Q性能降低。
此外，在本发明的该实施例中，与单元区中的垂直定向的薄体晶体管的栅介质1350相比，外围区中的平面晶体管的栅介质1370可以由不同的材料形成为不同的厚度。结果，外围区中的晶体管与单元区中的晶体管的特性可以适用于它们特定的需要。
例如，在一个实例中，半导体器件是DRAM存储器件，并且垂直定向的薄体晶体管的阈值电压是约0.7伏特以及平面晶体管的阈值电压在约0.3至0.7伏特的范围内。在另一施例中，半导体器件是SRAM存储器件，并且垂直定向的薄体晶体管的阈值电压是约0.5伏特以及平面晶体管的阈值电压是约0.7伏特。
图39是根据本发明的另一实施例的透视图。图40A是图39的半导体器件的顶视图。图40B是沿图39中的线B-B’所取的图39的半导体器件的截面图。图40C是沿图39中的线C-C’所取的图39的半导体器件的截面图。
参照图40B，根据本发明的该实施例的半导体器件包括栅介质1250和1250’，其在器件的单元区和外围区中的衬底的露出表面上同时淀积为层或者生长。该实施例消除了在衬底表面上形成第二绝缘材料层1130的需要，如上参照图26A至26C所示。
在结构上，本实施例基本上相似于图20和21以及图33和34的上述实施例，以及其方法基本上相似于上述图22至32以及图35至38的实施例的方法。因为此原因，在此不重复实施例的相似部分及其形成方法的详细讨论。
现在，参照图41A至43A、图41B至43B以及图41C至43C，将说明根据本发明的实施例在图39和40A至40C中说明的半导体器件的制造方法。图41A至图43A是用于制造图39和40A至40C的实施例的方法的顶视图。图41B至43B以及图41C至43C分别是沿图39的线B-B’和C-C’所取的对应于图41A至43A的截面图。
现在，参照图41A至41C，在该实施例中，在单元区和外围区中提供栅介质1250和1250’。在单元区中，栅介质1250包括第一部分1146、第二部分1144以及第三部分1142，该第一部分1146在垂直定向的开口1140的底形成，该第二部分1144在垂直定向的开口1140的侧壁上形成，该第三部分1142在露出的半导体衬底有源1110的上表面形成。还在外围区中形成栅介质1250’。可以使用选择生长工序来形成栅介质，或作为所得结构上的层，如上所述。
参照图42A至42C，接下来在所得结构上提供栅电极材料层1260。栅电极材料层1260的垂直部分1260a填充单元区中的垂直定向的开口1140。栅电极材料层1260包括例如多晶硅、W、Pt、TiN、Ta、TaN、Cr或其组合或合金，或其他适宜的材料。
参照图43A至43C，接下来构图栅电极材料层1260以在单元区中形成栅电极的横向定向部分1260b、外围区中的横向定向的栅电极1260b’以及形成器件的互连的其他导电线1260e。在一个实施例中，通过将SiN层图形1265施加到栅电极材料层1260，以及使用SiN图形作为蚀刻掩模蚀刻栅电极材料层1260而执行构图。
返回图39和图40A至40C，通过在所得结构上提供介质层以及执行各向异性蚀刻以形成隔片1171，而在所得结构上形成侧壁隔片1171。使用栅电极1260b和1260b’和导电线1260c作为蚀刻掩模，在形成隔片之前或之后执行离子注入工序，形成源区和漏区S和D。具体地，在离子注入期间，栅电极的横向部分1260b的存在防止薄体区1110a被注入或掺杂。
参照图41至43所述的方法导致上述在图39和40所说明的半导体器件结构。具体地，本发明的该实施例减小制造所需要的处理步骤的数量。
虽然参考其优选实施例具体示出并说明了本发明，本领域技术人员将理解，在此可以做出各种形式和细节上的变化，而不背离由权利要求书所限定的本发明的精神和范围。

Claims (75)

1.一种半导体器件，包括：
半导体层；
半导体层的第一区域中的第一晶体管，该第一晶体管包括：
栅电极，在垂直方向延伸到半导体层；
半导体层中的源区和漏区，在水平方向上设置在栅电极的相对侧；以及
半导体层的横向沟道区，在横向方向上在栅电极的侧面，其在源区和漏区之间的水平方向上延伸；以及
半导体层的第二区域中的第二晶体管，该第二晶体管包括平面晶体管。
2.如权利要求1的半导体器件，其中第二平面晶体管包括：
栅绝缘层上的栅电极；
半导体层中的源区和漏区，在水平方向上设置在栅电极的相对侧；
半导体层中的第二沟道区，位于栅电极之下并且在横向方向上不在栅电极的横向侧部分，其在源区和漏区之间的水平方向上延伸。
3.如权利要求1的半导体器件，其中第一区域是半导体器件的存储单元区，并且其中第二区域是半导体器件的外围区。
4.如权利要求1的半导体器件，还包括第一晶体管和第二晶体管之间的隔离区。
5.如权利要求4的半导体器件，其中隔离区包括半导体层中的浅沟道隔离(STI)结构。
6.如权利要求1的半导体器件，其中第一晶体管还包括下沟道区，其在第一晶体管的源区和漏区之间的栅电极之下延伸。
7.如权利要求1的半导体器件，其中半导体层包括半导体衬底。
8.如权利要求1的半导体器件，其中半导体层选自包括SOI(绝缘体上硅)、SiGe(锗化硅)和SGOI(绝缘体上锗化硅)层的组中的其中之一。
9.如权利要求1的半导体器件，其中横向沟道区在垂直方向上的高度在约500和2000埃之间的范围内。
10.如权利要求9的半导体器件，其中横向沟道区在垂直方向上的高度在约1000和1500埃之间的范围内。
11.如权利要求1的半导体器件，其中横向沟道区在横向上的厚度小于约200埃。
12.如权利要求11的半导体器件，其中横向沟道区在横向上的厚度在约10和150埃之间的范围内。
13.如权利要求1的半导体器件，其中将横向沟道区的厚度选择作为第一晶体管的期望阈值电压的函数。
14.如权利要求1的半导体器件，其中第一晶体管的横向沟道区包括在栅电极的相对侧的第一横向沟道区和第二横向沟道区，每个在源区和漏区之间的水平方向上延伸。
15.如权利要求1的半导体器件，还包括第一晶体管的栅电极和源区及漏区之间以及第一晶体管的栅电极和横向沟道区之间的第一栅介质。
16.如权利要求15的半导体器件，还包括第二晶体管的栅电极和沟道区之间的第二介质，以及其中第二介质的厚度与第一介质不同。
17.如权利要求15的半导体器件，还包括第二晶体管的栅电极和沟道区之间的第二介质，以及其中第二介质的材料与第一介质不同。
18.如权利要求1的半导体器件，其中栅电极包括第一部分和第二部分，该第一部分在垂直方向上延伸到半导体层，该第二部分在水平或横向方向上在半导体层上延伸。
19.如权利要求18的半导体器件，其中第一部分的材料与第二部分的不同。
20.如权利要求18的半导体器件，其中第一部分的材料对第一晶体管的阈值电压有直接影响。
21.如权利要求18的半导体器件，其中第一部分的材料和第二部分的材料分别包括金属和多晶硅。
22.如权利要求1的半导体器件，其中第一晶体管的阈值电压和第二晶体管的阈值电压不同。
23.如权利要求19的半导体器件，其中栅电极具有T形截面。
24.如权利要求1的半导体器件，其中在第一区域中两个第一晶体管在水平方向上彼此相邻设置，并且其中两个第一晶体管共用公共漏区。
25.如权利要求1的半导体器件，其中与栅电极侧相对的横向沟道区的外表面与绝缘区相邻。
26.如权利要求25的半导体器件，其中绝缘区包括沟槽隔离区。
27.一种半导体器件的制造方法，包括：
在半导体层的第一区域中提供第一晶体管，包括：
在半导体层中提供在垂直方向上延伸的空腔；
在空腔的下部和内侧壁提供第一栅介质；
提供填充空腔的剩余部分的栅电极，该栅电极在垂直方向上延伸；
在半导体层中提供源区和漏区，其在水平方向上设置在栅电极的相对侧；以及
提供在横向上在栅电极侧的半导体层的横向沟道区，其在源区和漏区之间的水平方向上延伸；以及
在半导体层的第二区域中提供第二晶体管，该第二晶体管包括平面晶体管。
28.如权利要求27的方法，其中提供第二晶体管包括：
在半导体层上提供第二栅介质；
在第二栅介质上提供栅电极；以及
在半导体层上提供第一沟道区，位于栅电极之下，并且在横向上不在栅电极的横向侧部分，其在源区和漏区之间的水平方向上延伸。
29.如权利要求27的方法，其中第一区域是半导体器件的存储单元区，并且其中第二区域是半导体器件的外围区。
30.如权利要求27的方法，还包括提供第一晶体管和第二晶体管之间的隔离区。
31.如权利要求27的方法，还包括在第一晶体管中提供下沟道区，其在第一晶体管的源区和漏区之间的栅电极之下延伸。
32.如权利要求27的方法，其中半导体层包括半导体衬底。
33.如权利要求27的方法，其中半导体层选自包括SOI(绝缘体上硅)、SiGe(锗化硅)和SGOI(绝缘体上锗化硅)层的组中的其中之一。
34.如权利要求27的方法，其中提供横向沟道区提供在垂直方向上具有在约500和2000埃之间范围内的高度的横向沟道区。
35.如权利要求27的方法，其中提供横向沟道区提供在垂直方向上具有在约1000和1500埃之间范围内的高度的横向沟道区。
36.如权利要求27的方法，其中提供横向沟道区提供在横向上的厚度小于约200埃的横向沟道区。
37.如权利要求27的方法，其中提供横向沟道区提供在横向上具有在约10和150埃之间范围内的厚度的横向沟道区。
38.如权利要求27的方法，其中将横向沟道区的厚度选择作为第一晶体管的期望阈值电压的函数。
39.如权利要求27的方法，其中第一晶体管的横向沟道区包括在栅电极的相对侧的第一横向沟道区和第二横向沟道区，每个在源区和漏区之间的水平方向上延伸。
40.如权利要求27的方法，还包括提供第一晶体管的栅电极和源区及漏区之间以及第一晶体管的栅电极和横向沟道区之间的第一栅介质。
41.如权利要求40的方法，还包括提供第二晶体管的栅电极和沟道区之间的第二介质，以及其中第二介质的厚度与第一介质不同。
42.如权利要求40的方法，还包括提供第二晶体管的栅电极和沟道区之间的第二介质，以及其中第二介质的材料与第一介质不同。
43.如权利要求27的方法，其中提供栅电极包括提供第一部分和第二部分，该第一部分在垂直方向上延伸到半导体层，该第二部分在水平或横向方向上在半导体层上延伸。
44.如权利要求43的方法，其中第一部分的材料与第二部分的不同。
45.如权利要求44的方法，其中第一部分的材料对第一晶体管的阈值电压有直接影响。
46.如权利要求43的方法，其中第一部分的材料和第二部分的材料分别包括金属和多晶硅。
47.如权利要求27的方法，其中第一晶体管的阈值电压和第二晶体管的阈值电压不同。
48.如权利要求27的方法，其中栅电极具有T形截面。
49.如权利要求27的方法，还包括提供在第一区域中在水平方向上彼此相邻设置的两个第一晶体管，并且其中该两个第一晶体管共用公共漏区。
50.如权利要求27的方法，其中与栅电极侧相对的横向沟道区的外表面与绝缘区相邻。
51.如权利要求50的方法，其中绝缘区包括沟槽隔离区。
52.一种形成半导体器件的方法，包括：
通过使用第一掩模层图形和第二掩模层图形，分别限定公共半导体层第一有源区和第二有源区；
蚀刻第一有源区中的第一掩模层图形，以在横向上将第一掩模层图形的宽度减少第一距离；
在第一有源区上提供第三掩模层到至少第一掩模层图形的水平；
除去第一有源区中的第一掩模层图形；
使用第三掩模层作为蚀刻掩模，在第一有源区中的半导体层的垂直方向上形成垂直开口，该垂直开口的侧壁在水平方向上具有第一有源区的相邻源区和漏区，并在横向方向上沿垂直开口的侧壁具有第一有源区的至少一个相邻垂直定向的薄体沟道区；
在第一有源区中在垂直开口的底和侧壁上提供第一栅介质；
在第一有源区中的栅介质上的开口的剩余部分中提供第一栅电极，以在第一有源区中形成具有垂直定向的薄体沟道区的第一晶体管；
除去第二掩模层以露出第二有源区中的半导体层的表面；
在第二有源区中的半导体层上提供第二栅介质；以及
在第二有源区中的第二栅介质上提供第二栅电极，以在第二有源区中形成第二晶体管，该第二晶体管包括平面晶体管。
53.如权利要求52的方法，其中根据第一掩模层图形的减少宽度的第一距离确定垂直定向的薄体沟道区的厚度。
54.如权利要求52的方法，还包括在半导体层中形成沟槽，以限定第一有源区和第二有源区。
55.如权利要求54的方法，其中在一个沟槽和垂直开口之间的半导体层的第一有源区中形成垂直定向的薄体沟道区。
56.如权利要求52的方法，还包括掺杂垂直定向的薄体沟道区以形成横向沟道区。
57.如权利要求52的方法，还包括掺杂垂直开口之下的第一有源区以形成下沟道区。
58.如权利要求52的方法，还包括掺杂第一有源区的源区和漏区。
59.如权利要求52的方法，还包括在半导体层和第一掩模图形之间的第一有源区和第二有源区上形成缓冲层，以及其中缓冲层在蚀刻第一掩模层图形期间保护第一有源区的上表面。
60.如权利要求52的方法，其中蚀刻第一缓冲层图形还包括蚀刻第二有源区中的第一掩模层图形。
61.如权利要求52的方法，其中提供垂直开口包括使用第二掩模层作为蚀刻掩模提供多个垂直开口。
62.如权利要求52的方法，其中提供第一栅电极包括提供第一部分和提供第二部分，该第一部分在垂直方向上延伸到半导体层，该第二部分在水平或横向方向上在半导体层上延伸，并且其中第一部分的材料与第二部分的不同。
63.如权利要求62的方法，其中第一部分的材料与第二部分的不同。
64.如权利要求62的方法，其中第一部分的材料对第一晶体管的阈值电压有直接影响。
65.如权利要求62的方法，其中第一部分的材料和第二部分的材料分别包括金属和多晶硅。
66.如权利要求52的方法，其中第一栅电极具有T形截面。
67.如权利要求52的方法，其中第一有源区是半导体器件的存储单元区，并且其中第二有源区是半导体器件的外围区。
68.如权利要求52的方法，其中半导体层包括半导体衬底。
69.如权利要求52的方法，其中半导体层选自包括SOI(绝缘体上硅)、SiGe(锗化硅)和SGOI(绝缘体上锗化硅)层的组中的其中之一。
70.如权利要求52的方法，其中将垂直定向的薄体沟道区的厚度选择为第一晶体管的期望阈值电压的函数。
71.如权利要求52的方法，其中第一晶体管的垂直定向的薄体沟道区包括在横向上在栅电极的相对侧的第一横向沟道区和第二横向沟道区，每个在源区和漏区之间的水平方向上延伸。
72.如权利要求52的方法，其中第二栅介质的厚度与第一栅介质不同。
73.如权利要求52的方法，其中第二栅介质的材料与第一栅介质不同。
74.如权利要求52的方法，其中第一晶体管的阈值电压与第二晶体管的阈值电压不同。
75.如权利要求52的方法，还包括提供在第一区域中在水平方向上彼此相邻设置的两个第一晶体管，并且其中该两个第一晶体管共用公共漏区。
CN200610073547.XA 2005-04-09 2006-04-10 具有垂直定向的栅电极的场效应晶体管及其制造方法 Active CN1855495B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
KR1020050029721 2005-04-09
KR10-2005-0029721 2005-04-09
KR20050029721 2005-04-09
US11/396,488 2006-04-03
US11/396,488 US20060192249A1 (en) 2004-09-20 2006-04-03 Field effect transistors with vertically oriented gate electrodes and methods for fabricating the same

Publications (2)

Publication Number Publication Date
CN1855495A true CN1855495A (zh) 2006-11-01
CN1855495B CN1855495B (zh) 2011-04-13

Family

ID=37415338

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200610073547.XA Active CN1855495B (zh) 2005-04-09 2006-04-10 具有垂直定向的栅电极的场效应晶体管及其制造方法

Country Status (4)

Country Link
JP (1) JP2006295180A (zh)
KR (1) KR100752661B1 (zh)
CN (1) CN1855495B (zh)
DE (1) DE102006016550B4 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018000392A1 (zh) * 2016-06-30 2018-01-04 华为技术有限公司 隧穿场效应晶体管及其制备方法
CN108074799A (zh) * 2016-11-15 2018-05-25 格芯公司 使用半双向图案化形成半导体器件的方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4600834B2 (ja) * 2006-07-13 2010-12-22 エルピーダメモリ株式会社 半導体装置の製造方法
US7595262B2 (en) * 2006-10-27 2009-09-29 Qimonda Ag Manufacturing method for an integrated semiconductor structure
JP2008171872A (ja) * 2007-01-09 2008-07-24 Elpida Memory Inc 半導体装置及びその製造方法
JP5634001B2 (ja) * 2007-03-28 2014-12-03 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置の製造方法
DE102008047591B4 (de) 2007-09-18 2019-08-14 Samsung Electronics Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung mit reduzierter Dicke
JP2009076575A (ja) * 2007-09-19 2009-04-09 Elpida Memory Inc 半導体装置の製造方法
JP2009141260A (ja) * 2007-12-10 2009-06-25 Elpida Memory Inc 半導体装置、及びその製造方法
US8519481B2 (en) 2009-10-14 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Voids in STI regions for forming bulk FinFETs
US9112052B2 (en) 2009-10-14 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Voids in STI regions for forming bulk FinFETs
KR101723864B1 (ko) 2010-10-08 2017-04-07 삼성전자주식회사 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법
KR101736235B1 (ko) 2010-10-08 2017-05-17 삼성전자주식회사 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법
KR102245649B1 (ko) * 2014-03-31 2021-04-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11502181B2 (en) * 2019-11-08 2022-11-15 Nanya Technology Corporation Semiconductor device and method for fabricating the same
CN115332060B (zh) * 2022-10-13 2022-12-16 合肥晶合集成电路股份有限公司 栅极结构的制作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0312969A (ja) * 1989-06-12 1991-01-21 Nec Corp 半導体装置
DE4437581C2 (de) * 1994-10-20 1996-08-08 Siemens Ag Verfahren zur Herstellung einer Festwertspeicherzellenanordnung mit vertikalen MOS-Transistoren
JP2751909B2 (ja) * 1996-02-26 1998-05-18 日本電気株式会社 半導体装置の製造方法
JP4412903B2 (ja) * 2002-06-24 2010-02-10 株式会社ルネサステクノロジ 半導体装置
JP2004214413A (ja) * 2002-12-27 2004-07-29 Toshiba Corp 半導体装置
JP2004319704A (ja) * 2003-04-15 2004-11-11 Seiko Instruments Inc 半導体装置
KR100511045B1 (ko) * 2003-07-14 2005-08-30 삼성전자주식회사 리세스된 게이트 전극을 갖는 반도체 소자의 집적방법
US7285466B2 (en) * 2003-08-05 2007-10-23 Samsung Electronics Co., Ltd. Methods of forming metal oxide semiconductor (MOS) transistors having three dimensional channels
KR100543901B1 (ko) * 2003-09-19 2006-01-20 삼성전자주식회사 반도체 소자 및 그 제조 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018000392A1 (zh) * 2016-06-30 2018-01-04 华为技术有限公司 隧穿场效应晶体管及其制备方法
CN108780812A (zh) * 2016-06-30 2018-11-09 华为技术有限公司 隧穿场效应晶体管及其制备方法
CN108780812B (zh) * 2016-06-30 2020-10-16 华为技术有限公司 隧穿场效应晶体管及其制备方法
US11152500B2 (en) 2016-06-30 2021-10-19 Huawei Technologies Co., Ltd. Tunneling field-effect transistor and method for manufacturing tunneling field-effect transistor
CN108074799A (zh) * 2016-11-15 2018-05-25 格芯公司 使用半双向图案化形成半导体器件的方法
CN108074799B (zh) * 2016-11-15 2021-12-07 台湾积体电路制造股份有限公司 使用半双向图案化形成半导体器件的方法

Also Published As

Publication number Publication date
KR100752661B1 (ko) 2007-08-29
CN1855495B (zh) 2011-04-13
DE102006016550A1 (de) 2006-12-21
DE102006016550B4 (de) 2010-04-29
JP2006295180A (ja) 2006-10-26
KR20060107406A (ko) 2006-10-13

Similar Documents

Publication Publication Date Title
CN1855495A (zh) 具有垂直定向的栅电极的场效应晶体管及其制造方法
CN1190853C (zh) 半导体器件
CN1487599A (zh) 具有多个叠置沟道的场效应晶体管
CN1269224C (zh) 半导体装置
CN100352020C (zh) 场效应晶体管器件及其制造方法
CN100342539C (zh) 半导体装置和半导体装置的制造方法
TWI255043B (en) Chip incorporating partially-depleted and fully-depleted transistors and method of fabricating the same
CN1750269A (zh) 包括多－沟道鳍形场效应晶体管的半导体器件及其制造方法
CN1291500C (zh) 半导体器件及其制备方法
TWI328268B (en) Semiconductor device and forming method thereof
CN1799146A (zh) 半导体装置及其制造方法
CN1805152A (zh) 具有布线沟道的场效应晶体管(fet)及其制造方法
CN1655364A (zh) 晶体管结构、存储单元及其阵列、及存储器制造方法
CN1303698C (zh) 半导体器件及其制造方法
CN1702843A (zh) 制造具有多个层叠沟道的场效应晶体管的磷掺杂方法
CN1961420A (zh) 半导体器件及其制造方法
CN1658401A (zh) 栅极结构、具有栅极结构的半导体器件及形成栅极结构和半导体器件的方法
CN101051652A (zh) 半导体器件及其制造方法
CN1449585A (zh) 半导体器件及其制造方法
CN1841737A (zh) 半导体器件及其制造方法
CN1805144A (zh) 半导体集成电路及其制造工艺
CN101044615A (zh) 具有垂直u形晶体管的dram单元
CN1832178A (zh) 半导体装置及其制造方法
CN1681103A (zh) 形成有掩埋氧化物图形的半导体器件的方法及其相关器件
CN1705137A (zh) 半导体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant