DE102006016550A1 - Feldeffekttransistoren mit vertikal ausgerichteten Gate-Elektroden und Verfahren zum Herstellen derselben - Google Patents

Feldeffekttransistoren mit vertikal ausgerichteten Gate-Elektroden und Verfahren zum Herstellen derselben Download PDF

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Abstract

Bei Halbleitervorrichtungen und Verfahren zum Bilden derselben sind sowohl Planarspeichervorrichtungen als auch vertikal ausgerichtete Dünnkörper-Vorrichtungen an einer gemeinsamen Halbleiterschicht gebildet. Bei einer Speichervorrichtung ist es beispielsweise wünschenswert, Planartransistoren in einer Peripherieregion der Vorrichtung und vertikal ausgerichtete Dünnkörper-Kanaltransistoren in einer Zellregion der Vorrichtung aufzuweisen. Auf diese Art und Weise können die vorteilhaften Charakteristika von jedem Vorrichtungstyp bei geeigneten Funktionen des Speichers angewendet werden.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung ist eine Continuation-in-Part-Anmeldung der Vereinigten Staaten, Seriennr. 10/945,246, eingereicht am 20. September 2004, und beansprucht ferner die Priorität gemäß 35 U.S.C. § 119 der koreanischen Patentanmeldung 10-2005-0029721, eingereicht am 9. April 2005, deren gesamter Inhalt hierin durch Bezugnahme aufgenommen ist.
  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf Halbleitervorrichtungen, und insbesondere auf Dünnkörpertransistoren und Verfahren zum Herstellen derselben.
  • In den letzten Jahren hat eine hohe Integration von Halbleitervorrichtungen stattgefunden, um eine Kombination einer hohen Leistung, einer hohen Geschwindigkeit und einer ökonomischen Effizienz zu erreichen. Sowie eine hohe Integration von Halbleitervorrichtungen stattfindet, kann eine Vielfalt von Betriebs- und Strukturproblemen entstehen. Sowie beispielsweise die Kanallänge eines typischen planaren Feldeffekttransistors kürzer wird, können Kurzkanaleffekte, wie z. B. ein Durchgriff, auftreten, eine parasitäre Kapazität, beispielsweise eine Übergangskapazität bzw. Grenzschichtkapazität, zwischen Übergangsregionen bzw. Grenzschichtregionen und dem Substrat kann vergrößert sein, und ein Leckstrom kann vergrößert sein.
  • Um sich einigen der vorhergehenden Probleme zuzuwenden, wurden Dünnkörper-Feldeffekttransistoren unter Verwendung eines Silicium-auf-Isolator- (SOI-; SOI = Sili con-on-Insulator) Verfahrens vorgeschlagen. Solche Vorrichtungen können jedoch gegenüber Schwebekörpereffekten anfällig sein, die durch Wärme, die während des Vorrichtungsbetriebs erzeugt wird, und/oder durch eine Ansammlung von heißen Hochenergieträgern verursacht werden können. Eine Rückvorspannung bzw. Sperrvorspannung kann zusätzlich nicht angelegt werden, um Änderungen einer Schwellenspannung aufgrund der Isolatorschicht zu kompensieren, so dass eine Vorrichtungsleistung beeinflusst sein kann. Probleme, die Spannungen aufgrund von Unterschieden von thermischen Ausdehnungskoeffizienten zwischen dem Substrat und der Isolationsschicht zugeordnet sind, können ebenfalls auftreten. Da das SOI-Feldeffekttransistorverfahren ferner das Verbinden von zwei Substraten erfordern kann, kann der Verarbeitungsaufwand vergrößert sein, und die Fertigung kann relativ kompliziert werden.
    •
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung kann ein Feldeffekttransistor an einer aktiven Region eines Halbleitersubstrats einen vertikal vorstehenden Dünnkörperabschnitt des Halbleitersubstrats und eine vertikal ausgerichtete Gate-Elektrode mindestens teilweise innerhalb eines Hohlraums umfassen, der durch gegenüberliegende Seitenwände des vertikal vorstehenden Abschnitts des Substrats definiert ist. Bei weiteren Ausführungsbeispielen kann der Transistor eine Isolationsschicht, die einen oberen Abschnitt der vertikal ausgerichteten Gate-Elektrode umgibt, und eine lateral bzw. seitlich ausgerichtete Gate-Elektrode an der Isolationsschicht und mit einem obersten Abschnitt der vertikal ausgerichteten Gate-Elektrode verbunden aufweisen. Die vertikal ausgerichtete Gate-Elektrode kann aus Silicid gebildet sein, und die lateral ausgerichtete Gate-Elektrode kann aus Polysilicium, Metall und Metallsilicid gebildet sein. Die lateral ausgerichtete Gate-Elektrode kann zusätzlich eine Breite aufweisen, die größer als eine Breite der vertikal ausgerichteten Gate-Elektrode ist. Der Transistor kann ferner Abstandshalter aufweisen, die den oberen Abschnitt der vertikal ausgerichteten Gate-Elektrode zwischen der vertikal ausgerichteten Gate-Elektrode und der Isolationsschicht umgeben.
  • Bei anderen Ausführungsbeispielen kann der Transistor eine untere Isolationsschicht innerhalb des Hohlraums zwischen einem Bodenabschnitt der vertikal ausgerichteten Gate-Elektrode und dem Substrat aufweisen. Die vertikal ausgerichtete Gate-Elektrode kann ferner einen unteren Abschnitt innerhalb des Hohlraums und einen oberen Abschnitt außerhalb des Hohlraums aufweisen, wobei der obere Abschnitt eine Breite aufweist, die größer als eine Breite des unteren Abschnitts ist.
  • Bei einigen Ausführungsbeispielen gemäß der vorliegenden Erfindung kann ein Feldeffekttransistor bei einem nichtflüchtigen EPROM eine T-förmige Gate-Elektrode mit einem lateralen Abschnitt an einer obersten Oberfläche eines Halbleitersubstrats und mit einem vertikalen Abschnitt mindestens teilweise innerhalb eines Hohlraums, der durch gegenüberliegende Seitenwände eines vertikal vorstehenden Abschnitts des Substrats definiert ist, aufweisen. Bei anderen Ausführungsbeispielen kann die T-förmige Gate-Elektrode eine erste T-förmige Gate-Elektrode sein, und der Hohlraum kann ein erster Hohlraum sein. Der Transistor kann ferner eine zweite T-förmige Gate-Elektrode mit einem lateralen Abschnitt an einer obersten Oberfläche des Substrats und mit einem vertikalen Abschnitt mindestens teilweise innerhalb eines zweiten Hohlraums, der durch gegenüberliegende Seitenwände des vertikal vorstehenden Abschnitts des Substrats definiert ist, aufweisen. Der laterale Abschnitt der zweiten T-förmigen Gate-Elektrode kann im Wesentlichen parallel zu dem lateralen Abschnitt der ersten T-förmigen Gate-Elektrode sein, und der vertikale Abschnitt der zweiten T-förmigen Gate-Elektrode kann im Wesentlichen parallel zu dem vertikalen Abschnitt der ersten T-förmigen Gate-Elektrode sein.
  • Bei zusätzlichen Ausführungsbeispielen kann ein Feldeffekttransistor bei einem nichtflüchtigen EPROM eine sich vertikal erstreckende Gate-Elektrode aufweisen, die zumindest teilweise durch einen Dünnkörperabschnitt eines Halbleitersubstrats umgeben ist, in dem ein Kanal zu bilden ist.
  • Bei anderen Ausführungsbeispielen kann ein Feldeffekttransistor bei einem nichtflüchtigen EPROM einen U-förmigen Dünnkörperabschnitt eines Halbleitersubstrats, bei dem ein Kanal zu bilden ist, und eine sich vertikal erstreckende Gate-Elektrode an gegenüberliegenden inneren Seitenwänden des U-förmigen Abschnitts des Substrats aufweisen.
  • Gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung kann ein Verfahren zum Bilden eines Feldeffekttransistors an einer aktiven Region eines Halbleitersubstrats das Bilden eines Hohlraums in einem vertikal vorstehenden Dünnkörperabschnitt des Substrats und das Füllen des Hohlraums, um eine vertikal ausgerichtete Gate-Elektrode mit mindestens einem unteren Abschnitt innerhalb des Hohlraums zu bilden, aufweisen. Der Hohlraum kann durch gegenüberliegende Seitenwände des vertikal vorstehenden Abschnitts des Substrats definiert sein.
  • Bei einigen Ausführungsbeispielen kann das Verfahren das Bilden einer Isolationsschicht, die einen oberen Abschnitt der vertikal ausgerichteten Gate-Elektrode umgibt, und das Bilden einer lateral ausgerichteten Gate-Elektrode an der Isolationsschicht aufweisen. Die lateral ausgerichtete Gate-Elektrode kann mit einem obersten Abschnitt der vertikal ausgerichteten Gate-Elektrode verbunden sein. Bei anderen Ausführungsbeispielen können die vertikal ausgerichtete Gate-Elektrode und die lateral ausgerichtete Gate-Elektrode gleichzeitig gebildet werden.
  • Bei weiteren Ausführungsbeispielen kann ein Füllen des Hohlraums das Füllen des Hohlraums in dem vertikal vorstehenden Abschnitt des Substrats mit Polysilicium, das Bilden einer wärmebeständigen Metallschicht an der Oberfläche des Substrats und das Anwenden eines thermischen Behandlungsverfahrens auf das Substrat, um eine vertikal ausgerichtete Gate-Elektrode mit mindestens einem untereren Abschnitt innerhalb des Hohlraums zu bilden, aufweisen. Das Füllen des Hohlraums kann ferner das Steuern einer Dicke der wärmebeständigen Metallschicht und der Dauer des thermischen Behandlungsverfahrens, um die vertikal ausgerichtete Gate-Elektrode in dem Hohlraum zu bilden, aufweisen.
  • Bei einigen Ausführungsbeispielen kann das Verfahren das Bilden von Abstandshaltern an dem Substrat vor dem Bilden des Hohlraums in der Kanalregion, um eine Breite der Kanalregion zu steuern, aufweisen. Das Verfahren kann ferner das Bilden einer unteren Isolationsschicht in dem Hohlraum zwischen einem Boden der vertikal ausgerichteten Gate-Elektrode und dem Substrat aufweisen. Das Verfahren kann zusätzlich das Durchführen eines Ionenimplantationsverfahrens nach dem Bilden der Isolationsschicht aufweisen.
  • Bei anderen Ausführungsbeispielen kann ein Verfahren zum Bilden eines Feldeffekttransistors in einem nichtflüchtigen EPROM das Bilden einer T-förmigen Gate-Elektrode mit einem lateralen Abschnitt auf einer obersten Oberfläche eines Halbleitersubstrat und mit einem vertikalen Abschnitt zumindest teilweise innerhalb eines Hohlraums, der durch gegenüberliegende Seitenwände des Substrats definiert ist, aufweisen.
  • Bei bestimmten Anwendungen des vertikal ausgerichteten Dünnkörpertransistors ist es vorteilhaft, sowohl Planarspeicher als auch vertikal ausgerichtete Dünnkörpervorrichtungen, die an den gleichen Halbleiterschichten gebildet sind, aufzuweisen. Bei einem Speicher ist es beispielsweise wünschenswert, Planartransistoren in einer Peripherieregion der Vorrichtung aufzuweisen und vertikal ausgerichtete Dünnkörpertransistoren in einer Zellregion der Vorrichtung aufzuweisen. Auf diese Art und Weise können vorteilhafte Charakteristika von jedem Vorrichtungstyp bei geeigneten Funktionen des Speichers angewendet werden.
  • Bei einem weiteren Aspekt ist die vorliegende Erfindung auf einen Speicher gerichtet. Der Speicher weist eine Halbleiterschicht und einen ersten Transistor in einer ersten Region der Halbleiterschicht auf. Der erste Transistor weist eine Gate-Elektrode, die sich in einer vertikalen Richtung in die Halbleiterschicht erstreckt, eine Source-Region und eine Drain-Region in der Halbleiterschicht, die an gegenüberliegenden Seiten der Gate-Elektrode in einer horizontalen Richtung angeordnet sind, und eine laterale Kanalregion der Halbleiterschicht bei einer Seite der Gate-Elektrode in einer lateralen Richtung, die sich in der horizontalen Richtung zwischen der Source-Region und der Drain-Region erstreckt, auf. Ein zweiter Transistor ist ferner in einer zweiten Region der Halbleiterschicht gebildet, wobei der zweite Transistor einen Planartransistor aufweist.
  • Bei einem Ausführungsbeispiel weist der zweite Planartransistor eine Gate-Elektrode an der Gate-Isolationsschicht und eine Source-Region und eine Drain-Region in der Halbleiterschicht, die an gegenüberliegenden Seiten der Gate-Elektrode in einer horizontalen Richtung angeordnet sind, und eine zweite Kanalregion in der Halbleiterschicht, die unterhalb der Gate-Elektrode und nicht bei einem lateralen Seitenabschnitt der Gate-Elektrode in einer lateralen Richtung liegt, die sich in der horizontalen Richtung zwischen der Source-Region und der Drain-Region erstreckt, auf.
  • Bei einem weiteren Ausführungsbeispiel ist die erste Region eine Speicherzellregion der Halbleitervorrichtung und die zweite Region ist eine Peripherieregion der Halbleitervorrichtung.
  • Bei einem weiteren Ausführungsbeispiel weist die Halbleitervorrichtung ferner eine Trennregion zwischen dem ersten Transistor und dem zweiten Transistor auf. Bei einem weiteren Ausführungsbeispiel weist die Trennregion eine Flachgrabentrenn-(STI-; STI = Shallow Trench Isolation) Struktur in der Halbleiterschicht auf.
  • Bei einem weiteren Ausführungsbeispiel weist der erste Transistor eine untere Kanalregion, die sich unter die Gate-Elektrode zwischen der Source-Region und der Drain-Region des ersten Transistors erstreckt, auf.
  • Bei einem weiteren Ausführungsbeispiel weist die Halbleiterschicht ein Halbleitersubstrat auf. Bei einem weiteren Ausführungsbeispiel ist die Halbleiterschicht eine Schicht, die aus einer Gruppe ausgewählt ist, die aus SOI- (Silicium-auf-Isolator-), SiGe- (Silicium-Germanium-) und SGOI- (Silicium-Germanium-auf-Isolator-) Schichten besteht.
  • Bei einem weiteren Ausführungsbeispiel weist die laterale Kanalregion eine Höhe in der vertikalen Richtung zwischen 500 und 2000 Ångström auf, z. B. eine Höhe in der vertikalen Richtung zwischen 1000 und 1500 Ångström.
  • Bei einem weiteren Ausführungsbeispiel weist die laterale Kanalregion eine Dicke in der lateralen Richtung von kleiner als etwa 200 Ångström auf, beispielsweise eine Dicke in der lateralen Richtung zwischen etwa 10 und 150 Ångström.
  • Bei einem weiteren Ausführungsbeispiel weist die laterale Kanalregion eine Dicke auf, die als eine Funktion einer gewünschten Schwellenspannung des ersten Transistors ausgewählt ist.
  • Bei einem weiteren Ausführungsbeispiel weist die laterale Kanalregion des ersten Transistors eine erste laterale Kanalregion und eine zweiten laterale Kanalregion bei gegenüberliegenden Seiten der Gate-Elektrode auf, wobei sich jede derselben in einer horizontalen Richtung zwischen der Source-Region und der Drain-Region erstreckt.
  • Bei einem weiteren Ausführungsbeispiel weist die Halbleitervorrichtung ferner ein erstes Gate-Dielektrikum zwischen der Gate-Elektrode des ersten Transistors und den Source- und Drain-Regionen und zwischen der Gate-Elektrode des ersten Transistors und der lateralen Kanalregion auf. Bei einem weiteren Ausführungsbeispiel weist die Halbleitervorrichtung ferner ein zweites Dielektrikum zwischen einer Gate-Elektrode und einer Kanalregion des zweiten Transistors auf, wobei das zweite Dielektrikum eine andere Dicke als das erste Dielektrikum aufweist. Bei einem weiteren Ausführungsbeispiel weist die Halbleitervorrichtung ferner ein zweites Dielektrikum zwischen einer Gate-Elektrode und einer Kanalregion des zweiten Transistors auf, wobei das zweite Dielektrikum ein anderes Material als das erste Dielektrikum aufweist.
  • Bei einem weiteren Ausführungsbeispiel weist die Gate-Elektrode einen ersten Abschnitt, der sich in der vertikalen Richtung in die Halbleiterschicht erstreckt, und einen zweiten Abschnitt, der sich an bzw. auf die Halbleiteschicht in der horizontalen oder der lateralen Richtung erstreckt, auf. Bei einem weiteren Ausführungsbeispiel ist der erste Abschnitt aus einem Material gebildet, das sich von dem zweiten Abschnitt unterscheidet. Bei einem weiteren Ausführungsbeispiel weist die Gate-Elektrode einen T-förmigen Querschnitt auf. Bei einem weiteren Ausführungsbeispiel besitzt das Material des ersten Abschnitts einen direkten Effekt auf eine Schwellenspannung des ersten Transistors. Bei einem weiteren Ausführungsbeispiel weisen das Material des ersten Abschnitts und das Material des zweiten Abschnitts Metall bzw. Polysilicium auf.
  • Bei einem weiteren Ausführungsbeispiel unterscheiden sich eine Schwellenspannung des ersten Transistors und eine Schwellenspannung des zweiten Transistors.
  • Bei einem weiteren Ausführungsbeispiel ist die Halbleitervorrichtung ein DRAM-Speicher, und die Schwellenspannung des ersten Transistors ist etwa 0,7 Volt, und die Schwellenspannung des zweiten Transistors liegt in einem Bereich von etwa 0,3 Volt bis 0,7 Volt.
  • Bei einem weiteren Ausführungsbeispiel ist die Halbleitervorrichtung ein SRAM-Speicher, und die Schwellenspannung des ersten Transistors ist etwa 0,5 Volt, und die Schwellenspannung des zweiten Transistors ist etwa 0,7 Volt.
  • Bei einem weiteren Ausführungsbeispiel sind zwei der Transistoren in der horizontalen Richtung in der ersten Region benachbart zueinander positioniert, wobei die zwei ersten Transistoren eine gemeinsame Drain-Region gemeinsam verwenden.
  • Bei einem weiteren Ausführungsbeispiel ist eine äußere Oberfläche der lateralen Kanalregion, die der Seite der Gate-Elektrode gegenüberliegt, benachbart zu einer Isolationsregion. Bei einem weiteren Ausführungsbeispiel weist die Isolationsregion eine Grabentrennregion auf.
  • Bei einem weiteren Aspekt ist die vorliegende Erfindung auf ein Verfahren zum Bilden einer Halbleitervorrichtung gerichtet. Ein erster Transistor ist in einer ersten Re gion einer Halbleiterschicht vorgesehen. Ein Hohlraum ist vorgesehen, der sich in einer vertikalen Richtung in der Halbleiterschicht erstreckt. Ein erstes Gate-Dielektrikum ist bei einem unteren Abschnitt und inneren Seitenwänden des Hohlraums vorgesehen. Eine Gate-Elektrode ist vorgesehen, die einen verbleibenden Abschnitt des Hohlraums füllt, wobei sich die Gate-Elektrode in der vertikalen Richtung erstreckt. Eine Source-Region und eine Drain-Region sind in der Halbleiterschicht vorgesehen, die in einer horizontalen Richtung bei gegenüberliegenden Seiten der Gate-Elektrode angeordnet sind. Eine laterale Kanalregion der Halbleiterschicht ist bei einer Seite der Gate-Elektrode in einer lateralen Richtung, die sich in der horizontalen Richtung zwischen der Source-Region und der Drain-Region erstreckt, vorgesehen. Ein zweiter Transistor ist in einer zweiten Region der Halbleiterschicht vorgesehen, wobei der zweite Transistor einen Planartransistor aufweist.
  • Bei einem Ausführungsbeispiel weist das Vorsehen des zweiten Transistors das Vorsehen eines zweiten Gate-Dielektrikums an der Halbleiterschicht, das Vorsehen einer Gate-Elektrode an dem zweiten Gate-Dielektrikum und das Vorsehen einer ersten Kanalregion in der Halbleiterschicht, die unterhalb einer Gate-Elektrode und nicht bei einem lateralen Seitenabschnitt der Gate-Elektrode in einer lateralen Richtung liegt, die sich in der horizontalen Richtung zwischen der Source-Region und der Drain-Region erstreckt, auf.
  • Bei einem weiteren Ausführungsbeispiel ist die erste Region eine Speicherzellregion der Halbleitervorrichtung, und die zweite Region ist eine Peripherieregion der Halbleitervorrichtung.
  • Bei einem weiteren Ausführungsbeispiel weist das Verfahren ferner das Vorsehen einer Trennregion zwischen dem ersten Transistor und dem zweiten Transistor auf.
  • Bei einem weiteren Ausführungsbeispiel weist das Verfahren ferner das Vorsehen einer unteren Kanalregion in dem ersten Transistor, die sich unter der Gate-Elektrode zwischen der Source-Region und der Drain-Region des ersten Transistors erstreckt, auf.
  • Bei einem weiteren Ausführungsbeispiel weist die Halbleiterschicht ein Halbleitersubstrat auf. Bei einem weiteren Ausführungsbeispiel ist die Halbleiterschicht eine Schicht, die aus einer Gruppe ausgewählt ist, die aus einer SOI- (Silicium-auf-Isolator-), SiGe- (Silicium-Germanium-) und SGOI- (Silicium-Germanium-auf-Isolator-) Schicht besteht.
  • Bei einem weiteren Ausführungsbeispiel sieht das Vorsehen der lateralen Kanalregion das Vorsehen einer lateralen Kanalregion einer Höhe in der vertikalen Richtung zwischen etwa 500 und 2000 Ångström, beispielsweise einer Höhe in der vertikalen Richtung zwischen etwa 1000 und 1500 Ångström, vor.
  • Bei einem weiteren Ausführungsbeispiel sieht das Vorsehen der lateralen Kanalregion eine laterale Kanalregion einer Dicke in der lateralen Richtung von kleiner als etwa 200 Ångström, beispielsweise einer Dicke in der lateralen Richtung zwischen etwa 10 und 150 Ångström vor.
  • Bei einem weiteren Ausführungsbeispiel weist die laterale Kanalregion eine Dicke, die als eine Funktion einer gewünschten Schwellenspannung des ersten Transistors ausgewählt ist, auf.
  • Bei einem weiteren Ausführungsbeispiel weist die laterale Kanalregion des ersten Transistors eine erste laterale Kanalregion und eine zweite laterale Kanalregion an gegenüberliegenden Seiten der Gate-Elektrode auf, wobei sich jede derselben in eine horizontale Richtung zwischen der Source-Region und der Drain-Region erstreckt.
  • Bei einem weiteren Ausführungsbeispiel weist das Verfahren ferner das Vorsehen eines ersten Gate-Dielektrikums zwischen der Gate-Elektrode des ersten Transistors und den Source- und Drain-Regionen und zwischen der Gate-Elektrode des ersten Transistors und der lateralen Kanalregion auf.
  • Bei einem weiteren Ausführungsbeispiel weist das Verfahren ferner das Vorsehen eines zweiten Dielektrikums zwischen einer Gate-Elektrode und einer Kanalregion des zweiten Transistors auf, wobei das zweite Dielektrikum eine andere Dicke als das erste Dielektrikum aufweist.
  • Bei einem weiteren Ausführungsbeispiel weist das Verfahren ferner das Vorsehen eines zweiten Dielektrikums zwischen einer Gate-Elektrode und einer Kanalregion des zweiten Transistors auf, wobei das zweite Dielektrikum ein anderes Material als das erste Dielektrikum aufweist.
  • Bei einem weiteren Ausführungsbeispiel weist das Vorsehen der Gate-Elektrode das Vorsehen eines ersten Abschnitts, der sich in die Halbleiterschicht in der vertikalen Richtung erstreckt, und eines zweiten Abschnitts, der sich an die Halbleiterschicht in der horizontalen oder der lateralen Richtung erstreckt, auf. Bei einem weiteren Ausführungsbeispiel wird der erste Abschnitt aus einem Material gebildet, das sich von dem zweiten Abschnitt unterscheidet. Bei einem weiteren Ausführungsbeispiel weist die Gate-Elektrode einen T-förmigen Querschnitt auf. Bei einem weiteren Ausführungsbeispiel besitzt das Material des ersten Abschnitts einen direkten Effekt auf eine Schwellenspannung des ersten Transistors. Bei einem weiteren Ausführungsbeispiel weisen das Material des ersten Abschnitts und das Material des zweiten Abschnitts Metall bzw. Polysilicium auf.
  • Bei einem weiteren Ausführungsbeispiel unterscheiden sich eine Schwellenspannung des ersten Transistors und eine Schwellenspannung des zweiten Transistors.
  • Bei einem weiteren Ausführungsbeispiel ist die Halbleitervorrichtung ein DRAM-Speicher, und die Schwellenspannung des ersten Transistors ist etwa 0,7 Volt, und die Schwellenspannung des zweiten Transistors ist in einem Bereich von etwa 0,3 Volt bis 0,7 Volt.
  • Bei einem weiteren Ausführungsbeispiel ist die Halbleitervorrichtung ein SRAM-Speicher, und die Schwellenspannung des ersten Transistors ist etwa 0,5 Volt, und die Schwellenspannung des zweiten Transistors ist etwa 0,7 Volt.
  • Bei einem weiteren Ausführungsbeispiel weist das Verfahren ferner das Vorsehen von zwei der ersten Transistoren, die zueinander in der horizontalen Richtung in der ersten Region benachbart positioniert sind, auf, wobei die zwei ersten Transistoren eine gemeinsame Drain-Region gemeinsam verwenden.
  • Bei einem weiteren Ausführungsbeispiel ist eine äußere Oberfläche der lateralen Kanalregion, die der Seite der Gate-Elektrode gegenüberliegt, benachbart zu einer Isolationsregion. Bei einem weiteren Ausführungsbeispiel weist die Isolationsregion eine Grabentrennregion auf.
  • Bei einem weiteren Aspekt ist die vorliegende Erfindung auf ein Verfahren zum Bilden einer Halbleitervorrichtung gerichtet. Das Verfahren weist das Definieren einer ersten aktiven Region und einer zweiten aktiven Region einer gemeinsamen Halbleiterschicht unter Verwendung eines ersten Maskenschichtmusters bzw. eines zweiten Maskenschichtmusters auf. Das erste Maskenschichtmuster ist in die erste aktive Region geätzt, um eine Breite des ersten Maskenschichtmusters in einer lateralen Richtung durch eine erste Strecke zu reduzieren. Eine dritte Maskenschicht wird an der ersten aktiven Region zu zumindest einer Ebene des ersten Maskenschichtmusters vorgesehen. Das erste Maskenschichtmuster wird in der ersten aktiven Region entfernt. Eine vertikale Öffnung wird in einer vertikalen Richtung der Halbleiterschicht in der ersten aktiven Region unter Verwendung der dritten Maskenschicht als eine Ätzmaske gebildet, wobei Seitenwände der vertikalen Öffnung in einer horizontalen Richtung benachbarte Source- und Drain-Regionen der ersten aktiven Region und mindestens eine benachbarte, vertikal ausgerichtete Dünnkörper-Kanalregion der ersten aktiven Region entlang einer Seitenwand der vertikalen Öffnung in der lateralen Richtung aufweisen. Ein erstes Gate-Dielektrikum ist an einem Boden und den Seitenwänden der vertikalen Öffnung in der ersten aktiven Region vorgesehen. Eine erste Gate-Elektrode ist in einem verblei benden Abschnitt der Öffnung an dem Gate-Dielektrikum in der ersten aktiven Region vorgesehen, um einen ersten Transistor mit der vertikal ausgerichteten Dünnkörper-Kanalregion in der ersten aktiven Region zu bilden. Die zweite Maskenschicht wird entfernt, um eine Oberfläche der Halbleiterschicht in der zweiten aktiven Region freizulegen. Ein zweites Gate-Dielektrikum wird an der Halbleiterschicht in der zweiten aktiven Region vorgesehen. Eine zweite Gate-Elektrode wird an dem zweiten Gate-Dielektrikum in der zweiten aktiven Region vorgesehen, um einen zweiten Transistor in der zweiten aktiven Region zu bilden, wobei der zweite Transistor einen Planartransistor aufweist.
  • Bei einem Ausführungsbeispiel weist das Verfahren ferner das Bilden von Gräben in der Halbleiterschicht auf, um die erste aktive Region und die zweite aktive Region zu definieren.
  • Bei einem weiteren Ausführungsbeispiel wird die Dicke der vertikal ausgerichteten Dünnkörper-Kanalregion gemäß der ersten Strecke der reduzierten Breite des ersten Iviaskenschichtmusters bestimmt.
  • Bei einem weiteren Ausführungsbeispiel wird die vertikal ausgerichtete Dünnkörper-Kanalregion in der ersten aktiven Region der Halbleiterschicht zwischen einem der Gräben und der vertikalen Öffnung gebildet.
  • Bei einem weiteren Ausführungsbeispiel weist das Verfahren ferner das Dotieren der vertikal ausgerichteten Dünnkörper-Kanalregion auf, um eine laterale Kanalregion zu bilden.
  • Bei einem weiteren Ausführungsbeispiel weist das Verfahren ferner das Dotieren dar ersten aktiven Region unter der vertikalen Öffnung auf, um eine untere Kanalregion zu bilden.
  • Bei einem weiteren Ausführungsbeispiel weist das Verfahren ferner das Dotieren der Source- und Drain-Regionen der ersten aktiven Region auf.
  • Bei einem weiteren Ausführungsbeispiel weist das Verfahren ferner das Bilden einer Pufferschicht an der ersten aktiven Region und der zweiten aktiven Region zwischen der Halbleiterschicht und dem ersten Maskenmuster auf, wobei die Pufferschicht eine obere Oberfläche der ersten aktiven Region während des Ätzens des ersten Maskenschichtmusters schützt.
  • Bei einem weiteren Ausführungsbeispiel weist das Ätzen des ersten Maskenschichtmusters ferner das Ätzen des ersten Maskenschichtmusters in der zweiten aktiven Region auf.
  • Bei einem weiteren Ausführungsbeispiel weist das Vorsehen der vertikalen Öffnungen das Vorsehen von mehreren vertikalen Öffnungen unter Verwendung der zweiten Maskenschicht als eine Ätzmaske auf.
  • Bei einem weiteren Ausführungsbeispiel weist das Vorsehen der ersten Gate-Elektrode das Vorsehen eines ersten Abschnitts, der sich in der vertikalen Richtung in die Halbleiterschicht erstreckt, und das Vorsehen eines zweiten Abschnitts, der sich in der horizontalen oder der lateralen Richtung an die Halbleiterschicht erstreckt, wobei der erste Abschnitt aus einem Material gebildet ist, das sich von dem zweiten Abschnitt unterscheidet, auf.
  • Bei einem weiteren Ausführungsbeispiel besitzt das Material des ersten Abschnitts einen direkten Effekt auf eine Schwellenspannung des ersten Transistors.
  • Bei einem weiteren Ausführungsbeispiel weisen das Material des ersten Abschnitts und das Material des zweiten Abschnitts Metall bzw. Polysilicium auf.
  • Bei einem weiteren Ausführungsbeispiel ist die erste aktive Region eine Speicherzellregion der Halbleitervorrichtung, und die zweite aktive Region ist eine Peripherieregion der Halbleitervorrichtung.
  • Bei einem weiteren Ausführungsbeispiel weist die Halbleiterschicht ein Halbleitersubstrat auf.
  • Bei einem weiteren Ausführungsbeispiel ist die Halbleiterschicht eine Schicht, die aus einer Gruppe ausgewählt ist, die aus einer SOI- (Silicium-auf-Isolator-), SiGe- (Silicium-Germanium-) und SGOI- (Silicium-Germanium-auf-Isolator-) Schicht besteht Bei einem weiteren Ausführungsbeispiel besitzt die vertikal ausgerichtete Dünnkörper-Kanalregion eine Dicke, die als eine Funktion einer gewünschten Schwellenspannung des ersten Transistor ausgewählt wird.
  • Bei einem weiteren Ausführungsbeispiel weist die vertikal ausgerichtete Dünnkörper-Kanalregion des ersten Transistors eine erste laterale Kanalregion und eine zweite laterale Kanalregion bei gegenüberliegenden Seiten der Gate-Elektrode in der lateralen Richtung auf, wobei sich jede derselben in einer horizontalen Richtung zwischen der Source-Region und der Drain-Region erstreckt.
  • Bei einem weiteren Ausführungsbeispiel weist das zweite Gate-Dielektrikum eine andere Dicke als das erste Gate-Dielektrikum auf.
  • Bei einem weiteren Ausführungsbeispiel weist das zweite Gate-Dielektrikum ein anderes Material als das erste Gate-Dielektrikum auf.
  • Bei einem weiteren Ausführungsbeispiel unterscheiden sich eine Schwellenspannung des ersten Transistors und eine Schwellenspannung des zweiten Transistors.
  • Bei einem weiteren Ausführungsbeispiel weist das Verfahren ferner das Vorsehen von zwei der ersten Transistoren, die in der horizontalen Richtung in der ersten Region benachbart zueinander positioniert sind, auf, wobei die zwei ersten Transistoren eine gemeinsame Drain-Region gemeinsam verwenden.
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  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorhergehenden und weitere Aufgaben, Merkmale und Vorteile der Erfindung sind aus der besonderen Beschreibung von bevorzugten Ausführungsbeispielen der Erfindung offensichtlich, wie in den beigefügten Zeichnungen, in denen sich gleiche Bezugszeichen durch unterschiedliche Ansichten hindurch auf gleiche Teile beziehen, dargestellt ist. Die Zeichnungen sind nicht notwendigerweise maßstabsgerecht, stattdessen wird ein Schwerpunkt auf das Darstellen der Prinzipien der Erfindung gelegt.
  • 1A ist eine perspektivische Ansicht einer Halbleitervorrichtung gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung;
  • 1B ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung entlang einer Linie I-I in 1A;
  • 1C ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung entlang einer Linie II-II in 1A;
  • 2A bis 11A sind perspektivische Ansichten, die Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung, die in 1A gezeigt sind, darstellen;
  • 2B bis 11B sind Querschnittsansichten, die Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung, die 2A bis 11A entsprechen, entlang einer Linie I-I in 1A darstellen;
  • 2C bis 11C sind Querschnittsansichten, die Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung, die 2A bis 11A entsprechen, entlang einer Linie II-II in 1A darstellen; und
  • 12A bis 19A sind Draufsichten, die Verfahren zum Herstellen einer Halbleitervorrichtung gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung darstellen;
  • 12B bis 19B sind Querschnittsansichten, die Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung, die den 12A bis 19A entsprechen, entlang einer Linie I-I in 12A darstellen; und
  • 12C bis 19C sind Querschnittsansichten, die Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung, die den 12A bis 19A entsprechen, entlang einer Linie II-II in 12A darstellen.
  • 20 ist eine perspektivische Ansicht eines weiteren Ausführungsbeispiels einer Halbleitervorrichtung gemäß der vorliegenden Erfindung.
  • 21A ist eine Draufsicht der Halbleitervorrichtung von 20.
  • 21B ist eine Querschnittsansicht der Halbleitervorrichtung von 20 entlang einer Linie B-B' in 20.
  • 21C ist eine Querschnittsansicht der Halbleitervorrichtung von 20 entlang einer Linie C-C' in 20.
  • 22A bis 32A sind Draufsichten eines Verfahrens zum Herstellen der Halbleitervorrichtung von 20 und 21A bis 21C.
  • 22B bis 32B und 22C bis 32C sind Querschnittsansichten, die jeweils 22A bis 32A entlang von Linien B-B' und C-C' der Halbleitervorrichtung von 20 entsprechen.
  • 33 ist eine perspektivische Ansicht eines weiteren Ausführungsbeispiels einer Halbleitervorrichtung gemäß der vorliegenden Erfindung.
  • 34A ist eine Draufsicht einer Halbleitervorrichtung von 33.
  • 34B ist eine Querschnittsansicht der Halbleitervorrichtung von 33 entlang einer Linie B-B' in 33.
  • 34C ist eine Querschnittsansicht der Halbleitervorrichtung von 33 entlang einer Linie C-C' in 33.
  • 35A bis 38A sind Draufsichten eines Verfahrens zum Herstellen des Ausführungsbeispiels von 33 und 34A bis 34C.
  • 35B bis 38B und 35C bis 38C sind Querschnittsansichten, die 35A bis 38A entsprechen, entlang von Linien B-B' bzw. C-C' in 33.
  • 39 ist eine perspektivische Ansicht eines weiteren Ausführungsbeispiels einer Halbleitervorrichtung gemäß der vorliegenden Erfindung.
  • 40A ist eine Draufsicht der Halbleitervorrichtung von 39.
  • 40B ist eine Querschnittsansicht der Halbleitervorrichtung von 39 entlang einer Linie B-B' in 39.
  • 40C ist eine Querschnittsansicht der Halbleitervorrichtung von 39 entlang einer Linie C-C' in 39.
  • 41A bis 43A sind Draufsichten eines Verfahrens zum Herstellen des Ausführungsbeispiels von 39 und 40A bis 40C.
  • 41B bis 43B und 41C bis 43C sind Querschnittsansichten, die 41A bis 43A entsprechen, entlang von Linien B-B' bzw. C-C' in 39.
  • DETAILLIERTE BESCHREIBUNG VON BEVORZUGTEN AUSFÜHRUNGSBEISPIELEN
  • Die vorliegende Erfindung ist im Folgenden vollständiger unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen bevorzugte Ausführungsbeispiele der Erfindung gezeigt sind. Diese Erfindung kann jedoch in vielen unterschiedlichen Formen ausgefÜhrt sein und sollte nicht als auf die hierin dargelegten Ausführungsbeispiele begrenzt aufgefasst werden. Diese Ausführungsbeispiele sind vielmehr vorgesehen, derart, dass diese Offenbarung gründlich und vollständig ist, und dieselben vermitteln Fachleuten vollständig den Schutzbereich der Erfindung. In den Zeichnungen sind die Dicken von Schichten und Regionen zur Verdeutlichung übertrieben dargestellt. Es ist offensichtlich, dass, wenn auf ein Element, wie z. B. eine Schicht, Region oder ein Substrat, als "an" bzw. "auf" einem anderen Element Bezug genommen wird, dasselbe direkt an bzw. auf dem anderen Element sein kann oder dazwischen liegende Elemente ebenfalls vorhanden sein können. Es ist offensichtlich, dass, wenn auf ein Element, wie z. B. eine Schicht, eine Region oder ein Substrat als "unter" einem anderen Element Bezug genommen wird, dasselbe direkt unter dem anderen Element sein kann oder dazwischenliegende Elemente ebenfalls vorhanden sein können. Es ist ferner offensichtlich, dass sich der Ausdruck "und/oder", wie hierin verwendet, auf alle möglichen Kombinationen von einem oder mehreren der zugeordneten aufgelisteten Gegenstände bezieht und dieselben umfasst.
  • Relative Ausdrücke, wie z. B. unter, können hierin ferner verwendet werden, um die Beziehung einer Schicht oder einer Region zu einer anderen Schicht oder Region, wie in den Figuren dargestellt ist, zu beschreiben. Es ist offensichtlich, dass diese Ausdrücke unterschiedliche Ausrichtungen der Vorrichtung zusätzlich zu der in den Figuren gezeigten Ausrichtung umfassen sollen. Wenn beispielsweise die Vorrichtung in den Figuren umgedreht wird, sind Schichten oder Regionen, die als "unter" anderen Schichten oder Regionen beschrieben sind, nun "über" diesen anderen Schichten oder Regionen ausgerichtet. Der Ausdruck "unter" soll in dieser Situation sowohl über als auch unter umfassen. Gleiche Zahlen beziehen sich durchgehend auf gleiche Elemente.
  • Die in der Beschreibung der Erfindung hierin verwendete Terminologie dient lediglich dem Zweck des Beschreibens von besonderen Ausführungsbeispielen und soll die Erfindung nicht begrenzen. Wie in der Beschreibung der Erfindung und den beigefügten Ansprüchen verwendet, sollen die Singularformen "eine(r, s)" und "der, die, das" ebenso die Pluralformen umfassen, es sei denn, dass es der Zusammenhang deutlich anders zeigt. Es ist ferner offensichtlich, dass die Ausdrücke "weist auf" und/oder "aufweisend", wenn dieselben in dieser Beschreibung verwendet werden, die Anwesenheit von genannten Merkmalen, Ganzzahlen, Schritten, Operationen, Elementen und/oder Komponenten spezifizieren, jedoch nicht die Anwesenheit oder Hinzufügung von einem oder mehreren anderen Merkmalen, Ganzzahlen, Schritten, Operationen, Elementen, Komponenten und/oder Gruppen derselben ausschließen.
  • Ausführungsbeispiele der Erfindung sind hierin unter Bezugnahme auf Querschnittsdarstellungen, die schematische Darstellungen von idealisierten Ausführungsbeispielen (und Zwischenstrukturen) der Erfindung sind, beschrieben. Als solches sind Variationen von den Formen der Darstellungen als Resultat von beispielsweise Herstellungsverfahren und/oder -toleranzen zu erwarten. Ausführungsbeispiele der Erfindung sollten daher nicht als auf die besonderen Formen von Regionen, die hierin dargestellt sind, begrenzt aufgefasst werden, sondern sollen Abweichungen der Form, die beispielsweise aus der Herstellung resultieren, umfassen. Eine implantierte Region, die als ein Rechteck dargestellt ist, wird beispielsweise typischerweise abgerundete oder gekrümmte Merkmale und/oder einen Gradienten der Implantationsstoffkonzentration an den Rändern derselben und nicht eine binäre Änderung von einer implantierten zu einer nicht implantierten Region aufweisen. Ähnlicherweise kann eine vergrabene Region, die durch eine Implantation gebildet wird, zu einer gewissen Implantation in der Region zwischen der vergrabenen Region und der Oberfläche, durch die die Implantation stattfindet, führen. Die Regionen, die in den Figuren dargestellt sind, sind daher hinsichtlich ihrer Natur und ihrer Form schematisch und sollen nicht die tatsächliche Form einer Region einer Vorrichtung darstellen und nicht den Schutzbereich der Erfindung begrenzen.
  • Es sei denn, dass es anders definiert ist, besitzen alle Ausdrücke, die beim Offenbaren von Ausführungsbeispielen der Erfindung verwendet werden, einschließlich technischer und wissenschaftlicher Ausdrücke, die gleiche Bedeutung, wie sie durch Fachleute, die diese Erfindung betrifft, verstanden wird, und sind nicht notwendigerweise durch die zu dem Zeitpunkt der beschriebenen vorliegenden Erfindung bekannten spezifischen Definitionen begrenzt. Diese Ausdrücke können dementsprechend äquivalente Ausdrücke umfassen, die nach diesem Zeitpunkt geschaffen werden. Alle Veröffentlichungen, Patentanmeldungen, Patente und andere hierin erwähnte Bezugnahmen sind in ihrer Gesamtheit durch Bezugnahme aufgenommen.
  • Die vorliegende Erfindung bezieht sich auf Feldeffekttransistoren und insbesondere auf Dünnkörpertransistoren ohne ein SOI-Substrat. Ein herkömmlicher Dünnkörpertransistor an einem SOI-Substrat kann einen horizontalen Kanal aufweisen und kann eine vergrabene Oxidschicht (BOX), einen Dünnkörper und eine Gate-Elektrode, die in einer aufeinander folgenden Reihenfolge auf dem Substrat gestapelt sind, aufweisen. Ein Dünnkörpertransistor gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung weist jedoch einen vertikalen Kanal (d. h. einen vertikalen Dünnkörper) auf und weist eine Struktur auf, derart, dass ein Abschnitt der Gate-Elektrode vertikal ausgerichtet ist, um eine Region zwischen Abschnitten des vertikalen Dünnkörpers zu füllen (d. h. die Gate-Elektrode ist durch den vertikalen Dünnkörper umgeben). Mindestens ein Abschnitt der vertikal ausgerichteten Gate-Elektrode befindet sich, mit anderen Worten, innerhalb eines Hohlraums innerhalb des Dünnkörpers. Bei anderen Ausführungsbeispielen kann die Gate-Elektrode einen horizontal oder lateral ausgerichteten Abschnitt und einen vertikal ausgerichteten Abschnitt (der die Form eines "T" bildet) aufweisen, und die vertikalen Dünnkörper können den vertikal ausgerichteten Abschnitt der Gate-Elektrode umgeben.
  • Vertikale Dünnkörpertransistoren gemäß einigen Ausführungsbeispielen der Erfindung sind im Folgenden unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. 1A ist eine perspektivische Ansicht, die einen Feldeffekttransistor gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung darstellt. 1B und 1C sind Querschnittsansichten, die den Feldeffekttransistor von 1A entlang von Linien I-I und II-II von 1A darstellen.
  • Bezug nehmend auf 1A bis 1C weist ein Transistor gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung eine Gate-Leitung 130 und einen vertikal vorstehenden Dünnkörperabschnitt 106a des Halbleitersubstrats 100 auf, in dem ein Inversionsschichtkanal gebildet sein kann. Die Gate-Leitung 130 weist einen lateral ausgerichteten Abschnitt 128 und einen vertikal ausgerichteten Abschnitt 126, die eine T-Form bilden, auf. Eine erste Öffnung oder ein erster Hohlraum 116 ist innerhalb des vertikalen Dünnkörpers 106a durch gegenüberliegende Seitenwände des vertikal vorste henden Abschnittes des Substrats 100 definiert. Die erste Öffnung oder der erste Hohlraum 116 kann, mit anderen Worten, durch einen U-förmigen Abschnitt des Substrats 100 definiert sein. Obere Isolationsschichten 112 und 108a sind an dem vertikalen Dünnkörper 106a gebildet. Die oberen Isolationsschichten 112 und 108a weisen eine zweite Öffnung 114, die mit der ersten Öffnung oder dem ersten Hohlraum 116 ausgerichtet ist, auf. Die obere Isolationsschicht 108a kann eine Vorrichtungstrennschicht sein. Der vertikal ausgerichtete Abschnitt 126 der Gate-Leitung 130 ist mindestens teilweise durch den vertikalen Dünnkörper 106a und die oberen Isolationsschichten 112 und 108a umgeben. Der sich vertikal erstreckende Abschnitt 126 der Gate-Leitung 130 füllt, mit anderen Worten, die erste Öffnung oder den ersten Hohlraum 116 in dem vertikalen Dünnkörper 106a, und die zweite Öffnung 114 in den oberen Isolationsschichten 112 und 108a. Ein oberer Abschnitt des vertikal ausgerichteten Abschnitts 126 der Gate-Leitung 130 kann höher als der vertikale Dünnkörper 106a sein. Der obere Abschnitt des vertikal ausgerichteten Abschnitts 126 der Gate-Leitung 130 kann ferner eine Breite aufweisen, die größer als ein unterer Abschnitt des vertikal ausgerichteten Abschnitts 126 der Gate-Leitung 130 innerhalb der Öffnung oder des Hohlraums 116 ist. Der lateral ausgerichtete Abschnitt 128 der Gate-Leitung 130 bedeckt den vertikal ausgerichteten Abschnitt 126 der Gate-Leitung 130 und läuft über eine oberste Oberfläche der oberen Isolationsschichten 112 und 108a.
  • Der vertikal ausgerichtete Abschnitt 126 der Gate-Leitung 130 kann aus Silicid oder Polysilicium gebildet sein. Der lateral ausgerichtete Abschnitt 128 der Gate-Leitung 130 kann aus Polysilicium, Metall (wie z. B. Wolfram) oder Silicid gebildet sein. Silicide weisen beispielsweise Wolframsilicid, Nickelsilicid, Titansilicid, Chromsilicid, etc. auf.
  • Die Breite des lateral ausgerichteten Abschnitts 128 der Gate-Leitung 130 ist zusätzlich breiter als dieselbe des vertikal ausgerichteten Abschnitts 126 der Gate-Leitung 130.
  • Eine Gate-Isolationsschicht 120 ist an dem Boden und an inneren Seitenwänden der ersten Öffnung oder des Hohlraums 116 gebildet.
  • Bei einem Ausführungsbeispiel ist eine optionale untere Isolationsschicht 118 zwischen dem Boden des sich vertikal erstreckenden Abschnitts 126 der Gate-Leitung 130 und der Gate-Isolationsschicht 120' an einem Boden der ersten Öffnung oder des ersten Hohlraums 116 gebildet. Bei einem solchen Fall sieht eine obere Region des Dünnkörpers 106a benachbart zu den beiden Seitenwänden des sich vertikal erstreckenden Abschnitts 126 der Gate-Leitung 130 eine Region vor, in der ein Inversionsschichtkanal gebildet sein kann, wenn der Transistor in einem Vorwärts-Ein-Zustand-Modus des Betriebs angeordnet ist. Ein Inversionsschichtkanal kann jedoch bei dem unteren Abschnitt des Dünnkörpers 106a aufgrund der unteren Isolationsschicht 118 nicht gebildet werden.
  • Nun Bezug nehmend auf 2A bis 11A, 2B bis 11B und 2C bis 11C ist ein Verfahren zum Herstellen von Halbleitervorrichtungen gemäß Ausführungsbeispielen der vorliegenden Erfindung, die in 1A bis 1C dargestellt sind, beschrieben. 2B bis 11B und 2C bis 11C sind Querschnittsansichten, die den 2A bis 11A entlang einer Linie I-I bzw. einer Linie II-II in 1A entsprechen.
  • Bezug nehmend auf 2A bis 2C wird ein Maskenmuster 102 an einem Halbleitersubstrat 100 gebildet. Das freigelegte Substrat wird dann unter Verwendung des Maskenmusters 102 als eine Ätzmaske geätzt, um einen Graben 104 zu bilden und um eine aktive Region 106 zu definieren, in der eine Dünnkörper-Kanalregion zu bilden ist. Obwohl lediglich eine aktive Region dargestellt ist, kann eine Mehrzahl von aktiven Regionen in einer vorbestimmten Anordnung an dem Substrat 100 gleichzeitig gebildet werden. Obwohl ein oberster Abschnitt der aktiven Region 106 als rechtwinklig dargestellt ist, kann der oberste Abschnitt zusätzlich in verschiedenen Formen gebildet werden.
  • Das Maskenmuster 102 kann durch Stapeln einer Siliciumoxidschicht und einer Siliciumnitridschicht gebildet werden. Bei einem solchen Fall kann die Siliciumoxidschicht durch thermisches Oxidieren eines Substrats gebildet werden, und die Siliciumnitridschicht kann unter Verwendung einer chemischen Dampfabscheidung (CVD; CVD = Chemical Vapor Deposition) gebildet werden. Bezug nehmend auf 3A bis 3C wird ein Abschnitt des Maskenmusters 102 entfernt, um ein geschrumpftes Maskenmuster 102a, das einen Rand 106se bei der obersten Oberfläche der aktiven Region 106 freilegt, zu bilden. Die Breite des Rands 106se kann eine Breite des Dünnkörpers (d. h. die Breite des Kanals) bestimmen. Ein vorbestimmter Abschnitt des Maskenmusters 102 kann, mit anderen Worten, entfernt werden, um einen Dünnkörperabschnitt des Substrats 100 mit einer gewünschten Dicke zu bilden. Unter Verwendung eines Ätzmittels kann beispielsweise ein Abschnitt des Maskenmusters 102 entfernt werden. Eine Phosphorsäurelösung kann verwendet werden, um die Siliciumnitridschicht zu entfernen, und eine Fluorsäurelösung kann verwendet werden, um die Siliciumoxidschicht zu entfernen. Andere Ätzmittel, die Fachleuten gut bekannt sind, können ebenfalls verwendet werden.
  • Bezug nehmend auf 4A bis 4C wird ein Graben 104 mit Isolationsmaterial gefüllt, um eine Vorrichtungstrennschicht 108 zu bilden. Nachdem das Isolationsmaterial gebildet ist, um den Graben 104 zu füllen, wird insbesondere das Isolationsmaterial entfernt, bis das geschrumpfte Maskenmuster 102a, beispielsweise durch ein Planarisierungsverfahren, wie z. B. ein chemisch-mechanisches Polieren (CMP; CMP = Chemical-Mechanical Polishing), freigelegt ist. Das Isolationsmaterial kann Siliciumoxid sein. Obwohl es nicht in den Zeichnungen dargestellt ist, kann ein thermisches Oxidationsverfahren verwendet werden, um den Ätzschaden an dem Substrat zu heilen, und eine Siliciumnitridschicht kann an inneren Seitenwänden des Grabens als eine Oxidationsbarriereschicht vor dem Füllen des Grabens mit dem Isolationsmaterial gebildet werden.
  • Bezug nehmend auf 5A bis 5C werden die Vorrichtungstrennschicht 108 und das geschrumpfte Maskenmuster 102a gemustert bzw. strukturiert, um eine Schein- bzw. Pseudo-Gate-Leitung 110 über der aktiven Region 106 zu bilden. Eine Ätzmaske (nicht gezeigt), die die Schein-Gate-Leitung 110 definiert, wird insbesondere an der Vorrichtungstrennschicht 108 und dem geschrumpften Maskenmusters 102a gebildet. Die Abschnitte der Vorrichtungstrennschicht 108 und des geschrumpften Maskenmusters 102a, die durch die Ätzmaske freigelegt sind, werden geätzt, bis eine oberste Oberfläche 106sj der aktiven Region 106 freigelegt ist. Die Schein-Gate-Leitung 110 weist ein gemustertes geschrumpftes Maskenmuster 102b und eine gemusterte Vorrichtungstrennschicht 108a (d. h. einen Abschnitt der Vorrichtungstrennschicht 108a, der sich über die aktive Region 106 erstreckt) auf. Die Source-/Drain-Regionen für den Transistor können bei den freigelegten obersten Abschnitten 106sj der aktiven Region 106 bei einem folgenden Verfahren gebildet werden.
  • Nachdem die Ätzmaske zum Definieren der Schein-Gate-Leitung 110 entfernt ist, wird eine Isolationsschicht 112 gebildet, um den Raum 111 zwischen den Schein-Gate-Leitungen 110, wie in 6A bis 6C dargestellt ist, zu füllen. Ein Isolationsmaterial wird insbesondere an dem Substrat 100 über der Schein-Gate-Leitung 110 gebildet, um den Raum 111 zwischen den Schein-Gate-Leitungen 110 zu füllen, und dann wird ein Planarisierungsverfahren durchgeführt, bis das geschrumpfte Maskenmuster 102b freigelegt ist. Die Isolationsschicht 112 kann aus Siliciumoxid gebildet werden. Als solches verbleibt der Abschnitt des geschrumpften Maskenmusters 102b der Schein-Gate-Leitung 110 an der obersten Oberfläche der aktiven Region 106, die durch die gemusterte Vorrichtungstrennschicht 108a und die Isolationsschicht 112 umgeben ist. Die Isolationsschicht 112 kann als eine Pufferschicht bei einem folgenden Ionenimplantationsverfahren zum Bilden von Source-/Drain-Regionen dienen.
  • Bezug nehmend auf 7A bis 7C wird der Abschnitt des geschrumpften Maskenmusters 102b der Schein-Gate-Leitung 110 entfernt, nachdem ein Ionenimplantationsverfahren durchgeführt ist. Die Isolationsschicht 112 und die Vorrichtungstrennschicht 108a definieren dadurch eine zweite Öffnung 114. Die zweite Öffnung 114 legt einen Abschnitt der obersten Oberfläche der aktiven Region 106 frei.
  • Bezug nehmend 8A bis 8C wird die aktive Region 106, die durch die zweite Öffnung 114 freigelegt ist, zu einer vorbestimmten Tiefe geätzt, um einen Dünnkörperabschnitt 106a des Substrats 100, der eine erste Öffnung oder einen ersten Hohlraum 116 umgibt, zu bilden. Die erste Öffnung oder der erste Hohlraum 116 ist, mit anderen Worten, innerhalb des vertikalen Dünnkörpers 106a durch gegenüberliegende Seitenwände des vertikal vorstehenden Abschnitts des Substrats 100 definiert. Eine Breite des resultierenden Dünnkörpers 106a hängt von der Menge des Maskenmusters 102, die entfernt wird, ab. Die Menge des Maskenmusters 102, die entfernt wird, kann, mit anderen Worten, eingestellt sein, derart, dass der Dünnkörper zu einer gewünschten Breite gebildet werden kann.
  • Das Ionenimplantationsverfahren kann optional durchgeführt werden, nachdem das geschrumpfte Maskenmuster 102b entfernt ist, oder nachdem die erste Öffnung oder der erste Hohlraum 116 gebildet ist.
  • Bezug nehmend auf 9A bis 9C werden Gate-Isolationsschichten 120' und 120 in der ersten Öffnung oder dem ersten Hohlraum 116 gebildet (d. h. an einem Boden 116b bzw. beiden Seitenwänden 116w der ersten Öffnung bzw. des ersten Hohlraums 116), und eine untere Isolationsschicht 118 wird an der Gate-Isolationsschicht 120' bei dem Boden 116b der ersten Öffnung oder des ersten Hohlraums 116 optional gebildet. Die untere Isolationsschicht 118 kann einen unteren Abschnitt der ersten Öffnung oder des ersten Hohlraums 116 füllen. Als solches kann ein unterer Abschnitt der Dünnkörper-Kanalregion 106a aufgrund der unteren Isolationsschicht 118 nicht als ein Kanal dienen. Die untere Isolationsschicht 118 kann, mit anderen Worten, verhindern, dass ein Inversionsschichtkanal in dem unteren Abschnitt der Dünnkörper-Kanalregion 106a gebildet wird. Die untere Isolationsschicht 118 kann aus einer Siliciumnitridschicht, einer nicht-dotierten Siliciumschicht oder einer Siliciumoxidschicht gebildet werden.
  • Nach dem Bilden der ersten Öffnung oder des ersten Hohlraums 116 kann insbesondere ein thermisches Oxidationsverfahren durchgeführt werden, um eine Siliciumoxidschicht 120' in der ersten Öffnung oder dem ersten Hohlraum 116 (d. h. an den Seitenwänden und dem Boden der ersten Öffnung oder des ersten Hohlraums 116) zu bilden. Ein unteres Isolationsmaterial wird dann an der Isolationsschicht 112, der Vorrichtungstrennschicht 108a und der Siliciumoxidschicht 120' in der ersten Öffnung oder dem ersten Hohlraum 116 gebildet, um die erste Öffnung oder den ersten Hohlraum 116 und die zweite Öffnung 114 zu füllen. Das untere Isolationsmaterial wird dann selektiv entfernt (d. h. das untere Isolationsmaterial wird in der ersten Öffnung oder dem ersten Hohlraum 116 ausgenommen bzw. vertieft), um eine untere Isolationsschicht 118 zu bilden, die einen Abschnitt der ersten Öffnung oder des ersten Hohlraums 116 füllt. Ein Zurückätzverfahren kann beispielsweise angewendet werden, um das untere Isolationsmaterial selektiv zu ätzen, um die untere Isolationsschicht 118 an dem Boden der ersten Öffnung oder des ersten Hohlraums 116 zu bilden. Die Siliciumoxidschicht 120' an den Seitenwänden der ersten Öffnung oder des ersten Hohlraums 116, die durch die untere Isolationsschicht 118 freigelegt ist, wird dann entfernt, was einen Abschnitt der Siliciumoxidschicht 120' unter der unteren Isolationsschicht 118 hinterlässt.
  • Weiter Bezug nehmend auf 9A bis 9C wird eine Gate-Isolationsschicht 120 an den freigelegten Seitenwänden der ersten Öffnung oder des ersten Hohlraums 116 in der aktiven Region 106 gebildet. Die Gate-Isolationsschicht 120 kann durch ein thermisches Oxidationsverfahren gebildet werden. Wenn die untere Isolationsschicht 118 aus Siliciumoxid gebildet wird, kann die Siliciumoxidschicht 120' an den Seitenwänden der ersten Öffnung oder des ersten Hohlraums 116 entfernt werden, wenn das untere Isolationsmaterial vertieft wird.
  • Bei anderen Ausführungsbeispielen wird das untere Isolationsmaterial 118 nicht an dem Boden der ersten Öffnung oder des ersten Hohlraums 116 gebildet. Bei einem solchen Fall kann ein thermisches Oxidationsverfahren nach dem Bilden der ersten Öffnung oder des ersten Hohlraums 116 durchgeführt werden, um die Gate-Isolationsschicht 120 an beiden Seitenwänden und dem Boden der ersten Öffnung oder des ersten Hohlraums 116 zu bilden.
  • Bezug nehmend auf 10A bis 10C wird eine Polysiliciumschicht 122 gebildet, um die erste Öffnung oder den ersten Hohlraum 116 und die zweite Öffnung 114 zu füllen, und eine wärmbeständige Metallschicht 124 wird an einer gesamten Oberfläche des Substrats gebildet. Die wärmbeständige Metallschicht 124 kann beispielsweise Nickel, Chrom, Titan, etc. aufweisen.
  • Bezug nehmend auf 11A bis 11C wird ein thermisches Behandlungsverfahren angewendet, um eine Silicidschicht in der ersten und der zweiten Öffnung 116 und 114 zu bilden, die einen vertikal ausgerichteten Abschnitt 126 der Gate-Leitung 130 bildet. Die wärmebeständige Metallschicht 124 wird dann entfernt. Durch Steuern des thermischen Behandlungsverfahrens (z. B. der Dicke der wärmebeständigen Metallschicht 124, der Dauer des Verfahrens, etc.) kann die Silicidschicht lediglich in der ersten Öffnung oder dem ersten Hohlraum 116 oder in sowohl der ersten als auch in der zweiten Öffnung 116 und 114 gebildet werden.
  • Eine leitfähige Schicht wird dann gebildet und gemustert, um einen lateral ausgerichteten Abschnitt 128 der Gate-Leitung 130, wie in 1A bis 1C dargestellt ist, zu bilden. Die leitfähige Schicht kann aus Polysilicium, wärmebeständigem Metall oder Wolfram gebildet werden.
  • Ein Ionenimplantationsverfahren wird durchgeführt, um Souree/Drain-Regionen bei einem folgenden Verfahren zu bilden.
  • Bei dem vorhergehenden Verfahren kann die Silicidschicht, die den vertikal ausgerichteten Abschnitt 126 der Gate-Leitung 130 bildet, unter Verwendung einer chemischen Dampfabscheidung (CVD) gebildet werden. Die Gate-Isolationsschicht kann insbesondere zuerst gebildet werden, und dann kann die Silicidschicht gebildet werden, um die erste und die zweite Öffnung unter Verwendung einer chemischen Dampfabscheidung zu füllen. Bei alternativen Ausführungsbeispielen kann die Gate-Leitung 130 aus Polysilicium mit einer einzelnen geschichteten Struktur gebildet werden. Bei einem solchen Fall wird eine Polysiliciumschicht an der Vorrichtungstrennschicht 108a und der Isolationsschicht 112 gebildet, um die erste und die zweite Öffnung 116 und 114 zu füllen. Die Polysiliciumschicht wird dann gemustert, um einen vertikal ausgerichteten Abschnitt und einen lateral ausgerichteten Abschnitt gleichzeitig zu bilden. Dann wird eine Wolframschicht oder eine wärmbeständige Metallschicht gebildet und gemustert, um die Gate-Leitung 130 zu bilden.
  • Wenn der vertikal ausgerichtete Abschnitt 126 der Gate-Leitung 130 aus Silicid gebildet wird, besteht ein potenzieller Vorteil darin, dass ein Gate-Dotierungsverfahren zum Bilden eines p-Transistors oder eines n-Transistors möglicherweise nicht erforderlich ist.
  • Bezug nehmend auf 12A bis 18A, 12B bis 18B und 12C bis 18C sind Verfahren zum Herstellen von Halbleitervorrichtungen gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung beschrieben. 12A bis 18A sind Draufsichten, und 12B bis 18B und 12C bis 18C sind Querschnittsansichten, die 12A bis 18A entsprechen, entlang einer Linie I-I bzw. einer Linie II-II in 12A.
  • Zuerst Bezug nehmend auf 12A bis 12C wird ein Substrat unter Verwendung eines Maskenmusters 202, das an dem Substrat 200 bei einem Verfahren ähnlich zu demselben, das unter Bezugnahme auf 2A bis 2C erklärt ist, gebildet wird, zu einer vorbestimmten Tiefe geätzt, um einen Graben zu bilden und eine aktive Region 206 zu definieren, in der eine Dünnkörper-Kanalregion zu bilden ist. Nach dem Bilden der aktiven Region 206 wird eine Vorrichtungstrennschicht 208 gebildet, die den Graben füllt und die aktive Region elektrisch isoliert.
  • Bezug nehmend auf 13A bis 13C werden die Vorrichtungstrennschicht 208 und das Maskenmuster 202 gemustert, bis oberste Abschnitte 206sj der aktiven Region 206 freigelegt sind, wodurch Schein-Gate-Leitungen 210 gebildet werden. Die freigelegten obersten Abschnitte 206sj der aktiven Region 206 können dort sein, wo Source/Drain-Regionen bei einem folgenden Verfahren gebildet werden können.
  • Bezug nehmend auf 14A bis 14C wird eine Isolationsschicht 212 gebildet, um eine Region zwischen den Schein-Gate-Leitungen 210 zu füllen. Als solches ist ein Abschnitt eines Maskenmusters 202a der Schein-Gate-Leitung 210 durch die Isolationsschicht 212 und die Vorrichtungstrennschicht 208a, die eine "Insel" an der aktiven Region 206 definieren, umgeben. Bei einem solchen Fall kann die Isolationsschicht 212 bei einem folgenden Ionenimplantationsverfahren zum Bilden von Source/Drain-Regionen als eine Pufferschicht dienen.
  • Bezug nehmend auf 15A bis 15C wird, nachdem das Ionenimplantationsverfahren durchgeführt ist, das restliche Maskenmuster 202a entfernt, um eine zweite Öffnung 214 zu bilden, die eine oberste Oberfläche 206s der aktiven Region 206 freilegt. Die zweite Öffnung 214 ist durch die Isolationsschicht 212 und die Vorrichtungstrennschicht 208a definiert.
  • Wie in 16A bis 16C dargestellt ist, werden Abstandshalter 215 dann an Seitenwänden der zweiten Öffnung 214 gebildet, wodurch die Größe der zweiten Öffnung 214 reduziert wird und eine kleinere zweite Öffnung 214' gebildet wird. Die Breite der Abstandshalter 215 bestimmt die Kanalbreite (d. h. die Breite der Dünnkörper-Kanalregion), die bei einem folgenden Verfahren gebildet wird. Durch Einstellen der Breite der Abstandshalter 215 kann daher die Dünnkörper-Kanalregion zu einer gewünschten Breite gebildet werden. Die Abstandshalter 215 können durch Bilden einer Siliciumnitridschicht unter Verwendung eines Dünnfilmabscheidungsverfahrens und Zurückätzen der Siliciumnitridschicht gebildet werden. Die Abstandshalter 215 können aus einem Material mit einer Ätzselektivität hinsichtlich Silicium, wie z. B. Siliciumnitrid oder Siliciumoxid, gebildet werden.
  • Bezug nehmend auf 17A bis 17C wird die aktive Region 206, die durch die kleinere zweite Öffnung 214' freigelegt ist, zu einer vorbestimmten Tiefe geätzt. Als solche weist die aktive Region 206 eine erste Öffnung oder einen ersten Hohlraum 216 auf, und ein Dünnkörperabschnitt 206a des Substrats 200 wird gebildet. Ein Ionenim plantationsverfahren kann durchgeführt werden, nachdem das Maskenmuster 202a entfernt ist, oder nachdem die erste Öffnung oder der erste Hohlraum 216 gebildet ist.
  • Bezug nehmend auf 18A bis 18C wird eine Gate-Isolationsschicht 220 an Seitenwänden 216w und dem Boden 216b der ersten Öffnung oder des ersten Hohlraums 216 gebildet. Die Gate-Isolationsschicht 220 kann unter Verwendung eines thermischen Oxidationsverfahrens gebildet werden.
  • Bezug nehmend auf 19A bis 19C wird als Nächstes eine Gate-Leitung 230 gebildet. Die Gate-Leitung 230 kreuzt die erste Öffnung oder den ersten Hohlraum 216 und die kleinere zweite Öffnung 214' füllend über (d. h. ist auf) der Isolationsschicht 212 und der Vorrichtungstrennschicht 208a (gebildet).
  • Bei anderen Ausführungsbeispielen gemäß der vorliegenden Erfindung kann eine untere Isolationsschicht an dem Boden der ersten Öffnung oder des ersten Hohlraums 216 gebildet werden. Nachdem die erste und die zweite Öffnung 216 und 214' gebildet sind, kann insbesondere ein thermisches Oxidationsverfahren durchgeführt werden, und dann kann ein unteres Isolationsmaterial gebildet werden, um die erste und die zweite Öffnung 216 und 214' zu füllen. Das untere Isolationsmaterial wird dann zurückgeätzt, um den Boden der ersten Öffnung oder des ersten Hohlraums 216 zu füllen. Die thermische Oxidschicht, die an den Seitenwänden der ersten Öffnung oder des ersten Hohlraums 216 gebildet ist, wird dann entfernt, und eine Gate-Isolationsschicht wird dann daran gebildet.
  • Gemäß Ausführungsbeispielen der vorliegenden Erfindung kann ein vertikal ausgerichteter Dünnkörpertransistor ohne Verwenden eines SOI-Substrats, jedoch stattdessen unter Verwendung von herkömmlichen Grabentrennverfahren gebildet werden. Im Vergleich zu dem SOI-Substrat kann das Herstellungsverfahren vereinfacht sein, der Aufwand kann reduziert sein und Kurzkanaleffekte können reduziert sein. Schwebekörpereffekte können zusätzlich unterdrückt sein, und eine Sperrvorspannung kann angelegt sein. Die Größe des Maskenmusters oder die Breite der Abstandshalter kann außer dem gesteuert werden, um einen vertikal ausgerichteten Dünnkörper mit einer gewünschten Dicke zu bilden.
  • Basierend auf der vorhergehenden Erörterung kann ein Flash-Speicher gemäß Ausführungsbeispielen der vorliegenden Erfindung verbesserte Datenladegeschwindigkeiten und einen reduzierten Leistungsverlust mit einem reduzierten Stromverbrauch aufweisen, da Eingangsdaten durch eine I/O-Anschlussfläche ausgewählt werden können, derart, dass der zu programmierende Datenladeweg aktiviert werden kann, während der zu löschende Datenladeweg deaktiviert werden kann.
  • Bei bestimmten Anwendungen des vertikal ausgerichteten Dünnkörpertransistors ist es vorteilhaft, sowohl planare Speicher als auch vertikal ausgerichtete Dünnkörpervorrichtungen, die an dem gleichen Substrat gebildet sind, aufzuweisen. Bei einem Speicher ist es beispielsweise wünschenswert, Planartransistoren in einer Peripherieregion der Vorrichtung aufzuweisen und vertikal ausgerichtete Dünnkörpertransistoren in einer Zellregion der Vorrichtung aufzuweisen. Auf diese Art und Weise können die vorteilhaften Charakteristika von jedem Vorrichtungstyp für geeignete Funktionen des Speichers angewendet werden.
  • 20 ist eine perspektivische Ansicht eines weiteren Ausführungsbeispiels einer Halbleitervorrichtung gemäß der vorliegenden Erfindung. 21A ist eine Draufsicht der Halbleitervorrichtung von 20. 21B ist eine Querschnittsansicht der Halbleitervorrichtung von 20 entlang einer Linie B-B' in 20. 21C ist eine Querschnittsansicht der Halbleitervorrichtung von 20 entlang einer Linie C-C' in 20. Zum Zweck der folgenden Erörterung ist bei der perspektivischen Ansicht von 20 die vertikale Richtung die Richtung der Z-Achse, die horizontale Richtung die Richtung der X-Achse und die laterale Richtung die Richtung der Y-Achse.
  • Unter Bezugnahme auf 20A und 21A bis 21C weist die Halbleitervorrichtung gemäß diesem Ausführungsbeispiel der vorliegenden Erfindung vertikal ausgerichtete Dünnkörpertransistoren 1096, die in einer ersten Region der Vorrichtung gebildet sind, und herkömmliche Planartransistoren 1098, die in einer zweiten Region der Vorrichtung gebildet sind, auf. Bei einem Ausführungsbeispiel weist die Halbleitervorrichtung einen Speicher auf, die erste Region weist eine Zellregion des Speichers auf, und die zweite Region weist eine Peripherieregion des Speichers auf.
  • Sowohl die vertikal ausgerichteten Dünnkörpertransistoren 1096, die in der Zellregion gebildet sind, als auch die planaren Transistoren 1098, die in der Peripherieregion gebildet sind, liegen auf einem gemeinsamen Halbleitersubstrat 1105. In der Zellregion wird ein vertikal ausgerichteter Dünnkörpertransistor 1096, beispielsweise des im Vorhergehenden beschriebenen Typs, gemäß dem im Vorhergehenden beschriebenen Herstellungsverfahren gebildet. Der vertikal ausgerichtete Dünnkörpertransistor 1096 weist einen vertikal ausgerichteten Gate-Abschnitt 1160a auf, der sich in einen vertikal ausgerichteten Hohlraum, der in dem Substrat 1105 gebildet ist, erstreckt. Source- und Drain-Regionen S, D sind an gegenüberliegenden Seiten des vertikal ausgerichteten Gate-Abschnitts 1160a gebildet. Eine Gate-Isolationsschicht 1150 ist zwischen dem vertikal ausgerichteten Gate-Abschnitt 1160a und dem Körper des Substrats 1105 vorgesehen. Grabentrennregionen 1125 definieren aktive Regionen dazwischen. Eine obere Isolationsschicht 1130a liegt auf der resultierenden Struktur, und lateral ausgerichtete Gate-Abschnitte 1160b liegen auf der oberen Isolationsschicht. Die vertikal ausgerichteten Gate-Abschnitte 1160a und die lateral ausgerichteten Gate-Abschnitte 1160b bilden zusammen eine T-förmige Struktur. Die lateral ausgerichteten Gate-Abschnitte 1160b und andere lateral ausgerichtete Leitungen 1160c dienen als Verbindungsleitungen für die Gates und andere Regionen des Transistors in der Zellregion der Vorrichtung.
  • In der Peripherieregion ist ein Planartransistor 1098 vorgesehen. Der Planartransistor 1098 weist einen lateral ausgerichteten Gate-Abschnitt 1160b', der sich in einer lateralen Richtung an das Substrat 1105 erstreckt, auf. Source- und Drain-Regionen S', D' sind an gegenüberliegenden Seiten des Gates 1160b' in einer aktiven Region 1110' des Substrats 1150, die zwischen benachbarten Grabentrennregionen 1125 definiert ist, gebildet. Eine Gate-Isolationsschicht 1150 ist zwischen dem leitfähigen Gate 1160b' und dem Körper des Substrats 1105 über einer Kanalregion der Vorrichtung zwischen der Source S' und der Drain D' vorgesehen. Eine obere Isolationsschicht 1130a liegt auf dem Substrat 1105 und den Grabentrennregionen 1125.
  • Bei den vertikal ausgerichteten Dünnkörpertransistoren 1096 der Zellregion ist der vertikal ausgerichtete Abschnitt 1160a des Gates zumindest teilweise durch einen vertikalen Dünnkörper 1110a des Substrats 1105 umgeben. Der vertikale Dünnkörper 1110a bildet eine Kanalregion der Vorrichtung bei Vorder-, Rück- oder sowohl Vorder- als auch Rückseiten des Gates 1160a. Die Leitfähigkeit des vertikalen Dünnkörpers 1110a wird ansprechend auf den Pegel einer Ladung, die in dem vertikal ausgerichteten Abschnitt des Gates 1160a liegt, gesteuert. Auf diese Kanalregionen wird hierin als "laterale Kanalregionen" Bezug genommen. Die Dicken d1 der vertikalen Dünnkörper 1110a an den Vorder- und/oder Rückseiten des Gates 1160a steuern die Abmessungen der lateralen Kanalregionen und beeinflussen daher die Betriebscharakteristika der resultierenden Vorrichtung. Eine zusätzliche optionale Kanalregion 1110b ist ferner in dem Substrat bei einer Position unterhalb des Gates 1160a vorgesehen. Auf diese Kanalregion wird hierin als eine "untere Kanalregion" Bezug genommen, und der Betrieb einer solchen Kanalregion ist in der Literatur gut untersucht und dokumentiert. Diese untere Kanalregion ist im Wesentlichen auf die gleiche Weise wie eine Kanalregion eines Vertiefungskanal-Arraytransistors (RCAT; RACT = Recessed Channel Array Transistor) in Betrieb, die eine grabenartige Gate-Elektrode, wie z. B. dieselbe, die in dem Patent der Vereinigten Staaten Nr. 6,063,669 offenbart ist, aufweist.
  • Bezug nehmend nun auf 22A bis 32A, 22B bis 32B und 22C bis 32C ist ein Verfahren zum Herstellen von Halbleitervorrichtungen gemäß Ausführungsbeispielen der vorliegenden Erfindung, die in 20 und 21A bis 21C dargestellt sind, beschrieben. 22A bis 32A sind Draufsichten eines Verfahrens zum Herstellen des Ausführungsbeispiels von 20 und 21A bis 21C. 22B bis 32B und 22C bis 32C sind Querschnittsansichten, die 22A bis 32A entsprechen, entlang von Linien B-B' bzw. C-C' in 20.
  • Bezug nehmend auf 22A bis 22C wird eine Pufferschicht an einem Halbleitersubstrat 1105 vorgesehen. Bei einem Ausführungsbeispiel weist die Pufferschicht ein Pufferoxid, beispielsweise SiO2, das zu einer Dicke von 100 bis 500 Å unter Verwendung einer thermischen Oxidation gebildet wird, auf. Eine erste Maskenschicht wird an der Pufferschicht vorgesehen. Bei einem Ausführungsbeispiel weist die erste Maskenschicht eine Hartmaskenschicht auf, die aus SiN unter Verwendung einer chemischen Dampfabscheidung (CVD) zu einer Dicke von 800 bis 2000 Ångström gebildet wird. Die Hartmaskenschicht und die Pufferschicht werden gemustert und geätzt, um ein Hartmaskenschichtmuster 1115, ein Pufferschichtmuster 1113 und Gräben 1120, die aktive Regionen 1110, 1110' des Halbleitersubstrats 1105 in sowohl der Zellregion als auch der Peripherieregion der Vorrichtung definieren, zu bilden. Bei einem Ausführungsbeispiel werden die Gräben zu einer Tiefe von 1500 bis 3500 Ångström gebildet. Bei alternativen Ausführungsbeispielen kann das Halbleitersubstrat eine Halbleiterschicht, beispielsweise eine Silicium-auf-Isolator- (SOI-) Schicht, eine Silicium-Germanium-Schicht (SiGe) oder eine Silicium-Germanium-auf-Isolator- (SGOI-) Schicht aufweisen.
  • Bezug nehmend auf 23A bis 23C wird ein Abschnitt der ersten Maskenschicht 1115 bei einem "Zurückzieh"-Verfahren entfernt, um ein zweites geschrumpftes Maskenmuster 1115a in sowohl den Zellregionen als auch den Peripherieregionen der Vorrichtung zu bilden. Bei einem Beispiel wird das Zurückziehverfahren unter Verwendung von Phosphorsäure H3PO4 bei einer isotropen Ätzprozedur oder einer Deckenätzprozedur durchgeführt. Während der Zurückziehprozedur schützt das Pufferschichtmuster 1113 das darunter liegende Substrat davor, geätzt zu werden. Bei einem Beispiel wird die Zurückziehoperation unter Verwendung einer isotropen Ätzung bei einer niedrigen Temperatur von 60 bis 80C, beispielsweise 70C, und bei einer niedrigen Ätzrate durchgeführt. Der Ätzungsgrad steuert die Breite d1 des entfernten Abschnitts bei der Vorderseite und der Rückseite des zweiten Maskenmusters 1115a (siehe 23C). Die resultierende Breite d1 definiert direkt die Dicke der lateralen Kanalregionen 1110a der resultierenden Vorrichtung, wie im Vorhergehenden beschrieben ist.
  • Bezug nehmend auf 24A bis 24C wird eine Abscheidung eines Isolationsmaterials in sowohl den Zellregionen als auch den Peripherieregionen der Vorrichtung durchgeführt, um Flachgrabentrenn-(STI-)Strukturen 1125 in den Gräben 1120 zwischen den aktiven Regionen 1110, 1110' zu bilden. Bei einem Beispiel wird eine Abscheidung von Hochdichteplasma- (HDP-) Oxid oder O3-TEOS bis zu einer Ebene über dem zweiten Maskenmuster 1115a durchgeführt. Eine Planarisierung wird dann an der resultierenden Struktur beispielsweise unter Verwendung eines chemisch-mechanischen Polierens (CMP) oder eines Zurückätzverfahrens unter Verwendung der Hartmaske des zweiten Maskenmusters 1115a als eine Ätzstoppschicht durchgeführt, derart, dass ein oberer Abschnitt des Isolationsmaterials 1125b mit einem oberen Abschnitt des zweiten Maskenschichtmusters 1115a eben ist.
  • Bezug nehmend auf 25A bis 25C werden das zweite Maskenmuster 1115a und das Isolationsmaterial 1125b in der Zellregion ein zweites Mal geätzt, um ein drittes Maskenmusters 1115b und ein zweites Isolationsmaterialmuster 1125a zu bilden. Das darunter liegende Pufferschichtmuster 1113 wird ähnlich geätzt, um ein zweites Pufferschichtmuster 1113b zu bilden. Die Ätzprozedur wird bei einem Beispiel unter Verwendung von Standard-Photolithographieverfahren und einem Trockenätzverfahren durchgeführt. Die Ätzrate ist vorzugsweise gesteuert, derart, dass die Ätzraten des Isolationsmaterials 1125b und der Abschnitte der Hartmaske 1115a, die zu entfernen sind, etwa gleich sind. Bei einem Ausführungsbeispiel wird die Ätzprozedur durchgeführt, bis ein oberes Ende des Substrats 1105 freigelegt ist, wie in 25A bis 25C gezeigt ist. Dieser Lösungsansatz kann jedoch zu einer Oberflächenbeschädigung einer oberen Oberfläche des freigelegten Substrats führen, wobei bei diesem Fall eine Hochtemperaturbehandlung mit Wasserstoffgas angewendet werden kann, um die oberste Oberfläche zu reparieren. Bei einem weiteren Ausführungsbeispiel wird die Ätzprozedur zu einer Ebene etwa nahe dem Boden des Hartmaskenmusters 1115b durchgeführt. Bei diesem Lösungsansatz verbleibt die Pufferschicht 1113 an dem Substrat, um zu verhindern, dass die darunter liegende Oberfläche des Substrats während folgender Schichtabscheidungs- und Entfernungsprozeduren beschädigt wird.
  • Bezug nehmend auf 26A bis 26C wird eine Abscheidung eines Isolationsmaterials durchgeführt, um die resultierende Struktur in sowohl den Zellregionen als auch den Peripherieregionen der Vorrichtung zu beschichten. Bei einem Beispiel wird eine Abscheidung eines Hochdichteplasma- (HDP-) Oxids oder O3-TEOS zu einer Ebene über dem dritten Maskenmuster 1115b durchgeführt. Eine Planarisierung wird dann an der resultierenden Struktur beispielsweise unter Verwendung eines chemisch-mechanischen Polierens (CMP) oder eines Rückätzverfahrens unter Verwendung der Hartmaske des dritten Maskenmusters 1115b als ein Ätzstopp durchgeführt, um zu der Bildung einer zweiten Isolationsmaterialschicht 1130 zu führen, wobei ein oberer Abschnitt derselben mit einem oberen Abschnitt des dritten Maskenmusters 1115b in sowohl den Zellregionen als auch den Peripherieregionen der Vorrichtung eben ist.
  • Bezug nehmend auf 27A bis 27C wird eine zweite Maskenschicht 1135 in der Peripherieregion der Vorrichtung gebildet. Die zweite Maskenschicht 1135 weist ein Photoresistmaterial oder ein geeignetes Hartmaskenmaterial auf. Das dritte Muster 1115b der ersten Maskenschicht und das darunter liegende Pufferschichtmuster 1113b werden als Nächstes in der Zellregion entfernt. Bei einem Beispiel wird dieses Entfernungsverfahren unter Verwendung von Phosphorsäure, um das SiN-Hartmaskenmuster 1115b zu entfernen, und einer Fluorwasserstoffsäurelösung bzw. Flusssäurelösung durchgeführt, um das darunter liegende Oxidpufferschichtmuster 1113b zu entfernen.
  • Bezug nehmend auf 28A bis 28C wird die aktive Region 1110 der Zellregion zu einer vorbestimmten Tiefe, beispielsweise einer Tiefe zwischen etwa 500 und 2000 Ångström und vorzugsweise zwischen 1000 und 1500 Ångström als Nächstes geätzt. Dadurch werden vertikal ausgerichtete Öffnungen 1140 gebildet, die Dünnkörperabschnitte 1110a bei Vorder- und Rückseiten aufweisen, die durch vertikal vorstehende Abschnitte des Substrats 1105 gebildet sind. Wie im Vorhergehenden beschrieben ist, dienen die Dünnkörperabschnitte 1110a der Funktion von Kanalregionen der Vorrichtung, wobei die Dicke derselben beim Bestimmen der resultierenden Betriebscharakteristika der Vorrichtung ein wichtiger Parameter ist. Wie im Vorhergehenden beschrieben ist, ist die Dicke der Dünnkörperabschnitte 1110a ein direktes Resultat der Tiefe d1 der Reduzierungsmenge des ersten Maskenmusters 1115a während der Zurückziehprozedur, wie es unter Bezugnahme auf 23A bis 23C gezeigt und beschrieben ist. Bei einem Beispiel wird die maximale Dicke der Dünnkörperabschnitte 1110a gesteuert, um kleiner als 400 Ångström und vorzugsweise zwischen 30 und 150 Ångström zu sein. Durch Steuern der Dicke der Dünnkörperabschnitte 1110a auf diese Art und Weise wird die Diffusion von Störstellen von den später gebildeten benachbarten Source- und Drain-Regionen minimiert, und der Kurzkanaleffekt ist daher gemildert.
  • Bei der Bildung der vertikal ausgerichteten Öffnungen 1140 und der Dünnkörperabschnitte 1110a wird eine Kanalregion-Ionenimplantation in der Zellregion der Vorrichtung durchgeführt, um Kanalregionen in den Dünnkörperabschnitten 1110a und in der Region unterhalb des unteren Abschnitts 1110b der vertikal ausgerichteten Öffnungen 1140 zu bilden.
  • Bezug nehmend auf 29A bis 29C wird die zweite Maskenschicht 1135 in der Peripherieregion entfernt, und eine dritte Maskenschicht wird an der Zellregion angebracht. Ein Beispiel einer Maskenschicht, die an der Zellregion angebracht wird, ist in 36A bis 36C gezeigt. Bei einem Beispiel weist die dritte Maskenschicht eine Photoresistschicht auf. Das dritte Muster 1115b der ersten Maskenschicht und das darunter liegende Pufferschichtmuster 1113b werden in der Peripherieregion entfernt. Bei einem Beispiel wird dieses Entfernungsverfahren unter Verwendung von Phosphorsäure, um das SiN-Hartmaskenmuster 1115b zu entfernen, und einer Fluorwasserstofflösung durchgeführt, um darunter liegende Oxidpufferschichtmuster 1113b zu entfernen. Bei der Entfernung des dritten Maskenmusters 1115b und des Pufferschichtmusters 1113b wird eine Kanalregion-Innenimplantation in der Peripherieregion der Vorrichtung durchgeführt.
  • Unter Bezugnahme auf 30A bis 30C wird als Nächstes ein Gate-Dielektrikum 1150 in sowohl der Zell- als auch der Peripherieregion der resultierenden Struktur vorgesehen. In der Zellregion weist das Gate-Dielektrikum 1150 einen ersten Abschnitt 1146, der an dem Boden der vertikal ausgerichteten Öffnung 1140 gebildet ist, und einen zweiten Abschnitt 1144, der an Seitenwänden der vertikal ausgerichteten Öffnung 1140 gebildet ist, auf. In der Peripherieregion wird das Gate-Dielektrikum 1150 an einem freigelegten Abschnitt der aktiven Halbleitersubstratregion 1110' gebildet. Bei einem Ausführungsbeispiel wird das Gate-Dielektrikum 1150 bei einem selektiven Aufwachsverfahren an freigelegten Abschnitten des Halbleitersubstrats, wie in 30A bis 30C gezeigt ist, gebildet. Bei einem weiteren Ausführungsbeispiel wird das Gate-Dielektrikum unter Verwendung einer Atomschichtabscheidung als eine Schicht, die die gesamte resultierende Struktur der Halbleitervorrichtung bedeckt, gebildet.
  • Eine Gate-Elektroden-Materialschicht 1160 wird als Nächstes an der resultierenden Struktur vorgesehen. Die Gate-Elektroden-Materialschicht 1160 füllt die vertikal ausgerichteten Öffnungen 1140 in der Zellregion und die Öffnung in der Isolationsschicht 1130 in der Peripherieregion. Die Gate-Elektroden-Materialschicht weist beispielsweise Polysilicium, W, Pt, TiN, Ta, TaN, Cr, eine Kombination oder eine Legierung derselben oder ein anderes geeignetes Material auf.
  • Unter Bezugnahme auf 31A bis 31C wird die Gate-Elektroden-Materialschicht 1160 als Nächstes gemustert, um lateral ausgerichtete Abschnitte 1160b der Gate-Elektroden in den Zellregionen, die lateral ausgerichteten Gate-Elektroden 1160b' in den Peripherieregionen und andere leitfähige Leitungen 1160c, die Verbindungen für die Vorrichtung bilden, zu bilden. Bei einem Ausführungsbeispiel wird das Mustern durch Anbringen eines SiN-Schichtmusters 1165 an der Gate-Elektroden-Materialschicht 1160 und Ätzen der Gate-Elektroden-Materialschicht 1160 unter Verwendung des SiN-Musters als eine Ätzmaske durchgeführt.
  • Bezug nehmend auf 32A bis 32C werden Seitenwandabstandshalter 1171 an der resultierenden Struktur durch Vorsehen einer dielektrischen Schicht an der resultierenden Struktur und Durchführen einer anisotropen Ätzung, um die Abstandshalter 1171 zu bilden, gebildet. Ein Ionenimplantationsverfahren wird vor oder nach einer Bildung der Abstandshalter durchgeführt, um Source- und Drain-Regionen S, D unter Verwendung der Gate-Elektroden 1160b, 1160b', der leitfähigen Leitungen 1160c und des zu geordneten SiN-Schichtmusters 1165 als eine Ätzmaske zu bilden. Während der Ionenimplantation verhindert insbesondere die Anwesenheit von den lateralen Abschnitten 1160b der Gate-Elektroden, dass die Dünnkörperregionen 1110a implantiert oder dotiert werden. Die Source/Drain-Regionen werden vorzugsweise zu einer Tiefe zwischen 400 und 800 Ångström, die kleiner als die Tiefe der vertikal ausgerichteten Öffnung ist, gebildet, um den Kurzkanaleffekt zu mildern oder zu verhindern.
  • Das im Vorhergehenden in Verbindung mit 22 bis 32 beschriebene Verfahren führt zu einer in 20 und 21 im Vorhergehenden gezeigten und beschriebenen Halbleitervorrichtungskonfiguration. Die Halbleitervorrichtung gemäß diesem Ausführungsbeispiel der vorliegenden Erfindung weist insbesondere vertikal ausgerichtete Dünnkörpertransistoren 1096, die in einer ersten Region, beispielsweise einer Zellregion, der Vorrichtung gebildet sind, und herkömmliche Planartransistoren 1098, die in einer zweiten Region, beispielsweise einer Peripherieregion, der Vorrichtung gebildet sind, auf. Auf diese Art und Weise können die vorteilhaften Charakteristika von jedem Transistortyp in einer Region des Transistors angewendet werden, in der dieselben am passendsten anwendbar sind.
  • 33 ist eine perspektivische Ansicht eines weiteren Ausführungsbeispiels einer Halbleitervorrichtung gemäß der vorliegenden Erfindung. 34A ist eine Draufsicht der Halbleitervorrichtung von 33. 34B ist eine Querschnittsansicht der Halbleitervorrichtung von 33 entlang einer Linie B-B' in 33. 34C ist eine Querschnittsansicht der Halbleitervorrichtung von 33 entlang einer Linie C-C' in 33.
  • Unter Bezugnahme auf 33 und 34A bis 34C weist die Halbleitervorrichtung gemäß diesem Ausführungsbeispiel der vorliegenden Erfindung vertikal ausgerichtete Dünnkörpertransistoren 1096, die in einer ersten Region der Vorrichtung gebildet sind, und herkömmliche Planartransistoren 1098, die in einer zweiten Region der Vorrichtung gebildet sind, auf. Bei einem Ausführungsbeispiel weist die Halbleitervorrichtung einen Speicher auf, die erste Region weist eine Zellregion des Speichers auf, und die zweite Region weist eine Peripherieregion des Speichers auf.
  • Das vorliegende Ausführungsbeispiel ist hinsichtlich der Struktur im Wesentlichen ähnlich zu demselben des vorhergehenden Ausführungsbeispiels von 20 und 21, und das Verfahren zum Bilden desselben ist im Wesentlichen ähnlich zu demselben des Ausführungsbeispiels von 22 bis 32 im Vorhergehenden. Aus diesem Grund ist eine detaillierte Erörterung von ähnlichen Abschnitten des Ausführungsbeispiels und des Verfahrens zum Bilden desselben hier nicht wiederholt. Bei dem vorliegenden Ausführungsbeispiel werden jedoch die vertikal ausgerichteten Gate-Abschnitte 1360 und die lateral ausgerichteten Gate-Abschnitte 1380a nicht als eine einzige, einheitliche Schicht, wie in 21C gezeigt ist (der vertikale Abschnitt 1160a und der laterale Abschnitt 1160b sind in 21C einheitlich), sondern vielmehr als unabhängige Abschnitte, beispielsweise als ein vertikal ausgerichteter Abschnitt 1360 und ein lateral ausgerichteter Abschnitt 1380a zu unterschiedlichen Zeitpunkten und aus unterschiedlichen Materialien aus den im Vorhergehenden beschriebenen Gründen gebildet.
  • Nun Bezug nehmend auf 35A bis 38A, 35B bis 38B und 35C bis 38C ist ein Verfahren zum Herstellen von Halbleitervorrichtungen gemäß dem Ausführungsbeispiel der vorliegenden Erfindung, das in 33 und 34A bis 34C dargestellt ist, beschrieben. 35A bis 38A sind Draufsichten eines Verfahrens zum Herstellen des Ausführungsbeispiels von 33 und 34A bis 34C. 35B bis 38B und 35C bis 38C sind Querschnittsansichten, die 35A bis 38A entsprechen, entlang von Linien B-B' bzw. C-C' in 33.
  • Die Anfangsschritte bei dem Verfahren zum Bilden einer Halbleitervorrichtung gemäß dem vorliegenden Ausführungsbeispiel der Erfindung sind im Wesentlichen ähnlich zu den Schritten, die im Vorhergehenden unter Bezugnahme auf 22 bis 28 dargestellt sind. Aus diesem Grund ist eine detaillierte Erörterung von solchen Schritten hier nicht wiederholt.
  • Bezug nehmend auf 35A bis 35C verbleibt bei diesem Ausführungsbeispiel die zweite Maskenschicht 1135 bei diesem Schritt in der Peripherieregion. Ein Gate- Dielektrikum 1350 wird als Nächstes in der Zellregion der resultierenden Struktur vorgesehen. In der Zellregion weist das Gate-Dielektrikum 1350 einen ersten Abschnitt 1146 auf, der an dem Boden der vertikal ausgerichteten Öffnungen 1140 gebildet ist, und einen zweiten Abschnitt 1144, der an Seitenwänden der vertikal ausgerichteten Öffnungen 1140 gebildet ist, auf. Das Gate-Dielektrikum kann unter Verwendung eines selektiven Aufwachsverfahrens oder als eine Schicht an bzw. auf der resultierenden Struktur, wie im Vorhergehenden beschrieben ist, gebildet werden.
  • Ein erstes Anbringen einer Gate-Elektroden-Materialschicht wird als Nächstes an der resultierenden Struktur vorgesehen. Das erste Anbringen der Gate-Elektroden-Materialschicht füllt in der Zellregion die vertikal ausgerichteten Öffnungen 1140, um einen vertikal ausgerichteten Gate-Abschnitt 1360 des vertikalen Gates zu bilden. Die erste Gate-Elektroden-Materialschicht 1360 weist beispielsweise Polysilicium, W, Pt, TiN, Ta, TaN, Cr, eine Kombination oder eine Legierung derselben oder ein anderes geeignetes Material, wie im Vorhergehenden beschrieben ist, auf. Eine Ätzprozedur wird bei der ersten Gate-Elektroden-Materialschicht unter Verwendung der zweiten Isolationsmaterialschicht 1130 als ein Ätzstopp durchgeführt.
  • Unter Bezugnahme auf 36A bis 36C wird die zweite Maskenschicht 1135 in der Peripherieregion entfernt, und eine dritte Maskenschicht 1365 wird in der Zellregion angebracht. Die dritte Maskenschicht 1365 weist beispielsweise ein geeignetes Photoresistmaterial oder ein anderes geeignetes Hartmaskenmaterial auf. Das dritte Muster 1115b der ersten Maskenschicht und das darunter liegende Pufferschichtmuster 1113b werden dann in der Peripherieregion auf die im Vorhergehenden beschriebene Art und Weise entfernt. Eine Ionenimplantation der Kanalregion wird auf die im Vorhergehenden beschriebene Art und Weise durchgeführt.
  • Ein zweites Gate-Dielektrikum 1370 wird als Nächstes an der freigelegten oberen Oberfläche der aktiven Region 1110' in der Peripherieregion der resultierenden Struktur vorgesehen. Das zweite Gate-Dielektrikum 1370 wird beispielsweise unter Verwendung eines Radikalaufwachsverfahrens durchgeführt. Andere Verfahren zum Bilden des zweiten Gate-Dielektrikums 1370 sind bei der vorliegenden Erfindung gleich anwendbar. Das zweite Gate-Dielektrikum 1370 kann aus einem anderen Material, mit einer anderen Dicke und unter Verwendung eines anderen Verfahrens als dieselben des ersten Gate-Dielektrikums 1350 der Zellregion gebildet werden. Die Charakteristika der Transistoren in der Peripherieregion und derselben in der Zellregion können als ein Resultat auf die spezifischen Bedürfnisse derselben zugeschnitten werden.
  • Unter Bezugnahme auf 37A bis 37C wird die dritte Maskenschicht 1365 in der Zellregion entfernt, und eine zweite Gate-Elektroden-Materialschicht wird an der resultierenden Struktur angebracht. Die zweite Gate-Elektroden-Materialschicht wird gemustert, um die lateral ausgerichteten zweiten Abschnitte 1380a der vertikalen Gates 1360 der Dünnkörpertransistoren in der Zellregion zu bilden. Zur gleichen Zeit werden ferner leitfähige Leitungen 1380b und ein Gate 1380a' des Planartransistors in der Peripherieregion gebildet. Bei einem Ausführungsbeispiel wird ein Mustern durch Anbringen eines SiN-Schichtmusters 1165 an der zweiten Gate-Elektroden-Materialschicht 1380 und Ätzen der Gate-Elektroden-Materialschicht 1380 unter Verwendung des SiN-Musters als eine Ätzmaske durchgeführt.
  • Unter Bezugnahme auf 38A bis 38C werden Seitenwandabstandshalter 1171 an der resultierenden Struktur durch Vorsehen einer dielektrischen Schicht an der resultierenden Struktur und durch Durchführen einer anisotropen Ätzung, um die Abstandshalter 1171 zu bilden, gebildet. Ein Ionenimplantationsverfahren wird vor oder nach der Bildung der Abstandshalter 1171 durchgeführt, um Source- und Drain-Regionen S, D unter Verwendung der Gate-Elektroden 1160b, 1160b' und der leitfähigen Leitungen 1160c als eine Ätzmaske zu bilden.
  • Das Verfahren, das im Vorhergehenden in Verbindung mit 35 bis 38 beschrieben ist, führt zu einer Halbleitervorrichtungskonfiguration, wie sie im Vorhergehenden in 33 und 34 beschrieben ist. Dieses Ausführungsbeispiel der vorliegenden Erfindung liefert insbesondere vertikal ausgerichtete Dünnkörpertransistoren 1096 in der Zellregion, die Mehrschichtelektroden aufweisen, und herkömmliche Pla nartransistoren 1098 in der Peripherieregion, die Einzelschichtelektroden aufweisen. Bei einem Ausführungsbeispiel weist beispielsweise die erste leitfähige Materialschicht 1360 ein Metall auf, und die zweite leitfähige Metallschicht 1380 weist Polysilicium auf. Bei einem weiteren Ausführungsbeispiel weist die erste leitfähige Materialschicht 1360 Polysilicium auf, und die zweite leitfähige Materialschicht 1380 weist Metall auf. Bei einem weiteren Ausführungsbeispiel weist die erste leitfähige Materialschicht 1360 Metall eines ersten Typs auf, und die zweite leitfähige Materialschicht 1380 weist Metall eines zweiten Typs auf.
  • Es ist bekannt, dass die Austrittsarbeit des Gate-Materials einen direkten Effekt auf die Schwellenspannung des resultierenden Transistors hat. Ein Gate-Material des vertikalen Gates 1360 des Dünnkörpertransistors 1196 ist daher ausgewählt, das zu einer vergrößerten Schwellenspannung mit einer niedrigen Kanaldotierungsmittelkonzentration führt. Bei DRAM und SRAM unterscheidet sich insbesondere die gewünschte Schwellenspannung eines Zellregiontransistors von derselben eines Peripherieregiontransistors. Um eine solche höhere Schwellenspannung zu erreichen, kann die Dotierungsmittelkonzentration der Kanalregion vergrößert werden. Es ist jedoch schwierig, die resultierende Schwellenspannung des Transistors unter Verwendung einer Störstellenkonzentration bzw. Verunreinigungskonzentration genau zu steuern, und dieser Lösungsansatz führt ebenfalls zu einer Verschlechterung der Q-Leistung des Transistors aufgrund einer Störstellenstreuung in der Kanalregion.
  • Bei diesem Ausführungsbeispiel der vorliegenden Erfindung kann zusätzlich das Gate-Dielektrikum 1370 der Planartransistoren in der Peripherieregion aus einem anderen Material, mit einer anderen Dicke, unter Verwendung eines anderen Verfahrens als dieselben des Gate-Dielektrikums 1350 des vertikal ausgerichteten Dünnkörpertransistors der Zellregion gebildet werden. Als ein Resultat sind die Charakteristika der Transistoren in der Peripherieregion und derselben in der Zellregion auf die spezifischen Bedürfnisse derselben zugeschnitten.
  • Bei einem Beispiel ist beispielsweise die Halbleitervorrichtung ein DRAM-Speicher, und die Schwellenspannung der vertikal ausgerichteten Dünnkörpertransistoren ist etwa 0,7 Volt, und die Schwellenspannung der Planartransistoren liegt in einem Bereich von etwa 0,3 Volt bis 0,7 Volt. Bei einem weiteren Beispiel ist die Halbleitervorrichtung ein SRAM-Speicher, und die Schwellenspannung der vertikal ausgerichteten Dünnkörpertransistoren ist etwa 0,5 Volt, und die Schwellenspannung der Planartransistoren ist etwa 0,7 Volt.
  • 39 ist eine perspektivische Ansicht eines weiteren Ausführungsbeispiels einer Halbleitervorrichtung gemäß der vorliegenden Erfindung. 40A ist eine Draufsicht der Halbleitervorrichtung von 39. 40B ist eine Querschnittsansicht der Halbleitervorrichtung von 39 entlang einer Linie B-B' in 39. 40C ist eine Querschnittsansicht der Halbleitervorrichtung von 39 entlang einer Linie C-C' in 39.
  • Unter Bezugnahme auf 40B weist die Halbleitervorrichtung gemäß diesem Ausführungsbeispiel der vorliegenden Erfindung eine Gate-Dielektrikum 1250, 1250' auf, das als eine Schicht abgeschieden wird oder auf freigelegten Oberflächen des Substrats in sowohl der Zellregion als auch der Peripherieregion der Vorrichtung gleichzeitig aufgewachsen wird. Dieses Ausführungsbeispiel eliminiert die Notwendigkeit zur Bildung der zweiten Isolationsmaterialschicht 1130 an der Substratoberfläche, wie es im Vorhergehenden unter Bezugnahme auf die 26A bis 26C beschrieben ist.
  • Das vorliegende Ausführungsbeispiel ist im Wesentlichen hinsichtlich der Struktur ähnlich zu derselben des vorhergehenden Ausführungsbeispiels von 20 und 21, und das Verfahren zur Bildung desselben ist im Wesentlichen ähnlich zu demselben des Ausführungsbeispiels von 22 bis 32 und 35 bis 38 im Vorhergehenden. Aus diesem Grund ist eine detaillierte Erörterung von ähnlichen Abschnitten des Ausführungsbeispiels und des Verfahrens zur Bildung desselben hier nicht wiederholt.
  • Nun Bezug nehmend auf 41A bis 43A, 41B bis 43B und 41C bis 43C ist ein Verfahren zum Herstellen von Halbleitervorrichtungen gemäß dem Ausfüh rungsbeispiel der vorliegenden Erfindung, das in 39 und 40A bis 40C dargestellt ist, beschrieben. 41A bis 43A sind Draufsichten eines Verfahrens zum Herstellen des Ausführungsbeispiels von 39 und 40A bis 40C. Die 41B bis 43B und 41C bis 43C sind Querschnittansichten, die 41A bis 43A entsprechen, entlang von Linien B-B' bzw. C-C' in 39.
  • Bezug nehmend auf 41A bis 41C ist bei diesem Ausführungsbeispiel ein Gate-Dielektrikum 1250, 1250' in sowohl der Zellregion als auch der Peripherieregion vorgesehen. In der Zellregion weist das Gate-Dielektrikum 1250 einen ersten Abschnitt 1146, der an dem Boden der vertikal ausgerichteten Öffnungen 1140 gebildet ist, einen zweiten Abschnitt 1144, der an Seitenwänden der vertikal ausgerichteten Öffnungen 1140 gebildet ist, und einen dritten Abschnitt 1142, der an einer oberen Oberfläche der freigelegten aktiven Halbleitersubstratregion 1110 gebildet ist, auf. Das Gate-Dielektrikum 1250' ist ferner in der Peripherieregion gebildet. Das Gate-Dielektrikum kann unter Verwendung eines selektiven Aufwachsverfahrens oder als eine Schicht an der resultierenden Struktur, wie im Vorhergehenden beschrieben ist, gebildet werden.
  • Bezug nehmend auf 42A bis 42C wird als Nächstes eine Gate-Elektroden-Materialschicht 1260 an der resultierenden Struktur vorgesehen. Ein vertikaler Abschnitt 1260a der Gate-Elektroden-Materialschicht 1260 füllt die vertikal ausgerichteten Öffnungen 1140 in der Zellregion. Die Gate-Elektroden-Materialschicht 1260 weist beispielsweise Polysilicium, W, Pt, TiN, Ta, TaN, Cr, eine Kombination oder eine Legierung derselben oder ein anderes geeignetes Material, wie im Vorhergehenden beschrieben ist, auf.
  • Bezug nehmend auf 43A bis 43C wird als Nächstes die Gate-Elektroden-Materialschicht 1260 gemustert, um lateral ausgerichtete Abschnitte 1260b der Gate-Elektroden in den Zellregionen, die lateral ausgerichteten Gate-Elektroden 1260b' in den Peripherieregionen und andere leitfähige Leitungen 1260c, die Verbindungen für die Vorrichtung bilden, zu bilden. Bei einem Ausführungsbeispiel wird das Mustern durch Anbringen eines SiN-Schichtmusters 1260 an der Gate-Elektroden-Materialschicht 1260 und Ätzen der Gate-Elektroden-Materialschicht 1260 unter Verwendung des SiN-Musters als eine Ätzmaske durchgeführt.
  • Zurückkehrend zu 39 und 40A bis 40C werden Seitenwand-Abstandshalter 1171 an der resultierenden Struktur durch Vorsehen einer dielektrischen Schicht an der resultierenden Struktur und Durchführen einer anisotropen Ätzung, um die Abstandshafler 1171 zu bilden, gebildet. Ein Ionenimplantationsverfahren wird vor oder nach der Bildung der Abstandshalter durchgeführt, um Source- und Drain-Regionen S, D unter Verwendung der Gate-Elektroden 1260b, 1260b' und der leitfähigen Leitungen 1260c als eine Ätzmaske zu bilden. Während der Ionenimplantation verhindert insbesondere die Anwesenheit der lateralen Abschnitte 1260b der Gate-Elektroden, dass die Dünnkörperregionen 1110a implantiert oder dotiert werden.
  • Das im Vorhergehenden in Verbindung mit 41 bis 43 beschriebene Verfahren führt zu einer wie im Vorhergehenden in 39 und 40 beschriebenen Halbleitervorrichtungskonfiguration. Bei diesem Ausführungsbeispiel reduziert die vorliegende Erfindung insbesondere die Zahl der Verarbeitungsschritte, die für eine Herstellung erforderlich sind.
  • Obwohl diese Erfindung unter Bezugnahme auf bevorzugte Ausführungsbeispiele derselben besonders gezeigt und beschrieben ist, ist es für Fachleute offensichtlich, dass verschiedene Änderungen an der Form und an Details hierin durchgeführt werden können, ohne von dem Geist und dem Schutzbereich der Erfindung abzuweichen, wie er durch die beigefügten Ansprüche definiert ist.

Claims (75)

  1. Halbleitervorrichtung mit: einer Halbleiterschicht; einem ersten Transistor in einer ersten Region der Halbleiterschicht, wobei der erste Transistor folgende Merkmale aufweist: eine Gate-Elektrode, die sich in die Halbleiterschicht in einer vertikalen Richtung erstreckt; eine Source-Region und eine Drain-Region in der Halbleiterschicht, die bei gegenüberliegenden Seiten der Gate-Elektrode in einer horizontalen Richtung angeordnet sind; und eine laterale Kanalregion der Halbleiterschicht bei einer Seite der Gate-Elektrode in einer lateralen Richtung, die sich in der horizontalen Richtung zwischen der Source-Region und der Drain-Region erstreckt; und einem zweiten Transistor in einer zweiten Region der Halbleiterschicht, wobei der zweite Transistor einen Planartransistor aufweist.
  2. Halbleitervorrichtung nach Anspruch 1, bei der der zweite Planartransistor folgende Merkmale aufweist: eine Gate-Elektrode an der Gate-Isolationsschicht; eine Source-Region und eine Drain-Region in der Halbleiterschicht, die an gegenüberliegenden Seiten der Gate-Elektrode in einer horizontalen Richtung angeordnet sind; und eine zweite Kanalregion in der Halbleiterschicht, die unterhalb der Gate-Elektrode und nicht bei einem lateralen Seitenabschnitt der Gate-Elektrode in einer lateralen Richtung liegt, die sich in der horizontalen Richtung zwischen der Source-Region und der Drain-Region erstreckt.
  3. Halbleitervorrichtung nach Anspruch 1, bei der die erste Region eine Speicherzellregion der Halbleitervorrichtung ist und bei der die zweite Region eine Peripherieregion der Halbleitervorrichtung ist.
  4. Halbleitervorrichtung nach Anspruch 1, die ferner eine Trennregion zwischen dem ersten Transistor und dem zweiten Transistor aufweist.
  5. Halbleitervorrichtung nach Anspruch 4, bei der die Trennregion eine Flachgrabentrenn- (STI-) Struktur in der Halbleiterschicht aufweist.
  6. Halbleitervorrichtung nach Anspruch 1, bei der der erste Transistor ferner eine untere Kanalregion aufweist, die sich unter der Gate-Elektrode zwischen der Source-Region und der Drain-Region des ersten Transistors erstreckt.
  7. Halbleitervorrichtung nach Anspruch 1, bei der die Halbleiterschicht ein Halbleitersubstrat aufweist.
  8. Halbleitervorrichtung nach Anspruch 1, bei der die Halbleiterschicht eine Schicht ist, die aus einer Gruppe ausgewählt ist, die aus einer SOI- (Silicium-auf-Isolator), SiGe- (Silicium-Germanium-) und einer SGOI- (Silicium-Germanium-auf-Isolator-) Schicht besteht
  9. Halbleitervorrichtung nach Anspruch 1, bei der die laterale Kanalregion in der vertikalen Richtung eine Höhe zwischen etwa 500 und 2000 Ångström aufweist.
  10. Halbleitervorrichtung nach Anspruch 9, bei der die laterale Kanalregion in der vertikalen Richtung eine Höhe zwischen etwa 1000 und 1500 Ångström aufweist.
  11. Halbleitervorrichtung nach Anspruch 1, bei der die laterale Kanalregion eine Dicke in der lateralen Richtung von kleiner als etwa 200 Ångström aufweist.
  12. Halbleitervorrichtung nach Anspruch 11, bei der die laterale Kanalregion eine Dicke in der lateralen Richtung zwischen etwa 10 und 150 Ångström aufweist.
  13. Halbleitervorrichtung nach Anspruch 1, bei der die laterale Kanalregion eine Dicke aufweist, die als eine Funktion einer gewünschten Schwellenspannung des ersten Transistors ausgewählt ist.
  14. Halbleitervorrichtung nach Anspruch 1, bei der die laterale Kanalregion des ersten Transistors eine erste laterale Kanalregion und eine zweite laterale Kanalregion bei gegenüberliegenden Seiten der Gate-Elektrode aufweist, wobei sich jede der selben in einer horizontalen Richtung zwischen der Source-Region und der Drain-Region erstreckt.
  15. Halbleitervorrichtung nach Anspruch 1, die ferner ein erstes Gate-Dielektrikum zwischen der Gate-Elektrode des ersten Transistors und den Source- und Drain-Regionen und zwischen der Gate-Elektrode des ersten Transistors und der lateralen Kanalregion aufweist.
  16. Halbleitervorrichtung nach Anspruch 15, die ferner ein zweites Dielektrikum zwischen einer Gate-Elektrode und einer Kanalregion des zweiten Transistors aufweist, und bei der das zweite Dielektrikum eine andere Dicke als das erste Dielektrikum aufweist.
  17. Halbleitervorrichtung nach Anspruch 15, die ferner ein zweites Dielektrikum zwischen einer Gate-Elektrode und einer Kanalregion des zweiten Transistors aufweist, und bei der das zweite Dielektrikum aus einem anderen Material als das erste Dielektrikum ist.
  18. Halbleitervorrichtung nach Anspruch 1, bei der die Gate-Elektrode einen ersten Abschnitt, der sich in die Halbleiterschicht in der vertikalen Richtung erstreckt, und einen zweiten Abschnitt, der sich an die Halbleiterschicht in der horizontalen Richtung oder der lateralen Richtung erstreckt; aufweist.
  19. Halbleitervorrichtung nach Anspruch 18, bei der der erste Abschnitt aus einem anderen Material als der zweite Abschnitt gebildet ist.
  20. Halbleitervorrichtung nach Anspruch 18, bei der das Material des ersten Abschnitts einen direkten Effekt auf die Schwellenspannung des ersten Transistors besitzt.
  21. Halbleitervorrichtung nach Anspruch 18, bei der das Material des ersten Abschnitts und das Material des zweiten Abschnitts jeweils Metall und Polysilicium aufweisen.
  22. Halbleitervorrichtung nach Anspruch 1, bei der sich eine Schwellenspannung des ersten Transistors und eine Schwellenspannung des zweiten Transistors unterscheiden.
  23. Halbleitervorrichtung nach Anspruch 19, bei der die Gate-Elektrode einen T-förmigen Querschnitt aufweist.
  24. Halbleitervorrichtung nach Anspruch 1, bei der zwei der ersten Transistoren benachbart zueinander in der horizontalen Richtung der ersten Region angeordnet sind und bei der die zwei ersten Transistoren eine gemeinsame Drain-Region gemeinsam verwenden.
  25. Halbleitervorrichtung nach Anspruch 1, bei der eine äußere Oberfläche der lateralen Kanalregion gegenüber der Seite der Gate-Elektrode benachbart zu einer Isolationsregion ist.
  26. Halbleitervorrichtung nach Anspruch 25, bei der die Isolationsregion eine Grabentrennregion aufweist.
  27. Verfahren zum Bilden einer Halbleitervorrichtung, mit folgenden Schritten: Vorsehen eines ersten Transistors in einer ersten Region einer Halbleiterschicht, mit folgenden Schritten: Vorsehen eines Hohlraums, der sich in einer vertikalen Richtung in der Halbleiterschicht erstreckt; Vorsehen eines ersten Gate-Dielektrikums bei einem unteren Abschnitt und inneren Seitenwänden des Hohlraums; Vorsehen einer Gate-Elektrode, die einen verbleibenden Abschnitt des Hohlraums füllt, wobei sich die Gate-Elektrode in der vertikalen Richtung erstreckt; Vorsehen einer Source-Region und einer Drain-Region in der Halbleiterschicht, die bei gegenüberliegenden Seiten der Gate-Elektrode in einer horizontalen Richtung angeordnet sind; und Vorsehen einer lateralen Kanalregion der Halbleiterschicht bei einer Seite der Gate-Elektrode in einer lateralen Richtung, die sich in der horizontalen Richtung zwischen der Source-Region und der Drain-Region erstreckt; und Vorsehen eines zweiten Transistors in einer zweiten Region der Halbleiterschicht, wobei der zweite Transistor einen Planartransistor aufweist.
  28. Verfahren nach Anspruch 27, bei dem das Vorsehen des zweiten Transistors folgende Schritte aufweist: Vorsehen eines zweiten Gate-Dielektrikums an der Halbleiterschicht; Vorsehen einer Gate-Elektrode an dem zweiten Gate-Dielektrikum; und Vorsehen einer ersten Kanalregion in der Halbleiterschicht, die unterhalb einer Gate-Elektrode und nicht bei einem lateralen Seitenabschnitt der Gate-Elektrode in einer lateralen Richtung liegt, die sich in der horizontalen Richtung zwischen der Source-Region und der Drain-Region erstreckt.
  29. Verfahren nach Anspruch 27, bei dem die erste Region eine Speicherzellregion der Halbleitervorrichtung ist und bei dem die zweite Region einer Peripherieregion der Halbleitervorrichtung ist.
  30. Verfahren nach Anspruch 27, das ferner das Vorsehen einer Trennregion zwischen dem ersten Transistor und dem zweiten Transistor aufweist.
  31. Verfahren nach Anspruch 27, das ferner das Vorsehen einer unteren Kanalregion in dem ersten Transistor aufweist, die sich unter der Gate-Elektrode zwischen der Source-Region und der Drain-Region des ersten Transistors erstreckt.
  32. Verfahren nach Anspruch 27, bei dem die Halbleiterschicht ein Halbleitersubstrat aufweist.
  33. Verfahren nach Anspruch 27, bei dem die Halbleiterschicht eine Schicht ist, die aus einer Gruppe ausgewählt ist, die aus einer SOI- (Silicium-auf-Isolator-), SiGe-(Silicium-Germanium-) und einer SGOI- (Silicium-Germanium-auf-Isolator-) Schicht besteht.
  34. Verfahren nach Anspruch 27, bei dem das Vorsehen der lateralen Kanalregion eine laterale Kanalregion vorsieht, die eine Höhe in der vertikalen Richtung zwischen etwa 500 und 2000 Ångström aufweist.
  35. Verfahren nach Anspruch 27, bei dem das Vorsehen der lateralen Kanalregion eine laterale Kanalregion vorsieht, die eine Höhe in der vertikalen Richtung zwischen etwa 1000 und 1500 Ångström aufweist.
  36. Verfahren nach Anspruch 27, bei dem das Vorsehen der lateralen Kanalregion eine laterale Kanalregion einer Dicke in der lateralen Richtung vorsieht, die kleiner als etwa 200 Ångström ist.
  37. Verfahren nach Anspruch 27, bei dem das Vorsehen der lateralen Kanalregion eine laterale Kanalregion einer Dicke in der lateralen Richtung zwischen etwa 10 und 150 Ångström vorsieht.
  38. Verfahren nach Anspruch 27, bei dem die laterale Kanalregion eine Dicke aufweist, die als eine Funktion einer gewünschten Schwellenspannung des ersten Transistors ausgewählt wird.
  39. Verfahren nach Anspruch 27, bei dem die laterale Kanalregion des ersten Transistors eine erste laterale Kanalregion und eine zweite laterale Kanalregion bei gegenüberliegenden Seiten der Gate-Elektrode aufweist, wobei sich jede derselben in einer horizontalen Richtung zwischen der Source-Region und der Drain-Region erstreckt.
  40. Verfahren nach Anspruch 27, das ferner das Vorsehen eines ersten Gate-Dielektrikums zwischen der Gate-Elektrode des ersten Transistors und den Source- und Drain-Regionen und zwischen der Gate-Elektrode des ersten Transistors und der lateralen Kanalregion aufweist.
  41. Verfahren nach Anspruch 40, das ferner das Vorsehen eines zweiten Dielektrikums zwischen einer Gate-Elektrode und einer Kanalregion des zweiten Transistors aufweist, und bei dem das zweite Dielektrikum eine andere Dicke als das erste Dielektrikum aufweist.
  42. Verfahren nach Anspruch 40, das ferner das Vorsehen eines zweiten Dielektrikums zwischen einer Gate-Elektrode und einer Kanalregion des zweiten Transistors aufweist, und bei dem das zweite Dielektrikum ein anderes Material als das erste Dielektrikum aufweist.
  43. Verfahren nach Anspruch 27, bei dem das Vorsehen der Gate-Elektrode das Vorsehen eines ersten Abschnitts, der sich in die Halbleiterschicht in der vertikalen Richtung erstreckt, und eines zweiten Abschnitts, der sich an die Halbleiterschicht in der horizontalen oder lateralen Richtung erstreckt, aufweist.
  44. Verfahren nach Anspruch 43, bei dem der erste Abschnitt aus einem Material gebildet wird, das sich von dem zweiten Abschnitt unterscheidet.
  45. Verfahren nach Anspruch 44, bei dem das Material des ersten Abschnitts einen direkten Effekt auf eine Schwellenspannung des ersten Transistors besitzt.
  46. Verfahren nach Anspruch 43, bei dem das Material des ersten Abschnitts und das Materials des zweiten Abschnitts jeweils Metall und Polysilicium aufweisen.
  47. Verfahren nach Anspruch 27, bei dem sich eine Schwellenspannung des ersten Transistors und eine Schwellenspannung des zweiten Transistors unterscheiden.
  48. Verfahren nach Anspruch 27, bei dem die Gate-Elektrode einen T-förmigen Querschnitt aufweist.
  49. Verfahren nach Anspruch 27, das ferner das Vorsehen von zwei der ersten Transistoren in der horizontalen Richtung in der ersten Region benachbart zueinander positioniert aufweist, und bei dem die zwei ersten Transistoren eine gemeinsame Drain-Region gemeinsam verwenden.
  50. Verfahren nach Anspruch 27, bei dem eine äußere Oberfläche der lateralen Kanalregion gegenüber der Seite der Gate-Elektrode benachbart zu einer Isolationsregion ist.
  51. Verfahren nach Anspruch 50, bei dem die Isolationsregion eine Grabentrennregion aufweist.
  52. Verfahren zum Bilden einer Halbleitervorrichtung, mit folgenden Schritten: Definieren einer ersten aktiven Region und einer zweiten aktiven Region einer gemeinsamen Halbleiterschicht unter Verwendung von jeweils einem ersten Maskenschichtmuster und einem zweiten Maskenschichtmuster; Ätzen des ersten Maskenschichtmusters in der ersten aktiven Region, um eine Breite des ersten Maskenschichtmusters in einer lateralen Richtung um eine erste Strecke zu reduzieren; Vorsehen einer dritten Maskenschicht an der ersten aktiven Region zu mindestens einer Ebene der ersten Maskenschichtmusters; Entfernen des ersten Maskenschichtmusters in der ersten aktiven Region; Bilden einer vertikalen Öffnung in einer vertikalen Richtung der Halbleiterschicht in der ersten aktiven Region unter Verwendung der dritten Maskenschicht als eine Ätzmaske, wobei Seitenwände der vertikalen Öffnung benachbarte Source- und Drain-Regionen der ersten aktiven Region in einer horizontalen Richtung und mindestens eine benachbarte, vertikal ausgerichtete Dünnkörper-Kanalregion der ersten aktiven Region entlang einer Seitenwand der vertikalen Öffnung in der lateralen Richtung aufweisen; Vorsehen eines ersten Gate-Dielektrikums an einem Boden und den Seitenwänden der vertikalen Öffnung in der ersten aktiven Region; Vorsehen einer ersten Gate-Elektrode in einem verbleibenden Abschnitt der Öffnung an dem Gate-Dielektrikum in der ersten aktiven Region, um einen ersten Transistor mit der vertikal ausgerichteten Dünnkörper-Kanalregion in der ersten aktiven Region zu bilden; Entfernen der zweiten Maskenschicht, um eine Oberfläche der Halbleiterschicht in der zweiten aktiven Region freizulegen; Vorsehen eines zweiten Gate-Dielektrikums an der Halbleiterschicht in der zweiten aktiven Region; und Vorsehen einer zweiten Gate-Elektrode an dem zweiten Gate-Dielektrikum in der zweiten aktiven Region, um einen zweiten Transistor in der zweiten aktiven Region zu bilden, wobei der zweite Transistor einen Planartransistor aufweist.
  53. Verfahren nach Anspruch 52, bei dem die Dicke der vertikal ausgerichteten Dünnkörper-Kanalregion gemäß der ersten Strecke der reduzierten Breite des ersten Maskenschichtmusters bestimmt wird.
  54. Verfahren nach Anspruch 52, das ferner das Bilden von Gräben in der Halbleiterschicht aufweist, um die erste aktive Region und die zweite aktive Region zu definieren.
  55. Verfahren nach Anspruch 54, bei dem die vertikal ausgerichtete Dünnkörper-Kanalregion in der ersten aktiven Region der Halbleiterschicht zwischen einem der Gräben und der vertikalen Öffnung gebildet wird.
  56. Verfahren nach Anspruch 52, das ferner das Dotieren der vertikal ausgerichteten Dünnkörper-Kanalregion aufweist, um eine laterale Kanalregion zu bilden.
  57. Verfahren nach Anspruch 52, das ferner das Dotieren der ersten aktiven Region unter der vertikalen Öffnung aufweist, um eine untere Kanalregion zu bilden.
  58. Verfahren nach Anspruch 52, das ferner das Dotieren der Source- und Drain-Regionen der ersten aktiven Region aufweist.
  59. Verfahren nach Anspruch 52, das ferner das Bilden einer Pufferschicht an der ersten aktiven Region und der zweiten aktiven Region zwischen der Halbleiterschicht und dem ersten Maskenmuster aufweist, und bei dem die Pufferschicht eine obere Oberfläche der ersten aktiven Region während des Ätzens des ersten Maskenschichtmusters schützt.
  60. Verfahren nach Anspruch 52, bei dem das Ätzen des ersten Maskenschichtmusters ferner das Ätzen des ersten Maskenschichtmusters in der zweiten aktiven Region aufweist.
  61. Verfahren nach Anspruch 52, bei dem das Vorsehen von vertikalen Öffnungen das Vorsehen von mehreren vertikalen Öffnungen unter Verwendung der zweiten Maskenschicht als eine Ätzmaske aufweist.
  62. Verfahren nach Anspruch 52, bei dem das Vorsehen der ersten Gate-Elektrode das Vorsehen eines ersten Abschnitts, der sich in die Halbleiterschicht in der vertika len Richtung erstreckt, und das Vorsehen eines zweiten Abschnitts, der sich an die Halbleiterschicht in der horizontalen oder der lateralen Richtung erstreckt, aufweist, und bei dem der erste Abschnitt aus einem anderen Material als der zweite Abschnitt gebildet wird.
  63. Verfahren nach Anspruch 62, bei dem der erste Abschnitt aus einem anderen Material als der zweite Abschnitt gebildet wird.
  64. Verfahren nach Anspruch 62, bei dem das Material des ersten Abschnitts einen direkten Effekt auf eine Schwellenspannung des ersten Transistors besitzt.
  65. Verfahren nach Anspruch 62, bei dem das Material des ersten Abschnitts und das Material des zweiten Abschnitts jeweils Metall und Polysilicium aufweisen.
  66. Verfahren nach Anspruch 52, bei dem die erste Gate-Elektrode einen T-förmigen Querschnitt aufweist.
  67. Verfahren nach Anspruch 52, bei dem die erste aktive Region eine Speicherzellregion der Halbleitervorrichtung ist und bei dem die zweite aktive Region eine Peripherieregion der Halbleitervorrichtung ist.
  68. Verfahren nach Anspruch 52, bei dem die Halbleiterschicht ein Halbleitersubstrat aufweist.
  69. Verfahren nach Anspruch 52, bei dem die Halbleiterschicht eine Schicht ist, die aus einer Gruppe ausgewählt ist, die aus einer SOI- (Silicium-auf-Isolator-), SiGe-(Silicium-Germanium-) und einer SGOI- (Silicium-Germanium-auf-Isolator-) Schicht besteht.
  70. Verfahren nach Anspruch 52, bei dem die vertikal ausgerichtete Dünnkörper-Kanalregion eine Dicke aufweist, die als eine Funktion einer gewünschten Schwellenspannung des ersten Transistors ausgewählt wird.
  71. Verfahren nach Anspruch 52, bei dem die vertikal ausgerichtete Dünnkörper-Kanalregion des ersten Transistors eine erste laterale Kanalregion und eine zweite laterale Kanalregion bei gegenüberliegenden Seiten der Gate-Elektrode in der lateralen Richtung aufweist, wobei sich jede derselben in einer horizontalen Richtung zwischen der Source-Region und der Drain-Region erstreckt.
  72. Verfahren nach Anspruch 52, bei dem das zweite Gate-Dielektrikum eine andere Dicke als das erste Gate-Dielektrikum aufweist.
  73. Verfahren nach Anspruch 52, bei dem das zweite Gate-Dielektrikum ein anderes Materials als das erste Gate-Dielektrikum aufweist.
  74. Verfahren nach Anspruch 52, bei dem sich eine Schwellenspannung des ersten Transistors und eine Schwellenspannung des zweiten Transistors unterscheiden.
  75. Verfahren nach Anspruch 52, das ferner das Vorsehen von zwei der ersten Transistoren in der horizontalen Richtung in der ersten Region zueinander benachbart positioniert aufweist, und bei dem die zwei ersten Transistoren eine gemeinsame Drain-Region gemeinsam verwenden.
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