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Gebiet der Erfindung
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Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung integrierter Schaltungsvorrichtungen. Insbesondere betrifft die vorliegende Erfindung ein Verfahren zur Herstellung von Feldeffekttransistoren.
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HINTERGRUND DER ERFINDUNG
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Aus der
DE 199 28 564 A1 und aus der
US 5 965 914 A ist jeweils ein Verfahren zum Herstellen eines Feldeffekttransistors mit mehreren vertikal gestapelten Kanälen bekannt.
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Aus der
US 5 221 849 A ist eine integrierte Schaltungs-Feldeffekttransistorvorrichtungbekannt, die ein Substrat mit einer Oberfläche aufweist, ferner ein aktives Kanalmuster auf der Oberfläche aufweist, welches eine Vielzahl an Kanälen besitzt, die übereinander gestapelt sind und voneinander beabstandet sind. Es ist ferner eine Gateelektrode vorhanden, welche die Vielzahl der Kanäle umgibt und sich durch wenigstens einen Tunnel hindurch erstreckt. Ferner enthält die bekannte Feldeffekttransistorvorrichtung ein Paar von Source/Drain-Zonen, wobei ein jeweils eines derselben auf der Oberfläche an einer entsprechenden einen von sich gegenüber liegenden Seiten des aktiven Kanalmusters vorhanden ist und elektrisch mit der Vielzahl der Kanäle verbunden ist.
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Aus der
US 5 412 224 A ist eine weitere integrierte Schaltungs-Feldeffekttransistorvorrichtung bekannt, mit einem Substrat mit einer Oberfläche, einem aktiven Kanalmuster auf der Oberfläche, welches eine Vielzahl an Kanälen aufweist, die übereinander gestapelt sind und voneinander beabstandet sind, ferner mit einer Gateelektrode, welche die Vielzahl der Kanäle umgibt, und mit einem Paar von Source/Drain-Zonen, wobei ein jeweils eines derselben auf der Oberfläche an einer entsprechenden einen von sich gegenüber liegenden Seiten des aktiven Kanalmusters vorhanden ist und elektrisch mit der Vielzahl der Kanäle verbunden ist.
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Integrierte Schaltungsfeldeffekttransistoren werden weit verbreitet in logischen, Speicher-, Prozessor- und anderen integrierten Schaltungsvorrichtungen verwendet. Wie es für Fachleute gut bekannt ist, enthält ein integrierter Schaltungs-Feldeffekttransistor beabstandete Source- und Drainzonen, einen Kanal zwischen einer Gateelektrode benachbart dem Kanal. Integrierte Schaltungs-Feldeffekttransistoren werden häufig auch als Metalloxid-Halbleiter-Feldeffekttransistoren (Metal Oxide Semiconductor Field Effect Transistors = MOSFETs) oder einfach als MOS-Vorrichtungen bezeichnet. Obwohl diese Ausdrücke in der vorliegenden Anmeldung verwendet werden, dienen sie dazu, allgemein integrierte Schaltungs-Feldeffekttransistoren zu bezeichnen und sie sind nicht auf Feldeffekttransistoren beschränkt, die Metallgate- oder Oxidgate-Isolatoren aufweisen.
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Da die Integrationsdichte von integrierten Schaltungs-Feldeffekttransistoren fortlaufend zunimmt, nimmt die Größe der aktiven Zone und der Kanallänge kontinuierlich ab. Mit der Reduzierung der Kanallänge des Transistors wird der Einfluss von Source/Drain auf das elektrische Feld oder Potential in der Kanalzone beträchtlich. Dies wird auch als ”Kurzkanaleffekt” bezeichnet. Ferner nimmt mit der Maßstabsreduzierung der aktiven Größe die Kanalweite oder Kanalbreite ab, wodurch eine Schwellenwertspannung erhöht werden kann. Dies wird auch als ”Schmalbreiteneffekt” bezeichnet.
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Es wurden vielfältige Strukturen entwickelt in dem Versuch, die Vorrichtungsperformance zu verbessern und zu maximieren, und zwar unter gleichzeitiger Reduzierung der Größen der Elemente, die auf einem Substrat ausgebildet werden. Beispielsweise gibt es Vertikal-Transistorstrukturen, die als feine Strukturen bekannt sind, eine DELTA-(fully Depleted Lean-channel TrAnsistors)-Struktur und als DAA-(Gate All Around)-Struktur bekannt sind.
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Beispielsweise offenbart das US-Patent
US 6 413 802 B1 eine FinFET-Vorrichtung. Wie in dem Abstract dieses Patents angegeben ist, wird eine FinFET-Vorrichtung unter Verwendung einer herkömmlichen Planar-MOSFET-Technologie hergestellt. Die Vorrichtung wird in einer Siliziumschicht hergestellt, die einer Isolierschicht überlagert ist (z. B. SIMOX), wobei sich die Vorrichtung von der isolierenden Schicht aus erstreckt, und zwar in Form einer Flosse (fin). Über den Seiten des Kanals werden Doppelgates angeordnet, um einen erhöhten Treiberstrom zu schaffen und um effektiv Kurzkanaleffekte zu unterdrücken. Eine Vielzahl der Kanäle können zwischen einem Sourcebereich und einem Drainbereich vorgesehen werden, um die Stromkapazität zu erhöhen. Bei einer Ausführungsform können zwei Transistoren in einer Flosse (fin) gestapelt werden, um eine CMOS-Transistorpaar mit einem gemeinsam benutzten Gate zu schaffen.
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Ein Beispiel eines MOS-Transistors mit einer DELTA-Struktur ist in dem US-Patent
US 4 996 574 A offenbart. Wie aus dem Abstract dieses Patents hervorgeht, umfaßt einen Metallisolator-Halbleitertransistor eine Isolatorschicht, einen Halbleiterkörper, der auf der Isolatorschicht vorgesehen ist, und umfaßt eine Sourcezone, eine Drainzone und eine Kanalzone, die sich in einer ersten Richtung zwischen der Sourcezone und der Drainzone erstreckt und diese verbindet, umfaßt einen Gateisolatorfilm, der auf dem Halbleiterkörper vorgesehen ist, um dadurch die Kanalzone abzudecken, mit Ausnahme des Teiles der Kanalzone, der in Kontakt mit der Isolatorschicht steht, und mit einer Gateelektrode aus einem leitenden Material, welches in Kontakt mit dem Gateisolatorfilm vorgesehen ist, um dadurch die Kanalzone unterhalb des Gateisolatorfilms abzudecken, mit Ausnahme des Teiles der Kanalzone, der in Kontakt mit der Isolatorschicht steht. Die Kanalzone besitzt eine Weite oder Breite, die wesentlich kleiner ist als zweimal die maximale Erstreckung der Verarmungszone, die in der Kanalzone ausgebildet wird.
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Ein Beispiel eines Dünnfilmtransistors mit der GAA-Struktur ist in dem US-Patent
US 5 583 362 A offenbart. Bei typischen MOS-Transistoren der GAA-Struktur dient die SOI-Schicht als ein aktives Muster und es ist eine Gateelektrode so ausgebildet, daß sie eine Kanalzone des aktiven Musters umgibt, von dem die Oberfläche mit einer Gateisolierschicht abgedeckt ist.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Die der Erfindung zu Grunde liegende Aufgabe besteht darin, ein Verfahren zur Herstellung eines integrierten Schaltungs-Feldeffekttransistors zu schaffen, mit dem eine Vielzahl von Tunneln erzeugt wird, die durch ein voraktives Muster hindurch verlaufen, mit dem gleichzeitig eine Gateelektrode in einfacher Weise in den Tunneln ausgebildet wird, und bei dem eine Überlappungskapazität zwischen der Gateelektrode und den Source-/Drain-Zonen minimiert wird.
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Diese Aufgabe wird erfindungsgemäß durch die im Anspruch 1 angegebenen Merkmale gelöst.
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Besonders vorteilhafte Weiterbildungen und Ausgestaltungen des erfindungsgemäßen Verfahrens ergeben sich aus den Unteransprüchen 2 bis 39.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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1A und 1B zeigen perspektivische Ansichten, die ein aktives Muster und eine Gateelektrode eines MOS-Transistors veranschaulichen, der Vielfachkanäle aufweist, in Einklang mit einigen Ausführungsformen der vorliegenden Erfindung;
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2A ist eine Draufsicht auf eine Vorrichtung gemäß einem ersten Vergleichsbeispiel (das selbst nicht unter den Schutzumfang der Ansprüche fällt, aber einem besseren Verständnis der Erfindung dient);
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2B und 2C sind Querschnittsansichten der Vorrichtung von 2A, entlang den Linien AA' bzw. BB' von 2A;
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3A bis 3R zeigen Querschnittsansichten, die Verfahren zur Herstellung einer Vorrichtung gemäß dem ersten Vergleichsbeispiel veranschaulichen;
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4A bis 4G sind perspektivische Ansichten, die einige Schritte der Verfahren zur Herstellung einer Vorrichtung gemäß dem ersten Vergleichsbeispiel veranschaulichen;
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5 ist eine vergrößerte Ansicht eines Abschnitts ”A” in 3R;
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6A und 6B zeigen perspektivische Ansichten jeweils in einer Querschnittsdarstellung einer Vorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung, und 6C ist eine vergrößerte Ansicht eines Abschnitts ”B” von 6B;
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7A bis 7M zeigen Querschnittsansichten, die Verfahren zur Herstellung einer Vorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung veranschaulichen;
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8 ist eine Querschnittsansicht einer Vorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
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9A bis 9J sind Querschnittsansichten, die Verfahren zur Herstellung einer Vorrichtung gemäß einem zweiten Vergleichsbeispiel (das selbst nicht unter den Schutzumfang der Ansprüche fällt, aber einem besseren Verständnis der Erfindung dient) wiedergeben;
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10 ist eine Querschnittsansicht einer Vorrichtung gemäß einem dritten Vergleichsbeispiel (das selbst nicht unter den Schutzumfang der Ansprüche fällt, aber einem besseren Verständnis der Erfindung dient);
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11 ist eine Querschnittsansicht einer Vorrichtung gemäß einem vierten Vergleichsbeispiel (das selbst nicht unter den Schutzumfang der Ansprüche fällt, aber einem besseren Verständnis der Erfindung dient);
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12 zeigt eine Querschnittsansicht einer Vorrichtung gemäß einem fünften Vergleichsbeispiel (das selbst nicht unter den Schutzumfang der Ansprüche fällt, aber einem besseren Verständnis der Erfindung dient);
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13 zeigt eine Querschnittsansicht einer Vorrichtung gemäß einem sechsten Vergleichsbeispiel (das selbst nicht unter den Schutzumfang der Ansprüche fällt, aber einem besseren Verständnis der Erfindung dient);
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14 veranschaulicht eine Querschnittsansicht einer Vorrichtung gemäß einem siebten Vergleichsbeispiel (das selbst nicht unter den Schutzumfang der Ansprüche fällt, aber einem besseren Verständnis der Erfindung dient);
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15A bis 15F zeigen Querschnittsansichten, die Verfahren zur Herstellung einer Vorrichtung gemäß einem achten Vergleichsbeispiel (das selbst nicht unter den Schutzumfang der Ansprüche fällt, aber einem besseren Verständnis der Erfindung dient) wiedergeben; und
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16A bis 16C zeigen Querschnittsansichten, die Verfahren zur Herstellung einer Vorrichtung gemäß einem neunten Vergleichsbeispiel (das selbst nicht unter den Schutzumfang der Ansprüche fällt, aber einem besseren Verständnis der Erfindung dient) veranschaulichen.
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DETAILLIERTE BESCHREIBUNG
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Die vorliegende Erfindung wird nun im folgenden vollständiger unter Hinweis auf die beigefügten Zeichnungen beschrieben, in welchen Ausführungsformen der vorliegenden Erfindung gezeigt sind. Diese Ausführungsformen dienen dazu, eine vollständige und sorgfältige Offenbarung zu erreichen und den Rahmen der Erfindung Fachleuten voll zu vermitteln. In den Zeichnungen können die Größe und die relativen Größen von Schichten und Zonen der Übersichtlichkeit halber übertrieben dargestellt sein. Darüber hinaus umfaßt jede beschriebene und veranschaulichte Ausführungsform auch eine Ausführungsform vom komplementären Leitfähigkeitstyp. Gleiche Bezugszeichen bezeichnen gleiche Elemente in den Zeichnungen.
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Es sei darauf hingewiesen, daß dann, wenn ein Element als Schicht, Zone oder Substrat angegeben wird, welches ”auf” einem anderen Element vorhanden ist, dieses direkt auf dem anderen Element vorhanden sein kann oder auch unter Zwischenfügung von Elementen vorhanden sein kann. Es sei darauf hingewiesen, daß dann, wenn ein Element als ”verbunden” oder ”gekoppelt” mit einem anderen Element dargestellt wird, dieses direkt angeschlossen oder mit dem anderen Element gekoppelt sein kann oder auch unter Zwischenfügung von Elementen. Ferner sei darauf hingewiesen, daß dann, wenn ein Teil eines Elements, wie beispielsweise eine Oberfläche einer leitenden Leitung, als ”äußere” bezeichnet wird, diese auch dichter an der Außenseite des Substrats gelegen sein kann als andere Teile des Elements. Ferner können auch relative Ausdrücke wie ”unterhalb” hier verwendet werden, um eine Beziehung von einer Schicht oder Zone zu einer anderen Schicht oder Zone relativ zu einem Substrat oder Basisschicht zu beschreiben, wie in den Figuren veranschaulicht ist. Es sei darauf hingewiesen, daß diese Ausdrücke dazu dienen sollen, unterschiedliche Orientierungen der Vorrichtung zusätzlich zu der Orientierung, die in den Figuren dargestellt ist, mit einzubeziehen. Schließlich kann der Ausdruck ”direkt” auch bedeuten, daß keine zwischengefügten Elemente vorhanden sind.
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Es sei erwähnt, dass die im Folgenden beschriebenen ersten bis neunten Vergleichsbeispiele selbst nicht unter den Schutzumfang der angehängten Ansprüche fallen, aber einem besseren Verständnis der Erfindung dienen.
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Die 1A und 1B zeigen perspektivische Ansichten, die eine aktive Zone und eine Gateelektrode eines MOS-Transistors zeigen, der jeweils Vielfachkanäle aufweist, und zwar gemäß einigen Ausführungsformen der Erfindung.
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Gemäß 1A enthält ein aktives Muster, welches auf einer Oberfläche eines integrierten Schaltungssubstrats, wie beispielsweise einem Halbleitersubstrat (nicht gezeigt), ausgebildet ist, eine Vielzahl von Kanälen 4a, 4b und 4c, die in einer vertikalen Richtung ausgebildet sind. Obwohl drei Kanäle 4a, 4b und 4c bei der Ausführungsform gezeigt sind, können auch zwei Kanäle ausgebildet sein oder es kann die Zahl der Kanäle größer als drei betragen.
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Die Kanäle 4a, 4b und 4c besitzen eine vertikale gestapelte Struktur mit einer engen Weite. Eine Vielzahl an Tunneln 2a, 2b und 2c sind zwischen den Kanälen 4a, 4b und 4c ausgebildet. Es sind Source/Drain-Zonen 3 auf beiden Seiten des aktiven Musters ausgebildet, so daß diese mit der Vielzahl der Kanäle 4a, 4b und 4c verbunden sind.
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Die Source/Drain-Zonen 3 sind so ausgebildet, dass sie eine größere Breite oder Weite haben als diejenige der Kanäle 4a, 4b und 4c. Zwischen den Source/Drain-Zonen 3 und den Kanälen 4a, 4b und 4c können Source/Drain-Erweiterungsschichten 5 ausgebildet sein, welche die Source/Drain-Zonen 4 mit den Kanälen 4a, 4b und 4c verbinden.
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Spezieller ausgedrückt, umfaßt das aktive Muster die Source/Drain-Zonen 3 mit einer rechteckförmigen Parallelepipegestalt mit einer relativ großen Weite oder Breite auf beiden Seiten des aktiven Musters. Es sei jedoch darauf hingewiesen, daß das aktive Muster irgendeine polygonale Gestalt haben kann, und daß die Seiten und vertikalen Bereiche (vertices) nicht gleich sein müssen. Eine Kanalzone mit einer Weite oder Breite schmäler als die rechteckförmige Parallelepipegestalt ist zwischen den Source/Drain-Zonen 3 ausgebildet, um die Source/Drain-Zonen 3 miteinander zu verbinden. Die Kanalzone enthält zwei Source/Drain-Erweiterungsschichten 5, die mit den Source/Drain-Zonen 3 verbunden sind. Zwei Source/Drain-Erweiterungsschichten 5 sind miteinander durch eine Vielzahl der Kanäle 4a, 4b und 4c verbunden, die in einer vertikalen Richtung ausgebildet sind. Die Vielzahl der Tunnel 2a, 2b und 2c sind zwischen den Kanälen 4a, 4b und 4c ausgebildet. Der unterste Tunnel 2a ist zwischen der untersten Kanalschicht 4a und dem darunter liegenden Flächenabschnitt des Halbleitersubstrats ausgebildet. Eine Nut 2' der Tunnelgestalt ist an dem obersten Kanal 4c ausgebildet.
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Gemäß 1B ist eine Gateelektrode 6 auf dem aktiven Muster ausgebildet. Während sich die Gateelektrode 6 durch die Vielzahl der Tunnel 2a, 2b und 2c erstreckt und/oder diese Vielzahl an Tunneln füllt und auch die Tunnelnut 2', ist diese so ausgebildet, daß sie die Vielzahl der Kanäle 4a, 4b und 4c in einer vertikalen Richtung umgibt (das heißt einer Richtung senkrecht zu der Ausbildungsrichtung der Source/Drain-Zonen in der Ebene). Eine Gateisolierschicht 7 ist zwischen der Gateelektrode 6 und der Vielzahl der Kanäle 4a, 4b und 4c ausgebildet.
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Das Halbleitersubstrat umfaßt Silizium (Si), Silizium-Germanium (SiGe), Silizium-auf-Isolator (SOS, Silizium-Germanium-auf-Isolator (SGOI) und/oder andere herkömmliche Substrate. Bei einigen Ausführungsformen umfaßt das Halbleitersubstrat einkristallines Si.
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Die Kanäle 4a, 4b und 4c enthalten einen einkristallinen Halbleiterfilm, wie beispielsweise einen Siliziumfilm. Die Source/Drain-Zonen 3 enthalten einen selektiven epitaxialen Einkristallfilm oder einen leitenden Film, wie beispielsweise einen Polysiliziumfilm, einen Metallfilm, einen Metallsilizidfilm usw. Im Falle der Verwendung des selektiven epitaxialen Einzelkristallfilms oder des Polysiliziumfilms wird ein Fremdstoff in die Source/Drain-Zonen 3 ionenimplantiert, so daß die Source/Drain-Zonen 3 leitend sind.
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Im Falle der Ausbildung der Source/Drain-Erweiterungsschichten 5 zwischen den Kanälen 4a, 4b und 4c und den Source/Drain-Zonen 3, wie dies in der Figur dargestellt ist, umfassen die Source/Drain-Zonen 3 bei einigen Ausführungsformen einen leitenden Film, wie beispielsweise einen Polysiliziumfilm, einen Metallfilm, einen Metallsilizidfilm usw., und die Source/Drain-Erweiterungsschicht 3 enthält einen selektiven epitaxialen Einkristallfilm.
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Die Gateelektrode 6 enthält einen Polysiliziumfilm und kann eine Gatestapelschicht 8 enthalten, die auf der oberen Oberfläche der Gateelektrode 6 ausgebildet ist. Die Gatestapelschicht 8 enthält ein Metallsilizid zum Reduzieren eines Gatewiderstandes und/oder ein isolierendes Material zum Abdecken der Gateelektrode 6. Die Gateisolierschicht 7 enthält einen Thermaloxidfilm oder einen ONO-Film.
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Bei einem MOS-Transistor gemäß einigen Ausführungsformen der vorliegenden Erfindung sind die Vielzahl der dünnen Kanäle 4a, 4b und 4c mit den Source/Drain-Zonen 3 verbunden, und die Source/Drain-Zonen 3 sind so ausgebildet, daß sie ein einheitliches Dotierungsprofil in einer Richtung senkrecht zu der Vielzahl der Kanäle 4a, 4b und 4c aufweisen, welches eine einheitliche Source/Drain-Übergangskapazität aufrecht erhalten kann, obwohl die Zahl der Kanäle erhöht ist. Während man somit die Übergangskapazität reduzieren oder minimieren kann, kann der Strom erhöht werden, um die Geschwindigkeit der Vorrichtung zu erhöhen.
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Ferner kann der MOS-Transistor mit einer Gateelektrode erzeugt werden, die kleiner ist als eine Kanalweite oder -breite, was bei einigen Ausführungsformen der Fall ist, da die Gateelektrode 6 die Vielzahl der Kanäle 4a, 4b und 4c umgibt, was zu einer Verbesserung in der Vorrichtungsintegration führen kann.
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Darüber hinaus werden bei einigen Ausführungsformen die Zonen des aktiven Musters, wo die Source/Drain-Zonen auszubilden sind, weggeätzt, bei denen das aktive Muster eine Vielzahl von Zwischenkanalschichten aufweist, die als Tunnel 2 dienen, und eine Vielzahl an Kanalschichten aufweist, die als Kanäle 4a, 4b und 4c dienen, die abwechselnd übereinander gestapelt sind. Es werden dann die geätzten Zonen geschaffen mit und/oder einem Auffüllen mit einem epitaxialen Einkristallsfilm und/oder einem leitenden Material, um die Source/Drain-Zonen 3 zu bilden. Somit kann lediglich das aktive Muster der Kanalzone zurück bleiben, so daß eine horizontale Länge des Tunnels 2, der mit der Gateelektrode gefüllt ist, innerhalb einer Gatelängenzone begrenzt werden kann, um dadurch einen hochintegrierten MOS-Transistor zu erhalten, der eine kleinere Gatelänge als eine Kanalweite oder -breite besitzt.
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Erstes Vergleichsbeispiel
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2A zeigt eine Draufsicht auf eine Halbleitervorrichtung gemäß einem ersten Vergleichsbeispiel. Die 2B und 2C sind Querschnittsansichten der Halbleitervorrichtung jeweils entsprechend der Linien AA' und BB' von 2A.
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Gemäß den 2A bis 2C wird ein aktives Muster 30, welches Vielfachkanäle 44 enthält, die eine Vielzahl an Kanälen 44a und 44b umfassen, welche vertikal in der nach oben verlaufenden Richtung ausgebildet sind, auf einer Hauptfläche eines Substrats 10 ausgebildet, welches aus Silizium (Si), Silizium-Germanium (SiGe), Silizium-auf-Isolator (SOI), Silizium-Germanium-auf-Isolator (SGOI) und/oder anderen herkömmlichen Materialen/Schichten besteht. Die Source/Drain-Zonen 34 werden so ausgebildet, dass sie mit den Kanälen 44a und 44b an sich gegenüber liegenden Seiten des aktiven Musters 30 verbunden werden. Zwischen den Source/Drain-Zonen 34 und der Vielzahl der Kanäle 44a und 44b sind Source/Drain-Fortsetzungsschichten 32 ausgebildet, die mit den Source/Drain-Zonen 34 verbunden sind und mit den Kanälen 44 und 44b verbunden sind. Das heißt, die Source/Drain-Erweiterungsschichten 32 dienen als ein Überbrückungsglied oder eine Überbrückungsverbindung der Source/Drain-Zonen 34 zu der Vielzahl der Kanäle 44a und 44b.
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Es ist eine Vielzahl an Tunneln 42 zwischen der Vielzahl der Kanäle 44a und 44b ausgebildet. Der unterste Tunnel 42a ist zwischen der untersten Kanalschicht 44a und dem darunter liegenden Flächenabschnitt des Halbleitersubstrats ausgebildet, das heißt einer schwer dotierten Fremdstoffzone 12 des Substrats 10. Eine Nut 42c mit einer Tunnelgestalt ist auf dem obersten Kanal 44b ausgebildet.
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Die Kanäle 44a und 44b können aus einem Halbleitermaterial bestehen, wie beispielsweise einem einkristallinen Si, während die Source/Drain-Zonen 34 ein leitendes Material aufweisen können, wie beispielsweise Polysilizium, Metall, Metallsilizid usw. Hierbei werden die Source/Drain-Fortsetzungsschichten 32 so ausgebildet, daß sie sich von den Kanälen 44a und 44b aus erstrecken, und zwar unter Verwendung des gleichen Materials wie im Falle der Kanäle 44a und 44b. Bei einigen Ausführungsformen bestehen die Source/Drain-Fortsetzungsschichten 32 aus einem selektiven epitaxialen einkristallinen Si.
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Auf dem aktiven Muster 30 wird eine Gateelektrode 48 ausgebildet, so daß sie sich durch und/oder als Füllstoff durch den Tunnel 42 erstreckt, der die Vielzahl der Tunnel 42a und 42b umfaßt, die zwischen den Kanälen 44a und 44b ausgebildet sind und die Kanäle 44a und 44b in einer vertikalen Richtung umgeben. Eine Gateisolierschicht 46 wird zwischen der Gateelektrode 48 und den Kanälen 44a und 44b ausgebildet, das heißt auf den Innenflächen des Tunnels 42, und an den inneren Seitenwänden und den Bodenflächen der Nut 42 einer Tunnelgestalt. Bei einigen Ausführungsformen umfassen die Gateelektroden 48 ein Polysilizium und eine Gatestapelschicht 50 aus einem Metallsilizid, um den Gatewiderstand zu reduzieren, und diese Gatestapelschicht wird auf der oberen Oberfläche der Gateelektrode 48 ausgebildet.
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Es werden Gatezonen 22 so hergestellt, daß sie die Source/Drain-Zonen 34 umgeben oder umschließen, ausgenommen der Kanalzone der Vielzahl der Kanäle 44a und 44b. Eine stark dotierte Zone 12 wird in dem Hauptoberflächenabschnitt des Substrats 10 unter dem aktiven Muster 30, das heißt unter dem untersten Kanal 44a, ausgebildet. Die stark dotierte Zone 12 kann den Betrieb eines Bodentransistors, der einen kurzen Kanaleffekt bewirkt reduzieren oder verhindern.
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Die 3A bis 3R zeigen Querschnittsansichten, die Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einem ersten Vergleichsbeispiel veranschaulichen. Die 4A bis 4G sind perspektivische Ansichten, die einige Schritte der Verfahren zur Herstellung einer Halbleitervorrichtung gemäß dem ersten Vergleichsbeispiel veranschaulichen.
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Gemäß 3A wird ein Fremdstoff mit dem gleichen Leitfähigkeitstyp wie demjenigen des Substrats 10 in die Hauptfläche des Substrats 10 ionenimplantiert, um eine stark dotierte Zone (Quellenzone) 12 zu bilden, die den Betrieb eines Bodentransistors reduzieren oder verhindern kann. Das Substrat 10 besteht aus Silizium (Si), Silizium-Germanium (SiGe), Silizium-auf-Isolator (SOI), Silizium-Germanium-auf-Isolator (SGOI) und/oder anderen herkömmlichen Substraten/Schichten. Bei einigen Ausführungsformen enthält das Halbleitersubstrat 10 einkristallines Si.
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Gemäß 3B werden eine Vielzahl von Zwischenkanalschichten 14 und eine Vielzahl an Kanalschichten 16 abwechselnd übereinander auf dem Substrat 10 aufgestapelt. Zuerst wird eine erste Zwischenkanalschicht 14a auf dem Substrat 10 gebildet und es wird dann eine erste Kanalschicht 16a auf der ersten Zwischenkanalschicht 14a hergestellt. Die oberste Zwischenkanalschicht 16c wird an einer obersten Position ausgebildet.
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Die Kanalschichten 16 und die Zwischenkanalschichten 14 bestehen aus einkristallinen Halbleitermaterialien mit einer Ätzselektivität in bezug zueinander. Bei einigen Ausführungsformen werden die Kanalschichten 16 aus einem einkristallinen Si-Epitaxialfilm mit einer Dicke von etwa 30 nm (300 Å) gebildet und die Zwischenkanalschichten 14 werden aus einem einkristallinen Ge- oder einem einkristallinen SiGe-Epitaxialfilm mit einer Dicke von etwa 30 nm (300 Å) gebildet.
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Das Wiederholen der Zahl und auch der Dicke der Kanalschichten 16 und der Zwischenkanalschichten 14 kann gesteuert werden, und zwar in Einklang mit dem Zweck eines herzustellenden Transistors. Bei einigen Ausführungsformen werden die Kanalschichten 16 und die Zwischenkanalschichten 14 abwechselnd übereinander in solcher Weise gestapelt, daß die Gesamtdicke etwa 100~150 nm (1000~1500 Å) erreicht. Um hier eine Kanaldotierung durchzuführen, können die Kanalschichten 16 aus einem dotierten Einkristall-Si-Epitaxialfilm gebildet werden.
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Gemäß 3C werden die Vielzahl der Kanalschichten 16 und die Vielzahl der Zwischenkanalschichten 14 mit Hilfe eines fotolithographischen Prozesses in ein Muster gebracht, um ein voraktives (pre-active) Muster 18 zu bilden, mit einem ersten Kanalschicht-Vormuster (oder einem ersten vorläufigen Kanalschichtmuster) 16' und einem ersten Zwischenkanalschicht-Vormuster (oder einem ersten vorläufigen Zwischenkanalschichtmuster) 14'. Das erste Kanalschicht-Vormuster 16' umfaßt eine Vielzahl an ersten Kanalschichtmustern 16a' und 16b'. Das erste Zwischenkanalschicht-Vormuster 14' umfaßt eine Vielzahl von Zwischenkanalschichtmustern 14a', 14b' und 14c'. Es wird dann ein Ätzprozeß für eine ausreichende Zeitdauer durchgeführt, um einen Isoliergraben 20 mit einer Tiefe auszubilden, die tiefer ist als diejenige der Fremdstoffzone 12 in dem Substrat 10.
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Als nächstes wird eine Oxidschicht mit Hilfe eines chemischen Dampfniederschlagsverfahrens (CVD) niedergeschlagen, um dadurch den Isoliergraben 20 auszufüllen. Die niedergeschlagene Oxidschicht kann planiert werden, und zwar mit Hilfe eines Rückätzprozesses oder mit Hilfe eines chemisch-mechanischen Polierprozesses (CMP), bis die Oberfläche des voraktiven Musters 18 freigelegt ist, wodurch dann Feldzonen 22 ausgebildet werden, welche das voraktive Muster 18 umgeben.
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Gemäß 3D werden eine Ätzstoppschicht 23, eine Leer-(dummy)-Gateschicht 25 und eine Antireflexionsschicht 27 aufeinander folgend auf dem Substrat 10 aufgestapelt, welches das voraktive Muster 18 enthält. Die Ätzstoppschicht 23 wird bis zu einer Dicke von etwa 10~20 nm (100~200 Å) ausgebildet, und zwar durch ein Material mit einer Ätzselektivität in bezug auf die Dummy-Gateschicht 25, wie beispielsweise Siliziumnitrid. Die Ätzstoppschicht 23 spielt eine Rolle bei der Reduzierung oder Verhinderung, daß das darunter liegende voraktive Muster geätzt wird, und zwar während des Ätzvorganges der Dummy-Gateschicht 25. Die Dummy-Gateschicht 25 zum Festlegen einer Gatezone wird bis zu einer Dicke von etwa 100 nm (1000 Å) durch Siliziumoxid gebildet. Die Antireflexionsschicht 27 zum Reduzieren oder zum Verhindern einer Reflexion von Licht von dem unteren Substrat während eines fotolithographischen Prozesses wird bis zu einer Dicke von etwa 30 nm (300 Å) unter Verwendung von Siliziumnitrid ausgebildet.
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Gemäß 3E werden mit Hilfe eines fotolithographischen Prozesses die Antireflexionsschicht 27, die Dummy-Gateschicht 25 und die Ätzstoppschicht 23 aufeinander folgend trocken weggeätzt, um eine Gate-Hartmaske 29 auszubilden, die ein Antireflexionsschichtmuster 28, ein Dummy-Gatemuster 26 und ein Ätzstoppschichtmuster 24 aufweist. Die Gate-Hartmaske 29 besitzt eine Weite oder Breite von etwa 0,2~0,3 μm und spielt eine Rolle bei einem Selbstausrichtvorgang der Source/Drain-Zonen zu der Kanalzone.
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Gemäß 3F wird unter Verwendung der Gate-Hartmaske 29 als Ätzmaske das freigelegte voraktive Muster 18 weggeätzt, bis die Oberfläche des Substrats 10 freigelegt ist, so daß dadurch Zonen 30 festgelegt werden, wo die Source/Drain-Zonen auszubilden sind. Somit verbleibt lediglich die Kanalzone des voraktiven Musters 18 zurück. Zu diesem Zeitpunkt wird der Ätzprozeß für eine ausreichend lange Zeit durchgeführt, um den oberen Abschnitt des Halbleitersubstrats 10 zu ätzen, und zwar unter den vorragenden Bereich der schwer dotierten Zone 12.
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Als ein Ergebnis werden ein aktives Kanalmuster 18a, welches ein zweites Kanalschichtmuster 16'' und ein zweites Zwischenkanalschichtmuster 14'' enthält, unter der Gate-Hartmaske 29 ausgebildet, wie in der Figur dargestellt ist. Das zweite Kanalschichtmuster 16'' besteht aus einer Vielzahl von zweiten Kanalschichtmustern 16a'' und 16b'', und das zweite Zwischenkanalschichtmuster 14'' besteht aus einer Vielzahl von Zwischenkanalschichtmustern 14a'', 14b'' und 14c''.
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Bei einer herkömmlichen GAA-Struktur, bei der die aktive Zone nicht geätzt ist und als Source/Drain-Zonen verwendet wird, kann sich der Tunnel horizontal erstrecken, um die Länge der Gateelektrode zu vergrößern, wenn die Zwischenkanalschicht isotrop geätzt wird. Im Gegensatz dazu werden bei einigen Ausführungsformen die Zonen des aktiven Musters, wo die Source/Drain-Zonen auszubilden sind, geätzt und dann werden die geätzten Zonen mit einem leitenden Material aufgefüllt, um Source/Drain zu bilden. Da demzufolge die horizontale Länge der Zwischenkanalschichten 14, die das aktive Kanalmuster 18a bilden, innerhalb der Gatelängenzone begrenzt werden kann, kann verhindert werden, daß sich Tunnel horizontal erstrecken oder dies kann zumindest reduziert werden, wenn die zweiten Zwischenkanalschichten 14'' isotrop geätzt werden, um Tunnel bei einem nachfolgenden Prozeß auszubilden. Es kann somit ein hochintegrierter MOS-Transistor mit einer Gatelänge kleiner als einer Kanalbreite oder -weite erhalten werden.
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Gemäß 3G wird selektiv epitaxial ein Einkristallfilm teilweise bis zu einer Dicke von etwa 30 bis 40 nm (300 bis 400 Å) auf den Oberflächen der geätzten Zonen 30 des Halbleitersubstrats 10 wachsen gelassen und auch auf der Seite des aktiven Kanalmusters 18a, wodurch Source/Drain-Fortsetzungsschichten 32 ausgebildet werden. Hierbei wird der selektive epitaxiale Einkristallfilm durch ein Schräg-Ionenimplantationsverfahren dotiert, so daß jedes der zweiten Kanalschichtmuster 16a'' und 16b'' eine einheitliche Source/Drain-Fremdstoffkonzentration aufweist. In einigen Fällen wird mit oder ohne Durchführung der Ionenimplantation ein Dotierungsstoff von den Source/Drain-Zonen in fester Phase diffundiert, die in einem nachfolgenden Anlaßprozeß stark dotiert werden, um dadurch die Source/Drain-Fortsetzungsschichten 32 auszubilden, die eine einheitliche Source/Drain-Dotierungskonzentration in bezug zu jeder der Kanalschichten 16 aufweisen.
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Gemäß 3H wird ein leitendes Material auf den Source/Drain-Fortsetzungsschichten 32 niedergeschlagen und bei einigen Ausführungsformen werden die geätzten Zonen 30 vollständig aufgefüllt, wodurch dann ein leitender Film gebildet wird. Es wird dann der leitende Film rückgeätzt, und zwar zu der Oberfläche des aktiven Kanalmusters 18a, um die Source/Drain-Zonen 34 zu bilden, die den stark dotierten leitenden Film aufweisen, und zwar lediglich innerhalb der geätzten Zonen 30. Bei einigen Ausführungsformen umfaßt das leitende Material ein dotiertes Polysilizium, Metall und/oder Metallsilizid. Wie oben beschrieben ist, besitzen bei einigen Ausführungsformen die Source/Drain-Zonen 34 ein einheitliches Dotierungsprofil, und zwar vertikal entlang dem aktiven Kanalmuster 18a, da die Source/Drain-Zonen 34 durch Niederschlagen gebildet werden. Dabei verbleiben Schwanzabschnitte 34a des leitenden Films für den Source/Drain-Bereich unter der Seite der Gate-Hartmaske 29 zurück.
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Optional kann, um die Oberflächenrauhigkeit der Source/Drain-Fortsetzungsschichten 32 zu reduzieren, die den epitaxialen einkristallinen Film aufweisen, und um die Source/Drain-Fortsetzungsschichten 32 zu rekristallisieren, eine Wärmebehandlung bei einer hohen Temperatur in einer Wasserstoffumgebung (H2) durchgeführt werden, und zwar vor dem Niederschlagen des leitenden Filmes.
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Gemäß 3I wird Siliziumnitrid niedergeschlagen, so daß es die Gate-Hartmaske 29 auf den Source/Drain-Zonen 34 bedeckt und auch die Feldzonen 22 bedeckt, wodurch eine Maskenschicht 35 gebildet wird. In bevorzugter Weise umfaßt die Maskenschicht 35 das gleiche Material wie dasjenige der obersten Schicht, welche die Gate-Hartmaske 29 bildet, das heißt ein Antireflexionsschichtmuster 28. Hierbei kann vor dem Niederschlagen der Maskenschicht 35 eine Oxidschicht durch Oxidieren von Oberflächenabschnitten der Source/Drain-Zonen 34 und des freigelegten Oberflächenabschnitts des aktiven Kanalmusters 18a der Kanalzone ausgebildet werden, und zwar mit Hilfe eines thermischen Oxidationsprozesses. Die Oxidschicht dient als eine Spannungspufferschicht.
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Gemäß 3J wird, bis die Oberfläche des Dummy-Gatemusters 26 freigelegt ist, die Maskenschicht 35 durch Rückätzen oder durch chemisch-mechanisches Polieren entfernt, um Maskenmuster 36 zu bilden, welche das Dummy-Gatemuster 26 freilegen. 4a zeigt eine perspektivische Seitenansicht, die speziell den Schritt veranschaulicht, der in 3J gezeigt ist.
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Gemäß 3K wird unter Verwendung der Maskenmuster 26 das Dummy-Gatemuster 26 selektiv entfernt, um einen Gategraben 38 zu bilden. Das Ätzstoppschichtmuster 24 reduziert oder verhindert, daß das darunter liegende voraktive Muster 18 während des Ätzprozesses gemäß der Beseitigung des Dummy-Gatemusters 26 geätzt wird. 4B zeigt eine perspektivische Seitenansicht, die speziell den Schritt veranschaulicht, der in 3K gezeigt ist.
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Wenn gemäß 3L die leitenden Schwänze 34a unter den Seiten der Gate-Hartmaske 29 verbleiben, wird ein Oxidationsprozeß und/oder ein Feuchtätzprozeß ausgeführt, um die leitenden Schwänze 34a zu entfernen. Bei einigen Ausführungsformen wird der Oxidationsprozeß ausgeführt, um die leitenden Schwänze 34a in isolierende Schichten 40 umzuwandeln, so daß die leitenden Schwänze 34a daran gehindert werden, mit einer Gateelektrode einen Kurzschluß zu bilden, die bei einem nachfolgenden Prozeß hergestellt wird.
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Gemäß 3M wird das Ätzstoppschichtmuster 24, welches durch den Gategraben 38 hindurch freigelegt ist, entfernt.
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Wenn das aktive Kanalmuster 18a der Kanalzone nicht mit Fremdstoffen dotiert wird, wird örtlich eine Kanal-Ionenimplantation durch den Gategraben 38 hindurch ausgeführt, um dadurch das aktive Kanalmuster 18a der Kanalzone mit Fremdstoffen zu dotieren. Bei einigen Ausführungsformen wird die Kanal-Ionenimplantation in solcher Weise ausgeführt, daß der vorspringende Bereich innerhalb jedes der zweiten Kanalschichtmuster 16a'' und 16b'' ausgebildet wird. Hierbei bezeichnet das Bezugszeichen 41 die ionenimplantierten Kanalzonen. Ferner wird bei einigen Ausführungsformen die Kanal-Ionenimplantation in solcher Weise ausgeführt, daß jedes der zweiten Kanalschichtmuster 16a'' und 16b'' unterschiedliche Dotierungskonzentrationen zueinander erreichen, wodurch ein Transistor erzielt wird, der gemäß der angelegten Gatespannung arbeiten kann.
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Als nächstes werden die Feldzonen 22 unter Verwendung der Source/Drain-Zonen 34 als Ätzmaske selektiv weggeätzt, um die Seiten des aktiven Kanalmusters 18a der Kanalzone freizulegen, wie in 4C gezeigt ist. 4C ist eine perspektivische Seitenansicht, die speziell einen Abschnitt zeigt, der in der Querschnittsansicht von 3M nicht gezeigt ist.
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Gemäß 3N werden mit Hilfe eines isotropen Ätzprozesses die Vielzahl der Zwischenschichtmuster 14a'', 14b'' und 14c'' selektiv entfernt, um eine Vielzahl an Tunneln 42a und 42b auszubilden, die durch das aktive Kanalmuster 18a hindurch verlaufen, und um eine Tunnelnut 42c in einer Tunnelgestalt auszubilden, wobei die Tunnelnut 42c an einer obersten Position gelegen ist. Hierbei formen die zweiten Kanalschichtmuster 16a'' und 16b'' eine Vielzahl an Kanälen 44a und 44b. In bevorzugter Weise sind die Vielzahl der Tunnel 42a und 42b und die Vielzahl der Kanäle 44a und 44b so ausgebildet, daß sie die gleiche Weite oder Breite wie diejenige des Dummy-Gatemusters 26 haben, und zwar innerhalb eines Bereiches von etwa 50%.
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4D zeigt eine perspektivische Seitenansicht, die speziell den Schritt veranschaulicht, der in 3N gezeigt ist. Wie zu ersehen ist, werden die seitlichen Flächenabschnitte der Source/Drain-Fortsetzungsschichten 32 teilweise durch die Tunnel 42a und 42b freigelegt.
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Gemäß 3O wird ein thermischer Oxidationsprozeß durchgeführt, um eine Gateisolierschicht 46 mit einer Dicke von etwa 1~7 nm (10~70 Å) auf den Oberflächen der Vielzahl der Kanäle 44a und 44b und der Innenfläche der Tunnelnut 42c auszubilden. 4E ist eine perspektivische Seitenansicht, die speziell den Schritt veranschaulicht, der in 3O gezeigt ist. Wie in der Figur dargestellt ist, ist auch die Gateisolierschicht 46 durchgehend auf einem Abschnitt der Oberflächen der Source-/Drain-Erweiterungsschichten 32 ausgebildet, die durch die Kanäle freigelegt sind.
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Hierbei kann, um die Oberflächenrauhigkeit der Kanäle 44a und 44b zu reduzieren, eine Wärmebehandlung bei einer hohen Temperatur in einer Wasserstoff(H2)- oder Argon(Ar)-Umgebung durchgeführt werden, bevor die Gateisolierschicht 46 ausgebildet wird, wodurch die Rauhigkeit zwischen der Gateisolierschicht 46 und den Kanälen reduziert wird. Alternativ kann die Gateisolierschicht 46 aus Siliziumoxynitrid bestehen.
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Gemäß 3P wird eine Gateelektrode 48 ausgebildet, um die Vielzahl der Tunnel 42a und 42b und die Tunnelnut 42c aufzufüllen und um die Vielzahl der Kanäle 44a und 44b zu umschließen. Bei einigen Ausführungsformen enthält die Gateelektrode 48 dotiertes Polysilizium. 4F zeigt eine perspektivische Seitenansicht, die speziell den Schritt wiedergibt, der in 3P gezeigt ist.
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Gemäß 3Q wird eine Gatestapelschicht 50, die ein Metallsilizid enthält, um den Gatewiderstand zu reduzieren, auf der Polysilizium-Gateelektrode 48 ausgebildet. Hierbei kann die Gatestapelschicht 50 aus einem isolierenden Material zum Abdecken des Gates bestehen, z. B. aus Siliziumoxid oder Siliziumnitrid. 4G zeigt eine perspektivische Seitenansicht, die den Schritt gemäß 3Q veranschaulicht.
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Gemäß 3R werden die Maskenmuster 46 entfernt und dann werden nachfolgende Prozesse, wie beispielsweise eine Metallverbindung, ausgeführt, um einen Vertikal-MOS-Transistor mit Vielfachkanälen zu vervollständigen. In einigen Fällen können die Maskenmuster 36 verbleiben, um als eine isolierende Isolierschicht zu dienen.
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Erste Ausführungsform der Erfindung
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5 ist eine vergrößerte Ansicht, die einen Abschnitt ”A” in 3R zeigt. Gemäß 5 existiert bei dem Vertikal-MOS-Transistor des ersten Vergleichsbeispiels eine Gateisolierschicht 46 zwischen der Gateelektrode 48 und den Source/Drain-Zonen 34 (speziell den Source/Drain-Fortsetzungsschichten 32), um dadurch eine Überlappungskapazität zwischen der Gateelektrode 48 und den Source/Drain-Zonen 34 zu bewirken, wie durch ein Kondensatorsymbol gezeigt ist. Ein Vertikal-MOS-Transistor der vorliegenden Ausführungsformen ist dafür ausgelegt, um das Erzeugen der oben erläuterten Überlappungskapazität zu reduzieren oder zu unterdrücken.
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6A zeigt eine perspektivische Ansicht einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform, und 6B ist eine Querschnittsansicht entlang der Linie C-C' von 6A. Bei der vorliegenden Ausführungsform sind Gate-Abstandshalter 54 mit einem isolierenden Material zwischen der Gateelektrode 48 und den Source/Drain-Zonen 34 ausgebildet, um dadurch eine Erhöhung der Überlappungskapazität (siehe 5) zwischen der Gateelektrode 48 und den Source/Drain-Zonen 34 zu reduzieren oder zu verhindern. Bei der vorliegenden Ausführungsform sind die gleichen Elemente wie diejenigen des ersten Vergleichsbeispiels durch die gleichen Bezugszeichen versehen.
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Gemäß den 6A und 6B wird ein aktives Muster 30, welches eine Vielzahl von Kanälen 44a und 44b enthält, vertikal in der Aufwärtsrichtung auf einer Hauptfläche eines Substrats 10 ausgebildet, welches aus Silizium (Si), Silizium-Germanium (SiGe), Silizium-auf-Isolator (SOI), Silizium-Germanium-auf-Isolator (SGOI) und/oder anderen herkömmlichen Substraten/Schichten besteht. Die Source/Drain-Zonen 34 sind mit der Vielzahl der Kanäle 44a und 44b auf beiden Seiten des aktiven Musters 30 verbunden. Zwischen den Source/Drain-Zonen 34 und der Vielzahl der Kanäle 44a und 44b sind Source/Drain-Fortsetzungsschichten 32 ausgebildet, die mit den Source/Drain-Zonen 34 verbunden sind und mit den Kanälen 44 und 44b verbunden sind.
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Zwischen jedem der Kanäle 44a und 44b sind eine Vielzahl an Tunneln 42 mit einer Länge kürzer als der Kanallänge ausgebildet. Der unterste Tunnel 42a ist zwischen der untersten Kanalschicht 44a und dem darunter liegenden Flächenabschnitt des Substrats ausgebildet, das heißt einer fremdstoffdotierten Zone 12. Eine Tunnelnut 42c mit einer Tunnelgestalt ist an dem obersten Kanal 44b ausgebildet.
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6C zeigt eine vergrößerte Ansicht, die einen Abschnitt ”B” in 6B zeigt. Nachdem beide Seitenwände des Tunnels 42 und beide Seitenwände der Tunnelnut 42 ausgebildet wurden, werden zwei Gate-Abstandshalter 54 aus einer isolierenden Schicht so ausgebildet, daß jeder Gate-Abstandshalter eine Dicke (d) entsprechend der Hälfte der Differenz zwischen der Länge der Kanäle 44a und 44b und der Länge des Tunnels 42 aufweist, wie in 6C gezeigt ist. Über dem aktiven Muster 30 wird eine Gateelektrode 48 ausgebildet, die sich durch die Vielzahl der Tunnel 42a und 42d und die Tunnelnut 42c hindurch erstreckt und/oder diese auffüllt, und die Vielzahl der Kanäle 44a und 44b umschließt. Eine Gateisolierschicht 46 ist zwischen der Gateelektrode 48 und der Vielzahl der Kanäle 44a und 44b ausgebildet, das heißt auf der oberen Fläche und der unteren Fläche des Tunnels 42 und der unteren Fläche der Tunnelnut 42c, ausgenommen den Seitenwänden des Tunnels und den Seitenwänden der Tunnelnut.
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Bei einigen Ausführungsformen enthält die Gateelektrode 48 Polysilizium und eine Gatestapelschicht 50, die aus einem Metallsilizid zusammengesetzt ist und auf der oberen Oberfläche der Gateelektrode 48 ausgebildet ist. Die Gatestapelschicht 50 ist so ausgebildet, daß sie den oberen Abschnitt der Seitenwände der Gateelektrode 48 umgibt, so daß die nutenartige Gateelektrode gebildet wird. Es werden Feldzonen 22 so ausgebildet, daß sie die Source/Drain-Zonen 34, ausgenommen der Kanalzone, welche die Vielzahl der Kanäle 44a und 44b enthält, umgeben.
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Es wird eine schwer dotierte Zone 12 in dem Hauptflächenabschnitt des Substrats 10 unter dem aktiven Muster 30 ausgebildet, um dadurch den Betrieb eines Bodentransistors zu reduzieren oder zu verhindern.
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Die 7A bis 7M sind Querschnittsansichten, welche Verfahren zur Herstellung einer Halbleitervorrichtung gemäß den Ausführungsformen der vorliegenden Erfindung veranschaulichen. Gemäß 7A sind in der gleichen Weise, wie dies in den 3A bis 3F des ersten Vergleichsbeispiels gezeigt ist, ein voraktives Muster 18, in welchem eine Vielzahl an Zwischenkanalschichten 14 und eine Vielzahl von Kanalschichten 16 abwechselnd übereinander gestapelt sind, und Feldzonen 22, welche das voraktive Muster 18 umgeben, auf einem Substrat 10 ausgebildet. Bei einigen Ausführungsformen enthalten die Zwischenkanalschichten 14 einkristallines Ge oder einen einkristallinen SiGe-Film, während die Vielzahl der Kanalschichten 16 einen einkristallinen Si-Film aufweisen.
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Als nächstes wird eine Gate-Hartmaske für die Selbstausrichtung der Source/Drain-Zonen mit der Kanalzone auf dem voraktiven Muster 18 ausgebildet. Die Gate-Hartmaske besitzt ein Ätzstoppschichtmuster 24, ein Dummy-Gatemuster 26 und ein Antireflexionsschichtmuster 28, die aufeinander folgend aufgestapelt sind.
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Unter Verwendung der Gate-Hartmaske wird das voraktive Muster 18 weggeätzt, bis die Oberfläche des Substrats 10 freigelegt ist, wodurch Zonen 30 definiert werden, wo die Source/Drain-Zonen auszubilden sind. Indem dies so ausgeführt wird, verbleibt lediglich die Kanalzone des voraktiven Musters 18 zurück. Der Ätzprozeß wird ferner für eine ausreichend lange Zeit durchgeführt, um den oberen Abschnitt des Halbleitersubstrats 10 bis unter den vorspringenden Bereich der stark dotierten Zone 12 zu ätzen.
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Als ein Ergebnis wird ein aktives Kanalmuster 18a mit einem zweiten Kanalschichtmuster 16'' und ein zweites Zwischenkanalschichtmuster 14'' unter der Gate-Hartmaske 29 ausgebildet, wie dies in der Figur dargestellt ist. Das zweite Kanalschichtmuster 16'' besteht aus einer Vielzahl von zweiten Kanalschichtmustern 16a'' und 16b'' und das zweite Zwischenkanalschichtmuster 14'' besteht aus einer Vielzahl von Zwischenkanalschichtmustern 14a'', 14b'' und 14c''.
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Gemäß 7B werden die zweiten Zwischenkanalschichtmuster 14'' selektiv seitlich geätzt, und zwar über die freiliegenden Seiten des aktiven Kanalmusters 18a, wodurch unterschnittene Zonen 31 gebildet werden. Eine Weite oder Breite der unterschnittenen Zone 31 wird bis zu einer Tiefe von etwa 50~70 nm (500~700 Å) von der Seitenwandoberfläche des originalen aktiven Kanalmusters 18a aus ausgebildet. Demzufolge werden eine Vielzahl von dritten Zwischenkanalschichtmustern 15a, 15b und 15c, die kürzer sind als die Länge der zweiten Kanalschichtmuster 16a'' und 16b'' aus der Vielzahl der zweiten Zwischenkanalschichtmuster 14a'', 14b'' und 14c'' gebildet.
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Gemäß 7C wird eine Isolierschicht 52 so niedergeschlagen, daß die unterschnittenen Zonen 31 auf der gesamten Oberfläche der resultierenden Struktur aufgefüllt werden. Speziell wird ein isolierendes Material wie Siliziumoxid niedergeschlagen, um die unterschnittenen Zonen 31 des aktiven Kanalmusters 18a mit Hilfe eines chemischen Dampfniederschlagsverfahrens auszufüllen, wodurch die Isolierschicht 42 gebildet wird, welche die gesamte Oberfläche der resultierenden Struktur bedeckt, das heißt die gesamte innere Oberfläche der geätzten Zonen 30 inklusive der Seitenwände und der Oberfläche des aktiven Kanalmusters 18a.
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Gemäß 7D wird die isolierende Schicht 52 rückgeätzt, um Gate-Abstandshalter 54 zu bilden, die aus einem isolierenden Material, wie beispielsweise Siliziumoxid, bestehen, die lediglich die unterschnittenen Zonen 31 ausfüllen.
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Gemäß 7E wird in der gleichen Weise, wie dies in 3G des ersten Vergleichsbeispiels gezeigt ist, ein selektiver epitaxialer einkristalliner Film teilweise an den Oberflächen der geätzten Zonen 30 und den Seiten des aktiven Kanalmusters 18a wachsen gelassen, um dadurch die Source-/Drain-Erweiterungsschichten 32 zu bilden.
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Dann wird in der gleichen Weise, wie dies in 3H des ersten Vergleichsbeispiels gezeigt ist, ein leitender Film, wie beispielsweise dotiertes Polysilizium, Metall oder Metallsilizid, auf der gesamten Oberfläche der resultierenden Struktur niedergeschlagen, inklusive den Source-/Drain-Erweiterungsschichten 32, und dann wird der leitende Film zurückgeätzt, um die Source/Drain-Zonen 34 zu bilden, welche die geätzten Zonen 30 füllen.
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Bevor hier der leitende Film niedergeschlagen wird, kann ein Schräg-Ionenimplantationsverfahren durchgeführt werden, um die Source-/Drain-Erweiterungsschichten 32 des selektiven epitaxialen einkristallinen Films mit Fremdstoffen zu dotieren. Alternativ oder zusätzlich können die Source-/Drain-Erweiterungsschichten 32 dadurch dotiert werden, indem ein Dotierungsstoff festphasendiffundiert wird, und zwar aus den Source/Drain-Zonen, was bei einem nachfolgenden Anlaß- bzw. Wärmebehandlungsprozeß erfolgt. In jedem Fall können die Source/Drain-Fortsetzungsschichten 32 und die Source/Drain-Zonen 34 ein einheitliches Dotierungsprofil in einer Richtung senkrecht zu der Kanalzone aufweisen.
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Gemäß 7F wird in der gleichen Weise, wie dies in 3I des ersten Vergleichsbeispiels gezeigt ist, Siliziumnitrid auf den Source/Drain-Zonen 34, dem aktiven Kanalmuster 18a der Kanalzone und dem Substrat 10 niedergeschlagen, wodurch eine Maskenschicht ausgebildet wird. Dann wird in der gleichen Weise, wie dies in 3J des ersten Vergleichsbeispiel gezeigt ist, die Maskenschicht planiert, bis die Oberfläche des Dummy-Gatemusters 26 freigelegt ist, wodurch ein Maskenmuster 36 gebildet wird, welches das Dummy-Gatemuster 26 freilegt.
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Gemäß 7G wird das Dummy-Gatemuster 26 in der gleichen Weise, wie dies in 3K des ersten Vergleichsbeispiel gezeigt ist, selektiv entfernt, und zwar unter Verwendung des Maskenmusters 36, wodurch der Gategraben 38 gebildet wird. Hierbei verhindert das Ätzstoppschichtmuster 24, daß das darunter liegende aktive Kanalmuster 18a während des Ätzprozesses zum Entfernen des Dummy-Gatemusters 26 geätzt wird. Wenn leitende Schwänze 34a für den Source/Drain-Bereich unter den Seiten des Gatemusters 26 verbleiben, kann ein Oxidationsprozeß ausgeführt werden, um die leitenden Schwänze 34a in Isolierschichten 40 aus Siliziumoxid umzuwandeln, und zwar in der gleichen Weise, wie dies in 3L des ersten Vergleichsbeispiel gezeigt ist.
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Gemäß 7H wird das Ätzstoppschichtmuster 24 durch den Gategraben 38 freigelegt und wird in der gleichen Weise entfernt, wie dies in 3M des ersten Vergleichsbeispiels gezeigt ist. Wenn das aktive Kanalmuster 18a der Kanalzone nicht dotiert ist, wird ein Fremdstoff örtlich ionenimplantiert, und zwar durch den Gategraben 38 hindurch, um dadurch das aktive Kanalmuster 18a der Kanalzone mit Fremdstoffen zu dotieren. In einigen Ausführungsformen wird die Kanal-Ionenimplantation in solcher Weise ausgeführt, daß der vorspringende Bereich innerhalb jeder der Kanalschichten 16'' ausgebildet wird. Alternativ wird bei einigen Ausführungsformen die Kanal-Ionenimplantation in solcher Weise ausgeführt, daß jedes der zweiten Kanalschichtmuster 16a'' und 16b'' eine unterschiedliche Dotierungskonzentration relativ zueinander haben, so daß dadurch die Transistoren sukzessive betrieben werden können, und zwar entsprechend der angelegten Gatespannung.
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Es wird auf der gesamten Oberfläche der resultierenden Struktur ein Siliziumoxid niedergeschlagen, und zwar mit Hilfe eines chemischen Dampfniederschlagsverfahrens wodurch dann eine isolierende Schicht mit einer Dicke ausgebildet wird, die gleich ist mit oder etwas größer ist als die Breite oder Weite der Unterschneidungszone 31, z. B. etwa 50~70 nm (500~700 Å) Dicke. Dann wird die isolierende Schicht rückgeätzt, um die isolierenden Schicht-Abstandshalter 56 an den inneren Seitenwänden des Gategrabens 38 auszubilden. Die isolierenden Schicht-Abstandshalter 56 steuern die Kanalbreite und die Gatebreite.
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Gemäß 7I werden in der gleichen Weise, wie dies in 3N der Ausführungsform 1 gezeigt ist, Feldzonen 22 selektiv geätzt, und zwar unter Verwendung der Source/Drain-Zonen 34 als Ätzmaske, wodurch die Seiten des aktiven Kanalmusters 18a der Kanalzone freigelegt werden. Dann werden die Vielzahl der dritten Zwischenkanalschichtmuster 15a, 15b und 15c selektiv mit Hilfe eines isotropen Ätzprozesses entfernt, wodurch eine Vielzahl an Tunneln 42a und 42b ausgebildet werden, die durch das aktive Kanalmuster 18a hindurch verlaufen, und eine Tunnelnut 42c ausgebildet wird, die an der obersten Position gelegen ist. Hierbei bilden die zweiten Kanalschichtmuster 16a'' und 16b'' eine Vielzahl an Kanälen 44a und 44b. Die Tunnel 42a und 42b werden in solcher Weise ausgebildet, daß sie eine Länge kürzer als die horizontale Länge der Kanäle 44a und 44b haben, und zwar auf Grund der Gate-Abstandshalter 54, die an den Seitenwänden derselben ausgebildet sind.
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Gemäß 7J wird in der gleichen Weise, wie die in 3O für das erste Vergleichsbeispiel gezeigt ist, ein thermischer Oxidationsprozeß ausgeführt, um eine Gateisolierschicht 46 an den Flächenabschnitten der Vielzahl der Kanäle 44a und 44b auszubilden (speziell der oberen Oberfläche und der unteren Oberfläche der Vielzahl der Tunnel 42a und 42b und der Bodenfläche der Tunnelnut 42c). Hierbei wird zum Reduzieren der Oberflächenrauhigkeit der Kanäle 44a und 44b eine Wärmebehandlung bei einer hohen Temperatur in einer Wasserstoff(H2)- oder Argon(Ar)-Umgebung durchgeführt, bevor die Gateisolierschicht 46 ausgebildet wird.
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Gemäß 7K wird in der gleichen Weise, wie dies in 3P für das erste Vergleichsbeispiel gezeigt ist, eine Gateelektrode 48 ausgebildet, um die Tunnel 42a und 42b und die Tunnelnut 42c auszufüllen und um die Kanäle 44a und 44b zu umgeben. Bei einigen Ausführungsformen enthält die Gateelektrode 48 dotiertes Polysilizium.
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Gemäß 7L werden die isolierenden Schicht-Abstandshalter 56 selektiv entfernt, um die obere Oberfläche und einen Abschnitt der Seitenwände der Gateelektrode 48 freizulegen. Das heißt, es verbleiben Abstandshalterrückstände 56a an dem unteren Abschnitt der Seitenwände der Gateelektrode 48.
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Gemäß 7M wird in der gleichen Weise, wie dies in 3G für das erste Vergleichsbeispiel gezeigt ist, eine Gatestapelschicht 50 mit Metallsilizid zum Reduzieren eines Gatewiderstandes auf der oberen Oberfläche und einem Abschnitt der oberen Seitenwände der freigelegten Gateelektrode 48 ausgebildet. Hierbei ist die Weite oder Breite der Gatestapelschicht 50 die gleiche wie die Länge der Kanäle 44a und 44b, während die Breite oder Weite der Gateelektrode 48 die gleiche ist wie die Länge des Tunnels 42. Demzufolge wird ein nutenförmiges Gateprofil hergestellt, wobei die Gatestapelschicht 50 vorragt, und zwar verglichen mit der Gateelektrode 48. Das nutenförmige Gateprofil kann den Kontaktwiderstand zwischen der Gateelektrode 48 und der Gatestapelschicht 50 reduzieren.
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Als nächstes werden die isolierenden Schicht-Abstandshalter 56 und die Maskenmuster 36 entfernt, wie dies in 6B gezeigt ist.
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Gemäß der ersten Ausführungsform der vorliegenden Erfindung werden Gate-Abstandshalter 54, die aus einem isolierenden Material bestehen, zwischen der Gateelektrode 48 und den Source/Drain-Zonen 34 ausgebildet, welche die Überlappungskapazität zwischen der Gateelektrode und Source/Drain reduzieren können. Ferner kann der Kontaktwiderstand zwischen der Gateelektrode 48 und der Gatestapelschicht 50 reduziert werden, da die Gatestapelschicht 50 so ausgebildet ist, daß sie einen Abschnitt der Seitenwände der Gateelektrode 48 umgibt.
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Zweite Ausführungsform der Erfindung
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8 zeigt eine Querschnittsansicht einer Vorrichtung gemäß dritten Vergleichsbeispielen. Eine Vorrichtung des vorliegenden Vergleichsbeispiels ist ähnlich der Vorrichtung der ersten Ausführungsform der Erfindung mit der Ausnahme, daß die Polysilizium-Gateelektrode 48 die gleiche Weite oder Breite wie diejenige der Gatestapelschicht 50a aufweist, die aus einem Metallsilizid besteht.
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Eine Gateisolierschicht 46 wird in der gleichen Weise, wie dies in den 7A bis 7J der ersten Ausführungsform gezeigt ist, hergestellt. Danach wird eine Polysilizium-Gateelektrode 48 hergestellt, so daß sie sich durch die Vielzahl der Tunnel 42a und 42b und die Tunnelnut 42c hindurch erstreckt und/oder diese füllt, und um die Vielzahl der Kanäle 44a und 44b zu umschließen. Demzufolge wird die Polysilizium-Gateelektrode 48 so ausgebildet, daß sie die gleiche Weite oder Breite wie die horizontale Breite oder Weite der Tunnel 42a und 42b hat.
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Nach der Ausbildung der Gatestapelschicht 50, die ein Metallsilizid aufweist, und zwar auf der Polysilizium-Gateelektrode 48, werden die isolierenden Schicht-Abstandshalter 56, die an den Seitenwänden des Gategrabens 38 ausgebildet sind, entfernt. Somit wird die Gatestapelschicht 50 so ausgebildet, daß sie die gleiche Weite oder Breite wie diejenige der Gateelektrode 48 besitzt.
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Es wird dann in der gleichen Weise wie bei dem ersten Vergleichsbeispiel ein leitendes Material niedergeschlagen und rückgeätzt, um die Source/Drain-Zonen 34 zu bilden, und zwar nach dem Wachsenlassen eines epitaxialen einkristallinen Films an den Seiten des aktiven Kanalmusters der Kanalzone, um die Source-/Drain-Erweiterungsschichten zu bilden. Alternativ sind die geätzten Zonen des aktiven Musters mit einem epitaxialen einkristallinen Film versehen oder mit diesem gefüllt oder auch mit einem leitenden Material versehen oder gefüllt, wie beispielsweise einem dotierten Polysilizium, Metall, Metallsilizid usw., um dadurch die Source/Drain-Zonen 34 zu bilden, wie in 8 gezeigt ist.
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Zweites Vergleichsbeispiel
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Die 9A bis 9J zeigen Querschnittsansichten, die Verfahren zur Herstellung von Halbleitervorrichtungen gemäß einem zweiten Vergleichsbeispiel veranschaulichen. Bei dem vorliegenden Vergleichsbeispiel sind gleiche Elemente wie diejenigen, die bei dem ersten Vergleichsbeispiel gezeigt sind, mit den gleichen Bezugszeichen versehen.
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Gemäß 9A werden in der gleichen Weise wie in den 3A bis 3F des ersten Vergleichsbeispiels gezeigt ist, ein voraktives Muster 18, in welchem eine Vielzahl von Zwischenkanalschichten 14 und eine Vielzahl von Kanalschichten 16 abwechselnd übereinander gestapelt sind, und Feldzonen 22, welche das voraktive Muster 18 umgeben, auf einem Halbleitersubstrat 10 ausgebildet. Bei einigen Ausführungsformen umfassen die Zwischenkanalschichten 14 einen einkristallinen Ge-Film oder einen einkristallinen SiGe-Film, während die Kanalschichten 16 einen einkristallinen Si-Film aufweisen.
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Als nächstes werden eine Gate-Hartmaske 29, die aus einem Ätzstoppschichtmuster 24 besteht, ein Dummy-Gatemuster 26 und ein Antireflexionsschichtmuster 28 auf dem voraktiven Muster 18 ausgebildet.
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Unter Verwendung der Gate-Hartmaske 29 wird das voraktive Muster 18 weggeätzt, bis die Oberfläche des Substrats 10 freigelegt ist, wodurch Zonen 30 gebildet werden, in denen Source/Drain-Zonen auszubilden sind. Es wird somit auf der Kanalzone unter der Gate-Hartmaske 29 ein aktives Kanalmuster 18a mit einem zweiten Kanalschichtmuster 16'' und einem zweiten Zwischenkanalschichtmuster 14'' aus dem voraktiven Muster 18 gebildet, wie dies dargestellt ist. Das zweite Kanalschichtmuster 16'' besteht aus einer Vielzahl von zweiten Kanalschichtmustern 16a'' und 16b'' und das zweite Zwischenkanalschichtmuster 14'' besteht aus einer Vielzahl von Zwischenkanalschichtmustern 14a'', 14b'' und 14c''. Es wird ferner ein Ätzprozeß für eine ausreichend lange Zeitdauer durchgeführt, um den oberen Abschnitt des Substrats 10 zu ätzen, und zwar bis unter den vorspringenden Bereich der stark dotierten Zone 12.
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Danach wird eine Oxidationsblockierschicht 58 aus einem Material mit einer Ätzselektivität in bezug auf die Feldzonen 22, wie beispielsweise Siliziumnitrid, auf der inneren Oberfläche der geätzten Zonen 30 ausgebildet, ebenso auf der Oberfläche des aktiven Kanalmusters 18a und den Oberflächen der Feldzonen 22.
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Gemäß 9B wird die Oxidationsblockierschicht 58 anisotrop weggeätzt, um Antioxidations-Abstandshalter 58a lediglich an den Seitenwänden des aktiven Kanalmusters 18a und den inneren Seiten der geätzten Zonen 30 auszubilden und um gleichzeitig die Oberfläche 59 des Halbleitersubstrats 10 der geätzten Zonen 30 freizulegen, das heißt die Böden von Source/Drain.
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Gemäß 9C wird mit Hilfe eines thermischen Oxidationsprozesses die freigelegte Oberfläche des Substrats 59 oxidiert, um Isolierschichtmuster 60 zu bilden, die aus Siliziumoxid bestehen, und zwar lediglich an den Böden von Source/Drain. Gemäß 9D werden die Antioxidations-Abstandshalter 58a selektiv mit Hilfe eines Feuchtätzprozesses entfernt, wie beispielsweise durch Abstreifen mit Phosphorsäure. Gemäß 9E wird in der gleichen Weise, wie dies in 3G des ersten Vergleichsbeispiels gezeigt ist, ein selektiver epitaxialer Einkristallfilm teilweise an den Seiten des aktiven Kanalmusters 18a wachsen gelassen, um die Source-/Drain-Erweiterungsschichten 32a zu bilden.
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Es wird dann in der gleichen Weise, wie dies in 3H des ersten Vergleichsbeispiels gezeigt ist, ein leitender Film, wie beispielsweise dotiertes Polysilizium, Metall, Metallsilizid usw., auf der Oberfläche der resultierenden Struktur niedergeschlagen, welche die Source/Drain-Fortsetzungsschichten 32a enthält und es erfolgt dann ein Rückätzen, um die Source/Drain-Zonen 34a zu bilden, welche die geätzten Zonen 30 auffüllen. Hierbei wird der epitaxiale einkristalline Film dick an den Seiten des aktiven Kanalmusters 18a wachsen gelassen, da dieser lediglich auf der Siliziumzone wächst, und zwar exklusive der Isolierschichtmuster 60. Daher kann ein Schwanz 34a des leitenden Films für Source/Drain nicht unter den Seitenwänden des Dummy-Gatemusters 26 zurückbleiben, was im Gegensatz zu dem ersten Vergleichsbeispiel und der ersten sowie zweiten Ausführungsform der Erfindung steht.
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Bevor hierbei der leitende Film niedergeschlagen wird, kann eine Schräg-Ionenimplantation ausgeführt werden, um die Source-/Drain-Erweiterungsschichten 32a zu dotieren, die aus dem selektiven epitaxialen einkristallinen Film bestehen, und zwar mit Fremdstoffen zu dotieren. Alternativ oder zusätzlich können die Source-/Drain-Erweiterungsschichten 32 dadurch dotiert werden, indem eine Festphasendiffusion eines Dotierungsstoffes erfolgt, und zwar aus den Source/Drain-Zonen bei einem nachfolgenden Anlaß- bzw. Wärmebehandlungsprozeß. In beiden Fällen können die Source-/Drain-Erweiterungsschichten 32a und die Source/Drain-Zonen 34a ein einheitliches Dotierungsprofil in einer Richtung senkrecht zu der Kanalzone besitzen.
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Gemäß 9F wird in der gleichen Weise, wie dies in 3I des ersten Vergleichsbeispiels gezeigt ist, Siliziumnitrid auf den Source/Drain-Zonen 34a, dem aktiven Kanalmuster 18a der Kanalzone und dem Substrat 10 niedergeschlagen, wodurch eine Maskenschicht gebildet wird. Dann wird die Maskenschicht planiert, bis die Oberfläche des Dummy-Gatemusters 26 freigelegt ist, wodurch ein Maskenmuster 36 gebildet wird, welches das Dummy-Gatemuster 26 freilegt.
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Gemäß 9G wird in der gleichen Weise, wie dies in 3K des ersten Vergleichsbeispiels gezeigt ist, das Dummy-Gatemuster 26 selektiv unter Verwendung des Maskenmusters 36 entfernt, wodurch ein Gategraben 38 gebildet wird. Dann wird das Ätzstoppschichtmuster 24, welches durch den Gategraben 38 freiliegend ist, entfernt. Wenn das aktive Kanalmuster 18a der Kanalzone nicht dotiert ist, wird ein Fremdstoff örtlich durch den Gategraben 38 ionenimplantiert, um dadurch das aktive Kanalmuster 18a der Kanalzone zu dotieren. Bei einigen Ausführungsformen wird die Kanal-Ionenimplantation in einer solchen Weise ausgeführt, daß der vorspringende Bereich innerhalb jeder der Kanalschichten 16'' ausgebildet wird. Alternativ wird bei anderen Ausführungsformen die Kanal-Ionenimplantation in einer solchen Weise ausgeführt, daß die Kanalschichten 16'' eine unterschiedliche Dotierungskonzentration untereinander aufweisen, so daß der erhaltene Transistor sukzessive gemäß der angelegten Gatespannung arbeitet.
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Um nun auf 9H einzugehen, so werden in der gleichen Weise, wie dies in 3M des ersten Vergleichsbeispiels gezeigt ist, die Feldzonen 22 selektiv geätzt, und zwar unter Verwendung der Source/Drain-Zonen 34a als Ätzmaske, wodurch die Seiten des aktiven Kanalmusters 18a der Kanalzone freigelegt werden. Dann werden in der gleichen Weise, wie dies in 3N des ersten Vergleichsbeispiels gezeigt ist, die Vielzahl der Zwischenkanalschichtmuster 14a'', 14b'' und 14c'' selektiv mit Hilfe eines isotropen Ätzprozesses entfernt, wodurch eine Vielzahl von Tunneln 42 und 42b ausgebildet werden, die durch das aktive Kanalmuster 18a hindurch verlaufen, und eine Tunnelnut 42c ausgebildet wird, die an einer obersten Position gelegen ist. Hierbei bilden die zweiten Kanalschichtmuster 16a'' und 16b'' eine Vielzahl an Kanälen 44a und 44b.
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Gemäß 9I wird in der gleichen Weise, wie dies in 3O des ersten Vergleichsbeispiels gezeigt ist, ein thermischer Oxidationsprozeß durchgeführt, um eine Gateisolierschicht 46 auf den Oberflächen der Vielzahl der Kanäle 44a und 44b auszubilden (speziell inklusive der Vielzahl der Tunnel 42a und 42b und der Tunnelnut 42c). Hierbei kann, um die Oberflächenrauhigkeit der Kanäle 44a und 44b zu reduzieren, eine Wärmebehandlung bei einer hohen Temperatur in einer Wasserstoff(H2)- oder Argon(Ar)-Umgebung durchgeführt werden, und zwar bevor die Gateisolierschicht 46 ausgebildet wird.
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Dann wird in der gleichen Weise, wie dies in 3P des ersten Vergleichsbeispiels gezeigt ist, eine Polysilizium-Gateelektrode 48 ausgebildet, so daß sie sich durch die Tunnel 42a und 42b und die Tunnelnut 42c hindurch erstreckt und/oder diese auffüllt, und damit diese die Vielzahl der Kanäle 44a und 44b umschließt. Es wird dann eine Gatestapelschicht 50, die aus Metallsilizid zum Reduzieren des Gatewiderstandes besteht, oben auf der Polysilizium-Gateelektrode 48 ausgebildet.
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Um nun auf 9J einzugehen, so wird in der gleichen Weise, wie dies in 3R des ersten Vergleichsbeispiels gezeigt ist, das Maskenmuster 36 entfernt und es werden dann nachfolgende Prozesse, wie beispielsweise ein Metallverbindungsprozeß, durchgeführt, um den Vertikal-MOS-Transistor zu vervollständigen.
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Gemäß dem zweiten Vergleichsbeispiel werden die Isolierschichtmuster 60 an den Böden der Source/Drain-Zonen ausgebildet, um dadurch die Source/Drain-Übergangskapazität zu reduzieren.
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Drittes Vergleichsbeispiel
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10 ist eine Querschnittsansicht einer Vorrichtung gemäß einem dritten Vergleichsbeispiel. Bei dem vorliegenden Vergleichsbeispiel sind die gleichen Elemente, die bei dem ersten Vergleichsbeispiel vorkommen, mit den gleichen Bezugszeichen bezeichnet.
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Bei dem vorliegenden Vergleichsbeispiel wird nach der Durchführung der Prozesse in der gleichen Weise, wie dies in den 3A bis 3F des ersten Vergleichsbeispiels gezeigt ist, ein voraktives Muster 18 weggeätzt, um dadurch geätzte Zonen 30 zu bilden, wobei Source/Drain-Zonen gebildet werden und auch ein aktives Kanalmuster 18a entsteht. Dann werden die geätzten Zonen 30 mit einem selektiven Epitaxial-Einkristall-Film gefüllt, um die Source/Drain-Zonen 34 zu bilden. Als nächstes werden in der gleichen Weise, wie dies in den 3I bis 3R gezeigt ist, nachfolgende Prozesse durchgeführt, um die Halbleitervorrichtung herzustellen.
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Demzufolge ist das vorliegende Vergleichsbeispiel ähnlich dem ersten Vergleichsbeispiel mit der Ausnahme, daß die geätzten Zonen 30 komplette mit Hilfe eines Epitaxialverfahrens gefüllt werden, um die Source/Drain-Zonen 34 zu bilden, und zwar ohne Ausbildung zusätzlicher Source-/Drain-Erweiterungsschichten.
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Bei dem vorliegenden Vergleichsbeispiel können Gate-Abstandshalter 54, die aus einem Isoliermaterial bestehen, zwischen einer Gateelektrode 48 und den Source/Drain-Zonen 34 ausgebildet werden, und zwar durch Kombinieren eines Verfahrens, welches bei der ersten und zweiten Ausführungsform der Erfindung gezeigt ist. Darüber hinaus können Isolierschichtmuster 60 an den Böden der Source/Drain-Zonen 34 ausgebildet werden, und zwar durch Kombinieren eines Verfahrens, welches bei dem zweiten Vergleichsbeispiel gezeigt ist.
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Viertes Vergleichsbeispiel
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11 zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem vierten Vergleichsbeispiel. Bei dem vorliegenden Vergleichsbeispiel sind die gleichen Elemente wie diejenigen bei dem ersten Vergleichsbeispiel mit den gleichen Bezugszeichen versehen.
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Die Halbleitervorrichtung des vorliegenden Vergleichsbeispiels ist ähnlich derjenigen des dritten Vergleichsbeispiels, bei welchem ein voraktives Muster 18 weggeätzt wird, um geätzte Zonen 30 für Source/Drain und ein aktives Kanalmuster 18a zu bilden, und zwar in der gleichen Weise, wie dies in den 3A bis 3F des ersten Vergleichsbeispiels gezeigt ist, mit der Ausnahme, daß der leitende Film, wie beispielsweise ein dotiertes Polysilizium, Metall, Metallsilizid usw., niedergeschlagen wird und dann zurückgeätzt wird, um die Source/Drain-Zonen 34 an den geätzten Zonen 30 auszubilden, anstelle eines Ausfüllens der geätzten Zonen 30 mit einem selektiven epitaxialen einkristallinen Film, wie dies bei dem dritten Vergleichsbeispiel gezeigt ist.
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Bei dem vorliegenden Vergleichsbeispiel kann es unnötig sein, zusätzliche Source-/Drain-Erweiterungsschichten in der gleichen Weise wie bei dem dritten Vergleichsbeispiel auszubilden. Ferner kann ein Vertikal-MOS-Transistor mit Vielfachkanälen dadurch erhalten werden, indem ein Verfahren, welches bei der ersten Ausführungsform der Erfindung, der zweiten Ausführungsform der Erfindung oder dem zweiten Vergleichsbeispiel gezeigt ist, mit dem vierten Vergleichsbeispiel kombiniert wird.
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Fünftes Vergleichsbeispiel
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12 zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem fünften Vergleichsbeispiel. Die Halbleitervorrichtung des vorliegenden Vergleichsbeispiels ist ähnliche derjenigen des dritten Vergleichsbeispiel mit der Ausnahme, daß die Zahl der Kanäle 44 und die Dicke der Tunnel verschieden sind von denjenigen der Halbleitervorrichtung, die bei dem dritten Vergleichsbeispiel gezeigt ist, indem nämlich die Dicke und die jeweilige Zahl der Zwischenkanalschichten und der Kanalschichten, die das aktive Muster bilden, gesteuert werden.
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Sechstes Vergleichsbeispiel
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13 zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem sechsten Vergleichsbeispiel. Die Halbleitervorrichtung des vorliegenden Vergleichsbeispiels ist auf einer Oxidschicht 70 eines SOI-Substrats in der gleichen Weise ausgebildet, wie dies bei dem dritten oder dem vierten Vergleichsbeispiel gezeigt ist.
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Spezieller ausgedrückt, wird ein Vertikal-MOS-Transistor mit einem aktiven Kanalmuster geschaffen, der eine Vielzahl an Kanälen 44a, 44b und 44c auf der Oxidschicht 70 des SOI-Substrats aufweist, wobei Tunnel zwischen jedem der Kanäle zwischengefügt sind und Source/Drain-Zonen 34 ausgebildet sind, um eine Verbindung mit der Vielzahl der Kanäle 44a, 44b und 44c auf beiden Seiten des aktiven Kanalmusters herzustellen, und wobei eine Gateelektrode 48 auf dem aktiven Kanalmuster ausgebildet ist, so daß sie sich durch die Tunnel hindurch erstreckt oder diese füllt, und die Vielzahl der Kanäle 44a, 44b und 44c umschließt.
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Der Vertikal-MOS-Transistor kann dadurch erhalten werden, indem man ein Verfahren, welches bei den anderen früheren Vergleichsbeispielen oder Ausführungsformen gezeigt ist, kombiniert. Wie dies für Fachleute auf dem vorliegenden Gebiet gut bekannt ist, besitzt das SOI-Substrat ein unteres Halbleitersubstrat (nicht gezeigt) und eine eingegrabene Oxidschicht 70, die auf dem Substrat ausgebildet ist.
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Bei dem vorliegenden Vergleichsbeispiel sind eine Vielzahl von Zwischenkanalschichten, die aus einkristallinem Ge oder einem einkristallinen SiGe-Film bestehen, und eine Vielzahl an Kanalschichten, die einen einkristallinen Si-Film aufweisen, abwechselnd aufeinander gestapelt, und zwar auf der eingegrabenen Oxidschicht 70. Dann werden die Vielzahl der Zwischenkanalschichten und die Vielzahl der Kanalschichten in ein Muster gebracht, um ein voraktives Muster zu bilden.
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Siebtes Vergleichsbeispiel
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14 zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem siebten Vergleichsbeispiel. Die Halbleitervorrichtung des vorliegenden Vergleichsbeispiels sind ähnlich denjenigen, die in 5 in Verbindung mit dem dritten Vergleichsbeispiel gezeigt sind, mit der Ausnahme, daß die Dicke (t) des untersten Tunnels, der mit einer Gateelektrode 48 gefüllt ist, dicker ausgebildet ist als die anderen Tunnel, um dadurch den Betrieb eines parasitären Transistors des untersten Kanals 44a zu reduzieren oder zu verhindern. Die gleichen Bezugszeichen bezeichnen gleiche Elemente.
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Spezieller ausgedrückt, wird bei dem Prozeß, der gemäß 3B des ersten Vergleichsbeispiels veranschaulicht ist und durchgeführt wird, die Dicke (t) der untersten Zwischenkanalschicht 14a dicker ausgeführt als die Dicke der anderen Zwischenkanalschichten 14b und 14c, wenn eine Vielzahl der Zwischenkanalschichten 14 und eine Vielzahl der Kanalschichten 16 abwechselnd übereinander gestapelt werden, und zwar auf dem Halbleitersubstrat 10. In der gleichen Weise, wie dies in den 3D bis 3F des ersten Vergleichsbeispiels gezeigt ist, werden die Vielzahl der Zwischenkanalschichten 14 und die Vielzahl der Kanalschichten 16 in ein Muster gebracht, um ein voraktives Muster 18 auszubilden, und dann wird das voraktive Muster 19 weggeätzt, bis die Oberfläche des Substrats 10 freigelegt ist, wodurch Zonen festgelegt werden, in welchen die Source/Drain-Zonen auszubilden sind und gleichzeitig ein aktives Kanalmuster 18a gebildet wird, welches die Zwischenkanalschichtmuster und Kanalschichtmuster enthält.
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In der gleichen Weise wie bei dem dritten Vergleichsbeispiel wird ein epitaxialer einkristalliner Film wachsen gelassen, um die geätzten Zonen aufzufüllen, und dann erfolgt eine Dotierung zu dem oberen Abschnitt der unteren Zwischenkanalschicht hin, wodurch dann die Source/Drain-Zonen 34 gebildet werden. Nachfolgende Prozesse sind ähnlich den Prozessen, die bei den oben beschriebenen Ausführungsformen und Vergleichsbeispielen durchgeführt werden.
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Achtes Vergleichsbeispiel
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Die 15A bis 15E sind Querschnittsansichten, welche Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einem achten Vergleichsbeispiel der vorliegenden Erfindung veranschaulichen.
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Gemäß 15A wird in der gleichen Weise, wie dies in den 3A bis 3C des ersten Vergleichsbeispiels gezeigt ist, ein voraktives Muster 18, in welchem eine Vielzahl von Zwischenkanalschichten 14 und eine Vielzahl von Kanalschichten 16 abwechselnd miteinander aufgestapelt sind, und Feldzonen 22, die das voraktive Muster 18 umgeben, auf einem Substrat 10 ausgebildet. Bei einigen Ausführungsformen umfassen die Vielzahl der Zwischenkanalschichten 14 einkristallines Ge oder einen einkristallinen SiGe-Film, während die Vielzahl der Kanalschichten 16 einen einkristallinen Si-Film aufweisen.
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Danach wird in der gleichen Weise, wie dies in den 3D und 3E bei dem ersten Vergleichsbeispiel gezeigt ist, eine Gate-Hartmaske 29 mit einem Dummy-Gatemuster (nicht gezeigt) auf dem voraktiven Muster ausgebildet.
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In der gleichen Weise, wie dies in 3F ersten Vergleichsbeispiels gezeigt ist, wird das voraktive Muster 18 weggeätzt, und zwar unter Verwendung der Gate-Hartmaske 29, bis die Oberfläche des Substrats 10 freigelegt ist, wodurch Zonen 30 ausgebildet werden, in denen Source/Drain auszubilden sind. Als ein Ergebnis verbleibt lediglich das voraktive Muster 18 der Kanalzone zurück.
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Dann wird in der gleichen Weise, wie dies in 3G des ersten Vergleichsbeispiels gezeigt ist, ein selektiver epitaxialer einkristalliner Film teilweise an den Seiten des voraktiven Musters 18 wachsen gelassen und auch an der freigelegten Oberfläche des Substrats 10, wodurch Source/Drain-Fortsetzungsschichten oder -Erweiterungsschichten 32 gebildet werden. Es kann eine Schräg-Ionenimplantation ausgeführt werden, um die Source-/Drain-Erweiterungsschichten 32 mit Fremdstoffen zu dotieren.
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Als nächstes wird, wie in 15A gezeigt ist, Siliziumnitrid auf der gesamten Oberfläche der resultierenden Struktur niedergeschlagen, um eine erste isolierende Schicht 62 zu bilden. Spezieller ausgedrückt, wird die erste isolierende Schicht 62, die aus einem isolierenden Material besteht, welches eine Ätzselektivität in bezug auf das voraktive Muster 18 und die Feldzonen 22 hat, z. B. Siliziumnitrid, auf der gesamten Oberfläche des Substrats inklusive der Feldzonen 22 und den Source-/Drain-Erweiterungsschichten 32 ausgebildet.
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Gemäß 15B wird eine zweite isolierende Schicht 64 auf der ersten isolierenden Schicht 62 niedergeschlagen, um gemäß einigen Ausführungsformen in ausreichender Weise die Zonen aufzufüllen, wo Source/Drain auszubilden sind, und zwar zwischen den Source-/Drain-Erweiterungsschichten 32 und den Feldzonen 22. Die zweite isolierende Schicht 64 besteht aus einem Material mit einer Ätzselektivität in bezug auf die erste isolierende Schicht 62. Bei einigen Ausführungsformen besteht die zweite isolierende Schicht 64 aus dem gleichen Material wie dasjenige, welches die Feldzonen 62 bildet, z. B. aus Siliziumoxid.
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Gemäß 15C wird die zweite isolierende Schicht 64 zu dem untersten Tunnel hin rückgeätzt, wodurch zweite Isolierschichtmuster 64a an den Böden der Zonen ausgebildet werden, wo Source/Drain auszubilden sind.
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Gemäß 15D wird unter Verwendung der zweiten Isolierschichtmuster 64a als Ätzmaske die erste isolierende Schicht 62 rückgeätzt, um erste Isolierschichtmuster 62a unter jedem der zweiten Isolierschichtmuster 64a auszubilden.
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Gemäß 15E werden die Zonen, wo Source/Drain auszubilden ist, und zwar zwischen den Feldzonen 22 und den Source/Drain-Fortsetzungsschichten 32, ein leitender Film wie dotiertes Polysilizium, Metall, Metallsilizid usw. vorgesehen oder diese Zonen werden damit gefüllt, um dadurch die Source/Drain-Zonen 34 zu bilden.
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Als nächstes wird die Halbleitervorrichtung in der gleichen Weise, wie dies in den 3I bis 3R des ersten Vergleichsbeispiels gezeigt ist, so, wie in 15F dargestellt ist, hergestellt.
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Gemäß dem vorliegenden Vergleichsbeispiel werden eine isolierende Schicht Stapelstruktur mit dem ersten Isolierschichtmuster 62a und dem zweiten Isolierschichtmuster 64a an den Böden der Source/Drain-Zonen 34 ausgebildet, was die Source/Drain-Übergangskapazität reduzieren kann.
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Neuntes Vergleichsbeispiel
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Die 16A bis 16C sind Querschnittsansichten, welche Halbleitervorrichtungen und Verfahren zur Herstellung derselben gemäß einem neunten Vergleichsbeispiel der vorliegenden Erfindung veranschaulichen. Bei dem vorliegenden Vergleichsbeispiel sind die gleichen Elemente wie diejenigen des ersten bis achten Vergleichsbeispiels bzw. der ersten und zweiten Ausführungsformen mit den gleichen Bezugszeichen versehen.
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Gemäß 16A wird beispielsweise mit Hilfe eines chemischen Dampfniederschlagsverfahrens eine Oxidschicht 80 auf einem Halbleitersubstrat 10 gebildet, welches aus Silizium (Si), Silizium-Germanium (SiGe), Silizium-auf-Isolator (SOI), Silizium-Germanium-auf-Isolator (SGOI) und/oder anderen herkömmlichen Substraten/Schichten besteht.
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Gemäß 16B wird ein Fotoresistfilm auf der Oxidschicht 80 aufgeschichtet und dann belichtet und entwickelt, um Fotoresistmuster 82 zu bilden, die eine Zone M öffnen, wo Vielfachkanäle ausgebildet werden.
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Dann wird unter Verwendung der Fotoresistmuster 82 als Maske die Oxidschicht 80 trocken weggeätzt, um Oxidschichtmuster 80a zu bilden, die eine Vielkanalzone M und eine Einzelkanalzone S festlegen. Das heißt, die Oxidschichtmuster 80a verbleiben lediglich auf den typischen Einzelkanalzonen S.
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Nachfolgend wird ein Fremdstoff mit der gleichen Leitfähigkeit wie derjenigen des Substrats 10 in die freigelegte Substratfläche der Vielfachkanalzone M ionenimplantiert, wodurch die stark dotierte Zone 12 gebildet wird, um den Betrieb des Bodentransistors zu reduzieren oder zu verhindern.
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Gemäß 16C werden die Fotoresistmuster 82 durch Aschung und Abstreifprozesse entfernt. Dann werden mit Hilfe eines selektiven epitaxialen Wachstumsverfahrens eine Vielzahl von Zwischenkanalschichten und eine Vielzahl von Kanalschichten 16 abwechselnd miteinander auf den Zonen gestapelt, und zwar ausschließlich der Oxidschichtmuster 80a, das heißt auf der Substratoberfläche der Vielfachkanalzone M.
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Spezifischer ausgedrückt, wird ein Einkristall-Ge-Epitaxialfilm oder ein Einkristall-Si-Ge-Epitaxialfilm selektiv bis zu einer Dicke von etwa 30 nm (300 Å) auf der Oberfläche des Substrats 10 wachsen gelassen, und zwar exklusive der Oxidschichtmuster 80a, wodurch eine erste Zwischenkanalschicht 14a ausgebildet wird. Dann wird ein einkristalliner Si-Epitaxialfilm mit einer Dicke von etwa 30 nm (300 Å) auf der ersten Zwischenkanalschicht 14a wachsen gelassen, um dadurch eine erste Kanalschicht 16a zu bilden. Hierbei kann, um an früherer Stelle die Kanaldotierung durchzuführen, die Kanalschicht 16 aus einem dotierten einkristallinen Si-Epitaxialfilm gebildet werden.
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Indem man dies durchführt, wird kein Epitaxialfilm an der einzelnen Kanalzone S wachsen gelassen, während jedoch ein voraktives Muster 18, in welchem eine Vielzahl der Zwischenkanalschichten 14 und eine Vielzahl der Kanalschichten 16 abwechselnd übereinander gestapelt sind, an der Vielfachkanalzone M ausgebildet wird.
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Dann werden in der gleichen Weise, wie dies bei den vorhergehenden Ausführungsbeispielen und Ausführungsformen der Erfindung gezeigt ist, nachfolgende Prozesse durchgeführt, um die Halbleitervorrichtung herzustellen.
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Gemäß einiger Ausführungsformen der vorliegenden Erfindung, die oben beschrieben sind, wird eine Vielzahl von dünnen Kanälen aus einem aktiven Muster gebildet und es wird die Gateelektrode so ausgebildet, daß sie die Kanäle umschließt oder umgibt. Da die Vielzahl der dünnen Kanäle vertikal gestapelt sind, können die Bereiche, die durch die Kanalzone und die Source/Drain-Zonen belegt werden, reduziert werden, und zwar verglichen mit dem herkömmlichen Fin-typ-MOS-Transistor.
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Ferner werden bei einigen Ausführungsformen der vorliegenden Erfindung die Source/Drain-Zonen so ausgebildet, daß sie ein einheitliches Dotierungsprofil in einer Richtung senkrecht zu der Vielzahl der Kanäle aufweisen, so daß eine einheitliche Source/Drain-Übergangskapazität aufrecht erhalten werden kann, obwohl die Zahl und der Bereich der Kanäle erhöht sind. Indem man somit die Übergangskapazität reduziert oder minimal gestaltet, kann der Strom erhöht werden, um die Arbeitsgeschwindigkeit der Vorrichtung zu erhöhen.
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Gemäß einiger Ausführungsformen der vorliegenden Erfindung werden nach der abwechselnden Übereinanderstapelung der Vielzahl der Kanalschichten und der Vielzahl der Zwischenkanalschichten, um das aktive Muster zu bilden, Zonen des aktiven Musters, wo die Source/Drain-Zonen auszubilden sind, weggeätzt. Bei einigen Ausführungsformen werden die geätzten Zonen mit einem epitaxialen einkristallinen Film oder einem leitenden Material aufgefüllt, um die Source/Drain-Zonen zu bilden. Da die horizontale Länge der Zwischenkanalschicht innerhalb der Längenzone des Gates begrenzt werden kann, kann eine horizontale Erweiterung der Tunnel verhindert werden, wenn die Zwischenkanalschichten isotrop geätzt werden, um die Tunnel bei einem nachfolgenden Prozeß herzustellen. Es kann somit ein hochintegrierter MOS-Transistor mit einer Gatelänge kleiner als die Kanalweite oder Kanalbreite realisiert werden.
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In den Zeichnungen und in der Beschreibung wurden Ausführungsformen der Erfindung und Vergleichsbeispiele erläutert und dargestellt und, obwohl spezifische Ausdrücke verwendet wurden, sind diese lediglich als gattungsmäßig und in einem beschreibenden Sinn zu interpretieren und nicht in einer einschränkenden Weise, zumal sich der Rahmen der Erfindung aus den nachfolgenden Ansprüchen ergibt.