KR100630764B1 - 게이트 올어라운드 반도체소자 및 그 제조방법 - Google Patents

게이트 올어라운드 반도체소자 및 그 제조방법 Download PDF

Info

Publication number
KR100630764B1
KR100630764B1 KR1020050079958A KR20050079958A KR100630764B1 KR 100630764 B1 KR100630764 B1 KR 100630764B1 KR 1020050079958 A KR1020050079958 A KR 1020050079958A KR 20050079958 A KR20050079958 A KR 20050079958A KR 100630764 B1 KR100630764 B1 KR 100630764B1
Authority
KR
South Korea
Prior art keywords
layer
forming
mask
region
epitaxial layer
Prior art date
Application number
KR1020050079958A
Other languages
English (en)
Inventor
윤은정
이성영
김민상
김성민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050079958A priority Critical patent/KR100630764B1/ko
Priority to US11/374,644 priority patent/US8129800B2/en
Application granted granted Critical
Publication of KR100630764B1 publication Critical patent/KR100630764B1/ko
Priority to US13/411,699 priority patent/US8835993B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

소오스/드레인 영역으로부터 반도체기판으로의 누설전류가 흐르는 것을 방지하고, 게이트전극을 형성하기 위한 오버랩 마진을 충분하게 확보할 수 있는 게이트 올어라운드 반도체소자 및 그 제조방법을 제공한다. 그 소자는 소오스/드레인 영역과 반도체기판 사이를 절연시키는 부분 절연영역을 포함하는 소자분리층을 포함한다. 그 방법은 적어도 1쌍 이상의 제1 SiGe 에피택셜층과 제1 Si 에피택셜층의 적층구조에서 제1 SiGe 에피택셜층을 제거한 후. 제1 Si 에피택셜층을 감싸면서 라인형태로 연장되는 게이트전극을 형성한다.
누설전류, 라인형태의 마스크층, 부분 절연영역, SiGe 에피택셜층

Description

게이트 올어라운드 반도체소자 및 그 제조방법{Gate all around semiconductor and method of manufacturing the same}
도 1a 내지 도 11a는 본 발명의 제1 실시예에 의한 게이트 올어라운드 반도체소자를 제조하는 방법을 나타낸 사시도들이고, 도 1b 내지 도 11b는 도 1a의 A-A선을 따라 절단한 단면도들이다.
도 12a 내지 도 17a는 본 발명의 제2 실시예에 의한 게이트 올어라운드 반도체소자를 제조하는 방법을 나타낸 사시도들이고, 도 12b 내지 도 17b는 도 1a의 A-A선을 따라 절단한 단면도들이다.
도 18a 내지 도 25a는 본 발명의 제2 실시예에 의한 게이트 올어라운드 반도체소자를 제조하는 방법을 나타낸 사시도들이고, 도 18b 내지 도 25b는 도 1a의 A-A선을 따라 절단한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
100; 반도체기판 102; 제1 소자분리층
104, 104a; 제1 및 제2 활성영역
112; 제1 SiGe층 114; 제1 Si층
118; 제2 Si층 124; 게이트절연막
126; 게이트전극 136; 제3 Si층
138; 부분 절연영역 140; 제2 소자분리층
160; 제2 SiGe층 162; 제4 Si층
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 게이트전극이 채널층을 감싸는 게이트 올어라운드(all around) 반도체소자 및 그 제조방법에 관한 것이다.
반도체소자의 응용분야가 확장됨에 따라, 고집적 및/또는 고속도의 반도체소자의 수요도 증가하고 있다. 반도체소자의 집적도가 증가함에 따라, 디자인룰도 작아지고 있다. 디자인룰의 감소로 인하여, 전계효과트랜지스터(FET)의 채널 길이와 폭도 유사하게 감소하였다. 채널폭이 감소는 단채널효과(short channel effect)를 야기한다. 단채널효과는 소오스/드레인 영역의 전위가 채널영역에 심각하게 미치는 것을 말한다. 얕은 트렌치 소자분리막을 사용하는 트랜지스터에서, 협소한 채널은 문턱전압을 감소시킨다. 단채널효과 및/또는 협채널효과의 발생을 방지하기 위하여, 다양한 형태의 FET가 제안되었다.
상기 제안된 FET는 리세스된 채널 배열 트랜지스터(recessed channel array transistor; RCAT), 핀형태의 FET(FinFET) 및 게이트 올어라운드 트랜지스터(gate-all-around transistor; GAAT)를 포함한다. 상기 FET에 대하여 미국특허출원번호 2004/0063286에 개시되어 있다.
그런데, 종래의 게이트 올어라운드 트랜지스터는 게이트전극을 콘택(contact) 형태 또는 바(bar) 형태의 패턴을 이용하여 형성한다. 디자인룰이 점점 작아짐에 따라, 콘택 형태나 바 형태의 게이트전극들은 기판 상에 구현하는 것이 곤란한 실정이다. 특히, 게이트전극을 형성하기 위한 포토리소그래피 공정에서 오버랩(overlap) 마진을 확보하기 어렵다. 또한, 반도체기판과 소오스/드레인 영역 사이에 누설전류가 흐르는 것을 방지하는 것이 미흡한 실정이다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 소오스/드레인 영역으로부터 반도체기판으로의 누설전류가 흐르는 것을 방지하고, 게이트전극을 형성하기 위한 오버랩 마진을 충분하게 확보할 수 있는 게이트 올어라운드 반도체소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 소오스/드레인 영역으로부터 반도체기판으로의 누설전류가 흐르는 것을 방지하고, 게이트전극을 형성하기 위한 오버랩 마진을 충분하게 확보할 수 있는 게이트 올어라운드 반도체소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 게이트 올어라운드 반도체소자의 제조방법의 하나의 예는 먼저, 반도체기판 내에 활성영역을 정의하는 소자분리층을 형성한다. 그후, 상기 활성영역 및 상기 소자분리층의 게이트전극이 형성될 영역을 따라 라인형태로 연장되도록 노출시키는 제1 마스크층을 형성한다. 상 기 노출된 활성영역 상에 적어도 1쌍 이상의 제1 SiGe 에피택셜층과 제1 Si 에피택셜층의 적층구조를 선택적으로 성장시킨다. 상기 적층구조와 상기 노출된 소자분리층을 덮으면서, 소오스 영역/드레인 영역이 형성될 활성영역을 노출시키는 제2 마스크층을 형성한다. 상기 노출된 소오스 영역/드레인 영역 상에 제2 Si 에피택셜층을 형성한다. 상기 제1 SiGe 에피택셜층을 제거한다. 상기 제1 Si 에피택셜층을 감싸면서, 상기 라인형태로 연장되는 게이트전극을 형성한다.
상기 소자분리층을 형성하는 단계는 상기 반도체기판 상에 제1 활성영역을 정의하는 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴의 형상대로 상기 반도체기판을 제거하여 리세스영역을 형성하는 단계 및 상기 리세스영역에 매립물질층을 채워 제1 소자분리층을 형성하는 단계를 포함할 수 있다.
상기 제1 마스크층을 형성하는 단계는 상기 제1 활성영역과 상기 제1 소자분리층을 덮는 제1 마스크 형성용 물질층을 형성하는 단계와, 상기 게이트전극이 형성될 상기 제1 활성영역 및 상기 제1 소자분리층의 일부를 라인형태로 연장되도록 노출시키는 제1 마스크층을 정의하는 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 식각마스크로 하여 상기 제1 마스크 형성용 물질층을 제거하여 제1 마스크층을 형성하는 단계를 포함할 수 있다.
상기 제1 마스크층에 의해 오픈된 개구부의 폭은 상기 게이트전극의 폭과 동일할 수 있다.
상기 제2 마스크층을 형성하는 단계는 상기 제1 마스크층에 의해 노출된 상기 제1 SiGe 에피택셜층 및 제1 Si 에피택셜층의 적층구조와 상기 제1 소자분리 층을 덮는 제2 마스크 형성용 물질층을 형성하는 단계 및 상기 제1 마스크층을 제거하여, 상기 소오스 영역/드레인 영역 및 상기 제1 소자분리층의 일부를 노출시키는 제2 마스크층을 형성하는 단계를 포함할 수 있다.
상기 제2 마스크층과 상기 제1 마스크층의 상부면은 동일한 레벨을 가지도록 형성되는 것이 바람직하다. 상기 제1 Si 에피택셜층과 상기 제2 Si 에피택셜층은 동일한 레벨의 상부면을 가지는 것이 바람직하다.
상기 제2 Si 에피택셜층을 형성한 이후에, 상기 제2 Si 에피택셜층에 불순물을 이온주입하는 단계를 더 포함할 수 있다.
상기 제1 SiGe 에피택셜층을 제거하는 단계는 상기 제2 마스크층을 내재하면서 상부면의 레벨이 동일한 제3 마스크층을 형성하는 단계와, 상기 제2 마스크층을 제거하여 상기 제1 SiGe 에피택셜층과 상기 제1 Si 에피택셜층의 적층구조와 상기 제1 소자분리층을 노출시키는 단계 및 상기 제1 SiGe 에피택셜층을 제거하여 상기 제1 활성영역을 노출시키는 단계를 포함할 수 있다.
상기 제1 SiGe 에피택셜층은 습식식각 또는 화학적 건식식각에 의해 제거할 수 있다. 상기 제1 SiGe 에피택셜층을 제거하는 단계에 있어서, 상기 제1 SiGe 에피택셜층과 상기 제1 Si 에피택셜층의 식각선택비가 30 이상인 것이 바람직하다. 상기 제1 SiGe 에피택셜층은 과산화수소, 불화수소 및 초산을 포함하는 혼합액, 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 혼합용액 또는 과초산을 포함하는 식각액을 이용하여 제거할 수 있다.
상기 소자분리층을 형성하는 단계는 상기 소오스/드레인 영역의 제3 Si 에 피택셜층의 하부에 부분 절연영역을 형성하는 단계 및 상기 부분 절연영역을 매립하면서, 제2 활성영역을 정의하는 제2 소자분리층을 형성하는 단계를 포함할 수 있다.
상기 소자분리층을 형성하는 단계는 상기 반도체기판의 전면을 덮는 SiGe 예비층 및 제1 Si 예비층을 선택적으로 성장시키는 단계와, 상기 게이트전극이 형성될 상기 제2 활성영역이 노출되도록, 상기 SiGe 예비층과 상기 제1 Si 예비층의 일부를 제거하는 단계와, 상기 노출된 부분을 매립하면서, 상기 제1 Si 예비층을 더 성장시킨 제2 Si 예비층을 형성하는 단계와, 상기 제2 소자분리층을 정의하는 제3 포토레지스트 패턴을 형성하는 단계와, 상기 제3 포토레지스트 패턴을 식각마스크로 하여, 상기 제2 Si 예비층, 상기 SiGe 예비층 및 상기 반도체기판을 제거하여 리세스영역을 형성하는 단계와, 상기 SiGe 예비층을 제거하는 단계 및 상기 SiGe 예비층이 제거된 영역인 부분 절연영역을 채우면서, 상기 리세스된 영역을 매립하는 제2 소자분리층을 형성하는 단계를 포함할 수 있다. 이때, 상기 부분 절연영역의 두께는 상기 SiGe 예비층의 두께와 동일할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 게이트 올어라운드 반도체소자의 제조방법의 다른 예는 먼저, 소오스/드레인 영역의 제3 Si 에피택셜층의 하부에 부분 절연영역을 형성한다. 그후, 상기 부분 절연영역을 매립하면서, 제2 활성영역을 정의하는 제2 소자분리층을 형성한다. 상기 제2 활성영역 및 상기 제2 소자분리층의 게이트전극이 형성될 영역을 라인형태로 연장되도록 노출시키는 제4 마스크층을 형성한다. 상기 노출된 활성영역 상에 제2 SiGe 에피택셜층을 선택적 으로 성장시킨다. 상기 소오스/드레인 영역의 제3 Si 에피택셜층을 더 성장시킨 제4 Si 에피택셜층을 형성한다. 상기 제2 SiGe 에피택셜층을 제거한다. 상기 제4 Si 에피택셜층의 게이트전극 형성될 부분을 감싸면서, 상기 라인형태로 연장되는 게이트전극을 형성한다.
상기 제4 마스크층을 형성하는 단계는 상기 제3 Si 에피택셜층과 상기 제2 소자분리층을 덮는 제4 마스크 형성용 물질층을 형성하는 단계와, 상기 게이트전극이 형성될 상기 제2 활성영역 및 상기 제2 소자분리층의 일부를 라인형태로 연장되도록 노출시키는 제4 마스크층을 정의하는 제4 포토레지스트 패턴을 형성하는 단계 및 상기 제4 포토레지스트 패턴을 식각마스크로 하여 상기 제4 마스크 형성용 물질층을 제거하여 제4 마스크층을 형성하는 단계를 포함할 수 있다.
상기 제2 SiGe 에피택셜층은 상기 제3 Si 에피택셜층과 동일한 레벨을 이룰 수 있다.
상기 제4 Si 에피택셜층을 성장시키는 단계는 상기 제4 마스크층을 제거하여 상기 제3 Si 에피택셜층의 상부면을 노출시키는 단계 및 상기 제2 SiGe 에피택셜층과 상기 제3 Si 에피택셜층의 상부면에 Si 에피택셜층을 성장시키는 단계를 포함할 수 있다.
상기 제2 SiGe 에피택셜층을 제거하는 단계 이전에, 상기 부분 절연영역 및 상기 제2 소자분리층의 상부면이 동일한 레벨이 되도록 상기 제2 소자분리층의 상부를 제거하는 단계를 더 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 의한 게이트 올어라운드 반도체소자는 반도체기판 및 상기 반도체기판의 활성영역 상에 소정의 간격만큼 이격되어 형성된 소오스/드레인 영역을 포함한다. 상기 소오스/드레인 영역과 상기 반도체기판 사이를 절연시키는 부분 절연영역을 포함하는 소자분리층을 포함한다. 상기 소오스/드레인 영역과 전기적으로 연결되며, 적어도 1층 이상으로 배열된 채널층을 포함한다. 상기 채널층을 각각 둘러싸는 게이트절연막 및 상기 게이트절연막을 둘러싸는 게이트전극을 포함한다.
상기 부분 절연영역의 두께는 10-40nm 이하인 것이 바람직하다. 상기 부분 절연영역은 상기 소자분리층과 동일한 레벨의 상부면을 가지거나 낮은 레벨의 상부면을 가질 수 있다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 도면에 있어서, 층 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 상에 있다고 언급된 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 게재될 수도 있다. 실시예 전체에 걸쳐서 동일한 참조부호는 동일한 구성요소를 나타낸다. 일부 사시도에서는 설명의 편의를 위해 가상선을 사용하였다.
본 발명의 실시예들은 라인형태의 게이트전극을 다마신 방식에 의해 형성하는 방법을 제공할 것이다. 실시예 1 및 2는 동일한 방식으로 게이트전극을 형성하 며, 실시예 3은 상기 실시예 1 및 실시예 2와 다른 방식으로 게이트전극을 형성할 것이다. 실시예 2 및 3은 소오스/드레인 영역과 반도체기판 사이에 부분(partial) 절연영역을 형성하여, 소오스/드레인 영역으로부터 반도체기판으로 흐르는 누설전류를 방지하는 구조를 제공할 것이다.
제1 실시예
도 1a 내지 도 11a는 본 발명의 제1 실시예에 의한 게이트 올어라운드 반도체소자를 제조하는 방법을 나타낸 사시도들이고, 도 1b 내지 도 11b는 도 1a의 A-A선을 따라 절단한 단면도들이다.
도 1a 및 도 1b를 참조하면, 반도체기판(100)에 제1 활성영역(104)을 정의하는 제1 소자분리층(102)을 형성한다. 반도체기판(100)은 반도체 물질, 예컨대 단결정 Si으로 형성될 수 있다. 예를 들어, 반도체기판(100)은 벌크 실리콘이거나 실리콘상의 절연막(SOI)일 수 있다. 제1 소자분리층(102)을 형성하는 방법은 먼저 반도체기판(100) 상에 제1 소자분리층(102)을 정의하는 패드산화물층 및 패드질화물층으로 이루어진 마스크층(도시 안됨)을 통상의 포토리소그래피 공정을 이용하여 형성한다. 패드산화물층은 기판(100)과 상기 질화막 사이의 응력(stress)을 감소시키기 위해 형성하는 것으로, 20 내지 200Å 두께로 바람직하기로는 약 100Å 정도 두께로 형성한다. 질화물층은 제1 소자분리층(102)이 형성될 영역을 식각하기 위한 하드마스크로 쓰이는 것으로, 실리콘 질화물을 500 내지 2,000Å 두께로 바람직하기로는 800 내지 850Å 두께로 증착하여 형성한다. 증착방법은 통상적인 방법, 예컨대 CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric CVD), LPCVD(Low Pressure CVD) 또는 PECVD(Plasma Enhanced CVD)에 의할 수 있다.
이어서, 상기 마스크층을 식각마스크로 하여 이방성 건식식각에 의해 노출된 반도체기판(100)을 소정의 깊이로 식각한다. 계속하여, 매립물질층으로 제1 소자분리층(102)이 형성될 영역을 매립한다. 매립물질층은 USG막, HDP 산화막, PECVD법을 이용하여 형성한 TEOS막, PECVD법을 이용하여 형성한 산화막 및 이들의 조합으로 이루어지는 군에서 선택된 절연막이 사용될 수 있다. 이 중, 막질이 치밀한 HDP 산화막이 매립하는 데에 가장 적합하다. 왜냐하면, HDP 산화막은 막질이 치밀하고 갭필(gap fill) 특성이 우수하기 때문이다.
도 2a 및 도 2b를 참조하면, 제1 활성영역(104)이 형성된 반도체기판(100)의 전면에 제1 마스크 형성용 물질층(109a)을 형성한다. 제1 마스크 물질층(109a)은, 예컨대 실리콘질화물층(106a)과 실리콘산화물층(108a)이 순차적으로 적층된 구조를 가질 수 있다. 실리콘질화물층(106a)은 제1 소자분리층(102)과 식각선택비를 가지는 식각방지막으로, 통상적인 방법, 예컨대 CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric CVD), LPCVD(Low Pressure CVD) 또는 PECVD(Plasma Enhanced CVD)에 의할 수 있다. 실리콘질화물층(106a)은 제2 마스크층(116)에 의해 제1 활성영역(104)이 노출되는 과정에서, 제2 마스크층(116)이 손상을 입지 않을 정도로 얇게 형성하는 것이 바람직하다.
실리콘산화물층(108a)은 본 발명의 제1 실시예에 의한 제1 마스크층(도 3a의 109)을 형성하기 위한 것으로, 통상적인 방법, 예컨대 CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric CVD), LPCVD(Low Pressure CVD) 또는 PECVD(Plasma Enhanced CVD)에 의할 수 있다. 실리콘산화물층(108a)은 게이트전극(도 11b의 126)의 두께를 결정하는 데 중요한 역할을 하며, 2,000 내지 6,000Å, 바람직하기로는 3,500 내지 4,500Å로 증착한다.
도 3a 및 도 3b를 참조하면, 게이트전극이 형성될 영역인 제1 개구부(110)가 라인(line) 형태로 연장되도록 제1 활성영역(104) 및 제1 소자분리층(102)의 일부를 노출시키는 제1 마스크층(109)을 형성한다. 제1 마스크층(109)은 먼저 제1 마스크 형성용 물질층(109a) 상에 상기 라인 형태로 연장되는 제1 마스크층(109)을 정의하는 포토레지스트 패턴(도시 안됨)을 형성한다. 그후, 상기 포토레지스트 패턴을 식각마스크로 하여 제1 마스크 형성용 물질층(109a)의 일부를 예컨대, 이방성 건식식각으로 제거하여 제1 마스크층(109)을 형성한다.
제1 마스크층(109)에 의해 오픈된 제1 활성영역(104) 장축방향의 폭은 후속공정에서의 게이트전극(도 11b의 126)의 폭과 동일한 것이 바람직하다. 도면에는 상세하게 도시되지 않았지만, 제1 마스크층(109)은 복수개의 제1 활성영역(104)이 배열되는 일단부에서 타단부에 걸쳐서 형성될 수 있다. 예를 들어, 복수개의 제1 활성영역(104)이 이루는 배열은 셀영역의 일단부에서 타단부까지 이어질 수 있다. 이때, 제1 활성영역(104)은 일직선 형태, 지그재그 형태 등 다양한 형태로 배열될 수 있다.
라인형태의 제1 마스크층(109)은 종래의 콘택 형태나 바 형태의 마스크 패턴에 비해, 게이트전극을 형성하기 위한 공정마진이 증대된다. 공정마진이 증대하면, 집적도가 커짐에 따라 요구되는 노광장치의 광원의 파장을 좀 더 크게 하거나, 개 구수를 높이지 않고 종래의 광원 및 개구수를 가진 노광장치를 사용할 수 있다. 이에 따라, 라인형태의 제1 마스크층(109)은 미세해지는 패턴에 잘 적용될 수 있다. 또한, 라인형태는 게이트전극을 형성하는 과정에서 주름(striation)의 발생이 억제하여, 주름을 제거하기 위한 별도의 하드마스크를 사용할 필요가 없다.
도 4a 및 도 4b를 참조하면, 제1 개구부(110)의 제1 활성영역(104) 상에 적어도 1쌍 이상의 제1 SiGe 에피택셜층(112; 이하 제1 SiGe층) 및 제1 Si 에피택셜층(114; 이하, 제1 Si층)의 적층구조를 형성한다. 이때, 제1 Si층(114)은 본 발명의 제1 실시예에 의한 게이트 올어라운드 트랜지스터에서 채널을 형성하는 채널층이다.
제1 SiGe층(112)은 에피택시 방법을 이용하여 형성할 수 있다. 제1 SiGe층(112)을 성장시키기 위하여, Si 소오스 가스로 SiH4, SiH2Cl2, SiCl4 또는 Si2H6 가스를 사용하며, Ge 소오스 가스는 GeH4 가스를 사용할 수 있다. 제1 SiGe층(112)은 10-30%의 Ge 농도를 가질 수 있다. 만일, 상기 적층구조가 2쌍 이상인 경우, 각각의 제1 SiGe층(112)은 각각의 제1 Si층(114)의 원하는 간격을 고려하여 소정의 두께로 형성할 수 있다. 예를 들어, 제1 SiGe층(112)은 각각 약 10-40nm의 두께를 가질 수 있다. 다만, 제1 SiGe층(112) 각각의 두께는 상기 예시된 두께에 한정되지 않는다.
특히, 제1 SiGe층(112)은 약 30nm보다 작은 두께로 에피택셜하게 성장시킬 수 있다. 제1 SiGe층(112)을 예를 들어 Si0.8Ge0.2와 같은 층에서 Ge의 농도를 감소시 켜 30nm보다 두껍게 성장시킬 수 있음에도 불구하고, 약 50nm 이상의 두께로 형성될 수 있지만, 이러한 큰 두께는 선택적으로 식각선택비를 가지기는 어렵다. 게다가, 약 30nm의 임계두께보다 큰 두께를 가진 층은 선결함(dislocation)을 야기할 수 있다. 바람직하게, 약 30nm보다 작은 두께, 예컨대 약 25nm의 두께로 형성된 Si0.7Ge0.3의 제1 SiGe층(112)이 사용될 수 있다.
제1 Si층(114)은 에피택시법을 이용하여 형성할 수 있다. 제1 Si층(114)을 형성하기 위하여, Si 소오스 가스로 SiH4, SiH2Cl2, SiCl4 또는 Si2H6 가스를 사용할 수 있다. 제1 Si층(114)은 상기 채널 단면의 크기를 고려하여 소정의 두께로 형성할 수 있다. 만일 채널 단면의 두께를 약 10-30nm 사이로 제작하려면, 제1 Si층(114)은 약 15-40nm, 즉 원하는 두께보다 약간 크게 형성할 수 있다.
도 5a 및 도 5b를 참조하면, 상기 적층구조와 노출된 제1 소자분리층(102)을 덮는 제2 마스크층(116)을 형성한다. 제2 마스크층(116)은 제1 마스크층(109)을 이루는 실리콘산화물층(108)과 식각선택비를 가지는 것이 바람직하다. 제2 마스크층(116)은 질화물층이 바람직하며, 예컨대 CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric CVD), LPCVD(Low Pressure CVD) 또는 PECVD(Plasma Enhanced CVD)로 형성할 수 있다.. 제2 마스크층(116)은 실리콘산화물층(108)과 동일한 상면 프로파일을 가진다.
도 6a 및 도 6b를 참조하면, 제1 마스크층(109)을 제거하여 소오스/드레인 영역(S/D)이 형성될 제1 활성영역(104)을 노출시킨다. 이때, 실리콘산화물층(108) 은 희석된 HF, NH4F 또는 HF와 탈이온수의 혼합액인 BOE(Buffered Oxide Etchant)을 사용한 등방성 습식식각에 의해 제거할 수 있다. 실리콘질화물층(106)은 이방성 건식식각에 의해 제거할 수 있다.
도 7a 및 도 7b를 참조하면, 노출된 소오스/드레인 영역(S/D) 상에 제2 Si 에피택셜층(118; 이하, 제2 Si층)을 형성한다. 제2 Si층(118)은 에피택시법을 이용하여 형성할 수 있다. 제2 Si층(118)을 형성하기 위하여, Si 소오스 가스로 SiH4, SiH2Cl2, SiCl4 또는 Si2H6 가스를 사용할 수 있다. 제2 Si층(118)은 상기 적층구조와 동일한 두께를 갖도록 형성될 수 있다. 이에 따라, 소오스/드레인 영역(S/D)을 형성하기 위한 제2 Si층(118)과 채널층을 형성하기 위한 제1 Si층(114)의 상부면은 동일한 레벨을 가지는 것이 바람직하다.
이때, 제2 Si층(118)에 불순물, 예컨대 보론(B), 이불화보론(BF2) 등을 이온주입할 수 있다. 상기 이온주입은 제2 Si층(118)에 한정되어 이루어지므로, 이온주입의 효율성을 향상시킬 수 있다.
도 8a 및 도 8b를 참조하면, 제2 Si층(118)이 형성된 반도체기판(100)의 전면에 제3 마스크층(120)을 CVD 등을 이용하여 형성한다. 그후, 제2 마스크층(116)의 상부면과 동일한 레벨을 갖도록 CMP 등을 이용하여 제3 마스크층(120)을 평탄화한다. 이에 따라, 소오스/드레인 영역(S/D) 상에 형성된 제2 Si층(118)은 제3 마스크층(120)에 의해 덮인다. 제3 마스크층(120)은 제2 마스크층(116)과 식각선택비를 가지는 것이 바람직하다.
도 9a 및 도 9b를 참조하면, 제2 마스크층(116)을 제거하여, 적어도 1쌍의 제1 SiGe층/제1 Si층으로 이루어진 적층구조를 노출시킨다. 이때, 제2 마스크층(116)은 예컨대 인산(H3PO4) 등을 이용한 습식식각에 의해 제거할 수 있다. 이에 따라, 적층구조가 노출된 게이트전극이 형성될 제2 개구부(122)가 형성된다.
도 10a 및 도 10b를 참조하면, 제2 개구부(122)에 노출된 제1 SiGe층(112)을 제거하여 제1 활성영역(104)을 노출시킨다. 제1 SiGe층(112)은 습식식각 또는 화학적 건식식각으로 제거할 수 있다. 이때, 반도체기판(100) 및 제1 Si층(114)과 제1 SiGe층(112)의 식각선택비가 30 이상이 되는 조건으로 식각하는 것이 바람직하다. 예를 들어, 반도체기판(100), 제1 Si층(114) 및 제1 SiGe층(112)이 각각 Si, 에피택셜 Si 및 에피택셜 SiGe으로 형성된 경우에, 과산화수소(H2O2), 불화수소(HF) 및 초산(CH3COOH)을 포함하는 혼합액, 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수(H2O)를 포함하는 혼합용액 또는 과초산을 포함하는 식각액 등을 사용할 수 있다.
제1 SiGe층(112)은 화학적 건식식각을 사용하는 것보다 습식식각을 사용하는 것이 보다 바람직하다. 덧붙여, 분당 수백 Å의 식각율을 가지는 습식식각액을 사용하면 식각시간을 크게 줄일 수 있다. 분 당 수백 Å의 식각율을 보이는 식각액은 다음에 상세하게 설명하는 것과 같이 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수(H2O)를 포함하는 혼합용액을 사용하는 것이 바람직하다. 예컨대, 수산화암 모늄, 과산화수소 및 탈이온수의 혼합 비율이 1:5:1인 표준 세정액(SC-1)을 사용하거나 탈이온수의 비율을 증가시켜서 상기 혼합 비율을 1:5:20으로 하여 사용할 수도 있다. 이러한 혼합 용액은 40 내지 75℃로 가열하여 사용하는 경우에 제1 SiGe층(112)의 제거 효과가 우수하다.
암모니아, 과산화수소 및 탈이온수 혼합 용액에 의한 제1 SiGe층(112)의 식각 과정을 살펴보면, 1단계는 과산화수소에 의한 표면산화막 형성이다. 과산화수소는 H2O 와 O로 분해되어서 강한 산화력을 가지게 되기 때문에, Si와 Ge을 급속하게 산화시킨다.
암모니아는 탈이온수 내에서 NH4+ 이온과 OH- 이온으로 해리된다. OH- 이온은 제1 SiGe층(112)의 Si 산화물과 Ge 산화물을 제1 SiGe층(112)의 표면으로부터 박리시킨다. OH- 이온에 의한 리프트 오프(lift off)에 해당되는 2단계이다.
3단계에서, 박리된 Si 산화물과 Ge 산화물이 제1 SiGe층(112)에 재흡착되는 것을 방지할 수 있도록, 3단계에서 각각의 표면에 OH- 이온이 흡착되어 정전기적 반발력을 준다. 이것이 OH- 이온에 의한 터미네이션(termination)이다.
과산화수소는 산성 용액이므로 과산화수소에 대한 암모니아의 혼합비에 따라 pH를 변화시킨다. 과산화수소와 암모니아의 혼합비율에 따라, 즉 pH 변화에 따라 Si와 Ge의 식각량이 다르게 나타나므로 Si 피팅(pitting)을 방지하면서 적절한 식각율을 갖는 혼합비율을 사용한다. 70℃와 같은 고온에서 사용할 경우 NH3 증기의 증발 속도가 증가하므로 암모니아의 추가 공급이 필요하다.
전술한 식각공정의 1단계인 산화공정에서 Ge는 Si보다 빨리 산화되고 결국 빨리 식각된다. 그런데, Ge와 Si를 혼합되어 있는 SiGe막은 Ge가 빨리 식각되고 남은 Si-Ge막은 불안정한 상태가 된다. 이에 따라, Si이 식각액에 의해 쉽게 공격당한다. 따라서, 제1 SiGe층(112)의 식각율은 제1 Si층(114)의 식각율에 비하여 높아진다.
이어서, 제1 Si층(114)에 게이트절연막(124)을 형성하기 위한 어닐링공정을 수행한다. 어닐링공정은 제1 Si층(114)의 각각을 둘러싸는 게이트 절연막(124)을 형성하기 위하여, 산소 또는 오존 분위기에서 수행한다. 산소 등의 분위기에서 어닐링하면, 표면에 노출된 실리콘이 소모되면서 제1 Si층(114)의 표면에 실리콘 산화막이 형성된다. 어닐링공정의 결과로써, 제1 Si층(114)의 직경이 소모되는 실리콘의 두께만큼 작아진다. 그러므로, 도 4a 단계에서 증착하는 제1 Si층(114)의 두께는 어닐링에 의해 작아지는 것을 고려하여 결정하는 것이 바람직하다.
어닐링공정의 온도 및 어닐링 시간은 형성하고자 하는 게이트절연막(124)의 두께에 따라서 달라질 수 있다. 예컨대, 게이트 절연막(124)이 약 50 내지 100Å의 두께가 되도록 적절한 시간과 온도에서 어닐링공정을 수행할 수 있다.
도 11a 및 도 11b를 참조하면, 소오스/드레인 영역(S/D) 사이의 제1 Si층(114)에 형성된 게이트절연막(124)을 감싸면서 게이트전극(126)을 형성한다. 게이트전극(126)은 폴리실리콘막의 단일막, 폴리실리콘막과 이것보다 비저항이 작은 도전성 물질의 복합막, 내화금속 단일막 또는 내화금속 복합막으로 형성할 수 있다.
본 발명의 제1 실시예에 의한 게이트 올어라운드 반도체소자는 라인형태의 제1 마스크층(109)을 이용한 제3 마스크층(120)에 의해 게이트전극(126)을 다마신 방식으로 형성한다. 이에 따라, 종래의 콘택 형태나 바 형태의 마스크패턴에 비해, 게이트전극(126)을 형성하기 위한 공정마진이 증대된다. 공정마진이 증대하면, 집적도가 커짐에 따라 요구되는 노광장치의 광원의 파장을 좀 더 크게 하거나, 개구수를 높이지 않고 종래의 광원 및 개구수를 가진 노광장치를 사용할 수 있다. 이에 따라, 라인형태의 제1 마스크층(109)은 미세해지는 패턴에 잘 적용될 수 있다. 또한, 라인형태는 게이트전극(126)을 형성하는 과정에서 주름(striation)의 발생이 억제하여, 주름을 제거하기 위한 별도의 하드마스크를 사용할 필요가 없다.
제2 실시예
도 12a 내지 도 17a는 본 발명의 제1 실시예에 의한 게이트 올어라운드 반도체소자를 제조하는 방법을 나타낸 사시도들이고, 도 12b 내지 도 17b는 도 1a의 A-A선을 따라 절단한 단면도들이다. 제2 실시예는 소오스/드레인 영역(S/D)의 하부에 부분 절연영역(138)이 포함된 제2 소자분리층(140)이 형성된다는 점에서 제1 실시예와 다르다. 그런데, 제1 마스크층(109)을 이용하여 게이트절연막(124)을 형성하는 과정까지는 도 2a 내지 도 10b를 참조하여 설명한 제1 실시예와 동일하므로, 별도의 설명은 생략하기로 한다.
도 12a 및 도 12b를 참조하면, 본 발명의 제2 실시예의 제2 소자분리층(도 16a의 140)을 형성하기 위한 SiGe 예비층(130) 및 제1 Si 예비층(132)을 에피택셜 방법으로 순차적으로 형성한다. SiGe층 예비층(130)을 성장시키기 위하여, Si 소오 스 가스로 SiH4, SiH2Cl2, SiCl4 또는 Si2H6 가스를 사용하며, Ge 소오스 가스는 GeH4 가스를 사용할 수 있다. SiGe 예비층(130)은 10-30%의 Ge 농도를 가질 수 있다. SiGe 예비층(130)은 추후 부분 절연영역(도 16b의 138)이 형성된 부분이므로, 원하는 부분 절연영역(138)의 두께를 고려하여 형성할 수 있다. 예를 들어, SiGe 예비층(112)은 각각 약 10-40nm의 두께를 가질 수 있으나, 상기 예시된 두께에 한정되지 않는다.
특히, SiGe 예비층(130)은 약 30nm보다 작은 두께로 에피택셜하게 성장시킬 수 있다. SiGe 예비층(130)을 예를 들어 Si0.8Ge0.2와 같은 층에서 Ge의 농도를 감소시켜 30nm보다 두껍게 성장시킬 수 있음에도 불구하고, 약 50nm 이상의 두께로 형성될 수 있지만, 이러한 큰 두께는 선택적으로 식각선택비를 가지기는 어렵다. 게다가, 약 30nm의 임계두께보다 큰 두께를 가진 층은 선결함(dislocation)을 야기할 수 있다. 바람직하게, 약 30nm보다 작은 두께, 예컨대 약 25nm의 두께로 형성된 Si0.7Ge0.3의 SiGe 예비층(130)이 사용될 수 있다.
제1 Si 예비층(132)은 에피택시법을 이용하여 형성할 수 있다. 제1 Si 예비층(132)을 형성하기 위하여, Si 소오스 가스로 SiH4, SiH2Cl2, SiCl4 또는 Si2H6 가스를 사용할 수 있다. 제1 Si 예비층(132)은 소오스/드레인 영역(도 17a의 S/D)의 하부에 형성되므로, 상기 소오스/드레인 영역(S/D)의 두께를 고려하여 소정의 두께로 형성할 수 있다.
도 13a 및 도 13b를 참조하면, SiGe 예비층(130) 및 제1 Si 예비층(132)을 부분적으로 제거하여 게이트전극이 형성된 영역인 제3 개구부(134)를 형성한다. SiGe 예비층(130) 및 제1 Si 예비층(132)은, 예컨대 이방성 건식식각에 의해 제거할 수 있다.
도 14a 및 도 14b를 참조하면, 제3 개구부(134)를 매립하면서 제1 Si 예비층(132)이 더욱 두껍게 형성된 제2 Si 예비층(136a)을 형성한다. 제2 Si 예비층(136a)은 에피택시법을 이용하여 형성할 수 있다. 제2 Si 예비층(136a)을 형성하기 위하여, Si 소오스 가스로 SiH4, SiH2Cl2, SiCl4 또는 Si2H6 가스를 사용할 수 있다. 제2 Si 예비층(136a)은 소오스/드레인 영역(도 17a의 S/D)의 하부에 형성되므로, 상기 소오스/드레인 영역(S/D)의 두께를 고려하여 소정의 두께로 형성할 수 있다.
도 15a 및 도 15b를 참조하면, 제2 Si 예비층(136a) 상에 제2 활성영역(104a)을 정의하는 리세스영역을 형성하기 위한 마스크층을 제1 실시예와 동일한 방법을 형성한다. 그후, 상기 마스크층을 식각마스크로 하여 제2 Si 예비층(136a), SiGe 예비층(130) 및 반도체기판(100)을 이방성 건식식각에 의해 소정의 깊이로 리세스시킨다. 이에 따라, 반도체기판(100)에는 제2 활성영역(104a)의 측벽이 노출되고, 패터닝된 SiGe 예비층(130)과 제3 Si층(136; 이하 제3 Si층)이 형성된다.
이어서, 패터닝된 SiGe 예비층(130)을 제거하여, 제3 Si층(136)의 하부에 부분(partial) 절연영역(138)을 형성한다. 부분 절연영역(138)의 두께는 SiGe 예비층(130)의 두께에 의존한다. SiGe 예비층(130)을 제거하는 과정은 도 13a에서 설명한 바와 동일하다.
도 15a 및 도 15b를 참조하면, 매립물질층으로 부분 절연영역(138)과 리세스영역을 매립하여 제2 소자분리층(140)을 형성한다. 매립물질층은 USG막, HDP 산화막, PECVD법을 이용하여 형성한 TEOS막, PECVD법을 이용하여 형성한 산화막 및 이들의 조합으로 이루어지는 군에서 선택된 절연막이 사용될 수 있다. 이 중, 막질이 치밀한 HDP 산화막이 매립하는 데에 가장 적합하다. 왜냐하면, HDP 산화막은 막질이 치밀하고 갭필(gap fill) 특성이 우수하기 때문이다.
도 17a 및 도 17b는 제1 실시예와 동일한 과정을 거쳐 게이트절연막(124)이 형성된 제1 Si층(114)을 감싸면서 게이트전극(126)을 형성한다. 게이트전극(126)은 폴리실리콘막의 단일막, 폴리실리콘막과 이것보다 비저항이 작은 도전성 물질의 복합막, 내화금속 단일막 또는 내화금속 복합막으로 형성할 수 있다.
본 발명의 제2 실시예에 의한 게이트 올어라운드 반도체소자는 라인형태의 제1 마스크층(109)을 이용한 제3 마스크층(120)에 의해 게이트전극(126)을 다마신 방식으로 형성한다. 이에 따라, 종래의 콘택 형태나 바 형태의 마스크패턴에 비해, 게이트전극(126)을 형성하기 위한 공정마진이 증대된다. 공정마진이 증대하면, 집적도가 커짐에 따라 요구되는 노광장치의 광원의 파장을 좀 더 크게 하거나, 개구수를 높이지 않고 종래의 광원 및 개구수를 가진 노광장치를 사용할 수 있다. 이에 따라, 라인형태의 제1 마스크층(109)은 미세해지는 패턴에 잘 적용될 수 있다. 또한, 라인형태는 게이트전극(126)을 형성하는 과정에서 주름(striation)의 발생이 억제하여, 주름을 제거하기 위한 별도의 하드마스크를 사용할 필요가 없다.
또한, 상기 반도체소자는 소오스/드레인 영역(S/D)이 부분 절연된 구조를 가진다. 부분 절연영역(138)은 반도체기판(100) 내에 기생 트랜지스터가 형성되는 것을 방지한다. 특히, 부분 절연영역(138)은 소오스/드레인 영역(S/D)의 간격이 좁은 경우에, 단채널효과를 유발할 수 있는 기저(bottom) 트랜지스터의 동작을 방지한다.
제3 실시예
도 18a 내지 도 25a는 본 발명의 제1 실시예에 의한 게이트 올어라운드 반도체소자를 제조하는 방법을 나타낸 사시도들이고, 도 18b 내지 도 25b는 도 1a의 A-A선을 따라 절단한 단면도들이다. 제3 실시예는 소오스/드레인 영역(S/D)의 하부에 부분 절연영역(138)이 포함된 제2 소자분리층(140)이 형성된다는 점에서 제1 실시예와 다르다. 또한, 제3 실시예는 제2 개구부(122)에 제1 SiGe층(112)과 제1 Si층(114)의 적층구조를 이용하여 채널층인 제1 Si층(114)을 형성하는 것과 다른 방식으로 채널층을 형성하는 것이 제1 및 제2 실시예와 다르다. 이에 따라, 부분 절연영역(138)을 형성하는 과정은 도 12a 내지 도 16b를 참조하여 설명한 제2 실시예와 동일하므로, 설명은 생략하기로 한다.
도 18a 및 도 18b를 참조하면, 부분 절연영역(138)을 포함하는 제2 소자분리층(140)이 형성된 반도체기판(100)의 전면에 제4 마스크 형성용 물질층(151a)을 형성한다. 제4 마스크 물질층(151a)은, 예컨대 실리콘질화물층(150a)과 실리콘산화물층(152a)이 순차적인 적층된 구조를 가질 수 있다. 실리콘질화물층(150a)은 제2 소자분리층(140)과 식각선택비를 가지는 식각방지막으로, 통상적인 방법, 예컨대 CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric CVD), LPCVD(Low Pressure CVD) 또는 PECVD(Plasma Enhanced CVD)에 의할 수 있다.
실리콘산화물층(152a)은 본 발명의 제3 실시예에 의한 제4 마스크층(도 19a의 151)을 형성하기 위한 것으로, 통상적인 방법, 예컨대 CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric CVD), LPCVD(Low Pressure CVD) 또는 PECVD(Plasma Enhanced CVD)에 의할 수 있다. 실리콘산화물층(152a)은 게이트전극(도 25b의 126)의 두께를 결정하는 두께인 2,000 내지 6,000Å, 바람직하기로는 3,500 내지 4,500Å로 증착한다.
도 19a 및 도 19b를 참조하면, 게이트전극이 형성될 영역인 제4 개구부(154)가 라인형태로 연장되도록 제2 활성영역(104a) 및 제2 소자분리층(140)의 일부를 노출시키는 제4 마스크층(151)을 형성한다. 제4 마스크층(151)은 먼저 제4 마스크 형성용 물질층(151a) 상에 상기 라인형태로 연장되는 제4 마스크층(151)을 정의하는 포토레지스트 패턴(도시 안됨)을 형성한다. 그후, 상기 포토레지스트 패턴을 식각마스크로 하여 제4 마스크 형성용 물질층(151a)의 일부를 제거하여 제4 마스크층(151)을 형성한다.
제4 마스크층(151)에 의해 오픈된 제4 개구부(154)의 폭은 후속공정에서의 게이트전극(도 25b의 126)의 폭과 동일한 것이 바람직하다. 도면에는 상세하게 도시되지 않았지만, 제4 마스크층(151)은 복수개의 제2 활성영역(104a)이 배열되는 일단부에서 타단부에 걸쳐서 형성될 수 있다. 예를 들어, 복수개의 제2 활성영역(104a)이 이루는 배열은 셀영역의 일단부에서 타단부까지 이어질 수 있다. 이때, 제2 활성영역(104a)은 일직선 형태, 지그재그 형태 등 다양한 형태로 배열될 수 있 다.
제4 마스크층(151)에 의한 식각에 의하여, 제3 Si층(136)은 서로 분리된다. 즉, 부분 절연영역(138) 사이의 제3 Si층(136)은 제거되어 제3 Si층(136)은 소오스/드레인 영역(S/D)이 형성되는 영역으로 한정된다.
라인형태의 제4 마스크층(151)은 종래의 콘택 형태나 바 형태의 마스크패턴에 비해, 게이트전극(126)을 형성하기 위한 공정마진이 증대된다. 공정마진이 증대하면, 집적도가 커짐에 따라 요구되는 노광장치의 광원의 파장을 좀 더 크게 하거나, 개구수를 높이지 않고 종래의 광원 및 개구수를 가진 노광장치를 사용할 수 있다. 이에 따라, 라인형태의 제4 마스크층(151)은 미세해지는 패턴에 잘 적용될 수 있다. 또한, 라인형태는 게이트전극(126)을 형성하는 과정에서 주름(striation)의 발생이 억제하여, 주름을 제거하기 위한 별도의 하드마스크를 사용할 필요가 없다.
도 20a 및 도 20b를 참조하면, 노출된 제2 활성영역(104a) 상에 제2 SiGe 에피택셜층(160; 이하, 제2 SiGe층)을 형성한다. 제2 SiGe층(160)을 성장시키기 위하여, Si 소오스 가스로 SiH4, SiH2Cl2, SiCl4 또는 Si2H6 가스를 사용하며, Ge 소오스 가스는 GeH4 가스를 사용할 수 있다. 제2 SiGe층(160)은 약 10에서 30%의 Ge 농도를 가질 수 있다. 제2 SiGe(160)의 두께는 별도의 제한이 없으나, 제4 마스크층(151)의 하단까지 성장시키는 것이 바람직하다.
도 21a 및 도 21b를 참조하면, 제4 마스크층(151)을 제거하여 제3 Si층(136)을 노출시킨다. 이때, 실리콘산화물층(152)은 희석된 HF, NH4F 또는 HF와 탈이온수 의 혼합액인 BOE(Buffered Oxide Etchant)을 사용한 등방성 습식식각에 의해 제거할 수 있다. 실리콘질화물층(150)은 이방성 건식식각에 의해 제거할 수 있다.
도 22a 및 도 22b를 참조하면, 노출된 소오스/드레인 영역(S/D) 상의 제3 Si층(136) 상에 제4 Si 에피택셜층(162; 이하, 제4 Si층)을 형성한다. 제4 Si층(162)은 에피택시법을 이용하여 형성할 수 있다. 제4 Si층(162)을 형성하기 위하여, Si 소오스 가스로 SiH4, SiH2Cl2, SiCl4 또는 Si2H6 가스를 사용할 수 있다. 이에 따라, 제4 Si층(162)은 제2 소자분리층(140)에 부분적으로 매립되면서, 제2 소자분리층(140)보다 돌출된 구조를 가진다.
이때, 소오스/드레인 영역(S/D)의 제4 Si층(162)에 불순물, 예컨대 보론(B), 이불화보론(BF2) 등을 이온주입할 수 있다. 상기 이온주입은 소오스/드레인 영역(S/D)의 제4 Si층(118)에 한정되어 이루어지므로, 이온주입의 효율성을 향상시킬 수 있다.
도 23a 및 도 23b를 참조하면, 선택적으로, 제2 소자분리층(140)의 상부면이 부분 절연영역(138)과 동일한 레벨을 갖도록 제2 층간절연층(140)의 상부를 예컨대 이방성 건식식각에 의해 제거한다. 상기 상부면들이 동일한 레벨로 형성되면, 제2 실시예에서와는 달리 게이트전극 양측은 모두 부분 절연영역(138)에 의해 절연된다. 이에 따라, 반도체기판(100)내에 형성되는 기저 트랜지스터의 동작을 확실하게 차단할 수 있다.
도 24a 및 도 24b를 참조하면, 도 10a와 동일한 역할을 하는 제2 개구부 (122)에 노출된 제2 SiGe층(160)을 제거하여 제2 활성영역(104a)을 노출시킨다. 제2 SiGe층(160)은 습식식각 또는 화학적 건식식각으로 제거할 수 있다. 이때, 반도체기판(100) 및 제4 Si층(162)과 제2 SiGe층(160)의 식각선택비가 30 이상이 되는 조건으로 식각하는 것이 바람직하다. 예를 들어, 반도체기판(100), 제4 Si층(162) 및 제2 SiGe층(162)이 각각 Si, 에피택셜 Si 및 에피택셜 SiGe으로 형성된 경우에, 과산화수소(H2O2), 불화수소(HF) 및 초산(CH3COOH)을 포함하는 혼합액, 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수(H2O)를 포함하는 혼합용액 또는 과초산을 포함하는 식각액 등을 사용할 수 있다.
제2 SiGe층(160)은 화학적 건식식각을 사용하는 것보다 습식식각을 사용하는 것이 보다 바람직하다. 덧붙여, 분당 수백 Å의 식각율을 가지는 습식식각액을 사용하면 식각시간을 크게 줄일 수 있다. 분 당 수백 Å의 식각율을 보이는 식각액은 다음에 상세하게 설명하는 것과 같이 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수(H2O)를 포함하는 혼합용액을 사용하는 것이 바람직하다. 예컨대, 수산화암모늄, 과산화수소 및 탈이온수의 혼합 비율이 1:5:1인 표준 세정액(SC-1)을 사용하거나 탈이온수의 비율을 증가시켜서 상기 혼합 비율을 1:5:20으로 하여 사용할 수도 있다. 이러한 혼합 용액은 40 내지 75℃로 가열하여 사용하는 경우에 제2 SiGe층(162)의 제거 효과가 우수하다. 제2 SiGe층(162)이 식각되는 과정은 제1 실시예에서와 같다.
이어서, 제4 Si층(162)에 게이트절연막(124)을 형성하기 위한 어닐링공정 을 수행한다. 어닐링공정은 제4 Si층(162)의 각각을 둘러싸는 게이트 절연막(124)을 형성하기 위하여, 산소 또는 오존 분위기에서 수행한다. 산소 등의 분위기에서 어닐링하면, 표면에 노출된 실리콘이 소모되면서 제4 Si층(162)의 표면에 실리콘 산화막이 형성된다. 어닐링공정의 결과로써, 제4 Si층(162)의 직경이 소모되는 실리콘의 두께만큼 작아진다. 그러므로, 도 22a 단계에서 증착하는 제4 Si층(162)의 두께는 작아지는 제4 Si층(162)을 두께를 고려하여 결정하는 것이 바람직하다.
어닐링공정의 온도 및 어닐링 시간은 형성하고자 하는 게이트절연막(124)의 두께에 따라서 달라질 수 있다. 예컨대, 게이트 절연막(124)이 약 50 내지 100Å의 두께가 되도록 적절한 시간과 온도에서 어닐링공정을 수행할 수 있다.
도 25a 및 도 25b를 참조하면, 소오스/드레인 영역(S/D) 사이의 제4 Si층(162)에 형성된 게이트절연막(124)을 감싸면서 게이트전극(126)을 형성한다. 게이트전극(126)은 폴리실리콘막의 단일막, 폴리실리콘막과 이것보다 비저항이 작은 도전성 물질의 복합막, 내화금속 단일막 또는 내화금속 복합막으로 형성할 수 있다.
본 발명의 제3 실시예에 의한 게이트 올어라운드 반도체소자는 라인형태의 제4 마스크층(151)을 이용한 제3 마스크층(120)에 의해 게이트전극(126)을 다마신 방식으로 형성한다. 이에 따라, 종래의 콘택 형태나 바 형태의 마스크패턴에 비해, 게이트전극(126)을 형성하기 위한 공정마진이 증대된다. 공정마진이 증대하면, 집적도가 커짐에 따라 요구되는 노광장치의 광원의 파장을 좀 더 크게 하거나, 개구수를 높이지 않고 종래의 광원 및 개구수를 가진 노광장치를 사용할 수 있다. 이에 따라, 라인형태의 제1 마스크층(109)은 미세해지는 패턴에 잘 적용될 수 있다. 또 한, 라인형태는 게이트전극(126)을 형성하는 과정에서 주름(striation)의 발생이 억제하여, 주름을 제거하기 위한 별도의 하드마스크를 사용할 필요가 없다.
또한, 상기 반도체소자는 소오스/드레인 영역(S/D)을 부분 절연영역(138)에 의해 반도체기판(100)과 절연하는 구조를 가진다. 부분 절연영역(138)은 반도체기판(100) 내에 기생 트랜지스터가 형성되는 것을 방지한다. 부분 절연영역(138)은 소오스/드레인 영역(S/D)의 간격이 좁은 경우에, 단채널효과를 유발할 수 있는 기저(bottom) 트랜지스터의 동작을 방지한다. 본 발명의 제3 실시예에서의 소오스/드레인 영역(S/D)은 부분 절연영역(138) 상에 형성되므로, 제2 실시예에 비해 기저 트랜지스터의 동작을 확실하게 차단할 수 있다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
상술한 본 발명에 따른 게이트 올어라운드 반도체소자 및 그 제조방법에 의하면, 라인형태의 마스크층을 이용하여 게이트전극을 다마신 방식으로 형성함으로써, 게이트전극을 형성하기 위한 공정마진이 증대될 수 있다.
또한, 소오스/드레인 영역은 부분 절연된 구조를 가짐으로써, 반도체기판 내의 기생 트랜지스터가 형성되는 것을 방지할 수 있다. 특히, 소오스/드레인 영역을 부분 절연영역 상에 형성함으로써, 기생 트랜지스터의 동작을 확실하게 차단할 수 있다.

Claims (45)

  1. 반도체기판 내에 활성영역을 정의하는 소자분리층을 형성하는 단계;
    상기 활성영역 및 상기 소자분리층의 게이트전극이 형성될 영역을 따라 라인형태로 연장되도록 노출시키는 제1 마스크층을 형성하는 단계;
    상기 노출된 활성영역 상에 적어도 1쌍 이상의 제1 SiGe 에피택셜층과 제1 Si 에피택셜층의 적층구조를 선택적으로 성장시키는 단계;
    상기 적층구조와 상기 노출된 소자분리층을 덮으면서, 소오스 영역/드레인 영역이 형성될 활성영역을 노출시키는 제2 마스크층을 형성하는 단계;
    상기 노출된 소오스 영역/드레인 영역 상에 제2 Si 에피택셜층을 형성하는 단계;
    상기 제1 SiGe 에피택셜층을 제거하는 단계; 및
    상기 제1 Si 에피택셜층을 감싸면서, 상기 라인형태로 연장되는 게이트전극을 형성하는 단계를 포함하는 게이트 올어라운드 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 소자분리층을 형성하는 단계는,
    상기 반도체기판 상에 제1 활성영역을 정의하는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴의 형상대로 상기 반도체기판을 제거하여 리세스영역을 형성하는 단계; 및
    상기 리세스영역에 매립물질층을 채워 제1 소자분리층을 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  3. 제2항에 있어서, 상기 제1 마스크층을 형성하는 단계는,
    상기 제1 활성영역과 상기 제1 소자분리층을 덮는 제1 마스크 형성용 물질층을 형성하는 단계;
    상기 게이트전극이 형성될 상기 제1 활성영역 및 상기 제1 소자분리층의 일부를 라인형태로 연장되도록 노출시키는 제1 마스크층을 정의하는 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 식각마스크로 하여 상기 제1 마스크 형성용 물질층을 제거하여 제1 마스크층을 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  4. 제3항에 있어서, 상기 제1 마스크층은 질화물층 및 산화물층이 순차적으로 적층된 막인 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  5. 제4항에 있어서, 상기 질화물층은 상기 제1 소자분리층과 식각선택비를 가지는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  6. 제4항에 있어서, 상기 제2 마스크층을 형성하는 단계에 있어서, 상기 질화 물층은 상기 제2 마스크층이 손상되지 않을 정도의 두께로 형성되는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  7. 제1항에 있어서, 상기 제1 마스크층에 의해 오픈된 개구부의 폭은 상기 게이트전극의 폭과 동일한 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  8. 제1항에 있어서, 상기 제1 SiGe 에피택셜층은 Si 소오스 가스로는 SiH4, SiH2Cl2, SiCl4 및 Si2H6를 사용하며, Ge 소오스 가스로는 GeH4를 사용하여 형성하는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  9. 제1항에 있어서, 상기 제1 및 제2 Si 에피택셜층은 SiH4, SiH2Cl2, SiCl4 및 Si2H6 소오스 가스를 사용하여 형성하는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  10. 제2항에 있어서, 상기 제2 마스크층을 형성하는 단계는,
    상기 제1 마스크층에 의해 노출된 상기 제1 SiGe 에피택셜층 및 제1 Si 에피택셜층의 적층구조와 상기 제1 소자분리층을 덮는 제2 마스크 형성용 물질층을 형성하는 단계; 및
    상기 제1 마스크층을 제거하여, 상기 소오스 영역/드레인 영역 및 상기 제1 소자분리층의 일부를 노출시키는 제2 마스크층을 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  11. 제1항에 있어서, 상기 제2 마스크층은 상기 제1 마스크층과 식각선택비를 가지는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  12. 제1항에 있어서, 상기 제2 마스크층과 상기 제1 마스크층의 상부면은 동일한 레벨을 가지도록 형성된 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  13. 제1항에 있어서, 상기 제1 Si 에피택셜층과 상기 제2 Si 에피택셜층은 동일한 레벨의 상부면을 가지는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  14. 제1항에 있어서, 상기 제2 Si 에피택셜층을 형성한 이후에, 상기 제2 Si 에피택셜층에 불순물을 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  15. 제2항에 있어서, 상기 제1 SiGe 에피택셜층을 제거하는 단계는,
    상기 제2 마스크층을 내재하면서 상부면의 레벨이 동일한 제3 마스크층을 형성하는 단계;
    상기 제2 마스크층을 제거하여 상기 제1 SiGe 에피택셜층과 상기 제1 Si 에피택셜층의 적층구조와 상기 제1 소자분리층을 노출시키는 단계; 및
    상기 제1 SiGe 에피택셜층을 제거하여 상기 제1 활성영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  16. 제15항에 있어서, 상기 제3 마스크층은 상기 제2 마스크층과 식각선택비를 가지는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  17. 제1항에 있어서, 상기 제1 SiGe 에피택셜층은 습식식각 또는 화학적 건식식각에 의해 제거하는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  18. 제1항에 있어서, 상기 제1 SiGe 에피택셜층을 제거하는 단계에 있어서,
    상기 제1 SiGe 에피택셜층과 상기 제1 Si 에피택셜층의 식각선택비가 30 이상인 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  19. 제1항에 있어서, 상기 제1 SiGe 에피택셜층은 과산화수소, 불화수소 및 초산을 포함하는 혼합액, 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 혼합용 액 또는 과초산을 포함하는 식각액을 이용하여 제거하는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  20. 제1항에 있어서, 상기 게이트전극을 형성하는 단계 이전에, 상기 제1 Si층을 어닐링하여 게이트절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  21. 제1항에 있어서, 상기 소자분리층을 형성하는 단계는,
    상기 소오스/드레인 영역의 제3 Si 에피택셜층의 하부에 부분 절연영역을 형성하는 단계; 및
    상기 부분 절연영역을 매립하면서, 제2 활성영역을 정의하는 제2 소자분리층을 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  22. 제1항에 있어서, 상기 소자분리층을 형성하는 단계는,
    상기 반도체기판의 전면을 덮는 SiGe 예비층 및 제1 Si 예비층을 선택적으로 성장시키는 단계;
    상기 게이트전극이 형성될 상기 제2 활성영역이 노출되도록, 상기 SiGe 예비층과 상기 제1 Si 예비층의 일부를 제거하는 단계;
    상기 노출된 부분을 매립하면서, 상기 제1 Si 예비층을 더 성장시킨 제2 Si 예비층을 형성하는 단계;
    상기 제2 소자분리층을 정의하는 제3 포토레지스트 패턴을 형성하는 단계;
    상기 제3 포토레지스트 패턴을 식각마스크로 하여, 상기 제2 Si 예비층, 상기 SiGe 예비층 및 상기 반도체기판을 제거하여 리세스영역을 형성하는 단계;
    상기 SiGe 예비층을 제거하는 단계; 및
    상기 SiGe 예비층이 제거된 영역인 부분 절연영역을 채우면서, 상기 리세스된 영역을 매립하는 제2 소자분리층을 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  23. 제21항에 있어서, 상기 부분 절연영역의 두께는 상기 SiGe 예비층의 두께와 동일한 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  24. 제21항에 있어서, 상기 제1 마스크층을 형성하는 단계는,
    상기 제3 Si 에피택셜층과 상기 제2 소자분리층을 덮는 제1 마스크 형성용 물질층을 형성하는 단계;
    상기 게이트전극이 형성될 상기 제2 활성영역 및 상기 제2 소자분리층의 일부를 라인형태로 연장되도록 노출시키는 제1 마스크층을 정의하는 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 식각마스크로 하여 상기 제1 마스크 형성용 물질층을 제거하여 제1 마스크층을 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  25. 제21항에 있어서, 상기 제2 마스크층을 형성하는 단계는,
    상기 제1 마스크층에 의해 노출된 상기 제1 SiGe 에피택셜층 및 제1 Si 에피택셜층의 적층구조와 상기 제2 소자분리층을 덮는 제2 마스크 형성용 물질층을 형성하는 단계; 및
    상기 제1 마스크층을 제거하여, 상기 소오스/드레인 영역 및 상기 제2 소자분리층의 일부를 노출시키는 제2 마스크층을 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  26. 제21항에 있어서, 상기 제1 SiGe 에피택셜층을 제거하는 단계는,
    상기 제2 마스크층을 제거하여 상기 제1 SiGe 에피택셜층과 상기 제1 Si 에피택셜층의 적층구조와 상기 제2 소자분리층을 노출시키는 단계; 및
    상기 제1 SiGe 에피택셜층을 제거하여 상기 제2 활성영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  27. 소오스/드레인 영역의 제3 Si 에피택셜층의 하부에 부분 절연영역을 형성하는 단계;
    상기 부분 절연영역을 매립하면서, 제2 활성영역을 정의하는 제2 소자분리층을 형성하는 단계;
    상기 제2 활성영역 및 상기 제2 소자분리층의 게이트전극이 형성될 영역을 라인형태로 연장되도록 노출시키는 제4 마스크층을 형성하는 단계;
    상기 노출된 활성영역 상에 제2 SiGe 에피택셜층을 선택적으로 성장시키는 단계;
    상기 소오스/드레인 영역의 제3 Si 에피택셜층을 더 성장시킨 제4 Si 에피택셜층을 형성하는 단계;
    상기 제2 SiGe 에피택셜층을 제거하는 단계; 및
    상기 제4 Si 에피택셜층의 게이트전극 형성될 부분을 감싸면서, 상기 라인형태로 연장되는 게이트전극을 형성하는 단계를 포함하는 게이트 올어라운드 반도체소자의 제조방법.
  28. 제27항에 있어서, 상기 제4 마스크층을 형성하는 단계는,
    상기 제3 Si 에피택셜층과 상기 제2 소자분리층을 덮는 제4 마스크 형성용 물질층을 형성하는 단계;
    상기 게이트전극이 형성될 상기 제2 활성영역 및 상기 제2 소자분리층의 일부를 라인형태로 연장되도록 노출시키는 제4 마스크층을 정의하는 제4 포토레지스트 패턴을 형성하는 단계; 및
    상기 제4 포토레지스트 패턴을 식각마스크로 하여 상기 제4 마스크 형성용 물질층을 제거하여 제4 마스크층을 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  29. 제27항에 있어서, 상기 제2 SiGe 에피택셜층은 상기 제3 Si 에피택셜층과 동일한 레벨을 이루는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  30. 제27항에 있어서, 상기 제4 Si 에피택셜층을 성장시키는 단계는,
    상기 제4 마스크층을 제거하여 상기 제3 Si 에피택셜층의 상부면을 노출시키는 단계; 및
    상기 제2 SiGe 에피택셜층과 상기 제3 Si 에피택셜층의 상부면에 Si 에피택셜층을 성장시키는 단계를 포함하는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  31. 제27항에 있어서, 상기 제4 Si 에피택셜층을 형성한 이후에, 상기 소오스/드레인 영역의 상기 제4 Si 에피택셜층에 불순물을 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  32. 제27항에 있어서, 상기 제2 SiGe 에피택셜층을 제거하는 단계 이전에, 상기 부분 절연영역 및 상기 제2 소자분리층의 상부면이 동일한 레벨이 되도록 상기 제2 소자분리층의 상부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  33. 제27항에 있어서, 상기 게이트전극을 형성하는 단계 이전에, 상기 제4 Si층의 일부를 어닐링하여 게이트절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  34. 반도체기판;
    상기 반도체기판의 활성영역 상에 소정의 간격만큼 이격되어 형성된 소오스/드레인 영역;
    상기 소오스/드레인 영역과 상기 반도체기판 사이를 절연시키는 부분 절연영역을 포함하는 소자분리층;
    상기 소오스/드레인 영역과 전기적으로 연결되며, 적어도 1층 이상으로 배열된 채널층;
    상기 채널층을 각각 둘러싸는 게이트절연막; 및
    상기 게이트절연막을 둘러싸는 게이트전극을 포함하는 게이트 올어라운드 반도체소자.
  35. 제34항에 있어서, 상기 반도체기판은 단결정 실리콘 또는 실리콘 상의 절연막(SOI)인 것을 특징으로 게이트 올어라운드 반도체소자.
  36. 제34항에 있어서, 상기 부분 절연영역의 두께는 10-40nm 이하인 것을 특징 으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  37. 제34항에 있어서, 상기 부분 절연영역은 상기 소자분리층과 동일한 레벨의 상부면을 가지는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  38. 제34항에 있어서, 상기 부분 절연영역은 상기 소자분리층보다 낮은 레벨의 상부면을 가지는 것을 특징으로 하는 게이트 올어라운드 반도체소자의 제조방법.
  39. 제34항에 있어서, 상기 채널층은 단결정 실리콘으로 형성되는 것을 특징으로 하는 게이트 올어라운드 반도체소자.
  40. 제34항에 있어서, 상기 소오스/드레인 영역은 단결정 실리콘으로 형성되는 것을 특징으로 하는 게이트 올어라운드 반도체소자.
  41. 제34항에 있어서, 상기 채널층의 상부면은 소오스/드레인 영역의 상부면과 동일한 레벨을 이루는 것을 특징으로 하는 게이트 올어라운드 반도체소자.
  42. 제34항에 있어서, 상기 게이트절연막은 실리콘 열산화막인 것을 특징으로 하는 게이트 올어라운드 반도체소자.
  43. 제42항에 있어서, 상기 게이트절연막의 두께는 50~100Å인 것을 특징으로 하는 게이트 올어라운드 반도체소자.
  44. 제34항에 있어서, 상기 게이트전극은 폴리실리콘막의 단일막, 폴리실리콘막과 이것보다 비저항이 작은 도전성 물질의 복합막, 내화금속 단일막 또는 내화금속 복합막으로 이루어진 것을 특징으로 하는 게이트 올어라운드 반도체소자.
  45. 제34항에 있어서, 상기 게이트전극은 불순물이 도핑된 폴리실리콘, 금속실리사이드 또는 불순물이 도핑된 폴리실리콘으로 형성된 복합막인 것을 특징으로 하는 게이트 올어라운드 반도체소자.
KR1020050079958A 2005-08-30 2005-08-30 게이트 올어라운드 반도체소자 및 그 제조방법 KR100630764B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050079958A KR100630764B1 (ko) 2005-08-30 2005-08-30 게이트 올어라운드 반도체소자 및 그 제조방법
US11/374,644 US8129800B2 (en) 2005-08-30 2006-03-13 Gate-all-around integrated circuit devices
US13/411,699 US8835993B2 (en) 2005-08-30 2012-03-05 Gate-all-around integrated circuit devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050079958A KR100630764B1 (ko) 2005-08-30 2005-08-30 게이트 올어라운드 반도체소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR100630764B1 true KR100630764B1 (ko) 2006-10-04

Family

ID=37622752

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050079958A KR100630764B1 (ko) 2005-08-30 2005-08-30 게이트 올어라운드 반도체소자 및 그 제조방법

Country Status (2)

Country Link
US (2) US8129800B2 (ko)
KR (1) KR100630764B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101462430B1 (ko) * 2013-07-18 2014-11-18 경북대학교 산학협력단 반도체 소자의 제조 방법
WO2021067525A1 (en) * 2019-10-02 2021-04-08 Applied Materials, Inc. Gate all around i/o engineering

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100739653B1 (ko) * 2006-05-13 2007-07-13 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조 방법
US7999251B2 (en) * 2006-09-11 2011-08-16 International Business Machines Corporation Nanowire MOSFET with doped epitaxial contacts for source and drain
JP4306724B2 (ja) * 2006-12-19 2009-08-05 セイコーエプソン株式会社 半導体装置の製造方法
KR101408808B1 (ko) * 2008-07-24 2014-07-02 삼성전자주식회사 게이트 전극 내부에 브리지 타입 스페이서를 갖는 게이트전극 및 그 게이트 전극을 이용하는 반도체 장치 및 그제조 방법
US8642403B1 (en) * 2012-07-12 2014-02-04 International Business Machines Corporation Replacement contacts for all-around contacts
US9070770B2 (en) 2013-08-27 2015-06-30 International Business Machines Corporation Low interfacial defect field effect transistor
US9224866B2 (en) * 2013-08-27 2015-12-29 Globalfoundries Inc. Suspended body field effect transistor
US10553718B2 (en) * 2014-03-14 2020-02-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with core-shell structures
US9466679B2 (en) 2014-08-13 2016-10-11 Northrop Grumman Systems Corporation All around contact device and method of making the same
US9281379B1 (en) 2014-11-19 2016-03-08 International Business Machines Corporation Gate-all-around fin device
US9287264B1 (en) 2014-12-05 2016-03-15 Globalfoundries Inc. Epitaxially grown silicon germanium channel FinFET with silicon underlayer
KR102373620B1 (ko) 2015-09-30 2022-03-11 삼성전자주식회사 반도체 장치
US10008583B1 (en) * 2017-05-08 2018-06-26 Samsung Electronics Co., Ltd. Gate-all-around nanosheet field-effect transistors and methods of manufacturing the same
US10170304B1 (en) 2017-10-25 2019-01-01 Globalfoundries Inc. Self-aligned nanotube structures

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040152272A1 (en) 2001-03-23 2004-08-05 Denis Fladre Fabrication method of so1 semiconductor devices
JP2005079517A (ja) 2003-09-03 2005-03-24 Matsushita Electric Ind Co Ltd Ｍｏｓ型電界効果トランジスタの製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960002088B1 (ko) * 1993-02-17 1996-02-10 삼성전자주식회사 에스오아이(SOI : silicon on insulator) 구조의 반도체 장치 제조방법
US5497019A (en) * 1994-09-22 1996-03-05 The Aerospace Corporation Silicon-on-insulator gate-all-around MOSFET devices and fabrication methods
US6133124A (en) * 1999-02-05 2000-10-17 Advanced Micro Devices, Inc. Device improvement by source to drain resistance lowering through undersilicidation
US6245636B1 (en) * 1999-10-20 2001-06-12 Advanced Micro Devices, Inc. Method of formation of pseudo-SOI structures with direct contact of transistor body to the substrate
US6686630B2 (en) * 2001-02-07 2004-02-03 International Business Machines Corporation Damascene double-gate MOSFET structure and its fabrication method
KR100414217B1 (ko) * 2001-04-12 2004-01-07 삼성전자주식회사 게이트 올 어라운드형 트랜지스터를 가진 반도체 장치 및그 형성 방법
US6740938B2 (en) * 2001-04-16 2004-05-25 Semiconductor Energy Laboratory Co., Ltd. Transistor provided with first and second gate electrodes with channel region therebetween
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
FR2853454B1 (fr) * 2003-04-03 2005-07-15 St Microelectronics Sa Transistor mos haute densite
FR2858876B1 (fr) * 2003-08-12 2006-03-03 St Microelectronics Sa Procede de formation sous une couche mince d'un premier materiau de portions d'un autre materiau et/ou de zones de vide
JP3962009B2 (ja) * 2003-12-05 2007-08-22 株式会社東芝 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040152272A1 (en) 2001-03-23 2004-08-05 Denis Fladre Fabrication method of so1 semiconductor devices
JP2005079517A (ja) 2003-09-03 2005-03-24 Matsushita Electric Ind Co Ltd Ｍｏｓ型電界効果トランジスタの製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101462430B1 (ko) * 2013-07-18 2014-11-18 경북대학교 산학협력단 반도체 소자의 제조 방법
WO2021067525A1 (en) * 2019-10-02 2021-04-08 Applied Materials, Inc. Gate all around i/o engineering
US11450759B2 (en) 2019-10-02 2022-09-20 Applied Materials, Inc. Gate all around I/O engineering
US11923441B2 (en) 2019-10-02 2024-03-05 Applied Materials, Inc. Gate all around I/O engineering

Also Published As

Publication number Publication date
US8835993B2 (en) 2014-09-16
US20120161247A1 (en) 2012-06-28
US8129800B2 (en) 2012-03-06
US20070045725A1 (en) 2007-03-01

Similar Documents

Publication Publication Date Title
KR100630764B1 (ko) 게이트 올어라운드 반도체소자 및 그 제조방법
US7274051B2 (en) Field effect transistor (FET) having wire channels and method of fabricating the same
US7374986B2 (en) Method of fabricating field effect transistor (FET) having wire channels
KR100499159B1 (ko) 리세스 채널을 갖는 반도체장치 및 그 제조방법
TWI552347B (zh) 使用經摻雜的凸起源極和汲極區的源極和汲極摻雜
US20070132034A1 (en) Isolation body for semiconductor devices and method to form the same
JP5281014B2 (ja) 応力増強トランジスタおよびその作製方法
KR100555573B1 (ko) Ｓｅｇ막에 의해 확장된 접합영역을 갖는 반도체 소자 및그의 제조방법
WO2007037847A1 (en) Methods for fabrication of a stressed mos device
US7091072B2 (en) Semiconductor device and method for manufacturing the same
KR100712543B1 (ko) 다중채널을 갖는 반도체소자 및 그 제조방법
KR100507377B1 (ko) 반도체 소자의 제조 방법
KR100512173B1 (ko) 반도체 기판의 형성 방법
KR20050087541A (ko) 핀형 전계 효과 트랜지스터 및 이의 제조 방법
KR100359775B1 (ko) 반도체 소자의 제조방법
KR20070101435A (ko) 반도체 소자 및 그 제조 방법
CN107527815B (zh) 外延层的制作方法
KR100645837B1 (ko) 반도체 소자 제조 방법
CN114496792A (zh) 半导体结构的形成方法
KR100348314B1 (ko) 반도체소자 및 그의 제조방법
KR20020008535A (ko) 반도체 소자의 제조 방법
KR20010106711A (ko) 반도체 소자의 콘택 형성 방법
KR20020002948A (ko) 트랜지스터의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150831

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190830

Year of fee payment: 14