KR100359775B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 기존의 장비를 이용하여 콘택 저항을 낮춤과 동시에 얼라인 마진을 증가시키도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판상에 층간 절연막을 형성하는 단계와, 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 전면에 실리콘을 포함하는 가스와 도펀트로 사용되는 가스를 동시에 흘려 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층이 콘택홀 내부에만 남도록 패터닝하는 단계와, 상기 반도체 기판에 열처리를 실시하여 상기 패터닝된 비정질 실리콘층을 상기 반도체 기판과 동일한 결정방향을 갖는 결정질로 전이시키어 콘택 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 제조방법{method for manufacturing of semiconductor device}

본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 콘택(Contact)저항 및 얼라인 마진(Align Margin)을 향상시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.

일반적으로 반도체 소자가 스케일다운(Scale Down)(특히 0.3㎛이하의 디자인 룰)되면서 기존의 SAC(Self-align Contact)이나 폴리 실리콘 플러그(Poly-Si Plug)기술이 포토(Photo)의 얼라인 마진의 부족으로 인해 콘택 저항의 급격한 증가를 가져올 것이 확실하여 증가된 콘택 저항이 스펙(Spec)을 만족하지 못하게 되며 에피택셜 콘택 기술이 상용화되고 있다.

이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.

도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.

도 1a에 도시한 바와 같이, 셀(Cell)영역과 페리(Peri)영역으로 정의된 반도체 기판(11)에 STI(Shallow Trench Isolation)구조를 갖는 소자 격리막(12)을 형성한다.

이어, 상기 반도체 기판(11)상에 게이트 절연막(13) 및 게이트 전극용 폴리 실리콘층 및 게이트 캐 절연막(15)을 차례로 형성하고, 포토 및 식각공정을 통해 게이트 캡 절연막(15) 및 폴리 실리콘층 및 게이트 절연막(13)을 선택적으로 제거하여 일정한 간격을 갖는 복수개의 게이트 전극(14)들을 형성한다.

도 1b에 도시한 바와 같이, 상기 게이트 전극(14)을 마스크로 이용하여 전면에 저농도 불순물 이온을 주입하여 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 LDD(Lightly Doped Drain) 영역(16)을 형성한다.

이어, 상기 게이트 전극(14)을 포함한 반도체 기판(11)의 전면에 절연막을 형성한 후, 에치백공정을 실시하여 상기 게이트 전극(14)의 양측면에 사이드웰(17)을 형성한다.

그리고 상기 게이트 전극(14) 및 사이드웰(17)을 마스크로 이용하여 소오스/드레인용 고농도 불순물 이온을 주입하여 상기 반도체 기판(11)의 표면내에 LDD 영역(16)과 연결되는 소오스/드레인 불순물 영역(18)을 형성한다.

도 1c에 도시한 바와 같이, 상기 게이트 전극(14)을 포함한 반도체 기판(11)의 전면에 층간 절연막(19) 및 평탄화용 절연막(20)을 차례로 형성한다.

이어, 포토 및 식각공정을 통해 플러그(Plug)가 형성된 영역의 평탄화용 절연막(20)을 선택적으로 제거하여 콘택홀(21)을 형성한다.

도 1d에 도시한 바와 같이, 상기 반도체 기판(11)에 SEG(Silicon Epitaxial Growth) 장치를 이용하여 선택 에치택셜 성장시키어 콘택홀(21)의 내부에 콘택 플러그(22)를 형성한다.

여기서 상기 콘택 플러그(22)에 P-도핑량을 증가하기 위해 Ge을 첨가하는데, 이 Ge의 경우는 DRAM의 양산에 사용된 경험이 없는 물질로 식각이나 소자에 어떤 영향을 줄지 검증이 되지 않은 물질이다(H.Koga..A 0.23㎛ Double self-aligned contact cell for giga-bit DRAM with a Ge-added Vertical Epitaxial Si Pad., NEC).

즉, 게이트 전극(14)을 형성한 후, 액티브영역에 선택적으로 실리콘 에피택셜 성장을 시키는 방법으로 액티브간의 숏트(Short)를 방지하기 위해 내부 오버 성장(Lateral Over Growth)을 억제하는 방법이 이용된다.

한편, 상기 내부 오버성장은 SEG(Selective Epitaxial Growth) 공정에서 필연적으로 나타나는 현상이며, 이를 방지하기 위해서는 고진공(High Vacuum)이나 이종의 가스(Gas) 등을 포함하는 공정을 진행해야 한다.

또한, 이후의 비트라인 패드(Bit Line Pad)를 형성하기 위해서는 분해(Resolution)가 우수한 노광 장치를 이용해야 하는 기존의 양산 방법에서 많은 장치의 신규도입이 필요한 고가의 프로세스(Process)이다.

그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.

첫째, 고가의 장비(예를 들면, 고진공 SEG 장비)가 필요하다.

둘째, 하이 도핑(High Doping)된 SEG를 증착하기 힘들며 속도와 써멀 버드깃(Thermal Budget)이 크기 때문에 공정 스텝을 추가해야 한다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 기존의 장비를 이용하여 콘택 저항을 낮춤과 동시에 얼라인 마진을 증가시키도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도

도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도

도 3은 본 발명과 종래 기술에 의해 형성된 콘택 플러그의 콘택 저항과 확률나타낸 그래프

도면의 주요 부분에 대한 부호의 설명

31 : 반도체 기판 32 : 소자 격리막

33 : 게이트 절연막 34 : 게이트 전극

35 : 게이트 캡 절연막 36 : LDD 영역

37 : 사이드웰 38 : 소오스/드레인 불순물 영역

39 : 층간 절연막 40 : 평탄화용 절연막

41 : 콘택홀 42 : 콘택 플러그

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판상에 층간 절연막을 형성하는 단계와, 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 전면에 실리콘을 포함하는 가스와 도펀트로 사용되는 가스를 동시에 흘려 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층이 콘택홀 내부에만 남도록 패터닝하는 단계와, 상기 반도체 기판에 열처리를 실시하여 상기 패터닝된 비정질 실리콘층을 상기 반도체 기판과 동일한 결정방향을 갖는 결정질로 전이시키어 콘택 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.

도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.

도 2a에 도시한 바와 같이, 셀 영역과 페리 영역으로 정의된 반도체 기판(31)에 STI(Shallow Trench Isolation)구조를 갖는 소자 격리막(32)을 형성한다.

이어, 상기 반도체 기판(31)상에 게이트 절연막(33) 및 게이트 전극용 폴리 실리콘층 및 게이트 캐 절연막(35)을 차례로 형성하고, 포토 및 식각공정을 통해 게이트 캡 절연막(35) 및 폴리 실리콘층 및 게이트 절연막(33)을 선택적으로 제거하여 일정한 간격을 갖는 복수개의 게이트 전극(34)들을 형성한다.

도 2b에 도시한 바와 같이, 상기 게이트 전극(34)을 마스크로 이용하여 전면에 저농도 불순물 이온을 주입하여 게이트 전극(34) 양측의 반도체 기판(31) 표면내에 LDD(Lightly Doped Drain) 영역(36)을 형성한다.

이어, 상기 게이트 전극(34)을 포함한 반도체 기판(31)의 전면에 절연막을 형성한 후, 에치백공정을 실시하여 상기 게이트 전극(34)의 양측면에 사이드웰(37)을 형성한다.

그리고 상기 게이트 전극(34) 및 사이드웰(37)을 마스크로 이용하여 소오스/드레인용 고농도 불순물 이온을 주입하여 상기 반도체 기판(31)의 표면내에 LDD 영역(36)과 연결되는 소오스/드레인 불순물 영역(38)을 형성한다.

도 2c에 도시한 바와 같이, 상기 게이트 전극(34)을 포함한 반도체 기판(31)의 전면에 층간 절연막(39) 및 평탄화용 절연막(40)을 차례로 형성한다.

이어, 포토 및 식각공정을 통해 플러그(Plug)가 형성된 영역의 평탄화용 절연막(40)을 선택적으로 제거하여 콘택홀(41)을 형성한다.

도 2d에 도시한 바와 같이, 상기 콘택홀(41)을 포함한 반도체 기판(31)의 전면에 실리콘(Si)을 포함하는 가스와 도펀트(Dopant)로 사용되는 PH₃을 동시에 흘려 도핑된 비정질 실리콘(a-poly)층을 형성하고, 상기 비정질 실리콘층이 상기 콘택홀(41)의 내부에만 남도록 에치백이나 CMP 공정으로 패터닝한다.

여기서 상기 비정질 실리콘층을 증착하기 전에 자연 산화막(도시되지 않음)을 제거하기 위하여 불소(F)를 포함하는 용액이나 가스 또는 H₂베이킹(Baking)방법을 사용할 수도 있다.

이어, 상기 콘택홀(41)의 내부에만 잔류한 비정질 실리콘층을임계온도(560~1000℃)에서 열처리하여 반도체 기판(31)과 동일한 결정방향을 갖도록 결정화시키어 콘택홀(41)내부에 콘택 플러그(42)를 형성한다.

도 3은 본 발명과 종래 기술에 의해 형성된 콘택 플러그의 콘택 저항과 확률나타낸 그래프이다.

도 3에서와 같이, 비정질 실리콘(a-poly)층을 형성한 후에 열(Heating)처리하여 결정화시키는 본 발명은 폴리 실리콘(Poly-Si)층을 형성한 후에 에피택셜 성장시키는 종래 보다 콘택 저항이 낮음을 볼 수 있다.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.

첫째, 하이 도핑된 에피택셜 실리콘 플러그를 형성하며 활성화 열처리 등을 동시에 할 수 있음으로 공정 단순화 및 콘택 저항을 감소시킬 수 있다.

둘째, 고가의 에피택셜 장비 없이 기존의 폴리 실리콘 증착 장치를 이용하여 에피택셜 성장으로 콘택 저항을 감소시킬 수 있다.

셋째, 기존에 비해 써멀 버드킷 및 공정 스텝 추가 없어 공정을 간소화시킴과 동시에 콘택 저항을 줄일 수 있다.

Claims (6)

1. 반도체 기판상에 층간 절연막을 형성하는 단계;

   상기 반도체 기판의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;

   상기 콘택홀을 포함한 전면에 실리콘을 포함하는 가스와 도펀트로 사용되는 가스를 동시에 흘려 비정질 실리콘층을 형성하는 단계;

   상기 비정질 실리콘층이 콘택홀 내부에만 남도록 패터닝하는 단계;

   상기 반도체 기판에 열처리를 실시하여 상기 패터닝된 비정질 실리콘층을 상기 반도체 기판과 동일한 결정방향을 갖는 결정질로 전이시키어 콘택 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서, 상기 비정질 실리콘층은 결정화 온도이하의 온도로 반응기에 실리콘을 포함하는 가스를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 2 항에 있어서, 상기 실리콘을 포함한 가스는 DCS, TCS, SiH₄, Si₂H₆등에서 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제 2 항에 있어서, 상기 실리콘을 포함한 가스에 선택성이 유지되도록 Cl을 포함하는 가스를 사용하는 것을 더 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
5. 제 1 항에 있어서, 상기 도펀트로 사용되는 가스는 PH₃인 것을 특징으로 하는 반도체 소자의 제조방법.
6. 제 1 항에 있어서, 상기 비정질 실리콘층이 결정질로 전이되는 임계온도는 560~1000℃에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.