JP4070876B2 - Ｃｍｏｓ回路の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
実装密度の増大に伴なうデバイスの小型化においては横方向の寸法も縦方向の寸法も削減される。これはＭＯＳトランジスタの場合ゲート電極の横方向の寸法及びチャネル長ばかりでなく、ソース／ドレイン領域の深さも削減することを意味する。
【０００２】
【従来の技術】
欧州特許出願公開第０２６８９４１号明細書には平坦なソース／ドレイン領域を有するＭＯＳ電界効果トランジスタ構造が提案されている。このＭＯＳ電界効果トランジスタはフィールド酸化物領域間に配設されている。ＭＯＳトランジスタのゲート電極とフィールド酸化物領域との間に選択エピタキシーにより形成されドープされた単結晶シリコン層が配設されており、それらはソース／ドレイン領域を形成するための拡散源として用いられ、またその上に配設されているソース／ドレイン接続端子の端子領域を形成する。
【０００３】
相補型ＭＯＳトランジスタを有するＣＭＯＳ回路の製造のために欧州特許第０２６８９４１号明細書には、選択エピタキシーにより形成されドープされた単結晶シリコン層を種々にドープすることが提案されている。これは選択エピタキシーにより未ドープのシリコン層をｎチャネルトランジスタの範囲にもｐチャネルトランジスタの範囲にも形成することによって行うことができる。２つのマスクを使用しての注入により引続きシリコン層をそれぞれトランジスタの形式に応じて種々にドープする。或はまずｎ+ドープされた単結晶シリコン層を選択エピタ キシーにより形成する。その際ｐチャネルトランジスタ用の領域が１つのマスクにより被覆される。引続きｎチャネルトランジスタ用の領域をもう１つのマスクにより被覆し、ｐ+ドープされたｎ結晶シリコン層を選択エピタキシーにより形 成する。種々にドープされたソース／ドレイン領域を形成するためにこれらの２つの方法の場合２つのマスク工程が必要となる。
【０００４】
【発明が解決しようとする課題】
本発明の課題は、プロセスに対する経費を低減するＣＭＯＳ回路の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
この課題は本発明の請求項１に記載の方法により解決される。本発明の実施態様は従属請求項に記載されている。
【０００６】
即ち本発明により、半導体基板上にｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタが形成される。このｐチャネルＭＯＳトランジスタを形成するため第１のゲート誘電体及び側面に絶縁スペーサを備えた第１のゲート電極を形成した後選択エピタキシーにより第１のゲート電極の側方にｐドープされた単結晶シリコンパターンを形成する。このｐドープされた単結晶シリコンパターンはｐチャネルＭＯＳトランジスタのソース／ドレイン領域を形成するための拡散源として適している。その際選択エピタキシーは絶縁材料及びｎドープされたシリコンから成る表面上へのシリコンの析出を抑制するように行われる。その際イン・サイトでｎドープされた選択エピタキシーでのシリコンの析出が未ドープの選択エピタキシー又はイン・サイトでｐドープされた選択エピタキシーの場合よりも５〜２０倍緩慢に行われることが利用される。ｐドープされた単結晶シリコンパターンを形成するための選択エピタキシーでは表面にｎドープされたシリコンのみが成長可能であるｎドープされたシリコン領域が局部的にドーパント源として用いられる。この措置によりｎドープされたシリコン領域又は絶縁材料から成る領域は別個のマスクで被覆される必要はなく、ｐドープされた単結晶シリコンパターンが形成される。このようにしてＣＭＯＳ回路を形成する際にマスクが節約される。これはプロセスの出費を低減することを意味する。
【０００７】
本発明によれはｐチャネルＭＯＳトランジスタ用の第１のゲート誘電体及び第１のゲート電極及びｎチャネルＭＯＳトランジスタ用の第２のゲート誘電体及び第２のゲート電極を形成した後に側面に絶縁スペーサを備え、ｐチャネルＭＯＳトランジスタ用の能動領域を覆うマスクを形成する。引続きイオン注入によりｎチャネルＭＯＳトランジスタ用のｎドープされたソース／ドレイン領域を形成する。マスクを除去した後ｐドープされた単結晶シリコンパターンを形成するための選択エピタキシーを行う。最後にｐチャネルＭＯＳトランジスタのソース／ドレイン領域をｐドープされた単結晶シリコンシリコンパターンからの拡散により形成する。
【０００８】
もう１つの実施態様ではｐチャネルＭＯＳトランジスタ又はｎチャネルＭＯＳトランジスタ用の第１のゲート誘電体、第１のゲート電極、第２のゲート誘電体及び第２のゲート電極の形成後、及び第１のゲート電極及び第２のゲート電極の側面に絶縁スペーサの形成後ｐチャネルＭＯＳトランジスタの能動領域を覆うマスクを形成する。選択エピタキシーによりｎチャネルＭＯＳトランジスタのソース／ドレイン領域を形成するための拡散源として適しているｎドープされた単結晶シリコンパターンを形成する。引続きマスクを除去し、ｐドープされた単結晶シリコンパターンを形成するための選択エピタキシーを行う。この選択エピタキシーが絶縁材料及びｎドープされたシリコンに対して選択的に行われるので、ｐドープされた単結晶シリコンパターンはｎチャネルＭＯＳトランジスタの範囲には成長しない。ｐチャネルＭＯＳトランジスタのソース／ドレイン領域はｐドープされた単結晶シリコンパターンからの拡散により、またｎチャネルＭＯＳトランジスタのソース／ドレイン領域はｎドープされた単結晶シリコンパターンからの拡散により形成される。
【０００９】
上記の２つの実施態様ではＣＭＯＳ技術分野で一般的であるようにそれぞれｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタ用の能動領域を画成する絶縁パターンが形成される。更に必要であれば公知の方法でｎドープされたウェル又はｐドープされたウェルがｐチャネルＭＯＳトランジスタ又はｎチャネルＭＯＳトランジスタを収容するために形成され、チャネル注入が行われる。
【００１０】
ｐドープされた単結晶シリコンパターンを形成するための選択エピタキシーはＨ2、ＨＣｌ、ＳｉＨ2Ｃｌ2及びＢ2Ｈ6を含むプロセスガスの使用下に７０ ０〜９００℃の温度範囲及び１〜７００トルの圧力範囲で行われると有利である。
【００１１】
このようにして深さ１０〜５０ｎｍのソース／ドレイン領域を形成することができる。
【００１２】
マスクをフォトリソグラフィによる処理工程でパターニングされたマスク層から、特にＳｉＯ2から形成することは本発明の枠内にある。
【００１３】
【実施例】
本発明を図示の実施例に基づき以下に詳述する。
【００１４】
例えば単結晶シリコンウェハ又はＳＯＩ基板の単結晶シリコン層の基板１１の表面に絶縁パターン１２を形成する（図１参照）。絶縁パターン１２は、例えばＬＯＣＯＳプロセスでの部分酸化により又はシャロー・トレンチ絶縁プロセス（ＳＴＩ）により絶縁トレンチを満たすことにより形成される。更に基板１１内にｐドープされたウェル１３及びｎドープされたウェル１４を形成する。絶縁パターン１２は、ｐドープされたウェル１３内にｎチャネルＭＯＳトランジスタ用の能動領域を、またｎドープされたウェル１４内にｐチャネルＭＯＳトランジスタ用の能動領域を画成するように形成される。
【００１５】
引続き誘電層及び導電層の全面的析出及び同時にフォトリソグラフィ工程による共通のパターニング及び異方性エッチングによりｐチャネルＭＯＳトランジスタ用の第１のゲート誘電体１５及び第１のゲート電極１６及びｎチャネルＭＯＳトランジスタ用の第２のゲート誘電体１７及び第２のゲート電極１８を形成する（図２参照）。第１のゲート誘電体１５及び第２のゲート誘電体１７は例えばＳｉＯ2から熱酸化により５ｎｍの層厚で形成される。第１のゲート電極１６及び 第２のゲート電極１８は例えばドープされたポリシリコン及び／又は金属ケイ化物から例えば２００ｎｍの層厚で形成される。
【００１６】
引続き例えば１０〜５００ｎｍの層厚で例えばＳｉＯ2又はＳｉ3Ｎ4から成 る絶縁層の同形析出により及び異方性エッチバックにより絶縁スペーサ１９を第１のゲート電極１６及び第２のゲート電極１８の側面に形成する。
【００１７】
例えば１００〜３０００ｎｍの層厚でＳｉＯ2層の全面的析出及び引続いての フォトリソグラフィ処理工程によるパターニング及び異方性エッチングによりｐチャネルＭＯＳトランジスタ用の能動領域を完全に覆うマスク１１０を形成する。それに対してｎチャネルＭＯＳトランジスタ用の能動領域はマスク１１０で覆わないでおく（図３参照）。引続き例えば５〜８０ｋｅＶのエネルギー及び例えば１０14〜１０21ｃｍ-2の線量での砒素のイオン注入によりｎチャネルＭＯＳトランジスタ用のソース／ドレイン領域１１１を形成する。
【００１８】
マスク１１０を例えばフッ化水素酸でエッチングにより除去した後及びエピタキシーに必要な洗浄工程の後イン・サイトでの選択エピタキシーによりｐドープされた単結晶シリコンパターン１１２をｎドープされたウェル１４の露出表面に形成する。この選択エピタキシーの際に絶縁材料上にもｎドープされたシリコン上にもシリコンが析出されないようにプロセスパラメータを調整する。それにはＨ2、ＨＣｌ、ＳｉＨ2Ｃｌ2及びＢ2Ｈ6を含むプロセスガスが使用される。 選択エピタキシーを７００〜９００℃の温度範囲及び１〜７００トルの圧力範囲で実施する。その際ｐドープされた単結晶シリコンパターン１１２内のドーパント濃度は約１０20ｃｍ-3に調整される（図４参照）。
【００１９】
その後ｐドープされた単結晶シリコンパターン１１２からの拡散によりｐチャネルＭＯＳトランジスタ用のソース／ドレイン領域１１３を形成する熱処理工程が行われる。同時にｎチャネルＭＯＳトランジスタ用のソース／ドレイン領域１１１内のドーパントが活性化される。ｎチャネルＭＯＳトランジスタ用のソース／ドレイン領域１１１の深さは約２０〜２００ｎｍとなり、ｐチャネルＭＯＳトランジスタ１１３用のソース／ドレイン領域の深さは約２０〜３００ｎｍとなる。
【００２０】
もう１つの実施例においては第１の実施例と同様に基板２１内に絶縁パターン２２、ｐドープされたウェル２３及びｎドープされたウェル２４を形成する。基板２１はここでも例えば単結晶シリコンウェハ又はＳＯＩ基板の単結晶シリコン層である。絶縁パターン２２は例えばＬＯＣＯＳ法又はＳＴＩ法（シャロー・トレンチ絶縁プロセス）で形成される。絶縁パターン２２は、ｐドープされたウェル２２内にｎチャネルＭＯＳトランジスタの能動領域を、またｎドープされたウェル２４内にｐチャネルＭＯＳトランジスタ用の能動領域を画成するように形成される（図５参照）。第１の実施例と同様にｐチャネルＭＯＳトランジスタ用の第１のゲート誘電体２５及び第１のゲート電極２６及びｎチャネルＭＯＳトランジスタ用の第２のゲート誘電体２７及び第２のゲート電極２８を形成する。ゲート電極２６、２８の側面に絶縁スペーサ２９を形成する（図６参照）。
【００２１】
引続き例えば８００〜１１００℃で再酸化を行い、その際ｐドープされたウェル２３、ｎドープされたウェル２４、第１のゲート電極２６及び第２のゲート電極２８の露出表面に約５〜１００ｎｍの層厚でＳｉＯ2層２１４が形成される（ 図７参照）。
【００２２】
引続き例えば１００〜３０００ｎｍの層厚のＳｉＯ2層の被着及びフォトリソ グラフィ法によるＳｉＯ2層のパターニング及び異方性エッチングによりｐチャ ネルＭＯＳトランジスタ用の能動領域を覆うマスク２１０を形成する。それに対してｎチャネルＭＯＳトランジスタ用の能動領域はマスク２１０で覆わないでおく。マスク２１０のパターニングの際に絶縁パターン２２の一部と絶縁スペーサ２９との間のｐドープされたウェル２３の表面が露出される（図８参照）。Ｈ2 、ＨＣｌ、ＳｉＨ2Ｃｌ2、ＡｓＨ3を含むプロセスガスの使用下に７００〜９ ００℃の温度範囲及び１〜７００トルの圧力範囲での選択エピタキシーによりｎドープされた単結晶シリコンパターン２１５を形成する。このエピタキシーはｐドープされたウェル２３の露出するシリコン表面上に選択的にシリコンを析出するようにして行われる（図９参照）。ドーピングガスＡｓＨ3の添加によりｎド ープされた単結晶シリコンパターン２１５はイン・サイトでの約１０19ｃｍ-3のドーパント濃度でｎドープされる。
【００２３】
引続きマスク２１０を例えばフッ水素酸中でのエッチングにより除去する（図９参照）。その後ｐチャネルＭＯＳトランジスタ用の能動領域の範囲にあるＳｉＯ2層２１４の部分をＨＦで除去する。ｎドープされたウェル２４の露出するシ リコン表面をその後のエピタキシーのため洗浄する（図１０参照）。
【００２４】
イン・サイトでホウ素をドープされたシリコンの選択エピタキシーによりｎドープされたウェル２４の露出表面にｐドープされた単結晶シリコンパターン２１２を形成する（図１１参照）。この選択エピタキシーは、シリコンを絶縁材料の表面にもｎドープされたシリコンの表面にも析出させないように行われる。それにはＨ2、ＨＣｌ、ＳｉＨ2Ｃｌ2、Ｂ2Ｈ6を含むプロセスガスを使用し、エ ピタキシーを７００〜９００℃の範囲の温度及び１〜７００トルの圧力で行う。ｐドープされた単結晶シリコンパターン２１２では選択エピタキシーの際にドーピングガスＢ2Ｈ6を添加することによりドーパント濃度が約１０20ｃｍ-3に調 整される。
【００２５】
例えば８００〜１１００℃での熱処理工程でｎチャネルＭＯＳトランジスタ用のソース／ドレイン領域２１１及びｐチャネルＭＯＳトランジスタ用のソース／ドレイン領域２１３を形成する（図１１参照）。ｎチャネルＭＯＳトランジスタ用のソース／ドレイン領域２１１の深さは約２０〜２００ｎｍとなり、ｐチャネルＭＯＳトランジスタ用のソース／ドレイン領域２１３の深さは約２０〜３００ｎｍとなる。
【図面の簡単な説明】
【図１】本発明による第１の実施例における絶縁パターン及びｎドープされたウェル及びｐドープされたウェルを有する半導体基板の断面図。
【図２】その側面に絶縁スペーサを備えているゲート誘電体及びゲート電極を形成後の半導体基板の断面図。
【図３】ｎドープされたソース／ドレイン領域を形成するためのマスクを形成し、イオン注入後の半導体基板の断面図。
【図４】マスクを除去し、ｐドープされた単結晶シリコンパターンを形成し、このシリコンパターからの拡散によりｐドープされたソース／ドレイン領域を形成後の半導体基板の断面図。
【図５】第２の実施例における絶縁パターン、ｎドープされたウェル及びｐドープされたウェルを有する半導体基板の断面図。
【図６】その側面に絶縁スペーサを備えているゲート誘電体及びゲート電極を形成後の半導体基板の断面図。
【図７】再酸化工程後の半導体基板の断面図。
【図８】マスクを形成後の半導体基板の断面図。
【図９】ｎドープされた単結晶シリコンパターンを成長させ、マスク除去後の半導体基板の断面図。
【図１０】ｎドープされたウェルの範囲の半導体基板の表面をフリーエッチングした後の半導体基板の断面図。
【図１１】ｐドープされた単結晶シリコンパターンを選択的に成長させ、ソース／ドレイン領域を形成するための熱処理後の半導体基板の断面図。
【符号の説明】
１１、２１ 半導体基板
１２、２２ 絶縁パターン
１３、２３ ｐドープ・ウェル
１４、２４ ｎドープ・ウェル
１５、２５ 第１のゲート誘電体
１６、２６ 第１のゲート電極
１７、２７ 第２のゲート誘電体
１８、２８ 第２のゲート電極
１９、２９ 絶縁スペーサ
１１０、２１０ マスク
１１１、２１１、１１３、２１３ ソース／ドレイン領域
１１２、２１２ ｐドープされた単結晶シリコンパターン
２１４ ＳｉＯ2層
２１５ ｎドープされた単結晶シリコンパターン
【発明の属する技術分野】
実装密度の増大に伴なうデバイスの小型化においては横方向の寸法も縦方向の寸法も削減される。これはＭＯＳトランジスタの場合ゲート電極の横方向の寸法及びチャネル長ばかりでなく、ソース／ドレイン領域の深さも削減することを意味する。
【０００２】
【従来の技術】
欧州特許出願公開第０２６８９４１号明細書には平坦なソース／ドレイン領域を有するＭＯＳ電界効果トランジスタ構造が提案されている。このＭＯＳ電界効果トランジスタはフィールド酸化物領域間に配設されている。ＭＯＳトランジスタのゲート電極とフィールド酸化物領域との間に選択エピタキシーにより形成されドープされた単結晶シリコン層が配設されており、それらはソース／ドレイン領域を形成するための拡散源として用いられ、またその上に配設されているソース／ドレイン接続端子の端子領域を形成する。
【０００３】
相補型ＭＯＳトランジスタを有するＣＭＯＳ回路の製造のために欧州特許第０２６８９４１号明細書には、選択エピタキシーにより形成されドープされた単結晶シリコン層を種々にドープすることが提案されている。これは選択エピタキシーにより未ドープのシリコン層をｎチャネルトランジスタの範囲にもｐチャネルトランジスタの範囲にも形成することによって行うことができる。２つのマスクを使用しての注入により引続きシリコン層をそれぞれトランジスタの形式に応じて種々にドープする。或はまずｎ+ドープされた単結晶シリコン層を選択エピタ キシーにより形成する。その際ｐチャネルトランジスタ用の領域が１つのマスクにより被覆される。引続きｎチャネルトランジスタ用の領域をもう１つのマスクにより被覆し、ｐ+ドープされたｎ結晶シリコン層を選択エピタキシーにより形 成する。種々にドープされたソース／ドレイン領域を形成するためにこれらの２つの方法の場合２つのマスク工程が必要となる。
【０００４】
【発明が解決しようとする課題】
本発明の課題は、プロセスに対する経費を低減するＣＭＯＳ回路の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
この課題は本発明の請求項１に記載の方法により解決される。本発明の実施態様は従属請求項に記載されている。
【０００６】
即ち本発明により、半導体基板上にｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタが形成される。このｐチャネルＭＯＳトランジスタを形成するため第１のゲート誘電体及び側面に絶縁スペーサを備えた第１のゲート電極を形成した後選択エピタキシーにより第１のゲート電極の側方にｐドープされた単結晶シリコンパターンを形成する。このｐドープされた単結晶シリコンパターンはｐチャネルＭＯＳトランジスタのソース／ドレイン領域を形成するための拡散源として適している。その際選択エピタキシーは絶縁材料及びｎドープされたシリコンから成る表面上へのシリコンの析出を抑制するように行われる。その際イン・サイトでｎドープされた選択エピタキシーでのシリコンの析出が未ドープの選択エピタキシー又はイン・サイトでｐドープされた選択エピタキシーの場合よりも５〜２０倍緩慢に行われることが利用される。ｐドープされた単結晶シリコンパターンを形成するための選択エピタキシーでは表面にｎドープされたシリコンのみが成長可能であるｎドープされたシリコン領域が局部的にドーパント源として用いられる。この措置によりｎドープされたシリコン領域又は絶縁材料から成る領域は別個のマスクで被覆される必要はなく、ｐドープされた単結晶シリコンパターンが形成される。このようにしてＣＭＯＳ回路を形成する際にマスクが節約される。これはプロセスの出費を低減することを意味する。
【０００７】
本発明によれはｐチャネルＭＯＳトランジスタ用の第１のゲート誘電体及び第１のゲート電極及びｎチャネルＭＯＳトランジスタ用の第２のゲート誘電体及び第２のゲート電極を形成した後に側面に絶縁スペーサを備え、ｐチャネルＭＯＳトランジスタ用の能動領域を覆うマスクを形成する。引続きイオン注入によりｎチャネルＭＯＳトランジスタ用のｎドープされたソース／ドレイン領域を形成する。マスクを除去した後ｐドープされた単結晶シリコンパターンを形成するための選択エピタキシーを行う。最後にｐチャネルＭＯＳトランジスタのソース／ドレイン領域をｐドープされた単結晶シリコンシリコンパターンからの拡散により形成する。
【０００８】
もう１つの実施態様ではｐチャネルＭＯＳトランジスタ又はｎチャネルＭＯＳトランジスタ用の第１のゲート誘電体、第１のゲート電極、第２のゲート誘電体及び第２のゲート電極の形成後、及び第１のゲート電極及び第２のゲート電極の側面に絶縁スペーサの形成後ｐチャネルＭＯＳトランジスタの能動領域を覆うマスクを形成する。選択エピタキシーによりｎチャネルＭＯＳトランジスタのソース／ドレイン領域を形成するための拡散源として適しているｎドープされた単結晶シリコンパターンを形成する。引続きマスクを除去し、ｐドープされた単結晶シリコンパターンを形成するための選択エピタキシーを行う。この選択エピタキシーが絶縁材料及びｎドープされたシリコンに対して選択的に行われるので、ｐドープされた単結晶シリコンパターンはｎチャネルＭＯＳトランジスタの範囲には成長しない。ｐチャネルＭＯＳトランジスタのソース／ドレイン領域はｐドープされた単結晶シリコンパターンからの拡散により、またｎチャネルＭＯＳトランジスタのソース／ドレイン領域はｎドープされた単結晶シリコンパターンからの拡散により形成される。
【０００９】
上記の２つの実施態様ではＣＭＯＳ技術分野で一般的であるようにそれぞれｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタ用の能動領域を画成する絶縁パターンが形成される。更に必要であれば公知の方法でｎドープされたウェル又はｐドープされたウェルがｐチャネルＭＯＳトランジスタ又はｎチャネルＭＯＳトランジスタを収容するために形成され、チャネル注入が行われる。
【００１０】
ｐドープされた単結晶シリコンパターンを形成するための選択エピタキシーはＨ2、ＨＣｌ、ＳｉＨ2Ｃｌ2及びＢ2Ｈ6を含むプロセスガスの使用下に７０ ０〜９００℃の温度範囲及び１〜７００トルの圧力範囲で行われると有利である。
【００１１】
このようにして深さ１０〜５０ｎｍのソース／ドレイン領域を形成することができる。
【００１２】
マスクをフォトリソグラフィによる処理工程でパターニングされたマスク層から、特にＳｉＯ2から形成することは本発明の枠内にある。
【００１３】
【実施例】
本発明を図示の実施例に基づき以下に詳述する。
【００１４】
例えば単結晶シリコンウェハ又はＳＯＩ基板の単結晶シリコン層の基板１１の表面に絶縁パターン１２を形成する（図１参照）。絶縁パターン１２は、例えばＬＯＣＯＳプロセスでの部分酸化により又はシャロー・トレンチ絶縁プロセス（ＳＴＩ）により絶縁トレンチを満たすことにより形成される。更に基板１１内にｐドープされたウェル１３及びｎドープされたウェル１４を形成する。絶縁パターン１２は、ｐドープされたウェル１３内にｎチャネルＭＯＳトランジスタ用の能動領域を、またｎドープされたウェル１４内にｐチャネルＭＯＳトランジスタ用の能動領域を画成するように形成される。
【００１５】
引続き誘電層及び導電層の全面的析出及び同時にフォトリソグラフィ工程による共通のパターニング及び異方性エッチングによりｐチャネルＭＯＳトランジスタ用の第１のゲート誘電体１５及び第１のゲート電極１６及びｎチャネルＭＯＳトランジスタ用の第２のゲート誘電体１７及び第２のゲート電極１８を形成する（図２参照）。第１のゲート誘電体１５及び第２のゲート誘電体１７は例えばＳｉＯ2から熱酸化により５ｎｍの層厚で形成される。第１のゲート電極１６及び 第２のゲート電極１８は例えばドープされたポリシリコン及び／又は金属ケイ化物から例えば２００ｎｍの層厚で形成される。
【００１６】
引続き例えば１０〜５００ｎｍの層厚で例えばＳｉＯ2又はＳｉ3Ｎ4から成 る絶縁層の同形析出により及び異方性エッチバックにより絶縁スペーサ１９を第１のゲート電極１６及び第２のゲート電極１８の側面に形成する。
【００１７】
例えば１００〜３０００ｎｍの層厚でＳｉＯ2層の全面的析出及び引続いての フォトリソグラフィ処理工程によるパターニング及び異方性エッチングによりｐチャネルＭＯＳトランジスタ用の能動領域を完全に覆うマスク１１０を形成する。それに対してｎチャネルＭＯＳトランジスタ用の能動領域はマスク１１０で覆わないでおく（図３参照）。引続き例えば５〜８０ｋｅＶのエネルギー及び例えば１０14〜１０21ｃｍ-2の線量での砒素のイオン注入によりｎチャネルＭＯＳトランジスタ用のソース／ドレイン領域１１１を形成する。
【００１８】
マスク１１０を例えばフッ化水素酸でエッチングにより除去した後及びエピタキシーに必要な洗浄工程の後イン・サイトでの選択エピタキシーによりｐドープされた単結晶シリコンパターン１１２をｎドープされたウェル１４の露出表面に形成する。この選択エピタキシーの際に絶縁材料上にもｎドープされたシリコン上にもシリコンが析出されないようにプロセスパラメータを調整する。それにはＨ2、ＨＣｌ、ＳｉＨ2Ｃｌ2及びＢ2Ｈ6を含むプロセスガスが使用される。 選択エピタキシーを７００〜９００℃の温度範囲及び１〜７００トルの圧力範囲で実施する。その際ｐドープされた単結晶シリコンパターン１１２内のドーパント濃度は約１０20ｃｍ-3に調整される（図４参照）。
【００１９】
その後ｐドープされた単結晶シリコンパターン１１２からの拡散によりｐチャネルＭＯＳトランジスタ用のソース／ドレイン領域１１３を形成する熱処理工程が行われる。同時にｎチャネルＭＯＳトランジスタ用のソース／ドレイン領域１１１内のドーパントが活性化される。ｎチャネルＭＯＳトランジスタ用のソース／ドレイン領域１１１の深さは約２０〜２００ｎｍとなり、ｐチャネルＭＯＳトランジスタ１１３用のソース／ドレイン領域の深さは約２０〜３００ｎｍとなる。
【００２０】
もう１つの実施例においては第１の実施例と同様に基板２１内に絶縁パターン２２、ｐドープされたウェル２３及びｎドープされたウェル２４を形成する。基板２１はここでも例えば単結晶シリコンウェハ又はＳＯＩ基板の単結晶シリコン層である。絶縁パターン２２は例えばＬＯＣＯＳ法又はＳＴＩ法（シャロー・トレンチ絶縁プロセス）で形成される。絶縁パターン２２は、ｐドープされたウェル２２内にｎチャネルＭＯＳトランジスタの能動領域を、またｎドープされたウェル２４内にｐチャネルＭＯＳトランジスタ用の能動領域を画成するように形成される（図５参照）。第１の実施例と同様にｐチャネルＭＯＳトランジスタ用の第１のゲート誘電体２５及び第１のゲート電極２６及びｎチャネルＭＯＳトランジスタ用の第２のゲート誘電体２７及び第２のゲート電極２８を形成する。ゲート電極２６、２８の側面に絶縁スペーサ２９を形成する（図６参照）。
【００２１】
引続き例えば８００〜１１００℃で再酸化を行い、その際ｐドープされたウェル２３、ｎドープされたウェル２４、第１のゲート電極２６及び第２のゲート電極２８の露出表面に約５〜１００ｎｍの層厚でＳｉＯ2層２１４が形成される（ 図７参照）。
【００２２】
引続き例えば１００〜３０００ｎｍの層厚のＳｉＯ2層の被着及びフォトリソ グラフィ法によるＳｉＯ2層のパターニング及び異方性エッチングによりｐチャ ネルＭＯＳトランジスタ用の能動領域を覆うマスク２１０を形成する。それに対してｎチャネルＭＯＳトランジスタ用の能動領域はマスク２１０で覆わないでおく。マスク２１０のパターニングの際に絶縁パターン２２の一部と絶縁スペーサ２９との間のｐドープされたウェル２３の表面が露出される（図８参照）。Ｈ2 、ＨＣｌ、ＳｉＨ2Ｃｌ2、ＡｓＨ3を含むプロセスガスの使用下に７００〜９ ００℃の温度範囲及び１〜７００トルの圧力範囲での選択エピタキシーによりｎドープされた単結晶シリコンパターン２１５を形成する。このエピタキシーはｐドープされたウェル２３の露出するシリコン表面上に選択的にシリコンを析出するようにして行われる（図９参照）。ドーピングガスＡｓＨ3の添加によりｎド ープされた単結晶シリコンパターン２１５はイン・サイトでの約１０19ｃｍ-3のドーパント濃度でｎドープされる。
【００２３】
引続きマスク２１０を例えばフッ水素酸中でのエッチングにより除去する（図９参照）。その後ｐチャネルＭＯＳトランジスタ用の能動領域の範囲にあるＳｉＯ2層２１４の部分をＨＦで除去する。ｎドープされたウェル２４の露出するシ リコン表面をその後のエピタキシーのため洗浄する（図１０参照）。
【００２４】
イン・サイトでホウ素をドープされたシリコンの選択エピタキシーによりｎドープされたウェル２４の露出表面にｐドープされた単結晶シリコンパターン２１２を形成する（図１１参照）。この選択エピタキシーは、シリコンを絶縁材料の表面にもｎドープされたシリコンの表面にも析出させないように行われる。それにはＨ2、ＨＣｌ、ＳｉＨ2Ｃｌ2、Ｂ2Ｈ6を含むプロセスガスを使用し、エ ピタキシーを７００〜９００℃の範囲の温度及び１〜７００トルの圧力で行う。ｐドープされた単結晶シリコンパターン２１２では選択エピタキシーの際にドーピングガスＢ2Ｈ6を添加することによりドーパント濃度が約１０20ｃｍ-3に調 整される。
【００２５】
例えば８００〜１１００℃での熱処理工程でｎチャネルＭＯＳトランジスタ用のソース／ドレイン領域２１１及びｐチャネルＭＯＳトランジスタ用のソース／ドレイン領域２１３を形成する（図１１参照）。ｎチャネルＭＯＳトランジスタ用のソース／ドレイン領域２１１の深さは約２０〜２００ｎｍとなり、ｐチャネルＭＯＳトランジスタ用のソース／ドレイン領域２１３の深さは約２０〜３００ｎｍとなる。
【図面の簡単な説明】
【図１】本発明による第１の実施例における絶縁パターン及びｎドープされたウェル及びｐドープされたウェルを有する半導体基板の断面図。
【図２】その側面に絶縁スペーサを備えているゲート誘電体及びゲート電極を形成後の半導体基板の断面図。
【図３】ｎドープされたソース／ドレイン領域を形成するためのマスクを形成し、イオン注入後の半導体基板の断面図。
【図４】マスクを除去し、ｐドープされた単結晶シリコンパターンを形成し、このシリコンパターからの拡散によりｐドープされたソース／ドレイン領域を形成後の半導体基板の断面図。
【図５】第２の実施例における絶縁パターン、ｎドープされたウェル及びｐドープされたウェルを有する半導体基板の断面図。
【図６】その側面に絶縁スペーサを備えているゲート誘電体及びゲート電極を形成後の半導体基板の断面図。
【図７】再酸化工程後の半導体基板の断面図。
【図８】マスクを形成後の半導体基板の断面図。
【図９】ｎドープされた単結晶シリコンパターンを成長させ、マスク除去後の半導体基板の断面図。
【図１０】ｎドープされたウェルの範囲の半導体基板の表面をフリーエッチングした後の半導体基板の断面図。
【図１１】ｐドープされた単結晶シリコンパターンを選択的に成長させ、ソース／ドレイン領域を形成するための熱処理後の半導体基板の断面図。
【符号の説明】
１１、２１ 半導体基板
１２、２２ 絶縁パターン
１３、２３ ｐドープ・ウェル
１４、２４ ｎドープ・ウェル
１５、２５ 第１のゲート誘電体
１６、２６ 第１のゲート電極
１７、２７ 第２のゲート誘電体
１８、２８ 第２のゲート電極
１９、２９ 絶縁スペーサ
１１０、２１０ マスク
１１１、２１１、１１３、２１３ ソース／ドレイン領域
１１２、２１２ ｐドープされた単結晶シリコンパターン
２１４ ＳｉＯ2層
２１５ ｎドープされた単結晶シリコンパターン
Claims (6)
- 半導体基板（１１）内にｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタを含むＣＭＯＳ回路の製造方法において、
前記ｐチャネルＭＯＳトランジスタを形成するために
第１のゲート電極（１６）を形成し、その側面を絶縁スペーサで（１９）で覆い、
選択エピタキシーにより第１のゲート電極（１６）の側方にｐチャネルＭＯＳトランジスタのソース／ドレイン領域（１１３）を形成するための拡散源として適しているｐドープされた単結晶シリコンパターン（１１２）を形成し、
選択エピタキシーを絶縁材料及びｎチャネルＭＯＳトランジスタのソース／ドレイン領域の表面上又はｎチャネルＭＯＳトランジスタのソース／ドレイン領域を形成するための拡散源となるｎドープされた単結晶シリコンパターンの表面上へのシリコンの析出を抑制するように行い、
この際、ｐドープされた単結晶シリコンパターン（１１２）を形成するための選択エピタキシーをＨ2、ＨＣｌ、ＳｉＨ2Ｃｌ2、Ｂ2Ｈ6を含むプロセスガスの使用下に７００〜９００℃の温度範囲及び１〜７００トルの圧力範囲で実施することを特徴とするＣＭＯＳ回路の製造方法。 - 半導体基板（１１）内にそれぞれｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタ用の能動領域を画成する絶縁パターン（１２）を形成し、
ｐチャネルＭＯＳトランジスタ用の第１のゲート誘電体（１５）及び第１のゲート電極（１６）及びｎチャネルＭＯＳトランジスタ用の第２のゲート誘電体（１７）及び第２のゲート電極（１８）を形成し、
第１のゲート電極（１６）及び第２のゲート電極（１８）の側面に絶縁スペーサ（１９）を形成し、
ｐチャネルＭＯＳトランジスタの能動領域を覆うマスク（１１０）を形成し、ｎドーピングイオンによるイオン注入でｎチャネルＭＯＳトランジスタ用のソース／ドレイン領域（１１１）を形成し、
マスク（１１０）の除去後ｐチャネルＭＯＳトランジスタの能動領域のみにｐドープされた単結晶シリコンパターン（１１２）を形成するための選択エピタキシーを行い、
ｐチャネルＭＯＳトランジスタのソース／ドレイン領域（１１３）をｐドープされた単結晶シリコンパターン（１１２）からの拡散により形成する
ことを特徴とする請求項１記載の方法。 - 半導体基板（２１）内にそれぞれｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタ用の能動領域を画成する絶縁パターン（２２）を形成し、
ｐチャネルＭＯＳトランジスタ用の第１のゲート誘電体（２５）及び第１のゲート電極（２６）及びｎチャネルＭＯＳトランジスタ用の第２のゲート誘電体２７）及び第２のゲート電極（２８）を形成し、
第１のゲート電極（２６）及び第２のゲート電極（２８）の側面に絶縁スペーサ（２９）を形成し、
ｐチャネルＭＯＳトランジスタの能動領域を覆うマスク（２１０）を形成し、
選択エピタキシーによりｎチャネルＭＯＳトランジスタのソース／ドレイン領域（２１１）形成するための拡散源として適しているｎドープされた単結晶シリコンパターン（２１５）を形成し、
マスク（２１０）を除去した後ｐチャネルＭＯＳトランジスタの能動領域のみにｐドープされた単結晶シリコンパターン（２１２）を形成するための選択エピタキシーを行い、 ｐチャネルＭＯＳトランジスタのソース／ドレイン領域（２１３）をｐドープされた単結晶シリコンパターン（２１２）からの拡散により、またｎチャネルＭＯＳトランジスタのソース／ドレイン領域（２１１）をｎドープされた単結晶シリコンパターン（２１５）からの拡散により形成する
ことを特徴とする請求項１記載の方法。 - ２０〜３００ｎｍの深さを有するソース／ドレイン領域（１１１、１１３）を形成することを特徴とする請求項１乃至３の１つに記載の方法。
- 全面的析出によりマスク層を析出し、
該マスク層上にフォトレジストマスクを形成し、
マスク層をフォトレジストマスクの使用下にパターニングすることにより前記マスクを形成することを特徴とする請求項２乃至４の１つに記載の方法。 - ＳｉＯ2から成るマスク層を形成することを特徴とする請求項５記載の方法。
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