JP4070876B2 - Cmos回路の製造方法 - Google Patents
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Description
【発明の属する技術分野】
実装密度の増大に伴なうデバイスの小型化においては横方向の寸法も縦方向の寸法も削減される。これはMOSトランジスタの場合ゲート電極の横方向の寸法及びチャネル長ばかりでなく、ソース/ドレイン領域の深さも削減することを意味する。
【0002】
【従来の技術】
欧州特許出願公開第0268941号明細書には平坦なソース/ドレイン領域を有するMOS電界効果トランジスタ構造が提案されている。このMOS電界効果トランジスタはフィールド酸化物領域間に配設されている。MOSトランジスタのゲート電極とフィールド酸化物領域との間に選択エピタキシーにより形成されドープされた単結晶シリコン層が配設されており、それらはソース/ドレイン領域を形成するための拡散源として用いられ、またその上に配設されているソース/ドレイン接続端子の端子領域を形成する。
【0003】
相補型MOSトランジスタを有するCMOS回路の製造のために欧州特許第0268941号明細書には、選択エピタキシーにより形成されドープされた単結晶シリコン層を種々にドープすることが提案されている。これは選択エピタキシーにより未ドープのシリコン層をnチャネルトランジスタの範囲にもpチャネルトランジスタの範囲にも形成することによって行うことができる。2つのマスクを使用しての注入により引続きシリコン層をそれぞれトランジスタの形式に応じて種々にドープする。或はまずn+ドープされた単結晶シリコン層を選択エピタ キシーにより形成する。その際pチャネルトランジスタ用の領域が1つのマスクにより被覆される。引続きnチャネルトランジスタ用の領域をもう1つのマスクにより被覆し、p+ドープされたn結晶シリコン層を選択エピタキシーにより形 成する。種々にドープされたソース/ドレイン領域を形成するためにこれらの2つの方法の場合2つのマスク工程が必要となる。
【0004】
【発明が解決しようとする課題】
本発明の課題は、プロセスに対する経費を低減するCMOS回路の製造方法を提供することにある。
【0005】
【課題を解決するための手段】
この課題は本発明の請求項1に記載の方法により解決される。本発明の実施態様は従属請求項に記載されている。
【0006】
即ち本発明により、半導体基板上にnチャネルMOSトランジスタ及びpチャネルMOSトランジスタが形成される。このpチャネルMOSトランジスタを形成するため第1のゲート誘電体及び側面に絶縁スペーサを備えた第1のゲート電極を形成した後選択エピタキシーにより第1のゲート電極の側方にpドープされた単結晶シリコンパターンを形成する。このpドープされた単結晶シリコンパターンはpチャネルMOSトランジスタのソース/ドレイン領域を形成するための拡散源として適している。その際選択エピタキシーは絶縁材料及びnドープされたシリコンから成る表面上へのシリコンの析出を抑制するように行われる。その際イン・サイトでnドープされた選択エピタキシーでのシリコンの析出が未ドープの選択エピタキシー又はイン・サイトでpドープされた選択エピタキシーの場合よりも5〜20倍緩慢に行われることが利用される。pドープされた単結晶シリコンパターンを形成するための選択エピタキシーでは表面にnドープされたシリコンのみが成長可能であるnドープされたシリコン領域が局部的にドーパント源として用いられる。この措置によりnドープされたシリコン領域又は絶縁材料から成る領域は別個のマスクで被覆される必要はなく、pドープされた単結晶シリコンパターンが形成される。このようにしてCMOS回路を形成する際にマスクが節約される。これはプロセスの出費を低減することを意味する。
【0007】
本発明によれはpチャネルMOSトランジスタ用の第1のゲート誘電体及び第1のゲート電極及びnチャネルMOSトランジスタ用の第2のゲート誘電体及び第2のゲート電極を形成した後に側面に絶縁スペーサを備え、pチャネルMOSトランジスタ用の能動領域を覆うマスクを形成する。引続きイオン注入によりnチャネルMOSトランジスタ用のnドープされたソース/ドレイン領域を形成する。マスクを除去した後pドープされた単結晶シリコンパターンを形成するための選択エピタキシーを行う。最後にpチャネルMOSトランジスタのソース/ドレイン領域をpドープされた単結晶シリコンシリコンパターンからの拡散により形成する。
【0008】
もう1つの実施態様ではpチャネルMOSトランジスタ又はnチャネルMOSトランジスタ用の第1のゲート誘電体、第1のゲート電極、第2のゲート誘電体及び第2のゲート電極の形成後、及び第1のゲート電極及び第2のゲート電極の側面に絶縁スペーサの形成後pチャネルMOSトランジスタの能動領域を覆うマスクを形成する。選択エピタキシーによりnチャネルMOSトランジスタのソース/ドレイン領域を形成するための拡散源として適しているnドープされた単結晶シリコンパターンを形成する。引続きマスクを除去し、pドープされた単結晶シリコンパターンを形成するための選択エピタキシーを行う。この選択エピタキシーが絶縁材料及びnドープされたシリコンに対して選択的に行われるので、pドープされた単結晶シリコンパターンはnチャネルMOSトランジスタの範囲には成長しない。pチャネルMOSトランジスタのソース/ドレイン領域はpドープされた単結晶シリコンパターンからの拡散により、またnチャネルMOSトランジスタのソース/ドレイン領域はnドープされた単結晶シリコンパターンからの拡散により形成される。
【0009】
上記の2つの実施態様ではCMOS技術分野で一般的であるようにそれぞれnチャネルMOSトランジスタ及びpチャネルMOSトランジスタ用の能動領域を画成する絶縁パターンが形成される。更に必要であれば公知の方法でnドープされたウェル又はpドープされたウェルがpチャネルMOSトランジスタ又はnチャネルMOSトランジスタを収容するために形成され、チャネル注入が行われる。
【0010】
pドープされた単結晶シリコンパターンを形成するための選択エピタキシーはH2、HCl、SiH2Cl2及びB2H6を含むプロセスガスの使用下に70 0〜900℃の温度範囲及び1〜700トルの圧力範囲で行われると有利である。
【0011】
このようにして深さ10〜50nmのソース/ドレイン領域を形成することができる。
【0012】
マスクをフォトリソグラフィによる処理工程でパターニングされたマスク層から、特にSiO2から形成することは本発明の枠内にある。
【0013】
【実施例】
本発明を図示の実施例に基づき以下に詳述する。
【0014】
例えば単結晶シリコンウェハ又はSOI基板の単結晶シリコン層の基板11の表面に絶縁パターン12を形成する(図1参照)。絶縁パターン12は、例えばLOCOSプロセスでの部分酸化により又はシャロー・トレンチ絶縁プロセス(STI)により絶縁トレンチを満たすことにより形成される。更に基板11内にpドープされたウェル13及びnドープされたウェル14を形成する。絶縁パターン12は、pドープされたウェル13内にnチャネルMOSトランジスタ用の能動領域を、またnドープされたウェル14内にpチャネルMOSトランジスタ用の能動領域を画成するように形成される。
【0015】
引続き誘電層及び導電層の全面的析出及び同時にフォトリソグラフィ工程による共通のパターニング及び異方性エッチングによりpチャネルMOSトランジスタ用の第1のゲート誘電体15及び第1のゲート電極16及びnチャネルMOSトランジスタ用の第2のゲート誘電体17及び第2のゲート電極18を形成する(図2参照)。第1のゲート誘電体15及び第2のゲート誘電体17は例えばSiO2から熱酸化により5nmの層厚で形成される。第1のゲート電極16及び 第2のゲート電極18は例えばドープされたポリシリコン及び/又は金属ケイ化物から例えば200nmの層厚で形成される。
【0016】
引続き例えば10〜500nmの層厚で例えばSiO2又はSi3N4から成 る絶縁層の同形析出により及び異方性エッチバックにより絶縁スペーサ19を第1のゲート電極16及び第2のゲート電極18の側面に形成する。
【0017】
例えば100〜3000nmの層厚でSiO2層の全面的析出及び引続いての フォトリソグラフィ処理工程によるパターニング及び異方性エッチングによりpチャネルMOSトランジスタ用の能動領域を完全に覆うマスク110を形成する。それに対してnチャネルMOSトランジスタ用の能動領域はマスク110で覆わないでおく(図3参照)。引続き例えば5〜80keVのエネルギー及び例えば1014〜1021cm-2の線量での砒素のイオン注入によりnチャネルMOSトランジスタ用のソース/ドレイン領域111を形成する。
【0018】
マスク110を例えばフッ化水素酸でエッチングにより除去した後及びエピタキシーに必要な洗浄工程の後イン・サイトでの選択エピタキシーによりpドープされた単結晶シリコンパターン112をnドープされたウェル14の露出表面に形成する。この選択エピタキシーの際に絶縁材料上にもnドープされたシリコン上にもシリコンが析出されないようにプロセスパラメータを調整する。それにはH2、HCl、SiH2Cl2及びB2H6を含むプロセスガスが使用される。 選択エピタキシーを700〜900℃の温度範囲及び1〜700トルの圧力範囲で実施する。その際pドープされた単結晶シリコンパターン112内のドーパント濃度は約1020cm-3に調整される(図4参照)。
【0019】
その後pドープされた単結晶シリコンパターン112からの拡散によりpチャネルMOSトランジスタ用のソース/ドレイン領域113を形成する熱処理工程が行われる。同時にnチャネルMOSトランジスタ用のソース/ドレイン領域111内のドーパントが活性化される。nチャネルMOSトランジスタ用のソース/ドレイン領域111の深さは約20〜200nmとなり、pチャネルMOSトランジスタ113用のソース/ドレイン領域の深さは約20〜300nmとなる。
【0020】
もう1つの実施例においては第1の実施例と同様に基板21内に絶縁パターン22、pドープされたウェル23及びnドープされたウェル24を形成する。基板21はここでも例えば単結晶シリコンウェハ又はSOI基板の単結晶シリコン層である。絶縁パターン22は例えばLOCOS法又はSTI法(シャロー・トレンチ絶縁プロセス)で形成される。絶縁パターン22は、pドープされたウェル22内にnチャネルMOSトランジスタの能動領域を、またnドープされたウェル24内にpチャネルMOSトランジスタ用の能動領域を画成するように形成される(図5参照)。第1の実施例と同様にpチャネルMOSトランジスタ用の第1のゲート誘電体25及び第1のゲート電極26及びnチャネルMOSトランジスタ用の第2のゲート誘電体27及び第2のゲート電極28を形成する。ゲート電極26、28の側面に絶縁スペーサ29を形成する(図6参照)。
【0021】
引続き例えば800〜1100℃で再酸化を行い、その際pドープされたウェル23、nドープされたウェル24、第1のゲート電極26及び第2のゲート電極28の露出表面に約5〜100nmの層厚でSiO2層214が形成される( 図7参照)。
【0022】
引続き例えば100〜3000nmの層厚のSiO2層の被着及びフォトリソ グラフィ法によるSiO2層のパターニング及び異方性エッチングによりpチャ ネルMOSトランジスタ用の能動領域を覆うマスク210を形成する。それに対してnチャネルMOSトランジスタ用の能動領域はマスク210で覆わないでおく。マスク210のパターニングの際に絶縁パターン22の一部と絶縁スペーサ29との間のpドープされたウェル23の表面が露出される(図8参照)。H2 、HCl、SiH2Cl2、AsH3を含むプロセスガスの使用下に700〜9 00℃の温度範囲及び1〜700トルの圧力範囲での選択エピタキシーによりnドープされた単結晶シリコンパターン215を形成する。このエピタキシーはpドープされたウェル23の露出するシリコン表面上に選択的にシリコンを析出するようにして行われる(図9参照)。ドーピングガスAsH3の添加によりnド ープされた単結晶シリコンパターン215はイン・サイトでの約1019cm-3のドーパント濃度でnドープされる。
【0023】
引続きマスク210を例えばフッ水素酸中でのエッチングにより除去する(図9参照)。その後pチャネルMOSトランジスタ用の能動領域の範囲にあるSiO2層214の部分をHFで除去する。nドープされたウェル24の露出するシ リコン表面をその後のエピタキシーのため洗浄する(図10参照)。
【0024】
イン・サイトでホウ素をドープされたシリコンの選択エピタキシーによりnドープされたウェル24の露出表面にpドープされた単結晶シリコンパターン212を形成する(図11参照)。この選択エピタキシーは、シリコンを絶縁材料の表面にもnドープされたシリコンの表面にも析出させないように行われる。それにはH2、HCl、SiH2Cl2、B2H6を含むプロセスガスを使用し、エ ピタキシーを700〜900℃の範囲の温度及び1〜700トルの圧力で行う。pドープされた単結晶シリコンパターン212では選択エピタキシーの際にドーピングガスB2H6を添加することによりドーパント濃度が約1020cm-3に調 整される。
【0025】
例えば800〜1100℃での熱処理工程でnチャネルMOSトランジスタ用のソース/ドレイン領域211及びpチャネルMOSトランジスタ用のソース/ドレイン領域213を形成する(図11参照)。nチャネルMOSトランジスタ用のソース/ドレイン領域211の深さは約20〜200nmとなり、pチャネルMOSトランジスタ用のソース/ドレイン領域213の深さは約20〜300nmとなる。
【図面の簡単な説明】
【図1】本発明による第1の実施例における絶縁パターン及びnドープされたウェル及びpドープされたウェルを有する半導体基板の断面図。
【図2】その側面に絶縁スペーサを備えているゲート誘電体及びゲート電極を形成後の半導体基板の断面図。
【図3】nドープされたソース/ドレイン領域を形成するためのマスクを形成し、イオン注入後の半導体基板の断面図。
【図4】マスクを除去し、pドープされた単結晶シリコンパターンを形成し、このシリコンパターからの拡散によりpドープされたソース/ドレイン領域を形成後の半導体基板の断面図。
【図5】第2の実施例における絶縁パターン、nドープされたウェル及びpドープされたウェルを有する半導体基板の断面図。
【図6】その側面に絶縁スペーサを備えているゲート誘電体及びゲート電極を形成後の半導体基板の断面図。
【図7】再酸化工程後の半導体基板の断面図。
【図8】マスクを形成後の半導体基板の断面図。
【図9】nドープされた単結晶シリコンパターンを成長させ、マスク除去後の半導体基板の断面図。
【図10】nドープされたウェルの範囲の半導体基板の表面をフリーエッチングした後の半導体基板の断面図。
【図11】pドープされた単結晶シリコンパターンを選択的に成長させ、ソース/ドレイン領域を形成するための熱処理後の半導体基板の断面図。
【符号の説明】
11、21 半導体基板
12、22 絶縁パターン
13、23 pドープ・ウェル
14、24 nドープ・ウェル
15、25 第1のゲート誘電体
16、26 第1のゲート電極
17、27 第2のゲート誘電体
18、28 第2のゲート電極
19、29 絶縁スペーサ
110、210 マスク
111、211、113、213 ソース/ドレイン領域
112、212 pドープされた単結晶シリコンパターン
214 SiO2層
215 nドープされた単結晶シリコンパターン
Claims (6)
- 半導体基板(11)内にnチャネルMOSトランジスタ及びpチャネルMOSトランジスタを含むCMOS回路の製造方法において、
前記pチャネルMOSトランジスタを形成するために
第1のゲート電極(16)を形成し、その側面を絶縁スペーサで(19)で覆い、
選択エピタキシーにより第1のゲート電極(16)の側方にpチャネルMOSトランジスタのソース/ドレイン領域(113)を形成するための拡散源として適しているpドープされた単結晶シリコンパターン(112)を形成し、
選択エピタキシーを絶縁材料及びnチャネルMOSトランジスタのソース/ドレイン領域の表面上又はnチャネルMOSトランジスタのソース/ドレイン領域を形成するための拡散源となるnドープされた単結晶シリコンパターンの表面上へのシリコンの析出を抑制するように行い、
この際、pドープされた単結晶シリコンパターン(112)を形成するための選択エピタキシーをH2、HCl、SiH2Cl2、B2H6を含むプロセスガスの使用下に700〜900℃の温度範囲及び1〜700トルの圧力範囲で実施することを特徴とするCMOS回路の製造方法。 - 半導体基板(11)内にそれぞれnチャネルMOSトランジスタ及びpチャネルMOSトランジスタ用の能動領域を画成する絶縁パターン(12)を形成し、
pチャネルMOSトランジスタ用の第1のゲート誘電体(15)及び第1のゲート電極(16)及びnチャネルMOSトランジスタ用の第2のゲート誘電体(17)及び第2のゲート電極(18)を形成し、
第1のゲート電極(16)及び第2のゲート電極(18)の側面に絶縁スペーサ(19)を形成し、
pチャネルMOSトランジスタの能動領域を覆うマスク(110)を形成し、nドーピングイオンによるイオン注入でnチャネルMOSトランジスタ用のソース/ドレイン領域(111)を形成し、
マスク(110)の除去後pチャネルMOSトランジスタの能動領域のみにpドープされた単結晶シリコンパターン(112)を形成するための選択エピタキシーを行い、
pチャネルMOSトランジスタのソース/ドレイン領域(113)をpドープされた単結晶シリコンパターン(112)からの拡散により形成する
ことを特徴とする請求項1記載の方法。 - 半導体基板(21)内にそれぞれnチャネルMOSトランジスタ及びpチャネルMOSトランジスタ用の能動領域を画成する絶縁パターン(22)を形成し、
pチャネルMOSトランジスタ用の第1のゲート誘電体(25)及び第1のゲート電極(26)及びnチャネルMOSトランジスタ用の第2のゲート誘電体27)及び第2のゲート電極(28)を形成し、
第1のゲート電極(26)及び第2のゲート電極(28)の側面に絶縁スペーサ(29)を形成し、
pチャネルMOSトランジスタの能動領域を覆うマスク(210)を形成し、
選択エピタキシーによりnチャネルMOSトランジスタのソース/ドレイン領域(211)形成するための拡散源として適しているnドープされた単結晶シリコンパターン(215)を形成し、
マスク(210)を除去した後pチャネルMOSトランジスタの能動領域のみにpドープされた単結晶シリコンパターン(212)を形成するための選択エピタキシーを行い、 pチャネルMOSトランジスタのソース/ドレイン領域(213)をpドープされた単結晶シリコンパターン(212)からの拡散により、またnチャネルMOSトランジスタのソース/ドレイン領域(211)をnドープされた単結晶シリコンパターン(215)からの拡散により形成する
ことを特徴とする請求項1記載の方法。 - 20〜300nmの深さを有するソース/ドレイン領域(111、113)を形成することを特徴とする請求項1乃至3の1つに記載の方法。
- 全面的析出によりマスク層を析出し、
該マスク層上にフォトレジストマスクを形成し、
マスク層をフォトレジストマスクの使用下にパターニングすることにより前記マスクを形成することを特徴とする請求項2乃至4の1つに記載の方法。 - SiO2から成るマスク層を形成することを特徴とする請求項5記載の方法。
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