JP3744694B2 - トランジスターの特性を改善するための半導体装置製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 239000004065 semiconductor Substances 0.000 title claims description 28
- 238000005468 ion implantation Methods 0.000 claims description 84
- 238000000034 method Methods 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 26
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 22
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- 238000004140 cleaning Methods 0.000 claims description 2
- 238000002955 isolation Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 230000002265 prevention Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
Description
【発明の属する技術分野】
本発明は半導体装置製造方法に関するものであり、特に256Mbit以上の高集積DRAMからのトランジスター特性を改善するための方法に関するものである。
【0002】
【従来の技術】
半導体装置がますます高集積化されるにより、デザインルール(DesignRule)はさらに減少しているが、トランジスターの大きさに対したデザインルールはディバイスの特性を左右するので、慎重に決定しなければならない。特に、セルアレイのトランジスターはデバイスが高集積化されるにより、集積図が1世代当4倍ずつ増加するので、トランジスターの大きさ(ゲート長さ)はそれに従って小さくなり、これによりサブスレショルド(subthreshold)漏洩電流とスレショルド電圧の変化等、ショートチャンネル効果(short channel effect)が発生されるので、これに対したマージンが必要がある。
【0003】
サブミクロン(subーmicron)トランジスターではショートチャンネル効果を克服しようと、トランジスターのスレショルド電圧を調節するためのイオン注入を実施してトランジスターのチャンネル領域のドーピング濃度を増加させている。しかし、チャンネル領域のドーピング濃度が増加すればするほど、トランジスター降伏電圧(breakdown voltage)マージンは減少し、ゲート長さに対したスレショルド電圧変化も増加するようになる。図1はこのようなスレショルド電圧調節のためのドーピング領域100を示している。図1を参照すると、素子分離11が行われた基板の活性領域はチャンネル部位にスレショルド電圧調節のためのドーピング領域100を持っていることは公知であるし、このようなスレショルド電圧調節のためのドーピング領域100はゲート酸化膜12,ゲート電極13,及びソース/ドレーン接合領域14からなるトランジスターを形成する前、イオン注入により形成される。すなわち、基板全面にイオン注入を遂行することにより形成される。
【0004】
一方、図2はショートチャンネル効果を改善するために、すなわち、パンチスルー(punchthrough)抑制のために、ソース/ドレーン接合領域14を囲まれるドーピング領域200を形成した状態の従来技術を示している。図2で図1と同一な図面符号は同一な要素として、説明が重ねないようにその説明は省略する。
【0005】
以上で説明したように、従来には高集積ディバイスのトランジスターで発生されるショートチャンネル効果を減少させるために、スレショルド電圧調節のためのドーピング領域及びパンチスルー抑制のためのドーピング領域を形成しているが、パンチスルー抑制のためのドーピング領域はトランジスター形成後に形成されるので、すなわち、ゲート酸化膜形成後にイオン注入により形成されるので、ゲート酸化膜に対した信頼性が低下されるという問題点がある。
【0006】
【発明が解決しようとする課題】
本発明の目的はショートチャンネル効果を減少させることと同時にゲート酸化膜の信頼性に対した問題を発生させないことにより、トランジスターの特性を改善させる半導体装置製造方法を提供することである。
【0007】
【課題を解決するための手段】
上記の目的を達成するための本発明の半導体装置製造方法は活性領域が形成された半導体基板を準備する段階、パンチスルー防止のためのドーピング領域をソース/ドレーンが形成される活性領域内部に形成し、スレショルド調節のためのドーピング領域をチャンネルが形成される活性領域内部に形成するために、各々選択的イオン注入を実施する段階及び活性領域のチャンネルが形成される領域上にゲート酸化膜及びゲート電極を形成する段階を含む。
【0008】
この方法の好ましい実施の形態において、選択的イオン注入を実施する段階は、活性領域上にソース/ドレーンが形成される領域がオープンされた第1イオン注入マスクパターンを形成する段階、第1イオン注入マスクパターンがオープンされた活性領域内部にパンチスルー防止のためのドーピング領域を形成するために、第1イオン注入を遂行する段階、チャンネルが形成される領域がオープンされた第2イオン注入マスクパターンを形成するために、第1イオン注入マスクパターンがオープンされた部位に第2イオン注入マスクパターンを形成し、第1イオン注入マスクパターンを除去する段階及び第2イオン注入マスクパターンがオープンされた活性領域内部にスレショルド電圧調節のためのドーピング領域を形成するために第2イオン注入を遂行する段階を含んで行われることを特徴とする。
【0009】
この方法の好ましい実施の形態において、選択的イオン注入を実施する段階は、活性領域上にバッファー酸化層を形成する段階、互いにエッチング選択比を持つ第1エッチング停止層及び第2エッチング停止層を次第に形成する段階、第2エッチング停止層とエッチング選択比を持つ第1イオン注入マスク層を形成する段階、ゲートマスク及びエッチング工程で第1イオン注入マスク層をパターニングして、第1イオン注入マスクパターンを形成する段階、第1イオン注入マスクパターンがオープンされた地域の活性領域内部にパンチスルー防止のためのドーピング領域を形成するために、第1イオン注入を遂行する段階、第1イオン注入マスクパターンがオープンされた地域に第2イオン注入マスクパターンを形成するために、全面に第2イオン注入マスク層を形成してエッチングした後、第1イオン注入マスクパターンを除去する段階、第2イオン注入マスクパターンがオープンされた活性領域内部にスレショルド電圧調節のためのドーピング領域を形成するために、第2イオン注入を遂行する段階を含んで行われることを特徴とする。
【0010】
又、目的を達成するための本発明の半導体装置製造方法は活性領域が形成された半導体基板を準備する段階、パンチスルー防止のためのドーピング領域とスレショルド電圧調節のためのドーピング領域をチャンネルが形成される活性領域内部に形成するために各々選択的イオン注入を実施する段階及び活性領域のチャンネルが形成される領域上にゲート酸化膜及びゲート電極を形成する段階を含んで行われることを特徴とする。
【0011】
この方法の好ましい実施の形態において、選択的イオン注入を実施する段階は、チャンネル領域の活性領域がオープンされたイオン注入マスクパターンを形成する段階、活性領域内部のチャンネル領域にスレショルド電圧調節のためのドーピング領域を形成するために第1イオン注入を実施する段階及び活性領域内部のチャンネル領域下部にパンチスルー防止するためのドーピング領域を形成するために第2イオン注入を実施する段階を含んで行われることを特徴とする。
【0012】
この方法の好ましい実施の形態において、選択的イオン注入を実施する段階は、活性領域上にバッファー酸化層を形成する段階、互いにエッチング選択比を持つ第1エッチング停止層及び第2エッチング停止層を次第に形成する段階、第2エッチング停止層とエッチング選択比を持つ犠牲膜を形成する段階、ゲートマスク及びエッチング工程で犠牲膜をパターニングして犠牲膜パターンを形成する段階、犠牲膜パターンがオープンされた地域にイオン注入マスクパターンを形成するために全面にイオン注入マスク層を形成してエッチングした後、犠牲膜パターンを除去する段階及びイオン注入マスクパターンがオープンされた地域の活性領域内部にパンチスルー防止及びスレショルド電圧調節のための各々のドーピング領域を形成するための第1イオン注入及び第2イオン注入を遂行する段階を含んで行われることを特徴とする。
【0013】
図3から図9は本発明の一実施の形態によるn−チャンネルモストランジスターの製造工程図として、これを参照して本発明の構成及び動作をもっと具体的に説明する。
【0014】
まず、図3はウェル(well)が形成されたシリコン基板301に素子あるいはセル間の分離のための素子分離絶縁膜302を形成した状態として、素子分離絶縁膜302は局部酸化(LOCOS)工程あるいは薄いトレンチ素子分離(STI:shallow trench isolation)工程を遂行して形成する。
【0015】
続いて、図4に図示されたように、酸化工程による基板の活性領域上にバッファー酸化膜303を成長させた後、全面に大抵100オングストローム〜300オングストローム厚さの第1シリコン窒化膜(Si3N4、304)と大抵100オングストローム〜300オングストローム厚さの第1シリコン酸化膜(SiO2、305)を次第に形成する。ここで、第1シリコン窒化膜304と第1シリコン酸化膜305は互いにエッチング選択比を持つ物質として、互いにエッチング選択比だけを持つと、この以外のその他の物質を使用しても差し支えない。但し、以後のエッチング工程で素子分離絶縁膜(主に、酸化膜)のリセス(recess)されることを防止するために素子分離絶縁膜上に形成される物質は素子分離絶縁膜とエッチング選択比を持つ物質とする。通常的に素子分離絶縁膜は酸化膜であるので、本実施の形態で適用されている第1シリコン窒化膜304はこれを満足するようになる。
【0016】
続いて、図5に図示されたように、第1シリコン酸化膜305上にこの第1シリコン酸化膜305とエッチング選択比を持つ第2シリコン窒化膜306を形成し、ゲートマスク及びエッチング工程を通じて第2シリコン窒化膜306をパターニングすることにより、ゲートパターンが形成される部位に第2シリコン窒化膜306パターンを形成する。第2シリコン窒化膜306のエッチングする時、第1シリコン酸化膜305をエッチング停止層(etch stop layer)として使う。続いて、p型不純物BF2あるいはBをイオン注入307してパンチスルー(punchthrough)抑制のためのドーピング領域308を形成する。パンチスルー抑制のためのドーピング領域308が形成される基板内部の深さは以後に形成されるトランジスターのソース/ドレーン領域を十分に囲まれるようにイオン注入エネルギーにより調節する。ここで、第2シリコン窒化膜306パターン形成のためのエッチングする時、第2シリコン窒化膜306パターンの側壁プロファイルが80゜〜90゜間の傾斜を持つようにして、ショートチャンネルによるパンチスルーマージンを改善することができる。
【0017】
続いて、図6に図示されたように、図5の構造の全面を覆うために第2シリコン窒化膜306とエッチング選択比を持つ第2シリコン酸化膜309を増着した後、エッチバックあるいは化学的機械的に錬磨により第2シリコン酸化膜309をエッチングして第2シリコン窒化膜306パターンがオープンされた部位に第2シリコン窒化膜309が満たされるようにする。
【0018】
続いて、図7に図示されたように、第2シリコン窒化膜306を燐酸溶液でウェトエッチングして除いた後、これにより露出される第1シリコン酸化膜305をエッチングし、p型不純物BF2あるいはBをイオン注入310してスレショルド電圧調節のためのドーピング領域311を形成する。
【0019】
続いて、図8に図示されたように、第2シリコン酸化膜309がオープンされた部位の第1シリコン窒化膜304及びバッファー酸化膜303をエッチングしてゲート形成部位のシリコン基板301を露出させた後、露出された活性領域の基板上にゲート酸化膜312を成長させ、第2シリコン酸化膜309がオープンされた部位にゲート導電膜313を満たす。この時、ゲート酸化膜312を形成する前に洗浄工程を遂行するようになると、第2シリコン酸化膜309によりオープンされた領域をより広くオープンさせるにより、トランジスターのソース/ドレーンとゲートのオバーラップマージンが増加するようになる。
【0020】
続いて、図9とように、第2シリコン酸化膜309,第1シリコン酸化膜305及び第1シリコン窒化膜304を除去し、n型不純物をイオン注入314してトランジスターのソース/ドレーン接合領域315を形成する。
【0021】
本発明の一実施の形態によるトランジスター製造工程で、トランジスターの後続動作具現が主目的である場合にはソース/ドレーンのポケットイオン注入工程を省略し、すなわち、パンチスルー防止のためのドーピング領域は形成しないで、スレショルド電圧調節のためのドーピング領域だけを形成して寄生接合キャパシタンスを減少させることができるし、ソース/ドレーンイオン注入は図9からではなく、図5の状態で実施することができる。
【0022】
又、本発明の一実施の形態で、ソース/ドレーンのポケットイオン注入工程(図5の307)を省略した状態に工程を進行するが、ゲート形成部位が局部的にオープンされた状態で(図7)スレショルド電圧調節のためのイオン注入工程及びパンチスルー防止のためのイオン注入工程を互いにイオン注入エネルギーを別にして、連続的に実施して図10と同じようなドーピングプロファイルを持つトランジスターを形成することができる。図10で図面符号”311”はスレショルド電圧調節のためにチャンネル領域に形成されたドーピング領域を示し、図面符号”400”はパンチスルー防止のためのチャンネル領域よりもっと深いチャンネル領域下部に形成されたドーピング領域を各々示す。その他の前で説明された同一図面符号は同一な要素を示したことで説明が重ねないように省略する。
【0023】
以上で、説明したように、本発明はスレショルド電圧調節のためのイオン注入とパンチスルー防止のためのイオン注入をトランジスター形成前にイオン注入バリアを形成した状態で実施するので(選択的イオン注入)、ゲート酸化膜の信頼性を阻害しないでショートチャンネル効果を防止してトランジスターの特性を改善するようになる。
【0024】
【発明の効果】
本発明は高集積化されていくディバイスのトランジスターで発生されるショートチャンネル効果を防止し、ディバイスの特性を改善すると共に、スレショルド電圧調節のためのイオン注入とパンチスルー防止のためのイオン注入がトランジスターが形成する前に遂行され、トランジスターのゲート酸化膜がイオン注入により損傷を受けないようにして、ゲート酸化膜の信頼性を向上させる効果がある。
【図面の簡単な説明】
【図1】 従来のモス(MOS)トランジスターの製造工程断面図である。
【図2】 従来のモス(MOS)トランジスターの別の製造工程断面図である。
【図3】 本発明の一実施の形態によるn−チャンネルモストランジスターの製造工程断面図である。
【図4】 本発明の一実施の形態によるn−チャンネルモストランジスターの製造工程断面図である。
【図5】 本発明の一実施の形態によるn−チャンネルモストランジスターの製造工程断面図である。
【図6】 本発明の一実施の形態によるn−チャンネルモストランジスターの製造工程断面図である。
【図7】 本発明の一実施の形態によるn−チャンネルモストランジスターの製造工程断面図である。
【図8】 本発明の一実施の形態によるn−チャンネルモストランジスターの製造工程断面図である。
【図9】 本発明の一実施の形態によるn−チャンネルモストランジスターの製造工程断面図である。
【図10】 本発明の他の実施の形態によるドーピングプロファイルを示した断面図である。
【符号の説明】
301:シリコン基板
302:素子分離絶縁膜
303:バッファー酸化膜
304:第1シリコン窒化膜
305:第1シリコン酸化膜
306:第2シリコン窒化膜
308:パンチスルー抑制のためのドーピング領域
309:第2シリコン酸化膜
311:スレショルド電圧調節のためのドーピング領域
312:ゲート酸化膜
313:ゲート導電膜
314:ソース/ドレーンイオン注入
315:ソース/ドレーン接合領域
Claims (16)
- 活性領域が形成された半導体基板を準備する段階、パンチスルー防止のためのドーピング領域をソース/ドレーンが形成される前記活性領域内部に形成し、スレショルド調節のためのドーピング領域をチャンネルが形成される前記活性領域内部に形成するために、各々選択的イオン注入を実施する段階及び前記活性領域の前記チャンネルが形成される領域上にゲート酸化膜及びゲート電極を形成する段階を順に行うことを含み、
前記選択的イオン注入を実施する段階は、
前記活性領域上にソース/ドレーンが形成される領域がオープンされた第1イオン注入マスクパターンを形成する段階と、
前記第1イオン注入マスクパターンがオープンされた活性領域内部にパンチスルー防止のためのドーピング領域を形成するために、第1イオン注入を遂行する段階と、
チャンネルが形成される領域がオープンされた第2イオン注入マスクパターンを形成するために、前記第1イオン注入マスクパターンがオープンされた部位に第2イオン注入マスクパターンを形成し、前記第1イオン注入マスクパターンを除去する段階と、
前記第2イオン注入マスクパターンがオープンされた活性領域内部にスレショルド電圧調節のためのドーピング領域を形成するために第2イオン注入を遂行する段階とを順に行うことを含んでいることを特徴とする半導体装置製造方法。 - 第1イオン注入マスクパターンを形成する段階は、
前記活性領域にバッファ酸化層を形成する段階と、
互いにエッチング互いにエッチング選択比を持つ第1エッチング停止層及び第2エッチング停止層を次第に形成する段階と、
前記第2エッチング停止層とエッチング選択比を持つ第1イオン注入マスク層を形成する段階と、
ゲートマスク及びエッチング工程で前記第1イオン注入マスク層をパターニングすることを特徴とする請求項1に記載の半導体装置製造方法。 - 前記ゲート酸化膜及びゲート電極を形成する段階後に、前記活性領域上にソース/ドレーン形成のための第3イオン注入を遂行する段階を含んで行われる請求項1あるいは請求項2に記載の半導体装置製造方法。
- 前記第1イオン注入を遂行する段階は活性領域内にソース/ドレーン形成のための第3イオン注入を遂行する段階を含むことを特徴する請求項1あるいは請求項2に記載の半導体装置製造方法。
- 前記第1イオン注入マスクパターン形成のためのエッチングする時、パターンの側壁プロファイルが80゜ないし90゜の間の傾斜を持つようにエッチングを遂行することを特徴とする請求項1あるいは請求項2に記載の半導体装置製造方法。
- 前記ゲート酸化膜及びゲート電極を形成する段階は、前記第2イオン注入マスクパターンがオープンされた部位の前記活性領域が露出されるように前記第1エッチング停止層及び第2エッチング停止層をエッチング段階と、前記露出された活性領域にゲート酸化膜形成のための酸化を実施する段階、前記第2イオン注入マスクパターンがオープンされた部位にゲート電極を形成するために、全面にゲート電極層を形成し、エッチングする段階とを順に行うことを含んでいることを特徴とする請求項2に記載の半導体装置製造方法。
- 前記第1エッチング停止層及び第2エッチング停止層は各々シリコン窒化膜及びシリコン酸化膜であることを特徴とする請求項6に記載の半導体装置製造方法。
- 前記第1イオン注入マスク層及び第2イオン注入マスク層は各々シリコン窒化膜及びシリコン酸化膜であることを特徴とする請求項7に記載の半導体装置製造方法。
- 前記ゲート酸化膜形成のための酸化前に露出された活性領域の半導体基板を洗浄する段階を含んで、第2イオン注入マスクパターンのオープンされた部位の幅をより広くすることを特徴とする請求項8に記載の半導体装置製造方法。
- 活性領域が形成された半導体基板を準備する段階、
パンチスルー防止のためのドーピング領域とスレショルド電圧調節のためのドーピング領域をチャンネルが形成される前記活性領域内部に形成するために各々選択的イオン注入を実施する段階及び前記活性領域の前記チャンネルが形成される領域上にゲート酸化膜及びゲート電極を形成する段階を順に行うことを含み、
前記選択的イオン注入を実施する段階は、
前記活性領域上にバッファー酸化層を形成する段階、
互いにエッチング選択比を持つ第1エッチング停止層及び第2エッチング停止層を次第に形成する段階、
前記第2エッチング停止層とエッチング選択比を持つ犠牲膜を形成する段階、
ゲートマスク及びエッチング工程で前記犠牲膜をパターニングして犠牲膜パターンを形成する段階、
前記犠牲膜パターンがオープンされた地域にイオン注入マスクパターンを形成するために全面にイオン注入マスク層を形成してエッチングした後、前記犠牲膜パターンを除去する段階及び前記イオン注入マスクパターンがオープンされた地域の前記活性領域内部にパンチスルー防止及びスレショルド電圧調節のための各々のドーピング領域を形成するための第1イオン注入及び第2イオン注入を遂行する段階を順に行うことを含んでいることを特徴とする半導体装置製造方法。 - 前記ゲート酸化膜及びゲート電極を形成する段階後に、前記活性領域上にソース/ドレーン形成のための第3イオン注入を遂行する段階をさらに含んで行われる請求項10に記載の半導体装置製造方法。
- 前記ゲート酸化膜及びゲート電極を形成する段階後に、前記犠牲膜パターンによりオープン地域の前記活性領域内にソース/ドレーン形成のための第3イオン注入を遂行する段階を含むことを特徴とする請求項10に記載の半導体装置製造方法。
- 前記ゲート酸化膜及びゲート電極を形成する段階は、前記イオン注入マスクパターンがオープンされた部位の前記活性領域が露出されるように前記第1エッチング停止層及び第2エッチング停止層をエッチング段階と、前記露出された活性領域にゲート酸化膜形成のための酸化を実施する段階と、前記イオン注入マスクパターンがオープンされた部位にゲート電極を形成するために全面にゲート電極層を形成し、エッチングする段階とを含んで行われることを特徴とする請求項10に記載の半導体装置製造方法。
- 前記第1エッチング停止層及び第2エッチング停止層は各々シリコン窒化膜及びシリコン酸化膜であることを特徴とする請求項13に記載の半導体装置製造方法。
- 前記犠牲膜及びイオン注入マスク層は各々シリコン窒化膜及びシリコン酸化膜であることを特徴とする請求項14に記載の半導体装置製造方法。
- 前記ゲート酸化膜形成のための酸化前に、前記露出された活性領域の半導体基板を洗浄する段階をより含んで、前記イオン注入マスクパターンのオープンされた部位の幅をより広げることを特徴とする請求項15に記載の半導体装置製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR199743559 | 1997-08-30 | ||
KR1019970043559A KR100248506B1 (ko) | 1997-08-30 | 1997-08-30 | 트랜지스터의 특성 개선을 위한 반도체 장치 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11150270A JPH11150270A (ja) | 1999-06-02 |
JP3744694B2 true JP3744694B2 (ja) | 2006-02-15 |
Family
ID=19519762
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24232898A Expired - Fee Related JP3744694B2 (ja) | 1997-08-30 | 1998-08-27 | トランジスターの特性を改善するための半導体装置製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6117715A (ja) |
JP (1) | JP3744694B2 (ja) |
KR (1) | KR100248506B1 (ja) |
DE (1) | DE19835891B4 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6492249B2 (en) | 1999-05-03 | 2002-12-10 | Advanced Micro Devices, Inc. | High-K gate dielectric process with process with self aligned damascene contact to damascene gate and a low-k inter level dielectric |
US6291278B1 (en) * | 1999-05-03 | 2001-09-18 | Advanced Micro Devices, Inc. | Method of forming transistors with self aligned damascene gate contact |
US6271132B1 (en) * | 1999-05-03 | 2001-08-07 | Advanced Micro Devices, Inc. | Self-aligned source and drain extensions fabricated in a damascene contact and gate process |
JP2001015479A (ja) * | 1999-06-29 | 2001-01-19 | Toshiba Corp | 半導体装置の製造方法 |
US6306714B1 (en) * | 2000-11-16 | 2001-10-23 | Chartered Semiconductor Manufacturing Inc. | Method to form an elevated S/D CMOS device by contacting S/D through the contact of oxide |
US6531365B2 (en) * | 2001-06-22 | 2003-03-11 | International Business Machines Corporation | Anti-spacer structure for self-aligned independent gate implantation |
US6642147B2 (en) | 2001-08-23 | 2003-11-04 | International Business Machines Corporation | Method of making thermally stable planarizing films |
US6544853B1 (en) | 2002-01-18 | 2003-04-08 | Infineon Technologies Ag | Reduction of negative bias temperature instability using fluorine implantation |
US6780730B2 (en) | 2002-01-31 | 2004-08-24 | Infineon Technologies Ag | Reduction of negative bias temperature instability in narrow width PMOS using F2 implantation |
US6562713B1 (en) | 2002-02-19 | 2003-05-13 | International Business Machines Corporation | Method of protecting semiconductor areas while exposing a gate |
KR100443082B1 (ko) * | 2002-10-18 | 2004-08-04 | 삼성전자주식회사 | 반도체 장치의 트랜지스터 제조 방법 |
JP4685359B2 (ja) * | 2004-01-29 | 2011-05-18 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
EP1914800A1 (en) * | 2006-10-20 | 2008-04-23 | Interuniversitair Microelektronica Centrum | Method of manufacturing a semiconductor device with multiple dielectrics |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5028556A (en) * | 1990-02-16 | 1991-07-02 | Hughes Aircraft Company | Process for fabricating radiation hard high voltage devices |
US5518941A (en) * | 1994-09-26 | 1996-05-21 | United Microelectronics Corporation | Maskless method for formation of a field implant channel stop region |
US5494851A (en) * | 1995-01-18 | 1996-02-27 | Micron Technology, Inc. | Semiconductor processing method of providing dopant impurity into a semiconductor substrate |
US5547882A (en) * | 1995-10-11 | 1996-08-20 | Mosel Vitelic Inc. | Method for forming retrograde channel profile by phosphorus implantation through polysilicon gate |
JP2870485B2 (ja) * | 1996-06-03 | 1999-03-17 | 日本電気株式会社 | 半導体装置の製造方法 |
TW423080B (en) * | 1997-11-08 | 2001-02-21 | Winbond Electronics Corp | Semiconductor device and its manufacturing method |
US5981326A (en) * | 1998-03-23 | 1999-11-09 | Wanlass; Frank M. | Damascene isolation of CMOS transistors |
-
1997
- 1997-08-30 KR KR1019970043559A patent/KR100248506B1/ko not_active IP Right Cessation
-
1998
- 1998-08-07 DE DE19835891A patent/DE19835891B4/de not_active Expired - Fee Related
- 1998-08-27 JP JP24232898A patent/JP3744694B2/ja not_active Expired - Fee Related
- 1998-08-28 US US09/143,131 patent/US6117715A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR100248506B1 (ko) | 2000-03-15 |
KR19990020114A (ko) | 1999-03-25 |
US6117715A (en) | 2000-09-12 |
DE19835891A1 (de) | 1999-03-11 |
JPH11150270A (ja) | 1999-06-02 |
DE19835891B4 (de) | 2004-01-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050314 |
|
A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |