JP4532857B2

JP4532857B2 - シャロートレンチ分離構造を有する半導体装置の製造方法

Info

Publication number: JP4532857B2
Application number: JP2003196545A
Authority: JP
Inventors: 昌俊福田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2003-07-14
Filing date: 2003-07-14
Publication date: 2010-08-25
Anticipated expiration: 2023-07-14
Also published as: JP2005032997A

Description

【０００１】
【発明の属する技術分野】
本発明は、シャロートレンチ分離構造を有する半導体装置の製造方法に関し、特に、狭いチャネル領域のチャネル幅方向の不純物濃度分布を均一にしてＦＥＴのオフリーク電流を低減またはオン電流を増加することができる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路における素子分離構造は、LOCOS（Local Oxidation of Silicon）法やSTI（Shallow Trench Isolation）法により形成される。LOCOS法では、素子の活性領域上にシリコン窒化膜のパターンを形成し、そのパターン以外の領域を酸化することで、素子分離酸化膜を形成するが、バーズビークの発生が微細化の弊害になり、近年の高集積化されたデバイスでは採用されなくなっている。一方、STI法は、シリコン基板の分離領域にトレンチ溝を形成しその中にシリコン酸化膜などの絶縁物を埋め込んで急峻な素子分離構造を提供することができ、近年のデバイスで多く採用されている。
【０００３】
かかるトレンチアイソレーション構造については、種々の製法が提案されている（例えば、特許文献１，２，３）。特許文献１には、トレンチアイソレーション構造の応力により素子間リーク電流が発生することを防止するために、分離溝のサイドウオールにポリシリコン層を形成して応力を緩和することが提案されている。また、特許文献２には、ＳＯＩ基板にトレンチ分離構造を適用した場合に、素子形成領域内の金属汚染物がゲート耐圧の劣化の原因になるので、それを防止するために、その金属汚染物をゲッタリングするために分離溝のサイドウオールにポリシリコン層を形成することが提案されている。更に、特許文献３には、分離溝内に埋め込んだポリシリコンを酸化することによりバーズビークが発生するので、それを抑制するために、埋め込んだポリシリコンの表面に一旦シリコン酸化膜を形成し、その上にポリシリコンを埋め込みそれを酸化することが提案されている。
【０００４】
【特許文献１】
特開平８−２５５８２８号公報
【０００５】
【特許文献２】
特開平１０−３２１７１６号公報
【０００６】
【特許文献３】
特開平１−２５９５４２号公報
【０００７】
【発明が解決しようとする課題】
図１は、従来のトレンチアイソレーションの課題を説明するチャネル領域の断面図である。トレンチアイソレーション構造では、MOSFETを構成するチャネル領域、ドレイン領域、ソース領域が形成される活性領域１２を囲んで、絶縁膜１４で埋められた分離溝が形成される。その分離溝で囲まれた活性領域１２内にソース、ドレイン領域が形成され、それらの間のチャネルが形成される領域（以下チャネル領域）上にゲート酸化膜１６とゲート電極１８が形成される。図１は、活性領域１２内のチャネル領域のチャネル幅方向の断面図であり、シリコン基板１０の表面に分離溝が形成され、その分離溝内にシリコン酸化膜１４Ａが充填され、それに囲まれた活性領域１２内にチャネル領域が形成されている。
【０００８】
例えば、活性領域１２にＮチャネルMOSトランジスタが形成される場合は、活性領域１２にＰ型不純物のボロン（Ｂ）がイオン注入される。しかしながら、活性領域１２内の不純物ボロンの濃度は、分離溝領域のシリコン酸化膜１４Ａに近づくにつれて極端に低下する傾向にある。その理由は、活性領域のシリコンと分離溝領域のシリコン酸化膜とでは不純物の拡散係数が異なり、シリコン酸化膜のほうが拡散係数が大きいため、活性領域１２の両端２０では不純物濃度がシリコン酸化膜１４Ａ側に多く拡散するからである。特に、近年の微細化に伴ってチャネル幅が狭くなると、チャネル幅全体に占める両端の割合が大きくなり、チャネル幅方向の不純物濃度の不均一はトランジスタの特性に無視できない影響を与える。
【０００９】
以上のように、Ｐ型活性領域を形成するために不純物としてボロンを用いる場合、チャネル幅方向の両端２０で不純物濃度が低下して、その領域での閾値電圧の低下を招く。両端の閾値電圧の低下は、近年の微細化且つ低閾値化に伴い、トランジスタのオフリーク電流の増加を招く。
【００１０】
かかるオフリーク電流を抑制するために、素子分離溝の側壁に不純物拡散を抑制するシリコン窒化膜を形成することが提案されている。しかし、シリコン酸化膜を設けると、逆に、活性領域１２の両端で不純物濃度が高くなりオン電流の低下を招くことになる。
【００１１】
また、Ｎ型活性領域を形成するために、不純物としてリン（Ｐ）や砒素（Ａｓ）を用いる場合は、素子分離溝に充填されたシリコン酸化膜や側壁に設けたシリコン窒化膜の拡散係数は小さいため、活性領域の両端２０で不純物濃度が上昇する。かかる不純物濃度上昇は閾値電圧の上昇になり、同様にトランジスタのオン電流を低下させる。
【００１２】
そこで、本発明の目的は、素子分離溝で囲まれた活性領域内のチャネル幅方向の不純物濃度の不均一化を抑制することができる半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、素子分離溝を有する半導体装置の製造方法において、（ａ）絶縁物が埋め込まれた素子分離溝で囲まれた領域に、トランジスタが形成される第１の活性領域と、当該第１の活性領域のチャネル幅方向における両端に配置される第２の活性領域とを形成する工程と、（ｂ）前記第１及び第２の活性領域に不純物を注入する工程と、（ｃ）高温雰囲気中で前記不純物をアニールする工程とを有し、前記第１の活性領域上にゲート絶縁膜及びゲート電極が形成されることを特徴とする。
【００１４】
上記の発明の側面によれば、トランジスタが形成される第１の活性領域のチャネル幅方向における両端に、側壁絶縁膜を介して第２の活性領域が形成されているので、第１及び第２の活性領域内に不純物を注入した後のアニール工程において、第２の活性領域の存在により、第１の活性領域の両端における不純物濃度の低下または上昇が抑制され、第１の活性領域のチャネル幅方向の不純物濃度の不均一性が抑制される。それに伴って、微細化されたＭＯＳトランジスタのオフリーク電流が抑制され、或いはオン電流の低下が抑制される。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１６】
図２は、本実施の形態における半導体装置の断面図である。シリコン半導体基板１０の表面において、シリコン酸化膜などの絶縁物質で埋められた素子分離溝１４で囲まれた領域に、トランジスタが形成される第１の活性領域１２と、その第１の活性領域１２のチャネル幅方向の両側に、シリコン酸化膜などの側壁絶縁膜２０を介して形成された、ポリシリコン膜などからなる第２の活性領域２２とが設けられている。そして、第１の活性領域１２上にゲート絶縁膜１６を介してゲート電極１８が設けられる。また、好ましくは、第２の活性領域２２上にはゲート絶縁膜１６より厚いダミーゲート絶縁膜２４が設けられる。
【００１７】
素子分離溝に囲まれた領域に、第１の活性領域と第２の活性領域とが側壁絶縁層２０を介して設けられ、後述するとおり、第１及び第２の活性領域に不純物イオンが注入され、その後高温雰囲気中でアニールされる。この時、素子分離溝１４内に埋め込まれたシリコン酸化膜により、活性領域内のチャネル幅方向の両側で不純物濃度の低下または上昇が発生するが、かかる不純物濃度の変動は主に第２の活性領域２２内で発生し、第１の活性領域１２内のチャネル幅方向の不純物濃度分布の不均一性は抑制される。従って、チャネル幅方向の両側で不純物濃度が低下してオフリーク電流が発生したり、逆に不純物濃度が上昇してオン電流が低下したりすることが抑制される。
【００１８】
また、第２の活性領域２２には、不純物濃度の低下もしくは上昇が生じるが、第１の活性領域１２とは側壁絶縁層２０を介して設けられているので、第２の活性領域２２はトランジスタ動作には関与しない。また、第２の活性領域２２上にゲート絶縁膜１６よりも膜厚が大きいダミーゲート絶縁膜２４が設けられていれば、更に、第２の活性領域２２がトランジスタ動作への影響をなくすことができる。
【００１９】
以下、本実施の形態における半導体装置に製造工程について図３〜図１７の断面図により説明する。
【００２０】
図３において、シリコン基板１０の表面に８nm程度のシリコン酸化膜３０と１００nm程度のシリコン窒化膜３２とを形成する。そして、図４に示すとおり、シリコン酸化膜３０及びシリコン窒化膜３２をパターンニングして、素子分離溝を形成する領域を露出する。従って、パターンニングされたシリコン酸化膜３０及びシリコン窒化膜３２は、トランジスタなどの回路素子が形成されるアイランド状のパターンになる。この例では、紙面に垂直方向の長さが約０．５μｍ、紙面に左右方向のチャネル幅が約０．２μｍのパターンになる。
【００２１】
図５に示されるように、パターンニングされたシリコン酸化膜３０及びシリコン窒化膜３２をマスクにしてリアクティブ・イオン・エッチングによりシリコン基板１０をエッチングして、深さ約３００nmの素子分離溝１４を形成する。その結果、素子分離溝１４で囲まれた第１の活性領域１２が形成される。この素子分離溝１４の側壁は、垂直であっても多少傾斜していても良い。
【００２２】
次に、図６に示されるとおり、シリコン酸化膜３０及びシリコン窒化膜３２をマスクにして、第１の活性領域１２の側壁を酸化して、約１nmのシリコン酸化膜からなる側壁絶縁膜２０を形成する。この側壁絶縁膜は３nm以下の膜厚が好ましい。また、側壁絶縁膜２０は、CVD法により堆積させて形成してもよい。
【００２３】
その後、図７に示されるように、低圧CVD法によりポリシリコン層からなる第２の活性領域２２を約２０nmの膜厚で形成し、その上に、CVD法により素子分離用のシリコン酸化膜からなる絶縁層１４Ａを、素子分離溝１４を充填するように形成する。この第２の活性領域２２の膜厚は、第１の活性層の幅よりも小さいことが好ましい。
【００２４】
そして、図８に示されるとおり、化学的且つ機械的研磨法（CMP法）により、表面の絶縁層１４Ａとポリシリコン層２２とを除去する。その結果、シリコン窒化膜３２の一部とその上の絶縁層１４Ａ及びポリシリコン層２２とが除去される。更に、窒化シリコン膜３２をマスクにしてRIE法を施し、ポリシリコン層２２が露出される（図中３４）。
【００２５】
次に、図９に示されるとおり、シリコン窒化膜３２をマスクにして熱酸化により、ポリシリコン層２２の表面を酸化して１０nm程度のダミーゲート絶縁膜２４を形成する。
【００２６】
続いて、図１０に示されるとおり、シリコン窒化膜３２とシリコン酸化膜３０とをフッ酸などにより除去し、表面を洗浄する。これにより第１の活性領域１２が露出される。そして、図１１のように、表面を熱酸化して約１０nm程度の犠牲酸化膜３４を第１の活性領域１２上に形成し、その犠牲酸化膜３４を介して全面にボロン（Ｂ）などの不純物イオンを注入する。第１の活性領域１２内にＰ型のウエル領域とＰ型のチャネル領域を形成するために、このイオン注入は、ウエル形成のための深いイオン注入（Ｂ、エネルギー200kev、ドーズ量4E13）と、チャネル領域形成のための浅いイオン注入（Ｂ、エネルギー10Kev、ドーズ量4E12）の２回の工程を有する。このイオン注入は、第１の活性領域１２と第２の活性領域２２のいずれにも行われる。
【００２７】
そこで、図１２のように犠牲酸化膜３４をフッ酸などにより洗浄除去した後、熱酸化により約２nmのシリコン酸化膜からなるゲート絶縁膜１６を形成する。この状態では、第１の活性領域１２上にはゲート絶縁膜１６が形成され、第２の活性領域２２上にはそれより厚いダミーゲート絶縁膜２４が形成されている。このゲート絶縁膜１６を形成するための熱酸化により、注入された不純物イオンがアニールされ活性化される。このアニール工程において、チャネル領域形成のために注入されたボロンの不純物イオンは拡散する。この不純物イオンの拡散において、第２の活性領域２２内の不純物イオンは、素子分離溝のシリコン酸化膜１４Ａ側により多く拡散し、その不純物濃度は低下する。一方、第１の活性領域１２内の不純物イオンは、チャネル幅方向の両側に拡散するが、第２の活性領域２２からの拡散もあり、第１の活性領域１２内での不純物濃度の低下は抑制される。その結果、第１の活性領域１２の表面のチャネル領域における不純物濃度は、そのチャネル幅方向において不均一になることが抑制される。即ち、チャネル幅方向の両端の不純物濃度の変化は、主に第２の活性領域２２内に発生し、第１の活性領域１２の変化は抑えられる。
【００２８】
不純物イオンが砒素（Ａｓ）や燐（Ｐ）の場合は、逆に素子分離溝内のシリコン酸化膜１４Ａへの拡散係数は小さいが、その場合でも、主に第２の活性領域２２でその不純物濃度が上昇するだけであり、第１の活性領域１２での不純物濃度の変動は抑制され、チャネル幅方向において不均一になることが抑制される。
【００２９】
図１４〜図１７は、チャネル幅方向とチャネル長方向の両方の断面図を示す。図１４に示されるとおり、第１及び第２の活性領域１２，２２からその両側の素子分離溝の絶縁層１４Ａ上に延びるゲート電極１８を形成する。具体的には、約１５０nmのポリシリコン層をCVD法により形成し、フォトリソグラフィ法によりパターンニングする。その結果、チャネル長方向の断面図に示されるとおり、第１の活性領域１２の中央にゲート電極１８が形成される。また、チャネル幅方向の断面図に示されるとおり、ゲート電極１８が第１の活性領域１２及び第２の活性領域２２を横切って形成される。
【００３０】
そこで、図１５に示されるとおり、ゲート電極１８をマスクにするイオン注入により、Ｎ型の低濃度拡散領域（LLD：Light Doped Drain）４２と、短チャネル効果を抑制するためのＰ⁺型のポケット領域４４とを形成する。低濃度拡散領域４２は、例えば砒素イオンをエネルギー3keV、ドーズ量1E13で注入して形成され、ポケット領域４４は、例えばボロンイオンをエネルギー8keV、ドーズ量1E13で注入して形成される。
【００３１】
そして、図１６に示されるように、シリコン酸化膜またはシリコン窒化膜をCVD法により形成し、RIE法により全面エッチングを行って、ゲート電極１８の側壁にサイドウォール４６を形成する。その後、図１７に示されるように、イオン注入を行って、高濃度のソース、ドレイン領域４８を形成する。このイオン注入工程では、ゲート電極１８とサイドウォール４６とをマスクにして、例えば、燐イオンをエネルギー15KeV、ドーズ量8E15で注入する。それにより、低濃度拡散領域４２に一部重複して高濃度のソース・ドレイン領域４８が形成される。そして、その後のアニール工程により第１活性領域１２に注入した不純物イオンは活性化される。
【００３２】
図１７のチャネル幅方向の断面図に示されるとおり、第１の活性領域１２の両端に第２の活性領域２２が形成されている。そして、第２の活性領域２２上のダミーゲート絶縁膜２４は、第１の活性領域１２上のゲート絶縁膜１６よりも厚い膜厚になっている。従って、第２の活性領域２２での閾値電圧は高くなり、トランジスタ動作への影響はほとんどない。
【００３３】
図１８は、ソース・ドレイン電極を形成した場合の平面図である。本実施の形態において、矩形の島状の第１の活性領域１２の周囲には、側壁絶縁膜２０を介して第２の活性領域２２が形成されている。そして、この島状活性領域によるチャネル幅Ｗは微少であり、その第１の活性領域１２に接続されるソース電極Ｓとドレイン電極Ｄの幅は、チャネル幅Ｗよりも大きくなる傾向にある。その結果、ソース電極Ｓとドレイン電極Ｄは、コンタクトホール50(S)、50(D)を介して、第１及び第２の活性領域１２，２２と接続される。しかし、第２の活性領域２２上のダミーゲート絶縁膜２４が第１の活性領域１２上のゲート絶縁膜１６よりも厚く形成されているので、ゲート電極１８の下の第２の活性領域２２にはチャネル反転層が形成されず、第２の活性領域２２によるトランジスタ動作への影響はない。
【００３４】
図１９は、ソース・ドレイン電極を形成した場合の別の例の平面図である。この例では、第１の活性領域１２が、ソース電極Ｓとドレイン電極Ｄを形成する部分でその幅が大きくなるように形成されている。従って、コンタクトホール50(S)、50(D)を第１の活性領域１２内に形成することができ、ソース電極Ｓ及びドレイン電極Ｄが第２の活性領域２２に接続することはない。このようなコンタクト構造の場合は、第２の活性領域２２はそもそもチャネルとして動作しないので、ダミーゲート絶縁膜２４を厚く形成する必要はない。
【００３５】
上記の実施の形態において、第２の活性領域は、ポリシリコン膜以外に、ゲルマニウムなどのシリコンとは異なる半導体層を用いることも可能である。また、第１及び第２の活性領域を隔てる絶縁層は、シリコン酸化膜以外に、シリコン窒化膜や、酸化アルミニウム膜、酸化ハフニウム膜などのシリコン以外の酸化物や窒化物でも良い。
【００３６】
図２０は、本実施の形態の製造工程を適用した時のシミュレーションによるチャネルのボロン不純物の分布を示す図である。本実施の形態の場合は、不純物濃度のピーク付近と表面付近とを見ると、不純物濃度の低下は主に第２の活性領域２２で生じ、第１の活性領域１２には生じていない。それに比較して、従来構造では、活性領域の両端で不純物濃度の低下が生じている。
【００３７】
図２１は、図２０のボロン不純物の分布を示すグラフ図である。図２１（Ａ）が表面付近の分布を示し、（Ｂ）がピーク付近の分布を示す。実線が本実施の形態の分布であり、一点鎖線が従来構造の分布である。明らかに、本実施の形態の場合は、不純物濃度の低下が抑制され、チャネル幅方向における不純物濃度の不均一性が緩和されている。従って、トランジスタのオフ状態において、チャネル幅方向の両端で閾値電圧の低下によるオフリーク電流が発生することが抑制される。
【００３８】
上記の実施の形態では、第１及び第２の活性領域１２，２２の間に、両者を隔てる側壁絶縁膜２０を設けている。しかしながら、第２の活性領域２２を非晶質または多結晶のシリコンにして、第１の活性領域１２とは結晶方位が異なるようにすることで、側壁絶縁膜２０を省略することもできる。その場合は、図６の工程で側壁絶縁膜２０の生成が省略され、図７の第２の活性領域のポリシリコン膜２２の生成工程が、６００℃程度の低温CVD法でボロンなどの不純物を多く含むポリシリコンまたはアモルファスシリコン膜の生成工程に変更される。そして、図９のダミーゲート絶縁膜２４の生成工程も省略される。側壁絶縁膜２０が存在しないので、かかるダミーゲート絶縁膜の形成はバーズビークの原因になる可能性があるからである。この場合でも、第２の活性領域がより高い不純物濃度にされているので、第２の活性領域での閾値電圧がより高くされ、トランジスタ動作への影響はない。そして、第２の活性領域の存在により、第１の活性領域内の不純物濃度分布が不均一になることが抑制されるのは、上記の実施の形態と同じである。
【００３９】
以上、実施の形態例をまとめると以下の付記の通りである。
【００４０】
（付記１）素子分離溝を有する半導体装置の製造方法において、
（ａ）絶縁物が埋め込まれた素子分離溝で囲まれた領域に、トランジスタが形成される第１の活性領域と、当該第１の活性領域のチャネル幅方向における両端に配置される第２の活性領域とを形成する工程と、
（ｂ）前記第１及び第２の活性領域に不純物を注入する工程と、
（ｃ）高温雰囲気中で前記不純物をアニールする工程とを有し、
前記第１の活性領域上にゲート絶縁膜及びゲート電極が形成されることを特徴とする半導体装置の製造方法。
【００４１】
（付記２）付記１において、
前記工程（ａ）において、前記第１の活性領域と前記第２の活性領域との間に側壁絶縁膜が形成され、
更に、（ｄ）前記第２の活性領域上に前記ゲート絶縁膜より厚いダミーゲート絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【００４２】
（付記３）付記１において、
前記工程（ａ）において、
半導体基板上に形成した所定の形状のマスク層を使用して、前記半導体基板表面をエッチングして前記素子分離溝を形成して前記第１の活性領域を形成する工程と、
前記マスク層を使用して、前記素子分離溝の側壁に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜の外側に前記第２の活性領域になる第２の活性領域膜を形成する工程と、
前記第２の活性領域膜の上に前記素子分離溝を埋める絶縁物層を形成する工程と、
前記マスク膜上の絶縁物層及び第２の活性領域膜を除去する工程とを有することを特徴とする半導体装置に製造方法。
【００４３】
（付記４）付記３において、
更に、（ｄ）前記第２の活性領域上に前記ゲート絶縁膜より厚いダミーゲート絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【００４４】
（付記５）付記１において、
前記工程（ａ）において、前記第２の活性領域は所定の不純物が含まれた多結晶または非晶質膜により形成され、
前記工程（ｃ）の後において、前記第１の活性領域よりも第２の活性領域のほうが不純物濃度が高くなることを特徴とする半導体装置の製造方法。
【００４５】
（付記６）付記１において、
前記工程（ｂ）の不純物注入は、ウエル領域を形成するために第１のエネルギーで注入する工程と、チャネル領域を形成するために前記第１のエネルギーよりも低い第２のエネルギーで注入する工程とを有することを特徴とする半導体装置の製造方法。
【００４６】
（付記７）素子分離溝を有する半導体装置の製造方法において、
半導体基板表面の素子分離領域をエッチングして素子分離溝を形成して、前記半導体基板表面に第１の活性領域を形成する工程と、
前記素子分離溝の側壁に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜の外側に第２の活性領域を形成する工程と、
前記第２の活性領域膜の外側に前記素子分離溝を埋める絶縁物層を形成する工程と、
前記第１及び第２の活性領域に不純物を注入する工程と、
高温雰囲気中で前記不純物をアニールする工程とを有し、
前記第１の活性領域上にゲート絶縁膜及びゲート電極が形成されることを特徴とする半導体装置の製造方法。
【００４７】
（付記８）付記７において、
更に、前記第２の活性領域の表面に、前記ゲート絶縁膜よりも厚いダミーゲート絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【００４８】
（付記９）付記７において、
前記不純物注入は、ウエル領域を形成するために第１のエネルギーで注入する工程と、チャネル領域を形成するために前記第１のエネルギーよりも低い第２のエネルギーで注入する工程とを有することを特徴とする半導体装置の製造方法。
【００４９】
（付記１０）付記７において、
前記不純物は、ボロン、砒素、燐のいずれかであることを特徴とする半導体装置の製造方法。
【００５０】
（付記１１）素子分離溝を有する半導体装置において、
絶縁物が埋め込まれた素子分離溝と、
前記素子分離溝で囲まれた領域に、トランジスタが形成される第１の活性領域と、当該第１の活性領域のチャネル幅方向における両端に配置される第２の活性領域とを有し、前記第１及び第２の活性領域に不純物が注入されている活性領域と、
前記第１の活性領域上に形成されたゲート絶縁膜及びゲート電極とを有することを特徴とする半導体装置。
【００５１】
（付記１２）付記１１において、
前記第２の活性領域上に形成され前記ゲート絶縁膜よりも厚いダミーゲート絶縁膜を有することを特徴とする半導体装置。
【００５２】
（付記１３）付記１１において、
前記第１及び第２の活性領域の表面であって前記ゲート電極直下において、前記第１の活性領域の不純物濃度が前記第２の活性領域の不純物濃度より高いことを特徴とする半導体装置。
【００５３】
【発明の効果】
以上、本発明によれば、第２の活性領域により第１の活性領域表面のチャネル幅方向の不純物濃度分布の不均一性が抑制され、それによりトランジスタのオフリーク電流の増大またはオン電流の低下が抑制される。
【図面の簡単な説明】
【図１】従来のトレンチアイソレーションの課題を説明するチャネル領域の断面図である。
【図２】本実施の形態における半導体装置の断面図である。
【図３】本実施の形態の半導体装置に製造工程を示す断面図である。
【図４】本実施の形態の半導体装置に製造工程を示す断面図である。
【図５】本実施の形態の半導体装置に製造工程を示す断面図である。
【図６】本実施の形態の半導体装置に製造工程を示す断面図である。
【図７】本実施の形態の半導体装置に製造工程を示す断面図である。
【図８】本実施の形態の半導体装置に製造工程を示す断面図である。
【図９】本実施の形態の半導体装置に製造工程を示す断面図である。
【図１０】本実施の形態の半導体装置に製造工程を示す断面図である。
【図１１】本実施の形態の半導体装置に製造工程を示す断面図である。
【図１２】本実施の形態の半導体装置に製造工程を示す断面図である。
【図１３】本実施の形態の半導体装置に製造工程を示す断面図である。
【図１４】本実施の形態の半導体装置に製造工程を示す断面図である。
【図１５】本実施の形態の半導体装置に製造工程を示す断面図である。
【図１６】本実施の形態の半導体装置に製造工程を示す断面図である。
【図１７】本実施の形態の半導体装置に製造工程を示す断面図である。
【図１８】ソース・ドレイン電極を形成した場合の平面図である。
【図１９】ソース・ドレイン電極を形成した場合の別の例の平面図である。
【図２０】本実施の形態の製造工程を適用した時のシミュレーションによるチャネルのボロン不純物の分布を示す図である。
【図２１】図２０のボロン不純物の分布を示すグラフ図である。
【符号の説明】
１０：半導体基板、１２：第１の活性領域、１４：素子分離溝、
１６：ゲート絶縁膜、１８：ゲート電極、２０：側壁絶縁膜、
２２：第２の活性領域、２４：ダミーゲート絶縁膜

Claims

素子分離溝を有する半導体装置の製造方法において、
（ａ）絶縁物が埋め込まれた素子分離溝で囲まれた領域に、トランジスタが形成されシリコンからなる活性領域と、当該活性領域のチャネル幅方向における両端の外側に配置されシリコンからなる半導体領域と、前記活性領域と前記半導体領域との間のシリコン酸化膜からなる膜厚３ｎｍ以下の側壁絶縁膜とを形成する工程と、
（ｂ）前記活性領域及び前記半導体領域に、ボロンからなる不純物を注入する工程と、
（ｃ）高温雰囲気中で前記不純物をアニールする工程と、
（ｄ）前記活性領域上にゲート絶縁膜及びゲート電極を形成する工程と、
（ｅ）前記工程（ａ）の後で前記工程（ｂ）の前に、前記半導体領域上にダミーゲート絶縁膜を形成する工程とを有し、
前記工程（ｃ）の後において、前記半導体領域よりも前記活性領域のほうが不純物濃度が高くなることを特徴とする半導体装置の製造方法。
素子分離溝を有する半導体装置の製造方法において、
（ａ）絶縁物が埋め込まれた素子分離溝で囲まれた領域に、トランジスタが形成されシリコンからなる活性領域と、当該活性領域のチャネル幅方向における両端の外側に配置されシリコンからなる半導体領域と、前記活性領域と前記半導体領域との間のシリコン酸化膜からなる膜厚３ｎｍ以下の側壁絶縁膜とを形成する工程と、
（ｂ）前記活性領域及び前記半導体領域に、燐または砒素からなる不純物を注入する工程と、
（ｃ）高温雰囲気中で前記不純物をアニールする工程と、
（ｄ）前記活性領域上にゲート絶縁膜及びゲート電極を形成する工程と、
（ｅ）前記工程（ａ）の後で前記工程（ｂ）の前に、前記半導体領域上にダミーゲート絶縁膜を形成する工程とを有し、
前記工程（ａ）において、前記半導体領域は多結晶または非晶質膜により形成され、
前記工程（ｃ）の後において、前記活性領域よりも前記半導体領域のほうが不純物濃度が高くなることを特徴とする半導体装置の製造方法。
素子分離溝を有する半導体装置の製造方法において、
シリコンからなる半導体基板表面の素子分離領域をエッチングして素子分離溝を形成して、前記半導体基板表面に活性領域を形成する工程と、
前記素子分離溝の側壁にシリコン酸化膜からなる膜厚３ｎｍ以下の側壁絶縁膜を形成する工程と、
前記側壁絶縁膜の外側にシリコンからなる半導体領域を形成する工程と、
前記半導体領域の外側に前記素子分離溝を埋める絶縁物層を形成する工程と、
前記活性領域及び前記半導体領域にボロンからなる不純物を注入する工程と、
高温雰囲気中で前記不純物をアニールする工程と、
前記活性領域上にゲート絶縁膜及びゲート電極を形成する工程と、
前記絶縁層を形成した後で前記不純物を注入する前に、前記半導体領域の表面に、ダミーゲート絶縁膜を形成する工程を有し、
前記アニールの後において、前記半導体領域よりも前記活性領域のほうが不純物濃度が高くなることを特徴とする半導体装置の製造方法。