JPH10214888A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH10214888A
JPH10214888A JP9016781A JP1678197A JPH10214888A JP H10214888 A JPH10214888 A JP H10214888A JP 9016781 A JP9016781 A JP 9016781A JP 1678197 A JP1678197 A JP 1678197A JP H10214888 A JPH10214888 A JP H10214888A
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forming
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oxide film
silicon oxide
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Hiroshi Ogushi
博史 大串
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NEC Yamagata Ltd
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Abstract

(57)【要約】 【課題】トレンチアイソレーションによるＭＯＳトラン
ジスタのしきい電圧の不均一化を防止する。 【解決手段】素子分離用の溝を形成し、酸化シリコン膜
６を形成し、窒素イオン注入層を形成し、短時間熱処理
によりアニールして不純物拡散防止層（１５ａ）を形成
する。チャネルドープ層９Ａのボロンが酸化シリコン膜
６，７に拡散するのを防止し、しきい電圧の不均一化を
防止できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にシャロートレンチによる素子分離構造体
を持つＭＯＳ集積回路の製造方法に関する。
【０００２】
【従来の技術】従来のこの種の半導体装置の製造方法に
ついて説明すると、図６（ａ），（ｂ）に示すように、
例えばＰ型のシリコン半導体基板１に例えばパッド酸化
膜２及び窒化シリコン膜３などのマスクとドライエッチ
ング技術によりトレンチ（溝４）を掘って活性領域５−
１，５−２，・・・を区画する。次に図７に示すように
トレンチ表面を熱酸化により酸化シリコン膜６で覆い、
ＣＶＤ法により酸化シリコン膜７でトレンチ内部を埋
め、次にＣＭＰ（ケミカル・メカニカル・ポリシング
（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ））やエッチバック法によりシリコン半導体
基板上の酸化シリコン膜を除去する。次に、図８
（ａ），（ｂ）に示すように、ゲート酸化膜８を形成
し、チャネルドープ層９を形成するためボロンなどのイ
オン注入を行ないゲート電極１０（ここでは便宜上２つ
の活性領域５−１，５−２上を横断するものを示した）
を形成し、一対のソース・ドレイン領域１１−１，１１
−２を形成する。
【０００３】
【発明が解決しようとする課題】第１の問題点は、ＭＯ
Ｓトランジスタのゲート電圧ＶG −ドレインＩD 特性が
図９に示すようなハンプ特性を示すことである。
【０００４】その理由は、チャネルドープ層を形成する
ためボロンなどの不純物を注入した後の熱処理工程にお
いて、チャネルドープ層からシャロートレンチ内の埋め
込み酸化シリコン膜７中にボロンなどの不純物が拡散し
てしまい、チャネルドープ層の端部の不純物濃度が変化
してしきい電圧が不均一になってしまうためである。例
えばｎＭＯＳトランジスタのしきい電圧制御のためボロ
ンを注入する場合、チャネルドープ層９の端部９ａのボ
ロン濃度が低くなりしきい電圧が低い部分ができてしま
う。そのため曲線１２の特性を示すｎＭＯＳトランジス
タに曲線１３の特性を示すｎＭＯＳトランジスタが寄生
しているような振舞いをする。
【０００５】本発明の目的は、シリコン半導体基板とシ
ャロートレンチ側面との間に不純物拡散防止層を形成す
ることにより、しきい電圧の均一なＭＯＳトランジスタ
を形成できる半導体装置の製造方法を提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明第１の半導体装置
の製造方法は、シリコン半導体基板の表面部に溝を形成
した後酸化シリコン膜で埋めて素子分離構造体を形成す
る工程と、前記素子分離構造体で区画された前記シリコ
ン半導体基板の表面部に不純物を導入する工程とを有す
る半導体装置の製造方法において、前記溝を形成した後
その側壁部に所定の不純物の拡散を防止する作用のある
イオンを注入しアニールを行なって不純物拡散防止層を
形成する工程を有するというものである。
【０００７】本発明第２の半導体装置の製造方法は、シ
リコン半導体基板の溝を形成し、熱酸化を行なって少な
くとも前記溝の側壁及び底面に酸化シリコン膜を形成
し、イオン注入法により前記溝の側壁のシリコン半導体
に所定の不純物の拡散を防止する作用のあるイオンを注
入しアニールして不純物拡散防止層を形成し、しかる後
ＣＶＤ法により酸化シリコン膜を形成して前記溝部を埋
めて素子分離構造体を形成する工程と、前記素子分離構
造体で区画された活性領域の表面にゲート絶縁膜を形成
し、ＭＯＳトランジスタのしきい電圧を制御するため前
記所定の不純物をイオン注入法で導入する工程とを有す
るというものである。
【０００８】この場合、ＭＯＳトランジスタのしきい電
圧を制御するための不純物イオンの注入はボロンイオン
の注入とすることができる。
【０００９】又、窒素イオンを注入し短時間熱処理して
不純物拡散防止層を形成することができる。
【００１０】溝の側壁部に不純物拡散防止層を形成する
ので、素子分離構造体近傍のシリコン半導体基板表面部
の不純物濃度の変化が防止される。
【００１１】
【発明の実施の形態】次に本発明の一実施の形態につい
て説明する。
【００１２】まず、図１（ａ），（ｂ）に示すように、
例えばＰ型のシリコン半導体基板１の表面にパッド酸化
膜２及び窒化シリコン膜３を順次に形成したのちフォト
リソグラフィー法により溝４を設けて活性領域５−１，
５−２，・・・を区画する。次に熱酸化を行ない、図２
に示すように、溝４の表面（側面及び底面）に厚さ４０
ｎｍの酸化シリコン膜６を形成する。
【００１３】次に、窒素イオン１４の注入を行ない、イ
オン注入層１５を形成する。イオン注入層１５は、溝４
の側壁部におけるシリコン半導体基板の酸化シリコン膜
６との界面及びその近傍に設ける。もち論、溝の底面に
も同時に形成されても差支えはない。この窒素イオンの
注入は、側壁部に均一にイオンが注入されるように基本
に垂直な方向と３０度程度の角度をつけ、回転斜め注入
を行う。次に、例えば８００℃，３０秒のＲＴＡ（ラピ
ッド・サーマル・アニール（Ｒａｐｉｄ Ｔｈｅｒｍａ
ｌ Ａｎｎｅａｌ））等の短時間熱処理を行いイオン注
入により生じた結晶損傷の回復を行なう。
【００１４】ＣＶＤ法により酸化シリコン膜を形成させ
て溝４を埋めＣＭＰ（化学的機械的研磨）もしくはＣＭ
Ｐとエッチバックの組合せ等による平坦化処理を行なっ
て、図３に示すように、酸化シリコン膜７で溝を充填し
た素子分離構造体の形成を終る。次に、７５０℃前後の
熱酸化を行ない、図４に示すように、６．５〜８ｎｍ程
度のゲート酸化膜８を形成し、ボロンイオンを注入して
チャネルドープ層９Ａを形成し、ポリシリコン膜などの
ゲート電極１０を形成し、リン又はヒ素のイオン注入と
アニールとによりソース・ドレイン領域１１−１，１１
−２を形成する。
【００１５】このようにして形成されたｎＭＯＳトラン
ジスタのゲート電極ＶG −ドレイン電流ＩD 特性は、図
５に示すように、曲線１２Ａはバンプ特性を示さなかっ
た。
【００１６】チャネルドープ層９Ａの素子分離構造体側
端部にアニールされたイオン注入層１５ａがあるため、
熱処理を行ってもゲート電極真下のチャネルドープ層か
ら素子分離構造体の酸化シリコン膜（６，７）中にボロ
ン等の不純物が拡散することが防止され、ゲート電極直
下の不純物濃度が変化することがないと考えられる。す
なわち、イオン注入層１５ａは拡散防止層として機能し
ていると推定される。
【００１７】なお、ＳＯＩ基板を作成する場合に窒素イ
オンを高エネルギーでシリコン半導体基板中に打込み、
高温熱処理を行なって窒化シリコン埋込み層を形成する
技術があるが、本発明ではそれに比べると熱処理温度が
低いので窒化シリコンの形成は殆んどないと考えられ
る。
【００１８】以上の説明においては、不純物拡散防止層
を形成するため窒素イオンを注入しているが、ゲート電
極直下の不純物が素子分離構造体へ拡散していくのを防
止できるイオン種であれば、窒素と同様に本発明で使用
することができる。
【００１９】
【発明の効果】以上説明したように本発明によれば素子
分離用の溝の側壁に窒素などのイオン注入層を設けてシ
リコン半導体基板表面部の不純物が素子分離構造体へ拡
散するのを防止することができる。従ってＭＯＳトラン
ジスタのしきい電圧を均一にできるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態について説明するための
平面図（図１（ａ））及び図１（ａ）のＸ−Ｘ線断面図
（図１（ｂ））。
【図２】図１に続いて示す断面図。
【図３】図２に続いて示す断面図。
【図４】図３に続いて示す平面図（図４（ａ））及び図
４（ａ）のＸ−Ｘ線断面図（図４（ｂ））。
【図５】本発明の一実施の形態によるＭＯＳトランジス
タのＶG −ＩD 特性を示すグラフ。
【図６】従来例について説明するための平面図（図６
（ａ））及び図６（ａ）のＸ−Ｘ線断面図（図６
（ｂ））。
【図７】図６に続いて示す断面図。
【図８】図７に続いて示す平面図（図８（ａ））及び図
８（ａ）のＸ−Ｘ線断面図（図８（ｂ））。
【図９】従来例によるＭＯＳトランジスタのＶG −ＩD
特性を示すグラフ。
【符号の説明】
１ シリコン半導体基板 ２ パッド酸化膜 ３ 窒化シリコン膜 ４ 溝 ５−１，５−２ 活性領域 ６ 酸化シリコン膜 ７ 酸化シリコン膜 ８ ゲート酸化膜 ９，９Ａ チャネルドープ層 ９ａ チャネルドープ層９の端部 １０ ゲート電極 １１−１，１１−２ ソース・ドレイン領域 １５ イオン注入層 １５ａ アニールされたイオン注入層（不純物拡散防
止層）

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 シリコン半導体基板の表面部に溝を形成
    した後酸化シリコン膜で埋めて素子分離構造体を形成す
    る工程と、前記素子分離構造体で区画された前記シリコ
    ン半導体基板の表面部に不純物を導入する工程とを有す
    る半導体装置の製造方法において、前記溝を形成した後
    その側壁部に前記不純物の拡散を防止する作用のあるイ
    オンを注入しアニールを行なって不純物拡散防止層を形
    成する工程を有することを特徴とする半導体装置の製造
    方法。
  2. 【請求項２】 シリコン半導体基板の溝を形成し、熱酸
    化を行なって少なくとも前記溝の側壁及び底面に酸化シ
    リコン膜を形成し、イオン注入法により前記溝の側壁の
    シリコン半導体に所定の不純物の拡散を防止する作用の
    あるイオンを注入しアニールして不純物拡散防止層を形
    成し、しかる後ＣＶＤ法により酸化シリコン膜を形成し
    て前記溝部を埋めて素子分離構造体を形成する工程と、
    前記素子分離構造体で区画された活性領域の表面にゲー
    ト絶縁膜を形成し、ＭＯＳトランジスタのしきい電圧を
    制御するため前記所定の不純物をイオン注入法で導入す
    る工程とを有することを特徴とする半導体装置の製造方
    法。
  3. 【請求項３】 ＭＯＳトランジスタのしきい電圧を制御
    するための不純物イオンの注入はボロンイオンの注入で
    ある請求項２記載の半導体装置の製造方法。
  4. 【請求項４】 窒素イオンを注入し短時間熱処理して不
    純物拡散防止層を形成する請求項１，２又は３記載の半
    導体装置の製造方法。
JP9016781A 1997-01-30 1997-01-30 半導体装置の製造方法 Pending JPH10214888A (ja)

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