KR100290505B1 - Soi기판을사용한전계효과트랜지스터의제조방법 - Google Patents

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Abstract

SOI층(3)에 채널영역(11)을 한정하는 리세스를 형성하기 위해서, SOI층(3) 표면에 LOCOS 산화막을 형성한 후 제거한다. 다음, LOCOS 산화 억제막(5,6)의 개구부를 한정하고 있는 측면에 CVD 산화막으로 이루어지는 측벽(8)을 형성한다. 다음, 개구부내의 SOI층의 노출표면상에 게이트 산화막(9)를 형성한다. 다음, 웨이퍼 전체 면에 CVD 다결정 실리콘을 형성한 후, 에치백하여 개구부내에 다결정 실리콘으로 이루어지는 게이트 전극(10)을 형성한다. 이 때, 게이트 전극(10)의 표면은 억제막(5,6)의 표면보다도 낮은 위치에 있다. 다음, 억제막(5,6) 및 측벽(8)을 제거하고, 게이트 전극을 마스크로서 이용하여 SOI층으로의 이온 주입을 수행하여 소스 영역과 드레인 영역을 형성한다. 그 후, 게이트 전극의 측면에 측벽을 형성하고, 실리사이드막을 게이트 전극 및 소스/드레인 영역상에 형성한다.

Description

ＳＯＩ 기판을 사용한 전계효과 트랜지스터의 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 SOI(Silicon-on- Insu1ator)층, 즉, 지지기판 상에 절연막을 통해 형성된 실리콘층을 갖는 기판(이하, SOI층을 갖는 기판을 "SOI 기판"이라고 한다)을 사용한 전계효과 트랜지스터, 특히, SOI층이 리세스 구조를 갖는 SOI 기판을 사용한 전계효과 트랜지스터의 제조 방법에 관한 것이다.
벌크 실리콘 기판을 베이스로서 사용한 전계효과 트랜지스터를 집적한 LSI는, 미세 구조와 더불어 보다 빠른 동작 속도와 보다 낮은 소비 전력을 갖도록 개발되어 왔다. LSI의 미세화는 스케일링 법칙을 기본으로 하여 진행되어 왔다. 그러나, 소자의 크기가 0.1μm 또는 그 이하의 레벨로 감소하면, 충분한 소자 분리를 위해 1018cm-3또는 그 이상의 기판 불순물 농도의 증가가 요구된다.
기판 불순물 농도가 상기의 값으로 증가하면, 캐리어의 이동도가 현저히 감소한다. 따라서, 전류 구동 능력의 증가를 거의 기대할 수 없게 된다. 이것은 결과적으로, 미세화에 의해 제공되는 이점인 고성능화를 달성할 수 없다는 문제점을 초래한다. 상기의 관점에서, SOI 기판상에 형성한 전계효과 트랜지스터가 제안되었다. SOI 기판상에 트랜지스터를 형성하는 경우, 접합이 아니라 매립 산화막에 의해서 소자분리를 하기 때문에, 캐리어의 이동도가 극단적으로 감소하는 것을 방지할 수 있다. 또한 접합용량이 감소하는 효과도 초래한다.
상기 배치는 결과적으로, 미세화에 의한 고성능화의 달성을 가능하게 한다. 채널이 되는 부분에 있어서, SOI층에 리세스를 형성하여 SOI층을 충분히 엷게 하면, SOI 기판에 형성된 전계효과 트랜지스터는, SOI층이 완전히 공핍화하기 때문에, 캐리어의 이동도(mobility)가 향상된다. 또한, 엷게 형성된 SOI층에 의해, 전계효과 트랜지스터는 단채널 효과가 현저히 억제된다는 이점을 제공한다.
그러나, SOI 구조에 있어서 고성능화를 달성하기 위해서는, 기생저항을 감소시키는 문제가 해결되어야 하고, 이 문제를 해결하지 않는 한, SOI 트랜지스터에 있어서 고구동 전류 능력의 달성은 불가능하다.
또한, 미세화 및 저저항화를 달성하기 위해서는, 소스 영역과 드레인 영역이 낮은 저항을 갖도록 하는 한 방법으로서 살리사이드 (salicide, self-aligned- silicide) 프로세스의 도입이 필요하다. 이 살리사이드 프로세스는, 금속이 실리콘과는 쉽게 반응하고, 실리콘 산화막과는 거의 반응하지 않는 현상을 이용한 프로세스이다. 상기 살리사이드 프로세스는, 통상의 프로세스에 의해 LOCOS(LOCOS, LOCal Oxidation of Silicon) 산화막, 게이트 전극 및 게이트 전극 측면에 산화물(또는 질화물)을 형성한 후, 웨이퍼 전체 면에 고융점 금속막을 형성하고, 이것에 열처리를 가하여, 실리콘 노출부에만 실리사이드를 형성한 후, 미반응의 금속막을 선택적으로 제거함으로써, 소스 영역 및 드레인 영역(또는 다결정 실리콘 게이트 전극)의 표면에만 낮은 저항의 실리사이드를 제공하는 단계들을 포함한다. 완전 공핍 동작을 갖는 SOI 트랜지스터에 살리사이드 기술을 적용하는 경우, 안정된 실리사이드를 얻기 위해서 소스/드레인 영역의 두께를 고려하는 기술은 존재하지 않는다.
그러나, 리세스 구조를 쓰지 않고 SOI층 전체를 완전 공핍화에 필요한 두께로 할 경우, 즉, 소스/드레인 영역의 두께가 채널부와 같이 얇은 SOI층의 경우, 응집에 의한 고저항의 발생으로 인해, 티탄같은 균일하고 안정한 고융점 금속 실리사이드의 결정상인 C54를 얻는 것이 어렵게 된다.
고융점 금속막이 얇은 경우, 고융점 금속 실리사이드의 준안정 고저항상인 C49로부터 저저항상인 C54로의 상전이가 불충분해진다. 이 경우, 가열 냉각 처리시 기판면내의 온도 불균일성 및/또는, 가열 냉각 처리 이전의 티탄같은 고융점 금속의 스퍼터링으로 인한 두께 불균일성은, 기판면내의 저항에 쉽게 영향을 미치게 되어 이를 불균일하게 한다.
또한, 실리사이드가 얇으면, 접촉부 처리 단계에서 접촉부가 실리사이드를 관통하게 되어, 접촉 저항의 고저항화를 초래한다.
이러한 이유로 인해, 살리사이드 기술을 도입한 경우, 리세스 구조를 사용하지 않고 SOI 기판에 전계효과 트랜지스터를 제조하는 것은 어려워진다.
다음, 일본 특허 공개 공보 HEI 8-83913호에 기재된 기술을 사용한 리세스 구조의 SOI층에 형성된 전계효과 트랜지스터의 제조 방법을, 도 5a, 5b, 5c, 5d 및 도 6a, 6b, 6c, 6d를 참조하여 설명한다. 상기 공보에 기술된 구조는, 소스 및 드레인 영역의 SOI층을, 기생저항을 감소시키기 위해 충분히 두껍게 하고, 채널부의 SOI층을, 완전공핍화를 달성하기 위해서 충분히 얇게 한 구조로 되어 있다.
우선, 도 5a~5d를 참조하여 제 1 제조방법을 설명한다.
제 1 제조 방법에 있어서, 우선, 실리콘 기판(31)과 매립 실리콘 산화막(32) 및 SOI층(33)으로 이루어져 있는 SOI 기판상에 실리콘 산화막(35)를 형성한다. 다음, LPCVD(감압 화학적 기상성장)법에 의해, 실리콘 산화막(35)상에 실리콘 질화막(34)를 퇴적시킨다. 그 후, 채널 영역에 해당하는 레지스트 부분을 패터닝에 의해 개방하고, 실리콘 질화막(34)를 제거하여, 도 5a에 도시된 것과 같은 구조를 제공한다.
다음, 산화를 행하여, 채널 영역에 해당하는 위치의 SOI층(33)만을 얇게 한다. 이 산화는 10Å의 정밀도로 제어할 수 있다. 따라서, 최종적으로 얻어지는 채널영역의 두께가 원하는 값을 갖도록 산화 조건을 적절하게 최적화할 수 있다. 이렇게 하여, 도 5b에 도시된 것과 같은 구조를 얻는다. 부호 35a는 LOCOS 산화막을 나타낸다. 그 후, 실리콘 질화막(34), 실리콘 산화막(35) 및 LOCOS 산화막(35a)를 제거하여, 도 5c에 도시된 것과 같은 단면 형태를 갖는 구조를 얻는다.
마지막으로, 통상의 전계효과 트랜지스터 제조 공정에 따라 게이트 산화를 수행하여, 게이트 산화막(37)을 형성한다. 다음 게이트 전극(36)의 가공 및 소스/드레인 영역으로의 이온 주입을 수행하여 도 5d에 도시된 것과 같은 구조가 달성된다.
다음, 도 6a~6d를 참조하여 제 2 제조 방법을 설명한다.
우선, 통상의 전계효과 트랜지스터 형성 공정에 따라, 실리콘 기판(44)와 매립 실리콘 산화막(43) 및 SOI층(42)로 이루어진 SOI 기판 상에 소자 분리 LOCOS 산화막(41)을 형성하여, 도 6a에 도시된 것과 같은 단면을 갖는 소자 분리 구조를 얻을 수 있다. 다음, SOI층(42)상에 형성된 레지스트를 패터닝하고, 채널 영역에 해당하는 부분에서 개방하고, SOI층(42)를 부분적으로 에칭한다. 이 때, 에칭 조건은, 최종적인 채널 영역의 두께가 원하는 값을 갖도록 최적화된다. 이와 같이, 소스 영역과 드레인 영역 사이에 채널 영역을 형성한다.
다음, 패터닝용의 레지스트를 제거하여, 도 6b에 도시된 것과 같은 단면을 갖는 구조를 얻을 수 있다. 이어서, 채널 영역, 소스 영역 및 드레인 영역을 구성하는 SOI층(42)의 표면을 산화하여, 실리콘 산화막(45)를 형성한 후, 그 위에, 실리콘 질화막(46)을 퇴적한다. 또한, 이방성 에칭에 의해 실리콘 질화막(46)을 선택적으로 제거하여, 채널 영역과 소스 영역 사이의 경계 및 채널 영역과 드레인 영역 사이의 경계 각각의 볼록한 부분의 측면에만 실리콘 질화막(46)을 남긴다. 상기 단계들을 통해, 도 6c에 도시된 것과 같은 단면을 갖는 구조를 얻을 수 있다. 마지막으로, 게이트 전극 재료를 웨이퍼 전체 면에 퇴적하여, 에치백 처리에 의해 매립 게이트 전극(47)을 형성한다. 마지막으로, 소스 영역과 드레인 영역에 대한 이온주입을 수행한다. 이렇게 하여, 도 6d에 도시된 것과 같은 구조를 완성한다.
또 다른 기술로서, 도 7a, 7b, 7c, 7d에 도시된 기술이 제안되어 있다.
우선, 도 7a, 7b에 도시된 바와 같이, 채널부에 LOCOS 프로세스를 적용함으로써 SOI막(52)에 오목한 부분을 형성한다. 도 7a에 도시된 단면 구조는 도 5a의 구조와 동일하고, 도 7a에 있어서 부호 51은 실리콘 질화막, 부호 53은 매립 실리콘 산화막, 부호 54는 실리콘 기판, 그리고 부호 55는 실리콘 산화막을 나타낸다. 이어서, 도 7c에 도시된 바와 같이, LOCOS 산화막을 제지하거나 누르기 위한 막인 실리콘 질화막(51)을 제거하지 않고 게이트 산화막(58)을 형성하여, CVD 다결정 실리콘막(56)을 웨이퍼 전체 면에 형성한다. 이어서, 실리콘 질화막(51)의 표면까지 다결정 실리콘막(56)을 에치백한다. 그 후, 통상의 공정에 의해 소스 영역과 드레인 영역을 형성한다. 이런 방법으로, 도 7d에 도시된 것과 같은 리세스 구조를 갖는 SOI 트랜지스터가 완성된다. 여기서, 부호 57은 실리콘 산화막을 나타낸다.
그런데, 보다 활발히 촉진되고 있는 LSI의 미세화에 대처하기 위해서는, 다음의 요건이 충족되어야 한다. 이하, "LOCOS 단부"란, 평탄한 LOCOS 하부를 포함하지 않는 LOCOS 산화막 단부로 한정되는 SOI층 부분을 나타내고, 상기 LOCOS 산화막 단부에는 버즈비크(bird's beak) 전체가 포함된다.
첫째, 현행 기술에 의해 리세스 구조를 갖는 트랜지스터를 형성함에 있어서, 채널 형성부의 SOI층 표면의 손상을 감소시키기 위해서는, 드라이 에칭 프로세스가 아니라 LOCOS 기술을 사용해야 한다.
둘째, LOCOS 기술을 사용한 경우, 게이트 전극이 LOCOS 단부의 안쪽, 그리고 더욱 바람직하게는 평평한 부분에 형성되어 LOCOS 단부와 중첩되지 않아야 한다. 그 이유는, LOCOS 단부는 LOCOS 형성 단계에서 발생하는 응력에 의한 결정 결함을 갖는 경향이 있어서, 결정결함에 기인하는 누설전류가 발생하고, 프로세스의 특성상 버즈비크의 신장은 제어하기 어려우며, 채널이 LOCOS 단부의 볼록한 부분을 포함하는 경우, 안정한 채널주입이 어렵게 되기 때문이다.
셋째, 자기정합 주입에 의해 소스/드레인 영역을 형성하기 위해서는, 게이트 전극 측면이, 기판면에 대하여 수직이어야 한다.
넷째, 2장의 마스크를 사용하여 리세스 형성 및 게이트 전극 형성을 하는 기술은, 그 만큼 마진이 필요하다. 따라서, 이런 기술은 미세화의 진행에는 적합하지 않다. 이 기술은 또한, 게이트 전극의 편차에 의한 특성의 변화를 초래한다. 따라서, 미세화의 진행 및 특성의 안정화를 위해, 리세스와 게이트 전극을 자기정합 기술에 의해 형성해야 한다.
다섯번째로, 살리사이드 기술을 도입한 경우, 소스/드레인 영역과 게이트의 실리사이드에 의한 브리징(bridging)으로 인한 단락을 방지하기 위해서는, 게이트 전극에 CVD 절연막으로 이루어진 측벽을 제공해야 한다. 따라서, 게이트 전극의 측면은, 소스/드레인 영역으로의 자기정합 주입의 경우와 유사하게, 기판면에 대하여 어느 정도 수직으로 단차를 가져야 한다.
이상의 것을 고려하여 상기 종래 기술을 검토하면, 도 5a~5d에 도시된 종래 기술은, LOCOS 기술을 사용하고 있지만, 자기정합형이 아니고, 상기 제 4의 조건을 충족시키고 있지 않다. 또한, LOCOS 단부에 채널 영역이 존재하므로, 제 2의 조건을 충족시키고 있지 않다. 따라서 이 종래 기술은, 누설전류의 발생과 전계효과 트랜지스터의 특성이 열화하는 문제를 갖는다.
도 6a~6d에 도시된 종래 기술에 있어서는, LOCOS 기술에 의해서 리세스구조를 형성하는 것이 아니라, 드라이 에칭 기술에 의해 SOI층에 대하여 직접 에칭을 하여 리세스 구조를 형성하고 있기 때문에, 제 1 요건이 충족되고 있지 않다. 또한, 게이트 전극의 표면과 소스/드레인 영역의 표면이 거의 동일 레벨에 위치하고 있다. 즉, 게이트 전극이 리세스에 매립되어 있다. 따라서, 살리사이드 기술을 도입한 경우, 브리징이 발생하여 게이트와 소스 및 드레인 영역이 단락될 가능성이 크다.
도 7a~7d에 도시된 종래 기술에 대해서는, 상기 제 2, 제3 및 제 5의 요건이 충족되고 있지 않다. 즉, 게이트 전극이 LOCOS 단부와 중첩되어 있고, 게이트 전극 측면이 수직이 아니다. 따라서, 소스 및 드레인 영역으로의 주입 및 채널 영역으로의 주입을 제어하기 어렵다. 또한, 살리사이드 기술을 도입한 경우, 게이트 전극 측면이 기판면에 대해 수직이 아니기 때문에, 게이트 전극 측면에 측벽을 형성하기 어렵다.
도 1a, 1b, 1c, 1d, 1e, 1f, 1g 및 1h는, 본 발명의 제 1 실시예에 의한 전계효과 트랜지스터의 제조 공정도이다.
도 2는, 도 1a~1h에 도시된 공정을 통해 제조된 전계효과 트랜지스터의 구조 단면도이다.
도 3a, 3b, 3c, 3d, 3e, 3f, 3g 및 3h는, 본 발명의 제 2 실시예에 의한 전계효과 트랜지스터의 제조 공정도이다.
도 4는, 도 3a~3h에 도시된 공정을 통해 제조된 전계효과 트랜지스터의 구조 단면도이다.
도 5a, 5b, 5c 및 5d는, 제 1 종래 기술에 의한, 리세스 구조를 갖는 SOI층에 전계효과 트랜지스터를 형성하는 공정도이다.
도 6a, 6b, 6c 및 6d는, 제 2 종래 기술에 의한, 리세스 구조를 갖는 SOI층에 전계효과 트랜지스터를 형성하는 공정도이다.
도 7a, 7b, 7c 및 7d는, 제 3 종래 기술에 의한, 리세스 구조를 갖는 SOI층에 전계효과 트랜지스터를 형성하는 공정도이다.
따라서, 본 발명의 목적은, 상기 요건을 충족시켜, 완전공핍 동작과 소스/드레인 영역의 기생 저항의 감소가 양립하고, 안정된 동작을 제공하는 고신뢰성 전계효과 트랜지스터를 제조할 수 있는 방법을 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 발명의 한 관점에 의한 전계효과 트랜지스터의 제조 방법은:
기판과 SOI층 사이에 제 1 절연막을 삽입하여 웨이퍼의 기판상에 형성된 SOI층상에 LOCOS 산화 억제막을 형성하는 단계;
채널 영역에 해당하는 영역에서 상기 억제막에 개구부를 형성하는 단계;
개구부를 갖는 상기 억제막을 마스크로서 사용하여 상기 SOI층을 열산화하여 LOCOS 산화막을 형성한 후, 이 LOCOS 산화막을 제거함으로써, 상기 SOI층에 대해 채널 영역이 될 영역에 리세스를 제공하는 단계;
웨이퍼 전체 면에 제 2 절연막을 퇴적하고, 상기 제 2 절연막을 이방성 에칭하여, 상기 억제막의 개구부를 한정하고 있는 측면에 제 1 측벽을 형성하는 단계;
상기 개구부내의 SOI층 표면을 노출시켜, 이 표면상에 게이트 절연막을 형성한 후, 상기 개구부내에 게이트 전극의 역할을 하는 다결정 실리콘막을 형성하며, 여기서, 상기 다결정 실리콘막의 표면의 높이는 상기 억제막의 표면의 높이보다 높지 않은 단계; 및
상기 억제막 및 제 1 측벽을 제거한 후, 상기 게이트 전극을 마스크로서 사용하여 상기 SOI층에 이온을 주입하여, 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트 절연막이 형성되는 SOI층의 노출면은 평탄면이다.
1실시예에 있어서, 상기 방법은:
웨이퍼 전체 면에 제 3 절연막을 퇴적하고, 이 제 3 절연막을 이방성 에칭하여 상기 게이트 전극의 측면에 제 2 측벽을 형성하는 단계; 및
웨이퍼 전체 면에 고융점 금속막을 형성하고, 이 고융점 금속막을 열처리하여, 상기 게이트 전극 및 소스/드레인 영역상에 고융점 금속 실리사이드막을 형성하는 단계를 더 포함한다.
또한 본 발명에 의해 제공되는 전계효과 트랜지스터의 제조 방법은:
기판과 SOI층 사이에 제 1 절연막을 삽입함으로써 웨이퍼의 기판상에 형성된 SOI층상에 LOCOS 산화 억제막을 형성하는 단계;
채널 영역에 해당하는 영역의 상기 억제막에 개구부를 형성하는 단계;
개구부를 갖는 상기 억제막을 마스크로서 사용하여 상기 SOI층을 열산화하여 LOCOS 산화막을 형성한 후, 이 LOCOS 산화막을 제거함으로써, 상기 SOI층에 채널영역을 한정하는 리세스를 제공하는 단계;
웨이퍼 전체 면에 제 2 절연막을 퇴적한 후, 상기 제 2 절연막을 이방성 에칭하여 상기 억제막의 개구부를 한정하는 측면에 제 1 측벽을 형성하는 단계;
상기 개구부내의 SOI층 표면을 노출시켜, 이 표면상에 게이트 절연막을 형성한 후, 상기 개구부내에 게이트 전극의 역할을 하는 다결정 실리콘막을 형성하며, 여기서, 상기 다결정 실리콘막의 표면의 높이는 상기 억제막의 표면의 높이보다 높지 않은 단계;
상기 억제막 및 제 1 측벽을 제거한 후, 상기 게이트 전극을 마스크로서 사용하여 상기 SOI층에 이온을 주입하여, 저농도 소스 영역 및 저농도 드레인 영역을 형성하는 단계;
웨이퍼 전체 면에 제 3 절연막을 퇴적하고, 이 제 3 절연막을 이방성 에칭하여 상기 게이트 전극의 측면에 제 2 측벽을 형성하는 단계; 및
상기 게이트 전극 및 상기 제 2 측벽을 마스크로서 사용하여 상기 SOI층에 이온을 주입하여, 고농도 소스 영역 및 고농도 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
1 실시예에 있어서, 상기 방법은, 또한, 웨이퍼 전체 면에 고융점 금속막을 형성하고, 이 고융점 금속막을 열처리하여, 상기 게이트 전극 및 상기 고농도 소스/드레인 영역상에 고융점 금속 실리사이드막을 형성하는 단계를 더 포함한다.
상기 방법중 어떤 것에 있어서도, LOCOS 단부에서의 SOI층의 응력을 감소시키기 위해서, 상기 LOCOS 산화막을 형성하기 위한 SOI층의 열산화 및 LOCOS 산화막의 제거를 복수의 단계로 나누어 수행하는 것이 바람직하다.
1실시예에 있어서, 상기 LOCOS 산화 억제막은, 순차적으로 형성된 실리콘 산화막 및 실리콘 질화막으로 이루어져 있다.
이하, 실시예에 따라 본 발명에 관해서 상세히 설명한다.
도 1a∼1h는 본 발명의 1실시예에 의한 반도체장치의 제조 공정 흐름을 나타내는 도면이다. 도 2는 이 제조공정을 통해서 얻어진 전계효과 트랜지스터의 단면도이다. 이하, 이 도면들을 참조하여 본 발명의 제조 공정을 설명한다.
우선, 기판(1)상에 제1의 절연막으로서의 매립 산화막(2)를 통해 두께 약 100nm의 SOI층(3)이 형성된 SOI 기판 (예컨대, SIMOX: Seperation by Implanted Oxygen)을 준비한다. SOI층(3)의 두께는 산화 및 주수(wet) 프로세스의 제어에 의해 제어할 수 있다. 또는, 산소 주입의 깊이 위치를, SOI층(3)이 100nm의 두께를 갖도록 제어할 수도 있다.(도 1a)
계속해서, 소자 분리막(4)를 형성한 후, 리세스 형성부의 LOCOS 산화에 필요한 제어막을 형성한다. 즉, SOI층(3)의 표면을 약 10nm의 깊이까지 산화하여 실리콘 산화막(5)를 형성하고, 계속해서 실리콘 질화막(6)을 약 300nm 두께까지 형성한다. 이 때, 실리콘 질화막(6)은 LOCOS 산화막의 형태를 제어하면서 동시에 게이트 전극의 형태도 제어하는 요소들을 갖고 있다. 실리콘 질화막(6)이 두꺼울수록 게이트 전극의 측면이 기판면에 대하여 수직으로 된다. 계속해서, 통상의 LOCOS 공정에 포함되는 사진 인쇄와 에칭에 의해 패터닝을 수행하여, 실리콘 산화막(5)와 실리콘 질화막(6)에 0.7μm의 폭을 갖는 개구부를 형성한다. 계속해서, 채널부의 SOI층(3)의 두께를 약 50nm 정도까지 감소시키기 위해, 개구부를 갖는 실리콘 산화막(5)와 실리콘 질화막(6)을 마스크로서 사용하여 SOI층(3)의 노출표면을 열산화하여, 약 100nm 두께의 LOCOS 산화막(7)을 형성한다. (도 1b)
다음, 묽은 불화수소산에 의해 LOCOS 산화막(7)을 모두 제거한다. LOCOS 산화/제거 과정을 서너개의 단계로 나누어 수행하면, LOCOS 끝에 대한 억제막으로부터의 응력의 영향이 감소한다. 따라서, 게이트 전극 형성 영역의 평탄부를 넓게 할 수 있고, LOCOS 산화막(7)의 끝부분에서, SOI층 내부로의 응력이 감소할 수 있다. 계속해서, 제 2 절연막으로서의 CVD 산화막을 약 1OOnm의 두께까지 형성한 후, 이방성 에칭을 하여 억제막(5,6)의 측면에 CVD 산화막으로 이루어지는 측벽(8)을 형성한다. 이 단계에서, 이방성 에칭을 도중에 종료하여, SOI층(3)의 표면상에 플라즈마 손상이 발생하지 않도록, SOI층(3)상에 CVD 산화막을 약 10nm 남긴다. 계속해서, 임계치 제어를 위해, 가속 에너지 4OkeV, 방사선량 4×1O12cm-2로 붕소이온을 SOI층(3)으로 주입한다. 다음, 채널부의 표면상에 남겨진 CVD 산화막을 주수 에칭에 의해 제거 및 세정하여, 개구부 내에 SOI층(3)의 표면을 노출시킨다. 이 때, 이 주수 에칭은, 측벽을 형성하는 CVD 산화막이 소실되지 않도록, 약 50% 정도의 오버에칭(산화막 두께로 약 15 nm 정도)과 함께 수행된다.(도 1c)
다음, 게이트 절연막으로서의 게이트 산화막(9)를 약 10nm 두께로 형성하고, 계속해서, CVD 다결정 실리콘을 웨이퍼 전체 면에 약 500nm 두께로 형성한다. 상기 다결정 실리콘을, 이 다결정 실리콘으로 형성되는 게이트 전극(10)이 일반적으로 직사각형의 단면을 갖도록, 즉, 게이트 전극이 기판 표면에 대체로 수직인 측면을 갖도록, 약 200nm의 두께까지 드라이 에칭 또는 CMP (Chemical Mechanical Po1ishing) 과정에 의해 에치백한다.(도 1d)
다음, LOCOS 산화막(7)의 억제를 위한 실리콘 질화막(6), 산화막(5) 및 측벽 산화막(8)을 각각 인산, 불화수소산에 의해 제거한다. 결과적으로, 약 0.5μm의 선폭을 갖는 게이트 전극(10)이 완성된다. 계속해서, 표면에 CVD 산화막을 약 10 nm의 두께로 형성한 후, 소스/드레인 영역(12) 및 게이트 전극(10)에 주입 에너지 5OkeV, 방사선량 3×1O15cm-2로 인이온을 주입한 후, 900℃의 온도에서 20분간 확산시킨다. 소스/드레인 영역(12)로의 이온주입시, 게이트 전극(10)은 마스크로서 작용한다. 계속해서, 제 3 절연막으로서의 CVD 산화막(13)을 웨이퍼 전체 면에 약 100nm의 두께로 형성한다.(도 1e) 도 1e에서, 부호 11은 채널 영역을 나타낸다.
다음, 이방성 에칭에 의해 산화막(13)을 에치백하여, 소스/드레인 영역(12) 표면에 약간의 산화막을 남겨, 게이트 전극(10)의 측면에 측벽(13)을 형성한다. 그 후, 소스/드레인 영역(12) 표면상에 남아 있는 산화막을 주수 에칭에 의해 제거한다. 계속해서, 고융점 금속막인 티탄막(14)를 스퍼터링에 의해 60nm의 두께로 형성한다.(도 1f)
다음, 600℃의 온도에서 10초 동안 티탄막(14)에 열처리를 가하여 C49의 고저항상의 실리사이드막(15)를 게이트 전극(10) 및 소스/드레인 영역(12)에 형성한다. 다음, 미반응 티탄막(14)를 황산과 과산화수소액으로 제거하고, 실리사이드막(15)에, 800℃의 온도에서 60초동안 열처리를 더 가하여, C54의 저저항상을 얻는다. 상기 과정을 거친 후에, 도 1g에 도시된 단면을 갖는 구조를 얻을 수 있다. 계속해서, CVD 산화막으로 이루어지는 층간 절연막(16)을 800nm의 두께로 형성한 후 (도 1h), CMP 공정에 의해 평탄화한다. 그 후, 통상의 콘택트 공정 및 배선 공정을 통해, 도 2에 도시된 것 같은 전계효과 트랜지스터를 얻을 수 있다. 도 2에 있어서, 부호(17)은 배선을 나타낸다.
다음, 도 3a∼3h 및 도 4를 이용하여, 제 2 실시예에 의한, 소스 영역과 드레인 영역이 각각 저농도 영역과 고농도 영역을 포함하는 LDD(Lightly-Doped Drain) 구조의 FET를 갖는 반도체 장치의 제조 공정을 설명한다.
도 3a∼3h 및 도 4에 있어서, 도 1a∼1h 및 도 2에 도시된 부분과 유사하거나 동일한 부분은, 도 1a∼1h 및 도 2에 도시된 것과 동일한 참조 번호로 나타내었다. 또한, 도 3a∼3e에 도시된, 약 0.5μm의 선폭을 갖는 게이트 전극(10)을 완성하기까지의 공정은, 도 1a∼1e에 도시된 공정과 동일하다. 따라서, 이 공정에 관한 상세한 설명을 여기서는 생략한다.
여기서 도 3e를 참조하면, 게이트 전극(10)을 완성한 후, 표면에 CVD 산화막을 약 10nm의 두께로 형성하여, 그 후, 저농도 소스/드레인 영역(18)을 형성하기 위하여, 게이트 전극(10)을 마스크로서 사용하여, 주입 에너지를 30keV, 방사선량을 4×1012cm-2로 인이온을 주입한다. 계속해서, CVD 산화막(13)을 웨이퍼 전체 면에 약 1OOnm의 두께로 형성한다.
다음, 이방성 에칭에 의해 산화막(13)을 에치백하여, 게이트 전극(10)의 측면에 측벽(13)을 형성하고, 동시에 저농도 소스/드레인 영역(18) 표면에 산화막을 약간 남긴다. 그 후, 고농도 소스/드레인 영역(19)의 형성을 위해, 게이트 전극(10) 및 측벽(13)을 마스크로서 사용하여, 주입 에너지 5O keV, 방사선량 3×1O15cm-2로 인이온을 주입한 후, 900℃의 온도에서 20분간 확산시킨다.(도 3f)
그 후, 소스/드레인 영역의 표면 및 게이트 전극의 표면에 남아있는 산화막을 불화수소산으로 제거한다. 계속해서, 티탄막(14)를 스퍼터링에 의해 60nm의 두께로 형성한다.(도 3g)
다음, 티탄막(14)에 600℃의 온도에서 10초 동안 열처리를 가하여 C49의 고저항상의 실리사이드막(15)를 게이트 전극(10) 및 고농도 소스/드레인 영역(19)상에 형성한다. 다음, 미반응 티탄막(14)를 황산과 과산화수소액에 의해 제거하고, 상기 실리사이드막(15)를 800℃의 온도에서 60초간 더 열처리하여, C54의 저저항상을 얻는다. 상기 과정을 거친 후에, 도 3g에 도시된 단면을 갖는 구조를 얻을 수 있다. 계속해서, 제 1 실시예의 도 1h에 도시된 공정과 유사하게, CVD 산화막으로 이루어지는 층간 절연막(16)을 800nm의 두께로 형성한 후, CMP 공정에 의하여 평탄화한다. 그 후, 통상의 콘택트 공정 및 배선 공정을 통하여, 도 4에 도시된 것과 같은 전계효과 트랜지스터를 얻을 수 있다.
이상에서 명백하듯이, 본 발명은, 채널 영역과 소스/드레인 영역의 SOI층 두께를 독립적으로 제어할 수 있는 리세스 구조의 트랜지스터의 형성에 있어서, 게이트 전극을 LOCOS 단부에 중첩시키지 않고, 자기정합에 의해 게이트 전극과 채널 영역을 한정할 수 있도록 한다. 또한, 본 발명은 살리사이드 기술을 적용할 수 있도록 한다. 따라서 본 발명은, 완전 공핍 동작과 소스/드레인 영역의 기생 저항의 감소가 양립하고, 또한, 안정한 동작을 보장하는 고신뢰성 트랜지스터의 형성을 실현할 수 있다.
또한, 본 발명에 의하면, 살리사이드 기술의 도입에 있어서, 소스/드레인 영역의 SOI층 두께를 제어할 수 있다. 이것은, 예컨대 티탄 실리사이드의 저저항상인 C54를 갖고, 상기 동작을 제공하는, 고신뢰성 트랜지스터의 형성을 가능하게 한다.
또한, 본 발명에 의하면, LOCOS 산화막 형성 및 LOCOS 산화막 제거 공정을 수 단계로 나누어 수행함으로써, 즉, LOCOS 산화막의 형성 단계 및 LOCOS 산화막의 제거 단계를 여러번 반복함으로써, LOCOS 단부에 대한 억제막으로부터의 응력의 영향이 감소한다. 따라서, 게이트 전극 형성 영역의 평탄부를 넓게 할 수 있고, LOCOS 단부에서 SOI층 내부로의 응력이 감소할 수 있다.
본 발명은 구체예에만 한정하여 협의로 해석되어서는 안되며, 본 발명의 정신과 이하에 기재하는 특허청구범위 내에서 여러 가지로 변경하여 실시할 수 있다.

Claims (7)

  1. 기판(1)과 SOI층(3) 사이에 제 1 절연막(2)를 삽입하여 웨이퍼의 기판(1)상에 형성된 SOI층(3)상에 LOCOS 산화 억제막(5,6)을 형성하는 단계;
    채널영역(11)에 해당하는 영역의 상기 억제막(5,6)에 개구부를 형성하는 단계;
    개구부를 갖는 상기 억제막(5,6)을 마스크로서 사용하여 상기 SOI층(3)을 열산화하여 LOCOS 산화막(7)을 형성한 후, 이 LOCOS 산화막(7)을 제거함으로써, 상기 SOI층에 대해 채널영역(11)을 한정하는 영역에 리세스를 제공하는 단계;
    웨이퍼의 전체 면에 제 2 절연막을 퇴적한 후, 상기 제 2 절연막을 이방성 에칭하여, 상기 억제막(5,6)의 상기 개구부를 한정하고 있는 측면에 제 1 측벽(8)을 형성하는 단계;
    상기 개구부내의 상기 SOI층(3)의 표면을 노출시켜 이 표면상에 게이트 절연막(9)를 형성한 후, 상기 개구부내에 게이트 전극(10)의 역할을 하는 다결정 실리콘막(10)을 형성하는 단계로서, 상기 다결정 실리콘막(10)의 표면의 높이는 상기 억제막(5,6)의 상면의 높이보다 높지 않은, 단계; 및
    상기 억제막(5,6) 및 상기 제 1 측벽(8)을 제거한 후, 상기 게이트 전극(10)을 마스크로서 사용하여 상기 SOI층(3)에 이온을 주입하여, 소스 영역(12) 및 드레인 영역(12)를 형성하는 단계를 포함하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 웨이퍼의 전체 면에 제 3 절연막을 퇴적하고, 이 제 3 절연막을 이방성 에칭하여 상기 게이트 전극(10)의 측면에 제 2 측벽(13)을 형성하는 단계; 및
    웨이퍼의 전체 면에 고융점 금속막(14)를 형성하고, 이 고융점 금속막(14)를 열처리하여, 상기 게이트 전극 및 상기 소스/드레인 영역(12)상에 고융점 금속 실리사이드막(15)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  3. 상기 기판(1)과 상기 SOI층(3) 사이에 제 1 절연막(2)를 삽입함으로써 웨이퍼의 기판(1)상에 형성된 SOI층(3)상에 LOCOS 산화 억제막(5,6)을 형성하는 단계;
    채널 영역(11)에 해당하는 영역의 상기 억제막(5,6)에 개구부를 형성하는 단계;
    개구부를 갖는 상기 억제막(5,6)을 마스크로서 사용하여 상기 SOI층(3)을 열산화하여 LOCOS 산화막(7)을 형성한 후, 이 LOCOS 산화막(7)을 제거함으로써, 상기 SOI층에 대해 채널영역(11)을 한정하는 영역에 리세스를 제공하는 단계;
    웨이퍼의 전체 면에 제 2 절연막을 퇴적한 후, 상기 제 2 절연막을 이방성 에칭하여 상기 억제막(5,6)의 상기 개구부를 한정하는 측면에 제 1 측벽(8)을 형성하는 단계;
    상기 개구부내의 상기 SOI층(3)의 표면을 노출시켜, 이 표면상에 게이트 절연막(9)를 형성한 후, 상기 개구부내에 게이트 전극(10)의 역할을 하는 다결정 실리콘막을 형성하며, 여기서, 상기 다결정 실리콘막(10)의 표면의 높이는 상기 억제막(5,6)의 표면의 높이보다 높지 않은 단계;
    상기 억제막(5,6) 및 제 1 측벽(8)을 제거한 후, 상기 게이트 전극(10)을 마스크로서 사용하여 상기 SOI층(3)에 이온을 주입하여, 저농도 소스 영역(18) 및 저농도 드레인 영역(18)을 형성하는 단계;
    웨이퍼의 전체 면에 제 3 절연막을 퇴적하고, 이 제 3 절연막을 이방성 에칭하여 상기 게이트 전극(10)의 측면에 제 2 측벽(13)을 형성하는 단계; 및
    상기 게이트 전극(10) 및 상기 제 2 측벽(13)을 마스크로서 사용하여 상기 SOI층(3)에 이온을 주입하여, 고농도 소스 영역(19) 및 고농도 드레인 영역(19)를 형성하는 단계를 포함하는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  4. 제 3 항에 있어서, 웨이퍼의 전체 면에 고융점 금속막(14)를 형성하고, 이 고융점 금속막(14)를 열처리하여, 상기 게이트 전극(10) 및 상기 고농도 소스/드레인 영역(19)상에 고융점 금속 실리사이드막(15)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, LOCOS 산화막(7)을 형성하기 위한 상기 SOI층(3)의 열산화 및 상기 LOCOS 산화막(7)의 제거를 복수의 단계로 나누어 행하는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 억제막(5,6)은, 순차적으로 형성된 실리콘 산화막(5) 및 실리콘 질화막(6)으로 이루어져 있는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 게이트 절연막(9)가 형성되는 상기 SOI층(3)의 상기 노출된 상면은 평탄면인 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
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