KR100855283B1 - 캐패시터 형성 방법 - Google Patents
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Abstract
본 발명은 정전용량을 증대시킬 수 있는 캐패시터 형성 방법에 관해 개시한 것으로서, 캐패시터 형성영역과 트랜지스터 형성영역이 정의된 반도체기판을 제공하는 단계와, 기판에 트렌치 및 트렌치를 매립시키는 소자격리막을 차례로 형성하는 단계와, 캐패시터 형성영역의 소자격리막을 일정두께로 습식 식각하는 단계와, 트랜지스터 형성영역을 덮고 식각된 트렌치의 측벽 부분을 포함하여 캐패시터 형성영역에 질소이온주입하는 단계와, 질소이온주입된 결과물을 산화하여 상기 습식 식각된 트렌치의 측벽 및 기판 표면에 상기 캐패시터 형성영역이 상기 트랜지스터 형성영역보다 얇은 두께를 갖는 제 1절연막을 형성하는 단계와, 제 1절연막을 포함한 기판에 다결정 실리콘층을 형성하는 단계와, 포토리쏘그라피 공정에 의해 상기 다결정 실리콘층 및 제 1절연막을 식각하여 유전체를 개재시킨 캐패시터 전극 및 게이트 절연막을 개재시킨 트랜지스터 전극을 각각 형성하는 단계를 포함한다.
Description
도 1a 내지 도 1g는 종래 기술에 따른 캐패시터 형성 방법을 도시한 공정단면도.
도 2a 내지 도 2h는 본 발명에 따른 캐패시터 형성 방법을 도시한 공정단면도.
도면의 주요부분에 대한 부호의 설명
100. 반도체기판 102. 트렌치
104, 105. 소자격리막 106. 웰
110. 절연막 112. 다결정 실리콘층
110a. 유전체 110b.게이트 절연막
112a. 캐패시터 전극 112b.트랜지스터 전극
140,142,144. 이온주입 공정 114. 엘디디영역
116b. 절연 스페이서 118. 소오스/드레인영역
120. 실리사이드막 150,152 감광막 패턴
Ⅲ. 캐패시터 형성영역 Ⅳ.트랜지스터 형성영역
본 발명은 반도체소자의 형성 방법에 관한 것으로, 보다 상세하게는 시스템 온 칩 소자(Systam On Chip : 이하, SOC)에서의 정전용량을 증대시킬 수 있는 캐패시터 형성 방법에 관한 것이다.
SOC는 디램(DRAM)과 같은 메모리(Memory)와 로직(Logic)을 단일 칩에 구현한 소자로서, 최근들어 그 관심이 높아지고 있다. 특히, 이러한 SOC 소자는 메모리와 로직이 단일 칩에 구현되는 것과 관련해서 칩의 크기가 증가하고 제조 공정이 복잡하며 제조 수율이 낮다는 단점이 있지만, 그럼에도 불구하고 단일 칩에 메모리와 로직이 구현되는 것으로부터 기존 칩들에 비해 고속 및 저전력 구동이 가능한 잇점을 갖기 때문에 그 사용이 점차 증가되는 추세에 있다.
한편, 상기 디램 공정을 기본으로 로직 공정을 적용하는 방식과 로직 공정을 기본으로 디램 공정을 적용하는 방식에 의해 구현될 수 있다. 그런데, 상기 방식들 모두는 디램의 캐패시터 공정으로 인한 써멀 버짓(Thermal Budget)이 로직 공정에 비해 상당히 크기 때문에 로직의 성능(performance)에 나쁜 영향을 미치고 있으며, 또한, 0.25㎛ 이하의 로직 공정에서 채택하고 있는 티타늄 또는 코발트-실리사이드(Ti or Co-silicide)가 써멀 버짓으로 인해 응집(agglomeration)됨으로써, 접합 누설 및 게이트 전극의 저항 증가를 유발하게 된다.
따라서, 상기한 문제를 해결하기 위해, 종래에는 1M 디램 이하에서 적용되었던 평판 캐패시터를 디램 캐패시터에 적용함으로써 로직 공정과 동일하게 SoC 소자를 제조하고 있다.
도 1a 내지 도 1g는 종래 기술에 따른 캐패시터 형성 방법을 도시한 공정단면도이다.
종래 기술에 따른 캐패시터 형성 방법은, 도 1에 도시된 바와 같이, 캐패시터 형성영역(Ⅰ)과 트랜지스터 형성영역(Ⅱ)이 정의된 반도체기판(10)에 통상의 STI(STI: Shallow Trench Isolation)공정에 의해 트렌치(12)를 형성하고, 상기 트렌치(12)를 포함한 기판 전면에 갭필 옥사이드막(gap filled oxide layer)(미도시)을 증착하고 나서, 상기 갭필 옥사이드막을 에치백(etch back)하여 트렌치(12)를 매립시키는 소자격리막(14)을 형성한다. 이어, 소자격리막(14)을 포함한 기판에 이온주입 공정을 실시하여 제 1도전형의 웰(16)(well)을 형성한다.
그런 다음, 도 1b에 도시된 바와 같이, 캐패시터 형성영역(Ⅰ)의 소자격리막을 습식 식각하여 상기 트렌치(12) 깊이의 1/2이 노출되도록 한다.(도면부호 15 참조) 이 후, 상기 결과의 기판 전면에 습식 산화 공정을 진행하여 절연막(18)을 형성하고 나서, 도 1c에 도시된 바와 같이, 상기 절연막(18) 상에 화학기상증착 (Chemical Vapor Depositon) 공정에 의해 다결정 실리콘막(20)을 형성한다. 이때, 상기 절연막(18)은 습식 식각된 트렌치의 측벽에도 형성된다.
이어, 도 1d에 도시된 바와 같이, 상기 다결정 실리콘막(20) 상에 감광막을 도포하고 노광 및 현상하여 캐패시터 전극과 트랜지스터 전극이 형성될 부분을 덮는 감광막 패턴(50)을 형성한다. 그 다음, 상기 감광막 패턴(50)을 마스크로 하고 상기 다결정 실리콘막 및 절연막을 식각하여 각각의 유전체(18a)를 포함한 캐패시터(20a) 전극 및 게이트 절연막(18b)를 포함한 트랜지스터 전극(20b)을 형성한다. 이때, 도면부호 18a는 캐패시터의 유전체로서 작용하며 소자격리막의 일부가 제거된 트렌치 측벽을 따라 기판 표면에 형성된다. 또한, 도면부호 20a는 캐패시터 전극이 된다. 상기 캐패시터 전극(20a)과 트랜지스터 전극(20b)에 전계를 가하면 전자가 유전체 및 이 후 공정에서 형성될 엘디디영역을 타고 흐르면서 캐패시터 전극과 트랜지스터 전극이 도통하게 된다.
이 후, 감광막 패턴을 제거하고 나서, 도 1e에 도시된 바와 같이, 캐패시터 전극(20a) 및 트랜지스터 전극(20b)을 마스크로 하고 기판에 엘디디용 불순물 도핑 공정(40)을 실시하여 엘디디영역(22)을 형성한다.
이어, 도 1f에 도시된 바와 같이, 상기 트랜지스터 전극(20b) 측면에 절연 스페이서(30)를 형성하고 캐패시터(20a) 및 트랜지스터 전극(20b) 사이에는 후속의 실리사이드 공정에서 실리사이드가 형성되지 않도록 블로킹한 상태(도면부호 32)에서 소오스/드레인용 불순물 도핑 공정(42)을 실시하여 소오스/드레인영역(24)을 형성한다.
그런 다음, 도 1g에 도시된 바와 같이, 자기 정렬 실리사이드 공정을 진행하여 캐패시터 전극(20a), 트랜지스터 전극(20b) 및 소오스/드레인영역(24) 상부에 각각의 실리사이드막(26)을 형성한다.
그러나, 종래의 기술에서는 트렌치를 매립시키는 갭필옥사이드막을 트렌치 깊이의 1/2 가량 식각함으로써, 식각 균일도가 저하되고, 또한 트렌치의 측벽 부분에 캐패시터의 유전체로 사용될 절연막이 슬로프지도록 형성됨으로써 이로 인해 누 설 전류가 증가되는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 트렌치를 매립시키는 갭필옥사이드막 식각 공정 시의 식각 균일도를 향상시키고, 또한 트렌치 가장자리 부분에 형성되는 절연막으로 인한 누설전류 증가 현상을 억제할 수 있는 캐패시터 형성 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터 형성 방법은 캐패시터 형성영역과 트랜지스터 형성영역이 정의된 반도체기판을 제공하는 단계와, 기판에 트렌치 및 트렌치를 매립시키는 소자격리막을 차례로 형성하는 단계와, 캐패시터 형성영역의 소자격리막을 일정두께로 습식 식각하는 단계와, 트랜지스터 형성영역을 덮고 식각된 트렌치의 측벽 부분을 포함하여 캐패시터 형성영역에 질소이온주입하는 단계와, 질소이온주입된 결과물을 산화하여 상기 습식 식각된 트렌치의 측벽 및 기판 표면에 상기 캐패시터 형성영역이 상기 트랜지스터 형성영역보다 얇은 두께를 갖는 제 1절연막을 형성하는 단계와, 제 1절연막을 포함한 기판에 다결정 실리콘층을 형성하는 단계와, 포토리쏘그라피 공정에 의해 상기 다결정 실리콘층 및 제 1절연막을 식각하여 유전체를 개재시킨 캐패시터 전극 및 게이트 절연막을 개재시킨 트랜지스터 전극을 각각 형성하는 단계를 포함한 것을 특징으로 한다.
상기 질소이온주입하는 단계에서, 제 1절연막은 캐패시터 형성영역이 트랜지스터영역보다 얇게 형성되며, N14를 3e15 atm/Cm3 의 도우즈로 공급하고, 15KeV 전계를 가하는 것이 바람직하다.
상기 캐패시터 형성영역의 소자격리막은 트렌치의 1/4 두께만큼 습식 식각하 는 것이 바람직하다.
상기 캐패시터 전극 및 트랜지스터 전극을 형성한 다음, 캐패시터 전극 및 트랜지스터 전극을 마스크로 하고 기판에 엘디디용 불순물 도핑 공정을 실시하여 엘디디영역을 형성하는 단계와, 트랜지스터 전극의 측면에 절연 스페이서를 형성하고 트랜지스터 전극과 상기 캐패시터 전극 사이를 덮는 제 2절연막을 형성하는 단계와, 절연 스페이서를 포함한 트랜지스터 전극, 캐패시터 전극 및 제 2절연막을 마스크로 하고 소오스/드레인용 불순물 도핑 공정을 실시하여 소오스/드레인영역을 형성하는 단계와, 캐패시터 전극, 트랜지스터 전극 및 제 2불순물영역 상부에 각각의 실리사이드막을 형성하는 단계를 추가한다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2h는 본 발명에 따른 캐패시터 형성 방법을 설명하기 위한 공정단면도이다.
본 발명의 캐패시터 형성 방법은, 도 2a에 도시된 바와 같이, 먼저, 반도체기판(100) 상에 공지의 격리 공정을 통해 소자의 격리영역을 노출시키는 트렌치(12)를 형성한다. 이어, 상기 트렌치(12)를 포함한 기판 전면에 갭필옥사이드막(미도시)을 증착하고 나서, 상기 갭필옥사이드막을 에치백하여 트렌치(12)를 매립시키는 소자격리막(104)을 형성한다. 그런 다음, 불순물 주입 공정을 통해 제 1도전형의 웰(106)을 형성한다.
이 후, 도 2b에 도시된 바와 같이, 상기 소자격리막을 HF 식각액을 이용하여 습식 식각함으로서 상기 트렌치(102)의 1/4을 노출시킨다. 이어, 상기 결과의 기판 상에 감광막을 도포하고 노광 및 현상하여 캐패시터 형성영역(Ⅲ)을 노출시키고 트랜지스터 형성영역(Ⅳ)을 덮는 제 1감광막 패턴(150)을 형성한다. 그런 다음, 상기 제 1감광막 패턴(150)을 마스크로 하고 기판에 질소이온 도핑 공정(140)을 실시하여 캐패시터 형성영역(Ⅲ)의 표면을 질소이온처리한다. 이때, 질소이온 도핑 공정(140)은 N14를 3e15 atm/Cm3 의 도우즈로 공급하고, 15KeV 전계를 가한다.
이 후, 제 1감광막 패턴을 제거하고, 도 2c에 도시된 바와 같이, 상기 기판 전면을 습식 산화하여 절연막(110)을 형성한다. 이때, 상기 절연막(110)은 갭필옥사이드막이 일부 제거된 트렌치(102) 측벽에도 형성된다. 또한, 상기 절연막(110)은 질소이온처리된 캐패시터 형성영역(Ⅲ)에서는 질소이온처리되지 않은 트랜지스터 형성영역(Ⅳ)에 비해 비교적 얇게 형성된다.
이어, 도 2d에 도시된 바와 같이, 상기 절연막(110)을 포함한 기판 전면에 화학기상증착 공정에 의해 다결정 실리콘층(112)을 형성한다. 그런 다음, 상기 다결정 실리콘층(112) 상에 다시 감광막을 도포하고 노광 및 현상하여 캐패시터 및 트랜지스터가 형성될 부분을 덮는 제 2감광막 패턴(152)을 형성한다.
이 후, 도 2e에 도시된 바와 같이, 상기 제 2감광막 패턴(152)을 마스크로 하고 다결정 실리콘층 및 절연막을 식각하여 각각의 캐패시터 전극(112a) 및 트랜지스터 전극(112b)을 형성한다. 이때, 도면부호 110a는 캐패시터의 유전체로서 작용하며 소자격리막의 일부가 제거된 트렌치(102) 측벽을 따라 기판 표면에 형성된다. 또한, 도면부호 110b는 게이트 절연막으로서 작용하며 캐패시터의 유전체(110a)에 비해 두께가 두껍게 형성된다.
이어, 제 2감광막 패턴을 제거하고 나서, 도 2f에 도시된 바와 같이, 상기 캐패시터 전극(112a) 및 트랜지스터 전극(112b)을 마스크로 하고 기판에 엘디디용 불순물 도핑 공정(142)을 실시하여 엘디디영역(114)을 형성한다. 상기 구조의 캐패시터 전극(112a)과 트랜지스터 전극(112b)에 전계를 가하면 전자가 유전체(110a) 및 이 후 공정에서 형성될 엘디디영역을 타고 흐르면서 캐패시터 전극(112a)과 트랜지스터 전극(112b)이 도통하게 된다.
그런 다음, 도 2g에 도시된 바와 같이, 상기 캐패시터 전극(112a) 및 트랜지스터 전극(112b) 사이에는 후속의 실리사이드 공정에서 실리사이드가 형성되지 않도록 블로킹하고(도면부호 32) 트랜지스터 전극(112b) 측면에 절연 스페이서(116a)를 형성한 상태에서 소오스/드레인용 불순물 도핑 공정(144)을 실시하여 소오스/드레인영역(118)을 형성한다.
이 후, 도 2h에 도시된 바와 같이, 자기 정렬 실리사이드 공정을 진행하여 캐패시터 전극(112a), 트랜지스터 전극(112b) 및 소오스/드레인영역(118) 상부에 각각의 실리사이드막(120)을 형성한다.
본 발명에 따르면, 캐패시터가 형성되는 트렌치 부분에서 소자분리막을 1/4
식각하고, 캐패시터가 형성될 부분의 절연막은 트랜지스터가 형성될 부분보다 상대적으로 얇게 형성함으로써, 트렌치 식각에 따른 소자분리막의 균일성을 확보할 수 있다. 또한, 트렌치 가장자리 부분으로 전계가 집중되는 것을 방지하고 누설 전류를 감소시키어 GOI 특성을 향상시킬 수 있으며, 정전 용량을 증대시킬 수 있다.
이상에서와 같이, 본 발명에서는 캐패시터가 형성되는 트렌치 부분에서 소자분리막을 1/4 가량 식각함으로써, 트렌치 식각에 따른 소자분리막의 균일성을 확보할 수 있을 뿐만 아니라 트렌치 가장자리 부분으로 전계가 집중되는 것을 방지하고 누설 전류를 감소시키어 GOI 특성을 향상시킬 수 있으며, 정전 용량을 증대시킬 수 있다.
또한, 본 발명에서는 캐패시터가 형성될 부분에 질소 이온 주입을 실시하여 유전체로서의 역할을 하는 절연막 두께를 트랜지스터가 형성될 부분보다 상대적으로 얇게 형성함으로써, 특히 PMOS에서 보론 페너트레이션 현상을 억제할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (5)
- 캐패시터 형성영역과 트랜지스터 형성영역이 정의된 반도체기판을 제공하는 단계와,상기 기판에 트렌치 및 상기 트렌치를 매립시키는 소자격리막을 차례로 형성하는 단계와,상기 캐패시터 형성영역의 소자격리막을 일정두께로 습식 식각하는 단계와,상기 트랜지스터 형성영역을 덮고 상기 식각된 트렌치의 측벽 부분을 포함하여 상기 캐패시터 형성영역에 질소이온주입하는 단계와,상기 질소이온주입된 결과물을 산화하여 상기 습식 식각된 트렌치의 측벽 및 기판 표면에 상기 캐패시터 형성영역이 상기 트랜지스터 형성영역보다 얇은 두께를 갖는 제 1절연막을 형성하는 단계와,상기 제 1절연막을 포함한 기판에 다결정 실리콘층을 형성하는 단계와,포토리쏘그라피 공정에 의해 상기 다결정 실리콘층 및 제 1절연막을 식각하여 유전체를 개재시킨 캐패시터 전극 및 게이트 절연막을 개재시킨 트랜지스터 전극을 각각 형성하는 단계를 포함한 것을 특징으로 하는 캐패시터 형성 방법.
- 삭제
- 제 1항에 있어서, 상기 질소이온주입 단계에서, N14를 3e15 atm/Cm3 의 도우즈로 공급하고, 15KeV 전계를 가하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 캐패시터 형성영역의 소자격리막은 상기 트렌치의 1/4 두께만큼 습식 식각하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 캐패시터 전극 및 트랜지스터 전극을 형성한 다음, 상기 캐패시터 전극 및 트랜지스터 전극을 마스크로 하고 기판에 엘디디용 불순물 도핑 공정을 실시하여 엘디디영역을 형성하는 단계와,상기 트랜지스터 전극의 측면에 절연 스페이서를 형성하고 상기 트랜지스터 전극과 상기 캐패시터 전극 사이를 덮는 제 2절연막을 형성하는 단계와,상기 절연 스페이서를 포함한 트랜지스터 전극, 캐패시터 전극 및 제 2절연막을 마스크로 하고 소오스/드레인용 불순물 도핑 공정을 실시하여 소오스/드레인영역을 형성하는 단계와,상기 캐패시터 전극, 트랜지스터 전극 및 제 2불순물영역 상부에 각각의 실리사이드막을 형성하는 단계를 추가한 것을 특징으로 하는 캐패시터 형성 방법.
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990056756A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 아날로그 반도체 소자의 제조 방법 |
| KR20000046947A (ko) * | 1998-12-31 | 2000-07-25 | 김영환 | 아날로그 반도체소자의 제조방법 |
| KR20000046071A (ko) * | 1998-12-31 | 2000-07-25 | 김영환 | 반도체 소자의 아날로그 캐패시터 제조 방법 |
-
2002
- 2002-06-03 KR KR1020020031137A patent/KR100855283B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990056756A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 아날로그 반도체 소자의 제조 방법 |
| KR20000046947A (ko) * | 1998-12-31 | 2000-07-25 | 김영환 | 아날로그 반도체소자의 제조방법 |
| KR20000046071A (ko) * | 1998-12-31 | 2000-07-25 | 김영환 | 반도체 소자의 아날로그 캐패시터 제조 방법 |
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