JPH0878533A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0878533A JPH0878533A JP6206443A JP20644394A JPH0878533A JP H0878533 A JPH0878533 A JP H0878533A JP 6206443 A JP6206443 A JP 6206443A JP 20644394 A JP20644394 A JP 20644394A JP H0878533 A JPH0878533 A JP H0878533A
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
Abstract
(57)【要約】
【目的】この発明は２種類の膜厚のゲート絶縁膜を有す
る微細ＭＯＳトランジスタの構造とその簡便な形成方法
とを提供する。 【構成】半導体基板の主表面の一部に凹部が形成され、
この凹部の内壁に、半導体基板の主表面より熱酸化の速
い半導体結晶面が形成され、この凹部の内壁をチャネル
領域とし凹部の内壁に形成された絶縁膜をゲート絶縁膜
とする第１ＭＯＳトランジスタと、半導体基板の主表面
をチャネル領域とし主表面に形成された絶縁膜をゲート
絶縁膜とする第２ＭＯＳトランジスタとが形成されて、
前記第１のＭＯＳトランジスタのゲート絶縁膜の厚み
が、第２のＭＯＳトランジスタのゲート絶縁膜の厚みよ
り大きくなるようにする。
る微細ＭＯＳトランジスタの構造とその簡便な形成方法
とを提供する。 【構成】半導体基板の主表面の一部に凹部が形成され、
この凹部の内壁に、半導体基板の主表面より熱酸化の速
い半導体結晶面が形成され、この凹部の内壁をチャネル
領域とし凹部の内壁に形成された絶縁膜をゲート絶縁膜
とする第１ＭＯＳトランジスタと、半導体基板の主表面
をチャネル領域とし主表面に形成された絶縁膜をゲート
絶縁膜とする第２ＭＯＳトランジスタとが形成されて、
前記第１のＭＯＳトランジスタのゲート絶縁膜の厚み
が、第２のＭＯＳトランジスタのゲート絶縁膜の厚みよ
り大きくなるようにする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特にゲート絶縁膜の膜厚を異にするＭＯ
Ｓトランジスタを構造とその形成方法に関する。
造方法に関し、特にゲート絶縁膜の膜厚を異にするＭＯ
Ｓトランジスタを構造とその形成方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化及び高速化は必須
のこととして、半導体素子構造の微細化及び高密度化が
精力的に推進されている。また同時に、半導体装置の低
消費電力化あるいは低電圧化も強く要求されてきてい
る。これは、半導体装置を使用する機器の小型化あるい
は携帯化に対応するためであり、又、半導体装置の高集
積化及び高速化に伴う半導体素子からの発熱量の増大に
よる半導体装置の誤動作を防止するためでもある。
のこととして、半導体素子構造の微細化及び高密度化が
精力的に推進されている。また同時に、半導体装置の低
消費電力化あるいは低電圧化も強く要求されてきてい
る。これは、半導体装置を使用する機器の小型化あるい
は携帯化に対応するためであり、又、半導体装置の高集
積化及び高速化に伴う半導体素子からの発熱量の増大に
よる半導体装置の誤動作を防止するためでもある。
【０００３】一方、低消費電力化あるいは低電圧化のた
めに単純に半導体素子の動作電圧を低減するとその動作
速度は低下し半導体装置は低速化する。そこで、この相
反する要求を満足させる１手段として、半導体装置内で
２種類以上の動作電圧を用いる方法がとられてきてい
る。
めに単純に半導体素子の動作電圧を低減するとその動作
速度は低下し半導体装置は低速化する。そこで、この相
反する要求を満足させる１手段として、半導体装置内で
２種類以上の動作電圧を用いる方法がとられてきてい
る。
【０００４】このような動作電圧の複数化は、半導体装
置を構成する一部の回路機能を充分に引き出す場合にも
行われる。この場合には、半導体装置内に昇圧回路ある
いは降圧回路を設けて、半導体装置の電源電圧と異る所
望の電圧が半導体装置内で生成される。
置を構成する一部の回路機能を充分に引き出す場合にも
行われる。この場合には、半導体装置内に昇圧回路ある
いは降圧回路を設けて、半導体装置の電源電圧と異る所
望の電圧が半導体装置内で生成される。
【０００５】このような複数の回路動作電圧の使用によ
り、ＭＯＳトランジスタのゲート絶縁膜に複数の電圧が
印加されるようになる。
り、ＭＯＳトランジスタのゲート絶縁膜に複数の電圧が
印加されるようになる。
【０００６】前述の半導体素子の微細化に伴い、ゲート
絶縁膜は益々薄膜化される。しかし、一律に薄膜化した
ゲート絶縁膜では上述の複数の回路動作電圧に対応でき
なくなる。すなわち、複数の回路動作電圧の中、高い方
の電圧が印加されると、薄膜化したゲート絶縁膜の絶縁
性が劣化する。そこで、高い電圧の印加されるＭＯＳト
ランジスタのゲート絶縁膜厚を厚くし、低電圧の印加さ
れるＭＯＳトランジスタのゲート絶縁膜を薄膜化するこ
とが必要とされる。
絶縁膜は益々薄膜化される。しかし、一律に薄膜化した
ゲート絶縁膜では上述の複数の回路動作電圧に対応でき
なくなる。すなわち、複数の回路動作電圧の中、高い方
の電圧が印加されると、薄膜化したゲート絶縁膜の絶縁
性が劣化する。そこで、高い電圧の印加されるＭＯＳト
ランジスタのゲート絶縁膜厚を厚くし、低電圧の印加さ
れるＭＯＳトランジスタのゲート絶縁膜を薄膜化するこ
とが必要とされる。
【０００７】このために、この膜厚を異にするゲート絶
縁膜を半導体装置の中に形成する手法が種々に検討され
ている。例えば、特開平５−２９１５７３号公報にその
一例が示されている。
縁膜を半導体装置の中に形成する手法が種々に検討され
ている。例えば、特開平５−２９１５７３号公報にその
一例が示されている。
【０００８】図１０（ａ）〜図１０（ｄ）は、上述の特
開平５−２９１５７３号公報に示された、異る膜厚のゲ
ート絶縁膜をそれぞれ有するＭＯＳトランジスタの形成
方法を説明する工程順の断面図である。
開平５−２９１５７３号公報に示された、異る膜厚のゲ
ート絶縁膜をそれぞれ有するＭＯＳトランジスタの形成
方法を説明する工程順の断面図である。
【０００９】図１０（ａ）に示すように、ｐ型半導体基
板１０１上に素子分離絶縁膜１０２が通常のＬＯＣＯＳ
法で選択的に形成される。更に、選択的に素子分離絶縁
膜１０２がエッチング除去される。そして、この素子分
離絶縁膜１０２の除去されたところに凹部１０３が形成
される。
板１０１上に素子分離絶縁膜１０２が通常のＬＯＣＯＳ
法で選択的に形成される。更に、選択的に素子分離絶縁
膜１０２がエッチング除去される。そして、この素子分
離絶縁膜１０２の除去されたところに凹部１０３が形成
される。
【００１０】次に、露出したｐ型半導体基板１０１の表
面に、熱酸化処理により、約１８ｎｍの厚さのゲート絶
縁膜が形成される。続いて図１０（ｂ）に示すように、
写真食刻技術を用いて、凹部１０３の領域すなわち高耐
圧のＭＯＳトランジスタ形成領域を覆うようにレジスト
パターン１０４を形成し、このレジストパターン１０４
をマスクにして、高耐圧のＭＯＳトランジスタ形成領域
以外の素子形成領域に形成されたゲート絶縁膜をエッチ
ング除去する。このようにして、高耐圧のＭＯＳトラン
ジスタの形成領域に第１ゲート絶縁膜１０５を形成す
る。
面に、熱酸化処理により、約１８ｎｍの厚さのゲート絶
縁膜が形成される。続いて図１０（ｂ）に示すように、
写真食刻技術を用いて、凹部１０３の領域すなわち高耐
圧のＭＯＳトランジスタ形成領域を覆うようにレジスト
パターン１０４を形成し、このレジストパターン１０４
をマスクにして、高耐圧のＭＯＳトランジスタ形成領域
以外の素子形成領域に形成されたゲート絶縁膜をエッチ
ング除去する。このようにして、高耐圧のＭＯＳトラン
ジスタの形成領域に第１ゲート絶縁膜１０５を形成す
る。
【００１１】その後、レジストパターン１０４を除去し
た後、再び熱酸化処理を施すことによって、高耐圧ＭＯ
Ｓトランジスタ形成領域以外の素子形成領域に、約１８
ｎｍの膜厚の第２ゲート絶縁膜１０６が形成される。図
１０（ｃ）に示すように、このとき、高耐圧ＭＯＳトラ
ンジスタ形成領域には、予め前記第１ゲート絶縁膜１０
５が設けられているため、この工程における熱酸化処理
によって、ゲート絶縁膜の積み足しが行われ、高耐圧Ｍ
ＯＳトランジスタ形成領域に２５ｎｍ程度の第１ゲート
絶縁膜１０５ａが形成される。
た後、再び熱酸化処理を施すことによって、高耐圧ＭＯ
Ｓトランジスタ形成領域以外の素子形成領域に、約１８
ｎｍの膜厚の第２ゲート絶縁膜１０６が形成される。図
１０（ｃ）に示すように、このとき、高耐圧ＭＯＳトラ
ンジスタ形成領域には、予め前記第１ゲート絶縁膜１０
５が設けられているため、この工程における熱酸化処理
によって、ゲート絶縁膜の積み足しが行われ、高耐圧Ｍ
ＯＳトランジスタ形成領域に２５ｎｍ程度の第１ゲート
絶縁膜１０５ａが形成される。
【００１２】このようにした後、図１０（ｄ）に示すよ
うに、高耐圧ＭＯＳトランジスタのゲート電極１０７、
ソース拡散層１０９、ドレイン拡散層１１０が形成さ
れ、同様に、通常のＭＯＳトランジスタのゲート電極１
０８、ソース拡散層１１１、ドレイン拡散層１１２が形
成される。
うに、高耐圧ＭＯＳトランジスタのゲート電極１０７、
ソース拡散層１０９、ドレイン拡散層１１０が形成さ
れ、同様に、通常のＭＯＳトランジスタのゲート電極１
０８、ソース拡散層１１１、ドレイン拡散層１１２が形
成される。
【００１３】
【発明が解決しようとする課題】以上に説明したよう
に、従来技術では２種類の膜厚のゲート絶縁膜を得るた
めに、第１のゲート絶縁膜を形成した後、所定の領域の
第１のゲート絶縁膜を選択的に除去し、続けて第２のゲ
ート絶縁膜を全領域に形成する。
に、従来技術では２種類の膜厚のゲート絶縁膜を得るた
めに、第１のゲート絶縁膜を形成した後、所定の領域の
第１のゲート絶縁膜を選択的に除去し、続けて第２のゲ
ート絶縁膜を全領域に形成する。
【００１４】このような従来技術の製造方法では、異る
ゲート絶縁膜を形成するために、半導体基板の２回の熱
酸化処理、１回の写真食刻の工程、１回のゲート絶縁膜
のエッチング工程が必要とされ、製造工程が煩雑となっ
ている。
ゲート絶縁膜を形成するために、半導体基板の２回の熱
酸化処理、１回の写真食刻の工程、１回のゲート絶縁膜
のエッチング工程が必要とされ、製造工程が煩雑となっ
ている。
【００１５】また、相対的に高い電圧の印加されるＭＯ
Ｓトランジスタのゲート絶縁膜の形成において、前述の
２回の熱酸化処理の中の第１回目の熱酸化処理と第２回
目の熱酸化処理の間にレジストパターンの形成工程が必
要とされる。このために、ゲート絶縁膜の重金属等によ
る不純物汚染が避けられず、ゲート絶縁膜の品質あるい
は信頼性低下が問題となっている。なお、前述のレジス
トパターンの形成は、ゲート絶縁膜に直接に被着するよ
うに形成されるために、レジスト中に多く含まれる重金
属はゲート絶縁膜を汚染し易い。そこで、この汚染を回
避する抜本的な技術対策が必要となっている。
Ｓトランジスタのゲート絶縁膜の形成において、前述の
２回の熱酸化処理の中の第１回目の熱酸化処理と第２回
目の熱酸化処理の間にレジストパターンの形成工程が必
要とされる。このために、ゲート絶縁膜の重金属等によ
る不純物汚染が避けられず、ゲート絶縁膜の品質あるい
は信頼性低下が問題となっている。なお、前述のレジス
トパターンの形成は、ゲート絶縁膜に直接に被着するよ
うに形成されるために、レジスト中に多く含まれる重金
属はゲート絶縁膜を汚染し易い。そこで、この汚染を回
避する抜本的な技術対策が必要となっている。
【００１６】本発明の目的は、上述の問題を解決し、２
種類の膜厚のゲート絶縁膜を有する微細ＭＯＳトランジ
スタの構造とその製造方法とを提供することにある。
種類の膜厚のゲート絶縁膜を有する微細ＭＯＳトランジ
スタの構造とその製造方法とを提供することにある。
【００１７】
【課題を解決するための手段】このために本発明におい
ては、半導体基板の主表面の一部領域に凹部が形成さ
れ、この凹部の内壁に、半導体基板の主表面よりも熱酸
化の速い半導体結晶面が露出され、この凹部の内壁をチ
ャネル領域とし凹部の内壁に形成された絶縁膜をゲート
絶縁膜とする第１のＭＯＳトランジスタと、半導体基板
の主表面をチャネル領域とし前記主表面に形成された絶
縁膜をゲート絶縁膜とする第２のＭＯＳトランジスタと
が形成されて、前記第１のＭＯＳトランジスタのゲート
絶縁膜の厚みが、第２のＭＯＳトランジスタのゲート絶
縁膜の厚みより大きくなるようにする。
ては、半導体基板の主表面の一部領域に凹部が形成さ
れ、この凹部の内壁に、半導体基板の主表面よりも熱酸
化の速い半導体結晶面が露出され、この凹部の内壁をチ
ャネル領域とし凹部の内壁に形成された絶縁膜をゲート
絶縁膜とする第１のＭＯＳトランジスタと、半導体基板
の主表面をチャネル領域とし前記主表面に形成された絶
縁膜をゲート絶縁膜とする第２のＭＯＳトランジスタと
が形成されて、前記第１のＭＯＳトランジスタのゲート
絶縁膜の厚みが、第２のＭＯＳトランジスタのゲート絶
縁膜の厚みより大きくなるようにする。
【００１８】好ましくは、前記半導体基板の主表面の結
晶面方位が｛１００｝であり、前記凹部の側面の結晶面
方位が｛１１１｝となるようにする。
晶面方位が｛１００｝であり、前記凹部の側面の結晶面
方位が｛１１１｝となるようにする。
【００１９】あるいは、前記半導体基板の主表面の結晶
面方位が｛１００｝であり、前記凹部の側面に結晶面方
位｛１１０｝の結晶面が含まれるようにする。
面方位が｛１００｝であり、前記凹部の側面に結晶面方
位｛１１０｝の結晶面が含まれるようにする。
【００２０】あるいは、前記半導体基板の主表面の結晶
面方位が｛１００｝であり、前記凹部の側面に結晶面方
位｛１１１｝あるいは｛１１０｝の結晶面と｛１００｝
の結晶面とが含まれ、前記凹部の｛１００｝の結晶面に
は高濃度のｎ型不純物が含まれてるようにする。
面方位が｛１００｝であり、前記凹部の側面に結晶面方
位｛１１１｝あるいは｛１１０｝の結晶面と｛１００｝
の結晶面とが含まれ、前記凹部の｛１００｝の結晶面に
は高濃度のｎ型不純物が含まれてるようにする。
【００２１】上記構造の製造方法は、半導体基板の表面
に素子分離絶縁膜を選択的に形成する工程と、前記半導
体基板の表面と前記素子分離絶縁膜の表面とをドライエ
ッチングし両表面に凹部を形成する工程と、しかる後、
前記半導体基板の表面と前記凹部の表面を熱酸化しゲー
ト絶縁膜を形成する工程と、導電体薄膜を全面に成膜す
る工程と、前記導電体薄膜を異方性ドライエッチングす
る工程とを含む。
に素子分離絶縁膜を選択的に形成する工程と、前記半導
体基板の表面と前記素子分離絶縁膜の表面とをドライエ
ッチングし両表面に凹部を形成する工程と、しかる後、
前記半導体基板の表面と前記凹部の表面を熱酸化しゲー
ト絶縁膜を形成する工程と、導電体薄膜を全面に成膜す
る工程と、前記導電体薄膜を異方性ドライエッチングす
る工程とを含む。
【００２２】あるいは、半導体基板の表面に素子分離絶
縁膜を選択的に形成する工程と、前記素子分離絶縁膜の
膜厚より浅い凹部を半導体基板の表面に形成する工程
と、前記凹部に導電体材を埋設する工程とを含む。
縁膜を選択的に形成する工程と、前記素子分離絶縁膜の
膜厚より浅い凹部を半導体基板の表面に形成する工程
と、前記凹部に導電体材を埋設する工程とを含む。
【００２３】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の半導体装置を説明す
るための略断面図である。この図においては、高耐圧の
ＭＯＳトランジスタの形成領域と通常のＭＯＳトランジ
スタの形成領域とが隣接する場合を示している。
る。図１は本発明の第１の実施例の半導体装置を説明す
るための略断面図である。この図においては、高耐圧の
ＭＯＳトランジスタの形成領域と通常のＭＯＳトランジ
スタの形成領域とが隣接する場合を示している。
【００２４】導電型がｐ型でその結晶面方位が（１０
０）であるシリコン基板１の表面に、素子間を電気的に
分離するための素子分離絶縁膜２が形成される。そし
て、面指数が（１１１）の結晶面あるいはこの面と同価
な結晶面（以下、｛１１１｝の結晶面と呼称する）を有
するＶ字状の溝３が、高耐圧のＭＯＳトランジスタの形
成される領域に設けられる。ここで、このＶ字状の溝の
深さは０．５μｍ以下である。又、前述の素子分離絶縁
膜２の深さは１μｍ以下である。ここで、この素子分離
絶縁膜２の深さがＶ字状の溝の深さより大きくなるよう
に設定することが好ましい。
０）であるシリコン基板１の表面に、素子間を電気的に
分離するための素子分離絶縁膜２が形成される。そし
て、面指数が（１１１）の結晶面あるいはこの面と同価
な結晶面（以下、｛１１１｝の結晶面と呼称する）を有
するＶ字状の溝３が、高耐圧のＭＯＳトランジスタの形
成される領域に設けられる。ここで、このＶ字状の溝の
深さは０．５μｍ以下である。又、前述の素子分離絶縁
膜２の深さは１μｍ以下である。ここで、この素子分離
絶縁膜２の深さがＶ字状の溝の深さより大きくなるよう
に設定することが好ましい。
【００２５】このようにした後、シリコン基板表面の熱
酸化により、シリコン酸化膜が形成される。そして、前
述のＶ字状の溝に第１のゲート絶縁膜４が形成される。
この第１のゲート絶縁膜４の膜厚は通常２０ｎｍ以下に
設定される。
酸化により、シリコン酸化膜が形成される。そして、前
述のＶ字状の溝に第１のゲート絶縁膜４が形成される。
この第１のゲート絶縁膜４の膜厚は通常２０ｎｍ以下に
設定される。
【００２６】この第１のゲート絶縁膜４を被覆して高耐
圧のＭＯＳトランジスタのゲート電極５が形成され、こ
のＭＯＳトランジスタのソース拡散層６及びドレイン拡
散層７が形成される。
圧のＭＯＳトランジスタのゲート電極５が形成され、こ
のＭＯＳトランジスタのソース拡散層６及びドレイン拡
散層７が形成される。
【００２７】以上のようにして、Ｖ字状の溝のある領域
に高耐圧のＭＯＳトランジスタが形成される。
に高耐圧のＭＯＳトランジスタが形成される。
【００２８】これに対し、通常のＭＯＳトランジスタは
シリコン基板表面の平坦部に形成される。すなわち、図
１に示すようにシリコン基板１の平坦部に第２のゲート
絶縁膜４ａが形成され、この第２のゲート絶縁膜４ａを
被覆する通常のＭＯＳトランジスタのゲート電極５ａが
形成され、ソース拡散層６ａ、ドレイン拡散層７ａが形
成されて通常のＭＯＳトランジスタが形成される。ここ
で、前述の第２のゲート絶縁膜４ａの膜厚は高耐圧のＭ
ＯＳトランジスタのゲート絶縁膜４の膜厚より小さくな
るように設定される。
シリコン基板表面の平坦部に形成される。すなわち、図
１に示すようにシリコン基板１の平坦部に第２のゲート
絶縁膜４ａが形成され、この第２のゲート絶縁膜４ａを
被覆する通常のＭＯＳトランジスタのゲート電極５ａが
形成され、ソース拡散層６ａ、ドレイン拡散層７ａが形
成されて通常のＭＯＳトランジスタが形成される。ここ
で、前述の第２のゲート絶縁膜４ａの膜厚は高耐圧のＭ
ＯＳトランジスタのゲート絶縁膜４の膜厚より小さくな
るように設定される。
【００２９】尚、図１に示す保護絶縁膜８は第１のゲー
ト絶縁膜と第２のゲート絶縁膜を成膜する熱酸化工程で
形成されるもので、ソース／ドレイン拡散層を形成する
ための不純物のイオン注入の保護膜として用いられる。
ト絶縁膜と第２のゲート絶縁膜を成膜する熱酸化工程で
形成されるもので、ソース／ドレイン拡散層を形成する
ための不純物のイオン注入の保護膜として用いられる。
【００３０】上記の高耐圧のＭＯＳトランジスタにおい
て、第１のゲート絶縁膜４の膜厚が第２のゲート絶縁膜
４ａより厚くなるために、ゲート電極５にはゲート電極
５ａに比べ高い電圧が印加され得るようになる。
て、第１のゲート絶縁膜４の膜厚が第２のゲート絶縁膜
４ａより厚くなるために、ゲート電極５にはゲート電極
５ａに比べ高い電圧が印加され得るようになる。
【００３１】更に、高耐圧のＭＯＳトランジスタのチャ
ネル領域はＶ字状の溝３表面に形成されるために、平坦
部に形成される場合よりもその実効チャネル長は長くな
る。このために、ゲート絶縁膜の膜厚を厚くしても短チ
ャネル効果の影響は少なく、ＭＯＳトランジスタ特性に
問題は生じない。
ネル領域はＶ字状の溝３表面に形成されるために、平坦
部に形成される場合よりもその実効チャネル長は長くな
る。このために、ゲート絶縁膜の膜厚を厚くしても短チ
ャネル効果の影響は少なく、ＭＯＳトランジスタ特性に
問題は生じない。
【００３２】次に、上記の構造を有する高耐圧のＭＯＳ
トランジスタを含んだ半導体装置の製造方法について、
図２（ａ）〜図２（ｃ）を用いて説明する。図２（ａ）
〜図２（ｃ）は本発明の第１の実施例のＭＯＳトランジ
スタ構造の製造方法について工程順に示した断面図であ
る。図２（ａ）に示すように、導電型がｐ型で面方位が
（１００）のシリコン基板１の表面に素子分離絶縁膜２
を選択的に形成する。この素子分離絶縁膜２は、はじめ
にシリコン基板１の所定の領域に深さが０．５μｍ〜１
μｍの溝を形成し、その後この溝内にシリコン酸化膜な
どの絶縁物を埋設することで形成される。
トランジスタを含んだ半導体装置の製造方法について、
図２（ａ）〜図２（ｃ）を用いて説明する。図２（ａ）
〜図２（ｃ）は本発明の第１の実施例のＭＯＳトランジ
スタ構造の製造方法について工程順に示した断面図であ
る。図２（ａ）に示すように、導電型がｐ型で面方位が
（１００）のシリコン基板１の表面に素子分離絶縁膜２
を選択的に形成する。この素子分離絶縁膜２は、はじめ
にシリコン基板１の所定の領域に深さが０．５μｍ〜１
μｍの溝を形成し、その後この溝内にシリコン酸化膜な
どの絶縁物を埋設することで形成される。
【００３３】次に、マスク酸化膜８ａをエッチングのマ
スクにしてシリコン基板１の所定の領域をエッチングす
る。このエッチングはヒドラジンあるいは水酸化カリウ
ムを含有する化学薬液にシリコン基板を浸漬して行われ
る。このような薬液によるシリコン基板のエッチング
で、｛１１１｝の結晶面が選択的に残存してＶ字状の溝
３が形成される。ここで、このＶ字状の溝３の露出した
斜面は｛１１１｝の結晶面である。
スクにしてシリコン基板１の所定の領域をエッチングす
る。このエッチングはヒドラジンあるいは水酸化カリウ
ムを含有する化学薬液にシリコン基板を浸漬して行われ
る。このような薬液によるシリコン基板のエッチング
で、｛１１１｝の結晶面が選択的に残存してＶ字状の溝
３が形成される。ここで、このＶ字状の溝３の露出した
斜面は｛１１１｝の結晶面である。
【００３４】このようにした後、マスク酸化膜８ａを除
去しＶ字状の溝３の｛１１１｝の結晶面及びシリコン基
板１の平坦部の（１００）の結晶面を露出させる。
去しＶ字状の溝３の｛１１１｝の結晶面及びシリコン基
板１の平坦部の（１００）の結晶面を露出させる。
【００３５】次に、図２（ｂ）に示すようにシリコン基
板１を熱酸化する。この熱酸化により、Ｖ字状の溝３の
斜面すなわち｛１１１｝結晶面に第１のゲート絶縁膜４
が形成される。そして同時に、シリコン基板１の平坦部
の結晶面すなわち（１００）面には第２のゲート絶縁膜
４ａが形成される。ここで、これらのゲート絶縁膜はシ
リコン酸化膜であり、前述の第１のゲート絶縁膜４の膜
厚は第２のゲート絶縁膜４ａより厚く形成される。
板１を熱酸化する。この熱酸化により、Ｖ字状の溝３の
斜面すなわち｛１１１｝結晶面に第１のゲート絶縁膜４
が形成される。そして同時に、シリコン基板１の平坦部
の結晶面すなわち（１００）面には第２のゲート絶縁膜
４ａが形成される。ここで、これらのゲート絶縁膜はシ
リコン酸化膜であり、前述の第１のゲート絶縁膜４の膜
厚は第２のゲート絶縁膜４ａより厚く形成される。
【００３６】このようなゲート絶縁膜の膜厚の差は、シ
リコン単結晶の結晶面の違いから生じる。これについて
図３に基づいて説明する。図３はシリコン単結晶の結晶
面をそれぞれ｛１００｝面、｛１１０｝面、｛１１１｝
面とした場合、酸化時間とそれぞれの結晶面に形成され
るシリコン酸化膜厚との関係を示したグラフである。こ
こで、酸化温度は８００℃であり、酸化雰囲気ガスはＨ
2 Ｏである。図３からも判るように、熱酸化の進行は
｛１１１｝面〉｛１１０｝面〉｛１００｝面の順に速く
なる。例えば｛１１１｝の結晶面に１５ｎｍの膜厚のシ
リコン酸化膜が形成される酸化時間で、｛１１０｝の結
晶面に約１３ｎｍの膜厚のシリコン酸化膜が形成され、
｛１００｝の結晶面には約１０ｎｍの膜厚のシリコン酸
化膜が形成される。
リコン単結晶の結晶面の違いから生じる。これについて
図３に基づいて説明する。図３はシリコン単結晶の結晶
面をそれぞれ｛１００｝面、｛１１０｝面、｛１１１｝
面とした場合、酸化時間とそれぞれの結晶面に形成され
るシリコン酸化膜厚との関係を示したグラフである。こ
こで、酸化温度は８００℃であり、酸化雰囲気ガスはＨ
2 Ｏである。図３からも判るように、熱酸化の進行は
｛１１１｝面〉｛１１０｝面〉｛１００｝面の順に速く
なる。例えば｛１１１｝の結晶面に１５ｎｍの膜厚のシ
リコン酸化膜が形成される酸化時間で、｛１１０｝の結
晶面に約１３ｎｍの膜厚のシリコン酸化膜が形成され、
｛１００｝の結晶面には約１０ｎｍの膜厚のシリコン酸
化膜が形成される。
【００３７】シリコン単結晶の結晶面によるこのような
シリコン酸化膜厚の差は、酸化温度が低くなる程大きく
なる。例えば、酸化温度が７００℃の場合には、｛１１
１｝の結晶面に１５ｎｍの膜厚のシリコン酸化膜が形成
される酸化時間で、｛１１０｝の結晶面に約１２ｎｍの
膜厚のシリコン酸化膜が形成され、｛１００｝の結晶面
には約７ｎｍの膜厚のシリコン酸化膜が形成される。更
に、このシリコン酸化膜の膜厚の差は、酸化雰囲気ガス
がＯ2 の場合の方がＨ2 Ｏの場合よりも大きくなる。こ
のように熱酸化の条件すなわち酸化温度、酸化雰囲気ガ
スを変えることで、先述したようなシリコン単結晶の結
晶面によるシリコン酸化膜厚差を制御することが可能に
なる。
シリコン酸化膜厚の差は、酸化温度が低くなる程大きく
なる。例えば、酸化温度が７００℃の場合には、｛１１
１｝の結晶面に１５ｎｍの膜厚のシリコン酸化膜が形成
される酸化時間で、｛１１０｝の結晶面に約１２ｎｍの
膜厚のシリコン酸化膜が形成され、｛１００｝の結晶面
には約７ｎｍの膜厚のシリコン酸化膜が形成される。更
に、このシリコン酸化膜の膜厚の差は、酸化雰囲気ガス
がＯ2 の場合の方がＨ2 Ｏの場合よりも大きくなる。こ
のように熱酸化の条件すなわち酸化温度、酸化雰囲気ガ
スを変えることで、先述したようなシリコン単結晶の結
晶面によるシリコン酸化膜厚差を制御することが可能に
なる。
【００３８】このようにして、第１のゲート絶縁膜４の
膜厚を第２のゲート絶縁膜の膜厚の１．５〜２倍になる
ように設定することが可能になる。
膜厚を第２のゲート絶縁膜の膜厚の１．５〜２倍になる
ように設定することが可能になる。
【００３９】次に、リン不純物を含有するポリシリコン
薄膜あるいはタングステンポリサイド薄膜を成膜しパタ
ーニングして、図２（ｃ）に示すように第１のゲート絶
縁膜４上にゲート電極５を第２のゲート絶縁膜上にゲー
ト電極５ａを設ける。ここで、前述のゲート電極５はＶ
字状の溝３内に形成されその外部には形成されないよう
にする必要がある。これは、このゲート電極５がシリコ
ン基板の平坦部に形成された膜厚の薄いシリコン酸化膜
を被覆するのを避けるためである。
薄膜あるいはタングステンポリサイド薄膜を成膜しパタ
ーニングして、図２（ｃ）に示すように第１のゲート絶
縁膜４上にゲート電極５を第２のゲート絶縁膜上にゲー
ト電極５ａを設ける。ここで、前述のゲート電極５はＶ
字状の溝３内に形成されその外部には形成されないよう
にする必要がある。これは、このゲート電極５がシリコ
ン基板の平坦部に形成された膜厚の薄いシリコン酸化膜
を被覆するのを避けるためである。
【００４０】このようにした後、ヒ素のイオン注入を行
いソース拡散層６，６ａ及びドレイン拡散層７，７ａを
形成する。以上のようにして、Ｖ字状の溝３の領域に高
耐圧のＭＯＳトランジスタを形成し、シリコン基板の平
坦部に通常のＭＯＳトランジスタを形成する。尚、図２
（ｃ）の保護絶縁膜８は図２（ｂ）で説明した第２のゲ
ート絶縁膜４ａのうち、ヒ素のイオン注入のされた領域
のシリコン酸化膜である。
いソース拡散層６，６ａ及びドレイン拡散層７，７ａを
形成する。以上のようにして、Ｖ字状の溝３の領域に高
耐圧のＭＯＳトランジスタを形成し、シリコン基板の平
坦部に通常のＭＯＳトランジスタを形成する。尚、図２
（ｃ）の保護絶縁膜８は図２（ｂ）で説明した第２のゲ
ート絶縁膜４ａのうち、ヒ素のイオン注入のされた領域
のシリコン酸化膜である。
【００４１】次に、本発明の第２の実施例について図４
〜図６に基づいて説明する。ここで、図４と図５は本発
明をＤＲＡＭに適用する場合の半導体装置の製造方法を
工程順に示す略断面図である。又、図６はそのＤＲＡＭ
のメモリセル領域と周辺回路領域の平面図であり、図４
と図５はこの図６に示すＡ−Ｂ部の断面図となってい
る。
〜図６に基づいて説明する。ここで、図４と図５は本発
明をＤＲＡＭに適用する場合の半導体装置の製造方法を
工程順に示す略断面図である。又、図６はそのＤＲＡＭ
のメモリセル領域と周辺回路領域の平面図であり、図４
と図５はこの図６に示すＡ−Ｂ部の断面図となってい
る。
【００４２】図４（ａ）に示すように、導電型がｐ型で
面方位が（１００）であるシリコン基板２１の表面部に
素子分離絶縁膜２２を形成する。ここでこの素子分離絶
縁膜２２の深さは１μｍ程度に設定される。次に、マス
ク酸化膜２３をドライエッチングのマスクにして、シリ
コン基板２１のメモリセル領域の所定の領域をエッチン
グする。このエッチングにより、その深さが０．５μｍ
程度のシリコン溝２４を形成する。ここで、このシリコ
ン溝２４の溝側面２５の結晶面方位は（１１０）あるい
はこの面と同価な結晶面（以下、｛１１０｝の結晶面と
呼称する）になるようにする。又、溝底面２６の結晶面
方位は（１００）となる。このようにした後、ヒ素のイ
オン注入を行いビット線拡散層２７を形成する。ここ
で、このヒ素のイオン注入のドーズ量は１×１０15原子
／ｃｍ2 程度に設定され、ビット線拡散層２７に含まれ
るヒ素の量が５×１０19原子／ｃｍ3 程度になるように
される。
面方位が（１００）であるシリコン基板２１の表面部に
素子分離絶縁膜２２を形成する。ここでこの素子分離絶
縁膜２２の深さは１μｍ程度に設定される。次に、マス
ク酸化膜２３をドライエッチングのマスクにして、シリ
コン基板２１のメモリセル領域の所定の領域をエッチン
グする。このエッチングにより、その深さが０．５μｍ
程度のシリコン溝２４を形成する。ここで、このシリコ
ン溝２４の溝側面２５の結晶面方位は（１１０）あるい
はこの面と同価な結晶面（以下、｛１１０｝の結晶面と
呼称する）になるようにする。又、溝底面２６の結晶面
方位は（１００）となる。このようにした後、ヒ素のイ
オン注入を行いビット線拡散層２７を形成する。ここ
で、このヒ素のイオン注入のドーズ量は１×１０15原子
／ｃｍ2 程度に設定され、ビット線拡散層２７に含まれ
るヒ素の量が５×１０19原子／ｃｍ3 程度になるように
される。
【００４３】次に、シリコン基板２１を熱酸化する。こ
の熱酸化の条件は、酸化温度が８００℃であり酸化雰囲
気ガスがＨ2 Ｏとなるようにする。図４（ｂ）に示すよ
うに、この熱酸化により、シリコン溝２４の溝側面２５
あるいは溝底面２６にシリコン酸化膜厚１２〜１４ｎｍ
の第１ゲート絶縁膜２８，２８ａが形成される。又この
熱酸化で、シリコン基板２１の平坦部すなわち周辺回路
領域２１ｂの結晶面すなわち（１００）面には膜厚が８
ｎｍのシリコン酸化膜が形成される。この平坦部の結晶
面に形成されたシリコン絶縁膜を第２のゲート絶縁膜２
９とする。
の熱酸化の条件は、酸化温度が８００℃であり酸化雰囲
気ガスがＨ2 Ｏとなるようにする。図４（ｂ）に示すよ
うに、この熱酸化により、シリコン溝２４の溝側面２５
あるいは溝底面２６にシリコン酸化膜厚１２〜１４ｎｍ
の第１ゲート絶縁膜２８，２８ａが形成される。又この
熱酸化で、シリコン基板２１の平坦部すなわち周辺回路
領域２１ｂの結晶面すなわち（１００）面には膜厚が８
ｎｍのシリコン酸化膜が形成される。この平坦部の結晶
面に形成されたシリコン絶縁膜を第２のゲート絶縁膜２
９とする。
【００４４】このようなゲート絶縁膜の膜厚は、第１の
実施例の図３で述べたようにシリコン単結晶の結晶面に
より異ってくると共に、図７に示すようにシリコン基板
に含まれるヒ素、リン等のｎ型不純物の濃度にも依存す
る。そこで、図３と共に図７に基づいて前述のゲート絶
縁膜の膜厚について説明する。
実施例の図３で述べたようにシリコン単結晶の結晶面に
より異ってくると共に、図７に示すようにシリコン基板
に含まれるヒ素、リン等のｎ型不純物の濃度にも依存す
る。そこで、図３と共に図７に基づいて前述のゲート絶
縁膜の膜厚について説明する。
【００４５】図７は、シリコン基板の結晶面の面方位が
｛１００｝の場合で、ｎ型不純物濃度を変えた場合のシ
リコン酸化膜厚と酸化時間との関係を示すグラフであ
る。ここで、酸化温度は８００℃であり、酸化雰囲気ガ
スはＨ2 Ｏである。図７からも判るように、ｎ型不純物
濃度の５×１０19原子／ｃｍ3 あるいは１．５×１０20
原子／ｃｍ3 場合には増速酸化が起る。そして、シリコ
ン酸化膜厚は、同一熱酸化の下で、ｎ型不純物濃度１×
１０16原子／ｃｍ3 の場合の１．５〜２倍になる。尚、
ｎ型不純物濃度１×１０16原子／ｃｍ3 の場合の熱酸化
の速度はｐ型不純物を含有するシリコン基板のそれと同
一である。
｛１００｝の場合で、ｎ型不純物濃度を変えた場合のシ
リコン酸化膜厚と酸化時間との関係を示すグラフであ
る。ここで、酸化温度は８００℃であり、酸化雰囲気ガ
スはＨ2 Ｏである。図７からも判るように、ｎ型不純物
濃度の５×１０19原子／ｃｍ3 あるいは１．５×１０20
原子／ｃｍ3 場合には増速酸化が起る。そして、シリコ
ン酸化膜厚は、同一熱酸化の下で、ｎ型不純物濃度１×
１０16原子／ｃｍ3 の場合の１．５〜２倍になる。尚、
ｎ型不純物濃度１×１０16原子／ｃｍ3 の場合の熱酸化
の速度はｐ型不純物を含有するシリコン基板のそれと同
一である。
【００４６】又、図３で説明したように熱酸化の進行
は、｛１１０｝結晶面の方が｛１００｝結晶面より速く
なる。
は、｛１１０｝結晶面の方が｛１００｝結晶面より速く
なる。
【００４７】上述した熱酸化のｎ型不純物による増速及
び結晶面による増速により、ゲート絶縁膜の膜厚を制御
することが可能になる。すなわち、第２のゲート絶縁膜
２９の膜厚が８ｎｍとなるとき、第１のゲート絶縁膜２
８，２８ａの膜厚は、溝側面２５上で約１２ｎｍとな
り、ヒ素濃度５×１０19原子／ｃｍ3 のビット線拡散層
２７上で約１４ｎｍとなる。このようにして、膜厚が第
２のゲート絶縁膜２９のそれより厚く１．５倍程度の第
１のゲート絶縁膜２８，２８ａが形成される。
び結晶面による増速により、ゲート絶縁膜の膜厚を制御
することが可能になる。すなわち、第２のゲート絶縁膜
２９の膜厚が８ｎｍとなるとき、第１のゲート絶縁膜２
８，２８ａの膜厚は、溝側面２５上で約１２ｎｍとな
り、ヒ素濃度５×１０19原子／ｃｍ3 のビット線拡散層
２７上で約１４ｎｍとなる。このようにして、膜厚が第
２のゲート絶縁膜２９のそれより厚く１．５倍程度の第
１のゲート絶縁膜２８，２８ａが形成される。
【００４８】このようにした後、図４（ｃ）に示すよう
に膜厚が３００ｎｍ程度のゲート電極薄膜３０を形成す
る。ここで、このゲート電極薄膜３０はリンを含有する
ポリシリコン膜あるいはタングステンポリサイド膜で形
成される。次に、ゲート電極レジストマスク３１を公知
の写真食刻技術を用いて形成した後、異方性ドライエッ
チングによりこのゲート電極薄膜３０を加工する。ここ
でドライエッチングのエッチングガスは例えば、Ｃｌ2
とＳＦ6 とＨＢｒの混合ガスである。このようにして、
図４（ｄ）に示すようにシリコン溝２４の第１のゲート
絶縁膜２８，２８ａ上にトランスファーゲート電極３
２，３２ａが形成される。またシリコン基板の平坦部の
第２のゲート絶縁膜２９上には周辺トランジスタゲート
電極３３が形成される。ここで、トランスファーゲート
電極３２，３２ａは、前述した異方性ドライエッチング
時にシリコン溝２４の側面部に残存するゲート電極薄膜
で自己整合的に形成される。
に膜厚が３００ｎｍ程度のゲート電極薄膜３０を形成す
る。ここで、このゲート電極薄膜３０はリンを含有する
ポリシリコン膜あるいはタングステンポリサイド膜で形
成される。次に、ゲート電極レジストマスク３１を公知
の写真食刻技術を用いて形成した後、異方性ドライエッ
チングによりこのゲート電極薄膜３０を加工する。ここ
でドライエッチングのエッチングガスは例えば、Ｃｌ2
とＳＦ6 とＨＢｒの混合ガスである。このようにして、
図４（ｄ）に示すようにシリコン溝２４の第１のゲート
絶縁膜２８，２８ａ上にトランスファーゲート電極３
２，３２ａが形成される。またシリコン基板の平坦部の
第２のゲート絶縁膜２９上には周辺トランジスタゲート
電極３３が形成される。ここで、トランスファーゲート
電極３２，３２ａは、前述した異方性ドライエッチング
時にシリコン溝２４の側面部に残存するゲート電極薄膜
で自己整合的に形成される。
【００４９】このようにした後、シリコン基板２１の上
面からヒ素のイオン注入を行う。ここで、このイオン注
入のドーズ量は１×１０15原子／ｃｍ2 にし、注入のエ
ネルギーは５０ｋｅＶにする。このイオン注入により、
容量電極拡散層３４，３４ａ及び周辺トランジスタ拡散
層３５，３６が形成される。
面からヒ素のイオン注入を行う。ここで、このイオン注
入のドーズ量は１×１０15原子／ｃｍ2 にし、注入のエ
ネルギーは５０ｋｅＶにする。このイオン注入により、
容量電極拡散層３４，３４ａ及び周辺トランジスタ拡散
層３５，３６が形成される。
【００５０】次に、図５（ａ）に示すように第１層間絶
縁膜３７を堆積させる。ここで、この第１層間絶縁膜３
７は化学的気相成長（ＣＶＤ）法によるＢＰＳＧ（ボロ
ンガラスとリンガラスを含むシリコン酸化膜）あるいは
シリコン酸化膜で形成される。次に、この第１層間絶縁
膜３７をドライエッチングし、ビット線拡散層２７上に
ビット線コンタクト孔３８を形成し周辺トランジスタ拡
散層３５上に第１コンタクト孔３９を形成する。引続い
てリンを含有するポリシリコン薄膜を堆積させパターニ
ングしてビット線４０を形成すると共に、前述のビット
線コンタクト孔３８及び第１コンタクト孔３９に導電体
材として埋設する。
縁膜３７を堆積させる。ここで、この第１層間絶縁膜３
７は化学的気相成長（ＣＶＤ）法によるＢＰＳＧ（ボロ
ンガラスとリンガラスを含むシリコン酸化膜）あるいは
シリコン酸化膜で形成される。次に、この第１層間絶縁
膜３７をドライエッチングし、ビット線拡散層２７上に
ビット線コンタクト孔３８を形成し周辺トランジスタ拡
散層３５上に第１コンタクト孔３９を形成する。引続い
てリンを含有するポリシリコン薄膜を堆積させパターニ
ングしてビット線４０を形成すると共に、前述のビット
線コンタクト孔３８及び第１コンタクト孔３９に導電体
材として埋設する。
【００５１】次に、図５（ｂ）に示すように第２層間絶
縁膜４１を形成する。ここで、この第２層間絶縁膜４１
は、ＣＶＤによるシリコン酸化膜の成膜と化学的機械研
磨（ＣＭＰ）との併用により平坦化して形成される。こ
のようにした後、第１層間絶縁膜３７及び第２層間絶縁
膜４１をドライエッチングし、容量電極拡散層３４，３
４ａ上に容量電極コンタクト孔４２，４２ａを形成す
る。引続いてリンを含むポリシリコン膜を堆積させパタ
ーニングして容量電極４３，４３ａを形成すると共に、
前述の容量電極コンタクト孔４２，４２ａに導電体材と
して埋設する。
縁膜４１を形成する。ここで、この第２層間絶縁膜４１
は、ＣＶＤによるシリコン酸化膜の成膜と化学的機械研
磨（ＣＭＰ）との併用により平坦化して形成される。こ
のようにした後、第１層間絶縁膜３７及び第２層間絶縁
膜４１をドライエッチングし、容量電極拡散層３４，３
４ａ上に容量電極コンタクト孔４２，４２ａを形成す
る。引続いてリンを含むポリシリコン膜を堆積させパタ
ーニングして容量電極４３，４３ａを形成すると共に、
前述の容量電極コンタクト孔４２，４２ａに導電体材と
して埋設する。
【００５２】次に、図５（ｃ）に示すように容量電極４
３，４３ａを被覆する容量誘電体膜４４を形成する。こ
の容量誘電体膜４４はＣＶＤ法によるシリコン窒化膜あ
るいはタンタル酸化膜のような高誘電率膜あるいはこれ
らの複合膜で構成される。更にこの容量誘電体膜４４を
被覆してセルプレート電極４５が形成される。このセル
プレート電極４５は、窒化チタン薄膜とタングステン薄
膜の積層膜で構成される。このようにした後、第３層間
絶縁膜４６を形成する。この第３層間絶縁膜４６はＣＶ
Ｄ法によるシリコン酸化膜で構成される。次に、第１層
間絶縁膜３７、第２層間絶縁膜４１及び第３層間絶縁膜
４６をドライエッチングし、周辺トランジスタ拡散層３
６上に第２コンタクト孔４７を形成する。このようにし
た後、バリヤー導電体膜４８、埋込み導電体材４９を形
成し配線５０を形成する。ここで、バリヤー導電体材４
８はチタン／窒化チタンの積層膜で、埋込み導電体材４
９はタングステンで、配線はアルミ金属でそれぞれ形成
される。
３，４３ａを被覆する容量誘電体膜４４を形成する。こ
の容量誘電体膜４４はＣＶＤ法によるシリコン窒化膜あ
るいはタンタル酸化膜のような高誘電率膜あるいはこれ
らの複合膜で構成される。更にこの容量誘電体膜４４を
被覆してセルプレート電極４５が形成される。このセル
プレート電極４５は、窒化チタン薄膜とタングステン薄
膜の積層膜で構成される。このようにした後、第３層間
絶縁膜４６を形成する。この第３層間絶縁膜４６はＣＶ
Ｄ法によるシリコン酸化膜で構成される。次に、第１層
間絶縁膜３７、第２層間絶縁膜４１及び第３層間絶縁膜
４６をドライエッチングし、周辺トランジスタ拡散層３
６上に第２コンタクト孔４７を形成する。このようにし
た後、バリヤー導電体膜４８、埋込み導電体材４９を形
成し配線５０を形成する。ここで、バリヤー導電体材４
８はチタン／窒化チタンの積層膜で、埋込み導電体材４
９はタングステンで、配線はアルミ金属でそれぞれ形成
される。
【００５３】以上のようにして、ゲート絶縁膜が比較的
厚いシリコン酸化膜で設けられた第１ゲート絶縁膜２
８，２８ａで構成され、ゲート電極がトランスファーゲ
ート電極３２，３２ａで構成される２個のＭＯＳトラン
ジスタが、シリコン基板２１のシリコン溝２４の領域に
形成される。一方、シリコン基板２１の平坦部には、薄
いシリコン酸化膜で構成される第２ゲー絶縁膜２９をゲ
ート絶縁膜とし、周辺トランジスタゲート電極３３をゲ
ート電極とするＭＯＳトランジスタが形成されるとにな
る。
厚いシリコン酸化膜で設けられた第１ゲート絶縁膜２
８，２８ａで構成され、ゲート電極がトランスファーゲ
ート電極３２，３２ａで構成される２個のＭＯＳトラン
ジスタが、シリコン基板２１のシリコン溝２４の領域に
形成される。一方、シリコン基板２１の平坦部には、薄
いシリコン酸化膜で構成される第２ゲー絶縁膜２９をゲ
ート絶縁膜とし、周辺トランジスタゲート電極３３をゲ
ート電極とするＭＯＳトランジスタが形成されるとにな
る。
【００５４】次に、図６で第２の実施例の説明の補足を
する。図６の中で、図４及び図５の符号と同じ符号は同
一物を示す。又、図６では容量電極より上層部は省略さ
れている。図６に示すようにトランスファーゲート電極
３２，３２ａは、細長いスリット状に形成されたシリコ
ン溝２４の側面部に沿って形成される。このために、シ
リコン溝２４の長さはメモリセルのワード線の長さと略
同一になるようにする。そして、このシリコン溝２４の
長手方向の端部で（図示されず）、１対に形成されたト
ランスファーゲート電極３２，３２ａは互いに切断され
る。このように本実施例の場合には、シリコン溝２４は
素子分離絶縁膜２２にも形成される。又、ここでこのシ
リコン溝２４の深さは、素子分離絶縁膜２２の深さより
浅くなるように設定される。
する。図６の中で、図４及び図５の符号と同じ符号は同
一物を示す。又、図６では容量電極より上層部は省略さ
れている。図６に示すようにトランスファーゲート電極
３２，３２ａは、細長いスリット状に形成されたシリコ
ン溝２４の側面部に沿って形成される。このために、シ
リコン溝２４の長さはメモリセルのワード線の長さと略
同一になるようにする。そして、このシリコン溝２４の
長手方向の端部で（図示されず）、１対に形成されたト
ランスファーゲート電極３２，３２ａは互いに切断され
る。このように本実施例の場合には、シリコン溝２４は
素子分離絶縁膜２２にも形成される。又、ここでこのシ
リコン溝２４の深さは、素子分離絶縁膜２２の深さより
浅くなるように設定される。
【００５５】ＤＲＡＭの場合には、メモリセルのトラン
スファーゲート電極に周辺トランジスタのゲート電極よ
り高い電圧が印加される。例えば、２５６メガビットＤ
ＲＡＭの場合、前者に３Ｖ程度、後者に２Ｖ程度の電圧
が印加される。そこで、第１ゲート絶縁膜２８，２８ａ
及び第２ゲート絶縁膜２９はこれらの電圧に充分に対応
できることが分る。
スファーゲート電極に周辺トランジスタのゲート電極よ
り高い電圧が印加される。例えば、２５６メガビットＤ
ＲＡＭの場合、前者に３Ｖ程度、後者に２Ｖ程度の電圧
が印加される。そこで、第１ゲート絶縁膜２８，２８ａ
及び第２ゲート絶縁膜２９はこれらの電圧に充分に対応
できることが分る。
【００５６】次に、本発明の第３の実施例について図８
と図９に基づいて説明する。この図８と図９は先述した
第２の実施例と同様に、本発明をＤＲＡＭに適用する場
合の半導体装置の製造方法を工程順に示す断面図であ
る。
と図９に基づいて説明する。この図８と図９は先述した
第２の実施例と同様に、本発明をＤＲＡＭに適用する場
合の半導体装置の製造方法を工程順に示す断面図であ
る。
【００５７】図８（ａ）に示すように、ｐ導電型で面方
位（１００）のシリコン基板５１の表面部に素子分離絶
縁膜５２を形成する。ここで、この素子分離絶縁膜５１
の深さは１μｍ程度に設定される。次に、マスク酸化膜
５３をドライエッチングのマスクにして、シリコン基板
５１の所定の領域をエッチングする。このドライエッチ
ングにより、その深さが０．５μｍの第１のシリコン溝
５４と第２のシリコン溝５４ａをそれぞれ隣接して形成
する。ここで、これらの第１のシリコン溝５４、第２の
シリコン溝５４ａの溝側面５５，５５ａの結晶面方位
は、第２の実施例の場合と同様に｛１１０｝の結晶面と
なるように形成する。又、溝底面５６，５６ａの結晶面
方位は（１００）となる。
位（１００）のシリコン基板５１の表面部に素子分離絶
縁膜５２を形成する。ここで、この素子分離絶縁膜５１
の深さは１μｍ程度に設定される。次に、マスク酸化膜
５３をドライエッチングのマスクにして、シリコン基板
５１の所定の領域をエッチングする。このドライエッチ
ングにより、その深さが０．５μｍの第１のシリコン溝
５４と第２のシリコン溝５４ａをそれぞれ隣接して形成
する。ここで、これらの第１のシリコン溝５４、第２の
シリコン溝５４ａの溝側面５５，５５ａの結晶面方位
は、第２の実施例の場合と同様に｛１１０｝の結晶面と
なるように形成する。又、溝底面５６，５６ａの結晶面
方位は（１００）となる。
【００５８】次に、マスク酸化膜５３を除去した後、図
８（ｂ）に示すようにシリコン基板５１の表面部を熱酸
化し、保護絶縁膜５７を形成する。このようにした後、
イオン注入レジストマスク５８を形成し、これをマスク
にしてメモリセル領域５１ａにヒ素のイオン注入を行
う。このイオン注入により、ビット線拡散層５９、チャ
ネル拡散層６０，６０ａ及び容量電極拡散層６１，６１
ａが形成される。ここで、このヒ素のイオン注入のドー
ズ量は１×１０15原子／ｃｍ2 程度に設定され、これら
の拡散層に含まれるヒ素の量が５×１０19原子／ｃｍ3
程度になるようにする。このようにした後、前述のイオ
ン注入レジストマスク５８を除去する。
８（ｂ）に示すようにシリコン基板５１の表面部を熱酸
化し、保護絶縁膜５７を形成する。このようにした後、
イオン注入レジストマスク５８を形成し、これをマスク
にしてメモリセル領域５１ａにヒ素のイオン注入を行
う。このイオン注入により、ビット線拡散層５９、チャ
ネル拡散層６０，６０ａ及び容量電極拡散層６１，６１
ａが形成される。ここで、このヒ素のイオン注入のドー
ズ量は１×１０15原子／ｃｍ2 程度に設定され、これら
の拡散層に含まれるヒ素の量が５×１０19原子／ｃｍ3
程度になるようにする。このようにした後、前述のイオ
ン注入レジストマスク５８を除去する。
【００５９】次に、シリコン基板５１を熱酸化する。こ
の熱酸化の条件は、酸化温度が８００℃であり、酸化雰
囲気ガスがＨ2 Ｏとなるようにする。図８（ｃ）に示す
ように、この熱酸化により、第１のシリコン溝５４の溝
側面５５及び第２のシリコン溝の溝側面５５ａには、膜
厚１２ｎｍのシリコン酸化膜が形成される。又、この熱
酸化で、ビット線拡散層５９、チャネル拡散層６０，６
０ａ及び容量電極拡散層６１，６１ａ上には、膜厚１４
ｎｍのシリコン酸化膜が形成される。そこで、これらの
シリコン酸化膜を第１ゲート絶縁膜６２とする。これに
対し、図８（ｃ）に示す周辺回路領域５１ｂのシリコン
基板５１表面には膜厚が約８ｎｍのシリコン酸化膜が形
成される。そして、このシリコン酸化膜を第１ゲート絶
縁膜６３とする。前述のシリコン酸化膜厚の違いは第２
の実施例で説明したのと同一の理由による。
の熱酸化の条件は、酸化温度が８００℃であり、酸化雰
囲気ガスがＨ2 Ｏとなるようにする。図８（ｃ）に示す
ように、この熱酸化により、第１のシリコン溝５４の溝
側面５５及び第２のシリコン溝の溝側面５５ａには、膜
厚１２ｎｍのシリコン酸化膜が形成される。又、この熱
酸化で、ビット線拡散層５９、チャネル拡散層６０，６
０ａ及び容量電極拡散層６１，６１ａ上には、膜厚１４
ｎｍのシリコン酸化膜が形成される。そこで、これらの
シリコン酸化膜を第１ゲート絶縁膜６２とする。これに
対し、図８（ｃ）に示す周辺回路領域５１ｂのシリコン
基板５１表面には膜厚が約８ｎｍのシリコン酸化膜が形
成される。そして、このシリコン酸化膜を第１ゲート絶
縁膜６３とする。前述のシリコン酸化膜厚の違いは第２
の実施例で説明したのと同一の理由による。
【００６０】次に、図８（ｄ）に示すようにゲート電極
レジストマスク６４を用いてゲート電極薄膜をパターニ
ングし、第１トランスファーゲート電極６５、第２トラ
ンスファーゲート電極６５ａ及び周辺トランジスタゲー
ト電極６６を形成する。更に、ヒ素のイオン注入と熱処
理を行い周辺トランジスタ拡散層６７，６８を形成す
る。
レジストマスク６４を用いてゲート電極薄膜をパターニ
ングし、第１トランスファーゲート電極６５、第２トラ
ンスファーゲート電極６５ａ及び周辺トランジスタゲー
ト電極６６を形成する。更に、ヒ素のイオン注入と熱処
理を行い周辺トランジスタ拡散層６７，６８を形成す
る。
【００６１】次に、図９（ａ）に示すように第１層間絶
縁膜６９を形成する。ここで、この第１層間絶縁膜６９
は、ＣＶＤ法でシリコン酸化膜を堆積させた後、ＣＭＰ
法でその表面を平坦化して形成される。このようにした
後、第１層間絶縁膜６９をドライエッチングし、ビット
線拡散層５９上にビット線コンタクト孔７０を形成し、
周辺トランジスタ拡散層６７上に第１コンタクト孔７１
を形成する。引続いて、リンを含有するポリシリコン薄
膜を堆積させパターニングしてビット線７２を形成する
と共に、前述のビット線コンタクト孔７０及び第１コン
タクト孔７１に導電体材料として埋設する。
縁膜６９を形成する。ここで、この第１層間絶縁膜６９
は、ＣＶＤ法でシリコン酸化膜を堆積させた後、ＣＭＰ
法でその表面を平坦化して形成される。このようにした
後、第１層間絶縁膜６９をドライエッチングし、ビット
線拡散層５９上にビット線コンタクト孔７０を形成し、
周辺トランジスタ拡散層６７上に第１コンタクト孔７１
を形成する。引続いて、リンを含有するポリシリコン薄
膜を堆積させパターニングしてビット線７２を形成する
と共に、前述のビット線コンタクト孔７０及び第１コン
タクト孔７１に導電体材料として埋設する。
【００６２】次に、図９（ｂ）に示すように第２層間絶
縁膜７３を形成する。この第２層間絶縁膜７３は、前述
の第１層間絶縁膜と同様にＣＶＤ法によるシリコン酸化
膜の成膜とＣＭＰとの併用により平坦化して形成され
る。
縁膜７３を形成する。この第２層間絶縁膜７３は、前述
の第１層間絶縁膜と同様にＣＶＤ法によるシリコン酸化
膜の成膜とＣＭＰとの併用により平坦化して形成され
る。
【００６３】これ以後の工程は第２の実施例で説明した
ものと同一になるので、以下簡単に説明する。
ものと同一になるので、以下簡単に説明する。
【００６４】図９（ｂ）に示すように、容量電極拡散層
６１，６１ａ上に容量電極コンタクト孔７４，７４ａを
形成し、この上部に容量電極７５，７５ａを形成する。
次に、図９（ｃ）に示すように、容量電極７５，７５ａ
を被覆して容量誘電体膜７６，更にセルプレート電極７
７、これらの被覆して第３層間絶縁膜７８を順次形成す
る。このようにした後、第２コンタクト孔７９を形成
し、バアリヤー導電体膜８０、埋込み導電体材８１を形
成して配線８２をアルミ金属で形成する。
６１，６１ａ上に容量電極コンタクト孔７４，７４ａを
形成し、この上部に容量電極７５，７５ａを形成する。
次に、図９（ｃ）に示すように、容量電極７５，７５ａ
を被覆して容量誘電体膜７６，更にセルプレート電極７
７、これらの被覆して第３層間絶縁膜７８を順次形成す
る。このようにした後、第２コンタクト孔７９を形成
し、バアリヤー導電体膜８０、埋込み導電体材８１を形
成して配線８２をアルミ金属で形成する。
【００６５】以上のようにして、ＤＲＡＭのメモリセル
のトランスファートランジスタがそれぞれのシリコン溝
部に形成され、そのゲート絶縁膜すなわち第１ゲート絶
縁膜６２の膜厚が周辺回路領域のトランジスタのゲート
絶縁膜すなわち第２ゲート絶縁膜６３の膜厚より厚くな
るように設定される。
のトランスファートランジスタがそれぞれのシリコン溝
部に形成され、そのゲート絶縁膜すなわち第１ゲート絶
縁膜６２の膜厚が周辺回路領域のトランジスタのゲート
絶縁膜すなわち第２ゲート絶縁膜６３の膜厚より厚くな
るように設定される。
【００６６】この実施例の場合には、トランスファート
ランジスタのチャネル領域はそれぞれのシリコン溝５
４，５４ａの溝側面に形成される。このために、トラン
ジスタのチャネル長は、第２の実施例の場合よりも一般
に長くなる。そこで、第３の実施例の場合にはシリコン
溝の深さを第２の実施例の場合より浅くできるという効
果がある。
ランジスタのチャネル領域はそれぞれのシリコン溝５
４，５４ａの溝側面に形成される。このために、トラン
ジスタのチャネル長は、第２の実施例の場合よりも一般
に長くなる。そこで、第３の実施例の場合にはシリコン
溝の深さを第２の実施例の場合より浅くできるという効
果がある。
【００６７】以上、実施例ではシリコンの結晶面｛１０
０｝、｛１１０｝、｛１１１｝の場合について説明した
が、その他の結晶面、例えば前記結晶面の面指数に近い
面方位の結晶面を選択しても同様の効果のあることに言
及しておく。
０｝、｛１１０｝、｛１１１｝の場合について説明した
が、その他の結晶面、例えば前記結晶面の面指数に近い
面方位の結晶面を選択しても同様の効果のあることに言
及しておく。
【００６８】
【発明の効果】以上説明したように本発明では、シリコ
ン基板の主表面の所定の領域にシリコン溝を形成し、熱
酸化速度の大きい半導体結晶面を露出させて、シリコン
基板の熱酸化を行う。このようにして、シリコン基板の
主表面とシリコン溝の内壁面に、それぞれ膜厚の異る２
種類のゲート絶縁膜を形成し、厚いゲート絶縁膜の形成
領域に高耐圧のＭＯＳトランジスタを形成し、薄いゲー
ト絶縁膜の形成領域に通常のＭＯＳトランジスタを形成
するようにする。
ン基板の主表面の所定の領域にシリコン溝を形成し、熱
酸化速度の大きい半導体結晶面を露出させて、シリコン
基板の熱酸化を行う。このようにして、シリコン基板の
主表面とシリコン溝の内壁面に、それぞれ膜厚の異る２
種類のゲート絶縁膜を形成し、厚いゲート絶縁膜の形成
領域に高耐圧のＭＯＳトランジスタを形成し、薄いゲー
ト絶縁膜の形成領域に通常のＭＯＳトランジスタを形成
するようにする。
【００６９】このために本発明では、異るゲート絶縁膜
を形成する工程数が、従来の製造方法の１／３以下低減
する。
を形成する工程数が、従来の製造方法の１／３以下低減
する。
【００７０】更に、従来の製造方法のようにゲート絶縁
膜に直接にレジスト膜を被着させることがないため、高
品質のゲート絶縁膜が形成される。
膜に直接にレジスト膜を被着させることがないため、高
品質のゲート絶縁膜が形成される。
【００７１】更に本発明は、シリコン溝部に高耐圧のＭ
ＯＳトランジスタを形成するために、半導体装置の高集
積化あるいは高密度化をも容易にする。
ＯＳトランジスタを形成するために、半導体装置の高集
積化あるいは高密度化をも容易にする。
【図１】本発明の第１の実施例を説明するための断面図
である。
である。
【図２】本発明の第１の実施例を工程順に説明する断面
図である。
図である。
【図３】酸化膜厚のシリコン結晶面方位依存性を示すグ
ラフである。
ラフである。
【図４】本発明の第２の実施例を工程順に説明する断面
図である。
図である。
【図５】本発明の第２の実施例を工程順に説明する断面
図である。
図である。
【図６】本発明の第２の実施例の説明するための平面図
である。
である。
【図７】酸化膜厚の不純物濃度依存性を示すグラフであ
る。
る。
【図８】本発明の第３の実施例を工程順に説明する断面
図である。
図である。
【図９】本発明の第３の実施例を工程順に説明する断面
図である。
図である。
【図１０】従来の半導体装置の製造方法を工程順に示し
た断面図である。
た断面図である。
１，２１，５１ シリコン基板 ２，２２，５２，１０２ 素子分離絶縁膜 ３ Ｖ字状の溝 ４，２８，６２，１０５，１０５ａ 第１ゲート絶縁
膜 ４ａ，２９，６３，１０６ 第２ゲート絶縁膜 ５，５ａ，１０７，１０８ ゲート電極 ６，６ａ，１０９，１１１ ソース拡散層 ７，７ａ，１１０，１１２ ドレイン拡散層 ８，５７ 保護絶縁膜 ８ａ，２３，５３ マスク酸化膜 ２１ａ，５１ａ メモリセル領域 ２１ｂ，５１ｂ 周辺回路領域 ２４ シリコン溝 ２５，５５，５５ａ 溝側面 ２６，５６，５６ａ 溝底面 ２７，５９ ビット線拡散層 ３０ ゲート電極薄膜 ３１，６４ ゲート電極マスク ３２，３２ａ トランスファーゲート電極 ３３，６６ 周辺トランジスタゲート電極 ３４，３４ａ，６１，６１ａ 容量電極拡散層 ３５，３６，６７，６８ 周辺トランジスタ拡散層 ３７，６９ 第１層間絶縁膜 ３８，７０ ビット線コンタクト孔 ３９，７１ 第１コンタクト孔 ４０，７２ ビット線 ４１，６９ 第２層間絶縁膜 ４２，４２ａ，７４，７４ａ 容量電極コンタクト孔 ４３，４３ａ，７５，７５ａ 容量電極 ４４，７６ 容量誘電体膜 ４５，７７ セルプレート電極 ４６，７８ 第３層間絶縁膜 ４７，７９ 第２コンタクト孔 ４８，８０ バリヤー導電体膜 ４９，８１ 埋込み導電体材 ５０，８２ 配線 ５４ 第１のシリコン溝 ５４ａ 第２のシリコン溝 ５８ イオン注入レジストマスク ６５ 第１トランスファーゲート電極 ６５ａ 第２トランスファーゲート電極 １０３ 凹部 １０４ レジストパターン
膜 ４ａ，２９，６３，１０６ 第２ゲート絶縁膜 ５，５ａ，１０７，１０８ ゲート電極 ６，６ａ，１０９，１１１ ソース拡散層 ７，７ａ，１１０，１１２ ドレイン拡散層 ８，５７ 保護絶縁膜 ８ａ，２３，５３ マスク酸化膜 ２１ａ，５１ａ メモリセル領域 ２１ｂ，５１ｂ 周辺回路領域 ２４ シリコン溝 ２５，５５，５５ａ 溝側面 ２６，５６，５６ａ 溝底面 ２７，５９ ビット線拡散層 ３０ ゲート電極薄膜 ３１，６４ ゲート電極マスク ３２，３２ａ トランスファーゲート電極 ３３，６６ 周辺トランジスタゲート電極 ３４，３４ａ，６１，６１ａ 容量電極拡散層 ３５，３６，６７，６８ 周辺トランジスタ拡散層 ３７，６９ 第１層間絶縁膜 ３８，７０ ビット線コンタクト孔 ３９，７１ 第１コンタクト孔 ４０，７２ ビット線 ４１，６９ 第２層間絶縁膜 ４２，４２ａ，７４，７４ａ 容量電極コンタクト孔 ４３，４３ａ，７５，７５ａ 容量電極 ４４，７６ 容量誘電体膜 ４５，７７ セルプレート電極 ４６，７８ 第３層間絶縁膜 ４７，７９ 第２コンタクト孔 ４８，８０ バリヤー導電体膜 ４９，８１ 埋込み導電体材 ５０，８２ 配線 ５４ 第１のシリコン溝 ５４ａ 第２のシリコン溝 ５８ イオン注入レジストマスク ６５ 第１トランスファーゲート電極 ６５ａ 第２トランスファーゲート電極 １０３ 凹部 １０４ レジストパターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｖ ３０１ Ｑ
Claims (6)
- 【請求項１】 半導体基板の主表面の一部領域に形成さ
れた凹部と、前記凹部の内壁に形成された前記半導体基
板の主表面よりも熱酸化の速い半導体結晶面とを有し、
前記凹部の内壁をチャネル領域とし前記凹部の内壁に形
成された絶縁膜をゲート絶縁膜とする第１のＭＯＳトラ
ンジスタと、前記半導体基板の主表面をチャネル領域と
し前記主表面に形成された絶縁膜をゲート絶縁膜とする
第２のＭＯＳトランジスタとを備え、前記第１のＭＯＳ
トランジスタのゲート絶縁膜の厚みは、前記第２のＭＯ
Ｓトランジスタのゲート絶縁膜の厚みより大きいことを
特徴とした半導体装置。 - 【請求項２】 前記半導体基板の主表面の結晶面方位が
｛１００｝であり、前記凹部の側面の結晶面方位が｛１
１１｝であることを特徴とした請求項１記載の半導体装
置。 - 【請求項３】 前記半導体基板の主表面の結晶面方位が
｛１００｝であり、前記凹部の側面に結晶面方位｛１１
０｝の結晶面が含まれていることを特徴とした請求項１
記載の半導体装置。 - 【請求項４】 前記半導体基板の主表面の結晶面方位が
｛１００｝であり、前記凹部の側面に結晶面方位｛１１
１｝あるいは｛１１０｝の結晶面と｛１００｝の結晶面
とが含まれ、前記凹部の｛１００｝の結晶面には高濃度
のｎ型不純物が含まれていることを特徴とした請求項１
記載の半導体装置。 - 【請求項５】 半導体基板の表面に素子分離絶縁膜を選
択的に形成する工程と、前記半導体基板の表面と前記素
子分離絶縁膜の表面とをドライエッチングし両表面に凹
部を形成する工程と、しかる後、前記半導体基板の表面
と前記凹部の表面を熱酸化しゲート絶縁膜を形成する工
程と、導電体薄膜を全面に成膜する工程と、前記導電体
薄膜を異方性ドライエッチングする工程とを含むことを
特徴とした請求項１記載の半導体装置の製造方法。 - 【請求項６】 半導体基板の表面に素子分離絶縁膜を選
択的に形成する工程と、前記素子分離絶縁膜の膜厚より
浅い凹部を半導体基板の表面に形成する工程と、前記凹
部に導電体材を埋設する工程とを含むことを特徴とした
請求項４記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6206443A JPH0878533A (ja) | 1994-08-31 | 1994-08-31 | 半導体装置及びその製造方法 |
| US08/510,126 US5811336A (en) | 1994-08-31 | 1995-08-01 | Method of forming MOS transistors having gate insulators of different thicknesses |
| US08/848,266 US5905283A (en) | 1994-08-31 | 1997-04-29 | Method of forming a MOS transistor having gate insulators of different thicknesses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6206443A JPH0878533A (ja) | 1994-08-31 | 1994-08-31 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878533A true JPH0878533A (ja) | 1996-03-22 |
Family
ID=16523466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6206443A Pending JPH0878533A (ja) | 1994-08-31 | 1994-08-31 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5811336A (ja) |
| JP (1) | JPH0878533A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6140185A (en) * | 1998-05-15 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| JP2003249650A (ja) * | 2001-12-18 | 2003-09-05 | Fuji Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
| US6670694B2 (en) | 2001-05-31 | 2003-12-30 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2005019548A (ja) * | 2003-06-24 | 2005-01-20 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2007200980A (ja) * | 2006-01-24 | 2007-08-09 | Fuji Electric Device Technology Co Ltd | 半導体装置とその製造方法 |
| WO2009057194A1 (ja) * | 2007-10-29 | 2009-05-07 | Unisantis Electronics (Japan) Ltd. | 半導体構造及び当該半導体構造の製造方法 |
| JP2009526390A (ja) * | 2006-02-09 | 2009-07-16 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ハイブリッド・チャネル配向を伴うｃｍｏｓ素子およびその製造方法 |
| JP2010165739A (ja) * | 2009-01-13 | 2010-07-29 | Toshiba Corp | 半導体装置の製造方法 |
| JP2011134882A (ja) * | 2009-12-24 | 2011-07-07 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| JP2012080076A (ja) * | 2010-09-30 | 2012-04-19 | Toshiba Corp | 半導体装置とその製造方法 |
| US8183628B2 (en) | 2007-10-29 | 2012-05-22 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor structure and method of fabricating the semiconductor structure |
| JP2012253219A (ja) * | 2011-06-03 | 2012-12-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8916478B2 (en) | 2011-12-19 | 2014-12-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US9035384B2 (en) | 2011-12-19 | 2015-05-19 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9153697B2 (en) | 2010-06-15 | 2015-10-06 | Unisantis Electronics Singapore Pte Ltd. | Surrounding gate transistor (SGT) structure |
| CN109449158A (zh) * | 2018-10-26 | 2019-03-08 | 中国科学院微电子研究所 | 半导体器件及其制造方法及包括该器件的电子设备 |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808340A (en) * | 1996-09-18 | 1998-09-15 | Advanced Micro Devices, Inc. | Short channel self aligned VMOS field effect transistor |
| KR100277878B1 (ko) * | 1996-11-08 | 2001-02-01 | 김영환 | 트랜지스터의 구조 및 제조방법 |
| US6146948A (en) * | 1997-06-03 | 2000-11-14 | Motorola Inc. | Method for manufacturing a thin oxide for use in semiconductor integrated circuits |
| US7034353B2 (en) * | 1998-02-27 | 2006-04-25 | Micron Technology, Inc. | Methods for enhancing capacitors having roughened features to increase charge-storage capacity |
| US6150706A (en) * | 1998-02-27 | 2000-11-21 | Micron Technology, Inc. | Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer |
| US6682970B1 (en) | 1998-02-27 | 2004-01-27 | Micron Technology, Inc. | Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer |
| US6127845A (en) * | 1998-05-11 | 2000-10-03 | Quicklogic Corporation | Field programmable gate array having internal logic transistors with two different gate insulator thicknesses |
| US6157207A (en) * | 1998-05-11 | 2000-12-05 | Quicklogic Corporation | Protection of logic modules in a field programmable gate array during antifuse programming |
| US6140837A (en) * | 1998-05-11 | 2000-10-31 | Quicklogic Corporation | Charge pumps of antifuse programming circuitry powered from high voltage compatibility terminal |
| KR100261165B1 (ko) * | 1998-05-14 | 2000-07-01 | 김영환 | 반도체소자 및 그의 제조방법 |
| US6078078A (en) * | 1998-10-01 | 2000-06-20 | Advanced Micro Devices, Inc. | V-gate transistor |
| US6222230B1 (en) | 1998-12-03 | 2001-04-24 | Advanced Micro Devices, Inc. | Method of making an elevated source/drain with enhanced graded sidewalls for transistor scaling integrated with spacer formation |
| US6380027B2 (en) * | 1999-01-04 | 2002-04-30 | International Business Machines Corporation | Dual tox trench dram structures and process using V-groove |
| US6294807B1 (en) | 1999-02-26 | 2001-09-25 | Agere Systems Guardian Corp. | Semiconductor device structure including a tantalum pentoxide layer sandwiched between silicon nitride layers |
| DE19928781C1 (de) * | 1999-06-23 | 2000-07-06 | Siemens Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
| US6740555B1 (en) | 1999-09-29 | 2004-05-25 | Infineon Technologies Ag | Semiconductor structures and manufacturing methods |
| US6362040B1 (en) * | 2000-02-09 | 2002-03-26 | Infineon Technologies Ag | Reduction of orientation dependent oxidation for vertical sidewalls of semiconductor substrates |
| US6774439B2 (en) * | 2000-02-17 | 2004-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device using fuse/anti-fuse system |
| US6358867B1 (en) * | 2000-06-16 | 2002-03-19 | Infineon Technologies Ag | Orientation independent oxidation of silicon |
| EP1292982A2 (en) * | 2000-06-21 | 2003-03-19 | Infineon Technologies North America Corp. | Gate oxidation for vertical trench device |
| US6436845B1 (en) * | 2000-11-28 | 2002-08-20 | Lsi Logic Corporation | Silicon nitride and silicon dioxide gate insulator transistors and method of forming same in a hybrid integrated circuit |
| JP2003347420A (ja) * | 2002-05-23 | 2003-12-05 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| KR100442885B1 (ko) * | 2002-11-01 | 2004-08-02 | 삼성전자주식회사 | 반도체 소자의 다중 두께 게이트 유전층 제조 방법 |
| KR100496888B1 (ko) * | 2003-03-06 | 2005-06-23 | 삼성전자주식회사 | 삼중 게이트 절연막을 갖는 반도체 소자 및 그 제조방법 |
| TW587338B (en) * | 2003-05-06 | 2004-05-11 | Mosel Vitelic Inc | Stop structure of trench type DMOS device and its formation method |
| US7217968B2 (en) * | 2004-12-15 | 2007-05-15 | International Business Machines Corporation | Recessed gate for an image sensor |
| KR20070016419A (ko) * | 2005-08-03 | 2007-02-08 | 삼성전자주식회사 | 반도체 집적 회로 장치와 그 제조 방법 |
| US20070166972A1 (en) * | 2005-12-29 | 2007-07-19 | Young-Tack Park | Semiconductor device and manufacturing method |
| US7528427B2 (en) | 2007-01-30 | 2009-05-05 | International Business Machines Corporation | Pixel sensor cell having asymmetric transfer gate with reduced pinning layer barrier potential |
| US7767529B2 (en) * | 2007-04-20 | 2010-08-03 | Semiconductor Componenets Industries, LLC | Semiconductor component and method of manufacture |
| US8598650B2 (en) * | 2008-01-29 | 2013-12-03 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
| JP5317343B2 (ja) * | 2009-04-28 | 2013-10-16 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
| US7915713B2 (en) * | 2008-07-30 | 2011-03-29 | Qimonda Ag | Field effect transistors with channels oriented to different crystal planes |
| JP5356970B2 (ja) * | 2009-10-01 | 2013-12-04 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
| WO2011111662A1 (ja) * | 2010-03-08 | 2011-09-15 | 日本ユニサンティスエレクトロニクス株式会社 | 固体撮像装置 |
| US8487357B2 (en) | 2010-03-12 | 2013-07-16 | Unisantis Electronics Singapore Pte Ltd. | Solid state imaging device having high sensitivity and high pixel density |
| JP5066590B2 (ja) | 2010-06-09 | 2012-11-07 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置とその製造方法 |
| JP2012238642A (ja) * | 2011-05-10 | 2012-12-06 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US8564034B2 (en) | 2011-09-08 | 2013-10-22 | Unisantis Electronics Singapore Pte. Ltd. | Solid-state imaging device |
| US8669601B2 (en) | 2011-09-15 | 2014-03-11 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor |
| US8748938B2 (en) | 2012-02-20 | 2014-06-10 | Unisantis Electronics Singapore Pte. Ltd. | Solid-state imaging device |
| US9202888B2 (en) * | 2013-06-18 | 2015-12-01 | Stephen P. Barlow | Trench high electron mobility transistor device |
| US10312360B2 (en) * | 2013-06-18 | 2019-06-04 | Stephen P. Barlow | Method for producing trench high electron mobility devices |
| CN109449121B (zh) * | 2018-10-26 | 2022-04-19 | 中国科学院微电子研究所 | 半导体器件及其制造方法及包括该器件的电子设备 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4975284A (ja) * | 1972-11-22 | 1974-07-19 | ||
| JPS6220364A (ja) * | 1985-07-19 | 1987-01-28 | Hitachi Ltd | 半導体装置 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4119996A (en) * | 1977-07-20 | 1978-10-10 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Complementary DMOS-VMOS integrated circuit structure |
| US4198693A (en) * | 1978-03-20 | 1980-04-15 | Texas Instruments Incorporated | VMOS Read only memory |
| US4502208A (en) * | 1979-01-02 | 1985-03-05 | Texas Instruments Incorporated | Method of making high density VMOS electrically-programmable ROM |
| US4268537A (en) * | 1979-12-03 | 1981-05-19 | Rca Corporation | Method for manufacturing a self-aligned contact in a grooved semiconductor surface |
| JPS5685857A (en) * | 1979-12-14 | 1981-07-13 | Hitachi Ltd | Manufacture of semiconductor device |
| NL8005673A (nl) * | 1980-10-15 | 1982-05-03 | Philips Nv | Veldeffecttransistor en werkwijze ter vervaardiging van een dergelijke veldeffecttransistor. |
| JPS58166759A (ja) * | 1982-03-29 | 1983-10-01 | Nec Corp | 半導体装置の製造方法 |
| JPS5943545A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | 半導体集積回路装置 |
| JP2503209B2 (ja) * | 1986-01-20 | 1996-06-05 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH01189172A (ja) * | 1988-01-25 | 1989-07-28 | Sharp Corp | 半導体装置 |
| JPH01227468A (ja) * | 1988-03-08 | 1989-09-11 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JPH02262375A (ja) * | 1989-04-03 | 1990-10-25 | Toshiba Corp | 半導体装置 |
| US4992390A (en) * | 1989-07-06 | 1991-02-12 | General Electric Company | Trench gate structure with thick bottom oxide |
| JPH0368167A (ja) * | 1989-08-07 | 1991-03-25 | Hitachi Ltd | 半導体装置の製造方法およびそれによって得られる半導体装置 |
| US5023196A (en) * | 1990-01-29 | 1991-06-11 | Motorola Inc. | Method for forming a MOSFET with substrate source contact |
| US5460985A (en) * | 1991-07-26 | 1995-10-24 | Ipics Corporation | Production method of a verticle type MOSFET |
| KR970007589B1 (ko) * | 1991-09-13 | 1997-05-10 | 니뽄 덴끼 가부시끼가이샤 | 정적 메모리 장치 |
| JPH05291573A (ja) * | 1992-04-07 | 1993-11-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5501996A (en) * | 1994-12-14 | 1996-03-26 | United Microelectronics Corporation | Method of manufacture of high coupling ratio single polysilicon floating gate EPROM or EEPROM cell |
| US5480823A (en) * | 1995-01-19 | 1996-01-02 | United Microelectronics Corporation | Method of making high density ROM, without using a code implant |
-
1994
- 1994-08-31 JP JP6206443A patent/JPH0878533A/ja active Pending
-
1995
- 1995-08-01 US US08/510,126 patent/US5811336A/en not_active Expired - Fee Related
-
1997
- 1997-04-29 US US08/848,266 patent/US5905283A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4975284A (ja) * | 1972-11-22 | 1974-07-19 | ||
| JPS6220364A (ja) * | 1985-07-19 | 1987-01-28 | Hitachi Ltd | 半導体装置 |
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6140185A (en) * | 1998-05-15 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| US6670694B2 (en) | 2001-05-31 | 2003-12-30 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2003249650A (ja) * | 2001-12-18 | 2003-09-05 | Fuji Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2005019548A (ja) * | 2003-06-24 | 2005-01-20 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2007200980A (ja) * | 2006-01-24 | 2007-08-09 | Fuji Electric Device Technology Co Ltd | 半導体装置とその製造方法 |
| JP2009526390A (ja) * | 2006-02-09 | 2009-07-16 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ハイブリッド・チャネル配向を伴うｃｍｏｓ素子およびその製造方法 |
| JP5204121B2 (ja) * | 2007-10-29 | 2013-06-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体構造及び当該半導体構造の製造方法 |
| US8183628B2 (en) | 2007-10-29 | 2012-05-22 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor structure and method of fabricating the semiconductor structure |
| WO2009057194A1 (ja) * | 2007-10-29 | 2009-05-07 | Unisantis Electronics (Japan) Ltd. | 半導体構造及び当該半導体構造の製造方法 |
| JP2010165739A (ja) * | 2009-01-13 | 2010-07-29 | Toshiba Corp | 半導体装置の製造方法 |
| JP2011134882A (ja) * | 2009-12-24 | 2011-07-07 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| US9153697B2 (en) | 2010-06-15 | 2015-10-06 | Unisantis Electronics Singapore Pte Ltd. | Surrounding gate transistor (SGT) structure |
| JP2012080076A (ja) * | 2010-09-30 | 2012-04-19 | Toshiba Corp | 半導体装置とその製造方法 |
| JP2012253219A (ja) * | 2011-06-03 | 2012-12-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| US9035384B2 (en) | 2011-12-19 | 2015-05-19 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US8916478B2 (en) | 2011-12-19 | 2014-12-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US9245889B2 (en) | 2011-12-19 | 2016-01-26 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US9362353B2 (en) | 2011-12-19 | 2016-06-07 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9478545B2 (en) | 2011-12-19 | 2016-10-25 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US9748244B2 (en) | 2011-12-19 | 2017-08-29 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US9806163B2 (en) | 2011-12-19 | 2017-10-31 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device having an nMOS SGT and a pMOS SGT |
| CN109449158A (zh) * | 2018-10-26 | 2019-03-08 | 中国科学院微电子研究所 | 半导体器件及其制造方法及包括该器件的电子设备 |
| WO2020082405A1 (zh) * | 2018-10-26 | 2020-04-30 | 中国科学院微电子研究所 | 半导体器件及其制造方法及包括该器件的电子设备 |
| US11652103B2 (en) | 2018-10-26 | 2023-05-16 | Institute of Microelectronics, Chinese Academy of Sciences | Semiconductor device, manufacturing method thereof, and electronic device including the device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5811336A (en) | 1998-09-22 |
| US5905283A (en) | 1999-05-18 |
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| US6521517B1 (en) | Method of fabricating a gate electrode using a second conductive layer as a mask in the formation of an insulating layer by oxidation of a first conductive layer |
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