NL8005673A - Veldeffecttransistor en werkwijze ter vervaardiging van een dergelijke veldeffecttransistor. - Google Patents

Veldeffecttransistor en werkwijze ter vervaardiging van een dergelijke veldeffecttransistor. Download PDF

Info

Publication number
NL8005673A
NL8005673A NL8005673A NL8005673A NL8005673A NL 8005673 A NL8005673 A NL 8005673A NL 8005673 A NL8005673 A NL 8005673A NL 8005673 A NL8005673 A NL 8005673A NL 8005673 A NL8005673 A NL 8005673A
Authority
NL
Netherlands
Prior art keywords
layer
substrate
area
semiconductor
semiconductor device
Prior art date
Application number
NL8005673A
Other languages
English (en)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL8005673A priority Critical patent/NL8005673A/nl
Priority to CA000387558A priority patent/CA1171550A/en
Priority to FR8119069A priority patent/FR2492166B1/fr
Priority to DE19813140268 priority patent/DE3140268A1/de
Priority to GB8130726A priority patent/GB2085656B/en
Priority to JP56163550A priority patent/JPS5795670A/ja
Publication of NL8005673A publication Critical patent/NL8005673A/nl
Priority to US06/721,123 priority patent/US4825267A/en
Priority to US07/272,660 priority patent/US4937202A/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)

Description

* * * PHN 9858 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven.
"Veldeffecttransistor en werkwijze ter vervaardiging van een dergelijke veldeffecttransistor".
De uitvinding betreft een halfgeleider inrichting met ten minste een veldeffecttransistor, welke halfgeleiderinrichting een halfgelei-derlichaam bevat met een substraat van een eerste geleidingstype dat aan een oppervlak althans ter plaatse van een aanvoergebied en een afvoerge-5 bied van de veldeffecttransistor voorzien is van een oppervlaktegebied van een tweede, aan het eerste tegengesteld geleidingstype, terwijl zich tussen een aanvoergebied en een afvoergebied ten minste een zich tot in het substraat uitstrekkende verdieping bevindt, die een kanaalgebied van de transistor definieert en voorzien is van ten minste een door een iso-10 lerende laag van het kanaalgebied gescheiden poortelectrode.
Daarnaast betreft de uitvinding een werkwijze voor het ver-• vaardigen van een dergelijke halfgeleiderinrichting.
Veldeffecttransistoren worden toegepast in geïntegreerde schakelingen, zowel in digitale schakelingen (logische schakelingen, geheu-15 gens) als in analoge schakelingen (bijvoorbeeld operationele versterkers). Hierbij wordt gestreefd naar een zo hoog mogelijke pakkingsdichtheid van de verschillende elementen zoals transistoren, dioden, weerstanden etc. op één halfgeleidersubstraat. Onder andere tracht men dit te bereiken door de trans is toren steeds kleinere afmetingen te geven.
20 Een veldeffecttransistor van de bovengenoemde soort is be kend uit het Amerikaanse octrooischrift No. 4.003.126. De daar getoonde veldeffecttransistor bevat twee door een V-groef van elkaar gescheiden delen van een oppervlaktegebied, die respectievelijk een aanvoer- en een af voergebied van de veldeffecttransistor vormen. Tussen deze delen van 25 het oppervlaktegebied en het omringende substraat, waarin het oppervlaktegebied is gerealiseerd bevinden zich pn-overgangen. Ten gevolge van de bij dergelijke pn-overgangen behorende capaciteit bezit de getoonde veldeffecttransistor, afhankelijk van de oppervlakte van het aanvoergebied en het afvoergebied hoge capaciteiten tussen het aanvoergebied en het sub-30 straat respectievelijk tussen het afvoergebied en het substraat. Deze capaciteiten hebben een nadelige, invloed op de snelheid van een dergelijke transistor en daarmee vervaardigde schakelingen. Daarbij zijn de effectieve oppervlakken van deze pn-overgangen gebonden aan minimale afmeting- 8005673 PHN 9858 2 * # * .....en onder andere bepaald door de miniiium-afnetingen van de contactgaten ten behoeve van de aanvoer- en de af voergebieden en door de toleranties tussen het masker dat deze contactgaten definieert en het masker dat de groef definieert.
5 Bovendien worden in de in het Amerikaanse octrooischrift
No. 4.003.126 getoonde inrichting de contactmetallisaties (electroden) ten behoeve van aanvoergebied, af voergebied en de pcortelectrode uit eenzelfde metaallaag gevormd. Om een goede ruimtelijke scheiding van deze aan-sluitelectroden te verkrijgen moet een ruime tolerantie in acht genomen 10 worden, hetgeen ten koste van de pakkingsdichtheid gaat.
De uitvinding stelt zich ten doel een veldef fecttrans is tor te verschaffen, waarbij de schakelsnelheid niet of slechts in geringe mate wordt beïnvloed door de capaciteiten tussen het aanvoergebied respectievelijk het af voergebied en het substraat.
15 Daarnaast stelt de uitvinding zich ten doel een veldeffect- transistor te verschaffen waarbij aanvoer- en af voergebied cp zelfregis-trerende wijze kunnen worden aangebracht.
Bovendien stelt zij zich ten doel een veldeffecttransistor te verschaffen die een grote pakkingsdichtheid mogelijk maakt, onder andere 20 doordat de uitrichttoleranties tussen aanvoergebied en poortelectrode respectievelijk tussen af voergebied en poortelectrode niet kritisch zijn.
De uitvinding berust onder meer cp het inzicht dat het bovenstaande bereikt kan warden door aan- en af voergebieden een bijzondere constructie te geven. Daarnaast berust zij op het inzicht dat een dergelijke 25 constructie een hoge pakkingsdichtheid mogelijk maakt, onder andere doordat de aansluitzones van aanvoer- en afvoergebied in een andere processtap worden vervaardigd dan die waarin de poortelectrode wordt vervaardigd.
Een halfgeleiderinrichting volgens de uitvinding heeft het 30 kenmerk dat het oppervlaktegebied van het tweede geleidingstype althans over een gedeelte van zijn oppervlak van het substraat gescheiden is door een isolerende laag en polykristallijn halfgeleidermateriaal bevat.
Door deze maatregel zijn het substraat en de cppervlaktelaag die het aanvoer- en af voergebied van de veldeffecttransistor bevat over 35 een groot gedeelte door een isolerende laag van elkaar gescheiden. Dit heeft tot gevolg dat de oppervlakken van de pn-overgangen tussen de cppervlaktelaag en het substraat en daardoor de bijbehorende capaciteiten aanzienlijk kleiner kunnen zijn dan in het geval dat de cppervlaktelaag over 8005673 * «· PHN 9858 3 ---------zijn gehele oppervlak een pn-overgang met het substraat vormt.
Een voorkeursuitvoering van een halfgeleider inrichting volgens de uitvinding heeft het kenmerk dat het door een isolerende laag van het substraat gescheiden deel van het oppervlaktegebied van het twee-5 de geleidingstype een aansluitzone vormt voor een aanvoergebied of een afvoergebied van een veldeffecttransistor.
Aanvoer- en af voergebieden worden hierdoor qp geheel zelfre-gistrerende wijze vervaardigd. Doordat bovendien de poortelectrode in een andere stap vervaardigd wordt dan de aansluitzones kan de minimale 10 afstand tussen de rand van de aansluitzones en de rand van de poortelectrode veel kleiner gekozen worden dan in bestaande trans is toren. Zelfs een gedeeltelijk overlappen is toegestaan zodat met een dergelijke transistor zeer hoge pakkingsdichtheden bereikt kunnen worden.
Bij voorkeur maakt een dergelijke aansluitzone deel uit van 15 een bedradingslaag die van het substraat gescheiden is door een isolerende laag en polykristallijn halfgeleidermateriaal bevat. Deze bedradingslaag kan deel uitmaken van een meerlaagsbedradingssysteem waarbij een tweede laag bestaat uit een geleiderpatroon dat is aangebracht op een het polykristallijn silicium en verdere delen van de inrichting bedekken-20 de laag van isolerend materiaal. Een dergelijke meerlaagsbedradingssys-teem verschaft een grote ontwerpvrijheid.
Een werkwijze voor het vervaardigen van een halfgeleiderinrichting volgens de uitvinding heeft het kenmerk dat uitgegaan wordt van . een halfgeleiderlichaam met een monokristallijn halfgeleidersubstraat van 25 een eerste geleidingstype dat aan een oppervlak bedekt wordt met een mas-keringslaag van isolerend materiaal die tenminste één opening bevat en waarbij vervolgens het halfgeleiderlichaam met de zijde van het genoemde oppervlak aan een epitaxiebehandeling vanuit de gasfase wordt onderworpen, waarbij een epitaxiale laag wordt neergeslagen waarvan een deel in de 30 openingen op het halfgeleideroppervlak monokristallijn en een deel op de maskeringslaag polykristallijn aangroeit welke laag gedoteerd wordt met verontreinigingen die een tweede aan het eerste tegengestelde geleidingstype veroorzaken, waarna althans ter plaatse van de openingen in de masker ingslaag ten minste een verdieping tot in het halfgeleidersubstraat 35 wordt aangebracht, waarna de wanden van de verdieping van een laag isolerend materiaal worden voorzien op welke laag ten minste een poortelectrode wordt aangebracht, terwijl de maskeringslaag als scheidingslaag achterblijft tussen het substraat en althans gedeelten van. de epitaxiale 8005673 PHN 9858 ï 4 laag die aansluitzones voor de aanvoer- en af voergebieden bevatten.
Hierbij wordt bij voorkeur voorafgaande aan de epitaxiebehan-deling, bij een temperatuur lager dan die waarbij de epitaxiale laag wordt neergeslagen, zowel op de maskeringslaag als op het onbedekte halfgelei-5 deroppervlak in de qpeningen in de masker ingslaag een amorfe of polykris-tallijne laag neergeslagen waarvan het laagdeelin de openingen op het onbedekte halfgeleider lichaam door een warmtebehandeling voorafgaand- aan het neerslaan van de epitaxiale laag in monokristallijne toestand overgaat.
Op deze wijze wordt bereikt dat de monokristallijne en poly-10 kristallijne delen van de epitaxiale laag goed op elkaar aansluiten, - zoals beschreven is in de Nederlandse Octrooiaanvrage No. 7810549 van Aanvraagster.
Een voorkeursuitvoering van een werkwijze voor het vervaardigen van een veldeffecttransistor volgens de uitvinding heeft het ken-15 merk dat tenminste ter plaatse van de openingen in de masker ingslaag de het tweede geleidingstype veroorzakende verontreinigingen door middel van dotering worden aangebracht tot op een diepte die groter is dan de maximale dikte van de epitaxiale laag.
Dit heeft het voordeel dat, aangezien de diepte van een der-20 gelijke dotering zeer goed instelbaar is deze dotering over het gehele oppervlak van de inrichting tot op praktisch dezelfde diepte plaats vindt. Variaties in de dikte van de epitaxiale laag die met een veel minder grote nauwkeurigheid kan worden aangebracht hebben derhalve geen invloed op de diepte van de pn-overgang tussen het qppervlaktegebied en het substraat. 25 Dergelijke variaties beïnvloeden daardoor dan ook de kanaallengte niet of nauwelijks, zodat de veldeffecttransistoren over het gehele oppervlak een praktisch constante kanaallengte bezitten.
Een tweede voordeel bestaat hierin dat het gedoteerde opper-vlaktegebied sneller oxydeert dan het ongedoteerde substraat. Dit heeft 30 tot gevolg dat het poortoxyde, dat in een volgende stap wordt aangegroeid ter plaatse waar dit op aan- en af voergebied bedekt enkele malen dikker is dan in het kanaalgebied. De parasitaire capaciteiten tussen de poort-elec.tr ode en de aan- en af voergebieden worden hierdoor aanzienlijk verminderd.
35 De uitvinding zal thans nader worden toegelicht aan de hand van enkele uitvoeringsvoorbeelden en de tekening, waarin
Figuur 1 een bovenaanzicht toont van een halfgeleiderinrich-ting- volgens de uitvinding 8005673 i i EHN 9858 5 -------- Figuur 2 een dwarsdoorsnede toont langs de lijn II-II in Figuur 1
Figuur 3 een electrisch vervangingsschema toont van de inrichting volgens Figuur 1 en 2 5 Figuur 4 een schematische weergave geeft van de stroomwegen in een veldeffecttrans istor volgens de uitvinding
Figuur 5 een dergelijke schematische weergave van stroomwegen toont in een andere uitvoering van een veldef f ecttrans is tor volgens de uitvinding 10 Figuur 6 en 7 de halfgeleiderinrichting van Fig. 2 tonen tij dens stappen van zijn vervaardiging
Figuur 8 een bovenaanzicht geeft van een andere uitvoeringsvorm van de schakeling volgens Figuur 3
Figuur 9 een dwarsdoorsnede toont van deze inrichting volgens 15 de lijn IX-IX in Figuur 8
Figuur 10 een electrisch vervangingsschema toont van een deel van een geheugenschakeling waarin een veideffecttransistor volgens de uitvinding wordt toegepast, terwijl
Figuur 11 een bovenaanzicht geeft van een gedeelte van een 20 dergelijke geheugenschakeling en
Figuur 12 een dwarsdoorsnede toont langs de lijn XII-XII in
Figuur 11.
De figuren zijn schematisch en niet qp schaal getekend, waarbij ter wille van de duidelijkheid, in de dwarsdoorsnede in het bijzonder 25 de afmetingen in de dikterichting sterk zijn overdreven. Halfgeleiderzo-nes van hetzelfde geleidingstype zijn in het algemeen in dezelfde richting gearceerd? in de verschillende uitvoeringsvoorbeelden zijn overeenkomstige delen in de regel met dezelfde verwijzingscijfers aangeduid.
Figuur 1 toont in bovenaanzicht een logische poort van het 30 NAND-type waarvan het electrisch schema is weergegeven in Figuur 3, terwijl Figuur 2 een dwarsdoorsnede toont langs de lijn II-II in Figuur 1.
De halfgeleiderinrichting van de Figuren 1 en 2 bevat in dit voorbeeld een halfgelèiderlichaam 1 van silicium met een substraat 2 van het p-type, <100} georiënteerd en met een soortelijke weerstand van 8-12 obm-35 centimeter.
Aan het oppervlak 3 van het substraat 2 Is een aantal veld-effecttrans is toren T1,T2,T3,T4 gerealiseerd. Deze bevinden zich ter plaatse van cpeningen 4 in een laag 5 van isolerend materiaal, in dit voor-
800567J
* EHN 9858 6 « > — beeld siliciumoxyde. Cp de isolerende laag 5 en ter plaatse van de opening 4 bevindt zich een oppervlaktegebied van het n-type. Dit oppervlakte-gebied bestaat ter plaatse van de openingen 4 uit een gediffundeerde zone 6 en een op het oppervlak 3 neergeslagen monokristallij ne epitaxiale 5 laag 7 . Buiten de openingen 4 bestaat de cppervlaktezone uit een cp het oxyde neergeslagen polykristallijne epitaxiale laag 7^.
In de openingen 4 bevinden' zich voorts V-vormige verdiepingen 8. Een dergelijke verdieping 8 scheidt binnen een opening 4 het cppervlakte-gebied 6,7a in een aanvoergebied 9 en een af voergebied 10. De verdieping 10 8 strekt zich uit tot in het substraat 2 en definieert daar een kanaalge-bied 11. Het kanaalgebied 11 is door een dunne laag poortoxyde 12 gescheiden van een poortelectrode 13. De laag 12 scheidt eveneens de poortelec-trode 13 over een gedeelte van de wanden van de groef 8 van het aanvoer- · gebied 9, respectievelijk het af voergebied 10.
15 De polykristallijne lagen 7a bevatten aansluitzones 14 en 15 voor de aanvoer- en af voergebieden. Deze aansluitzones 14, 15 zijn via contactgaten 16 in een electrisch isolerende laag 17 van siliciumoxyde verbonden met een geleiderpatroon 18 dat bijvoorbeeld gedoteerd polykris-talijnsilicium bevat. Dit geleiderpatroon 18 contacteert op diverse plaat-sen via contactgaten 16 en bedradingspatroon dat gevormd is uit de poly-kristallijne epitaxiale laag 7 , die door de oxydelaag 5 gescheiden is van het substraat 2.
Om de onderlinge beïnvloeding van diverse veldeffecttrans istoren tegen te gaan is de inrichting voorts voorzien van kanaalstopgebie-25 den 19.
In een dergelijke transistor maken het aanvoergebied 9, het af- u voergebied 10 en de bijbehorende aansluitzones 7° deel uit van eenzelfde oppervlaktegebied 6,7. Dit oppervlaktegebied is door de maatregel volgens de uitvinding over een groot gedeelte door de oxydelaag 5 gescheiden van 30 het substraat 2. De parasitaire capaciteit tussen- het substraat 2 en het aanvoer- respectievelijk af voergebied 9 en 10 wordt derhalve vrijwel uitsluitend bepaald door de oppervlakken van de pn-overgangen 20,21. Deze oppervlakken worden uitsluitend bepaald door de onderlinge toleranties van de maskers die respectievelijk de opening 4 en de verdieping 8 bepa-35 len en kunnen daardoor vele malen kleiner zijn dan in bestaande veldef-fecttransistoren.
Bovendien kunnen de aanvoer- en af voergebieden, doordat zij gedefinieerd worden door de monokristallijne delen 7a van de epitaxiale 80 0 56 73" I * PHN 9858 7 ...........laag binnen de opening 4 zelfregistrerend worden aangebracht. De qp deze monókristallijne delen 7 aansluitende polykristallijne delen / maken deel uit van een bedradingssysteem dat onder andere de aansluitzones 14 en 15 van aanvoer- en af voergebieden 9 ai 10 bevat. De poortelectrode 13 5 wordt in een afzonderlijke metallisatiestap vervaardigd; dit betekent dat geen toleranties tussen poortelectrode en aansluitzones in acht genomen hoeven te worden, hetgeen een verdere vermindering van de afmetingen van de veldeffecttransistor mogelijk maakt. Hierdoor en door het feit dat het polykristallijn silicium 7 tevens dienst doet als interconnectie; kan IQ in een geïntegreerde schakeling vervaardigd met veldeffecttransistoren volgens de uitvinding een zeer hoge pakkingsdichtheid worden bereikt.
Voor de strocm door een veldeffecttransistor geldt: V n 1 = ZDSS <1 ' — > ' blj VDS = oonstant
15 P
waarin: VGg : spanning tussen poort en aanvoergebied VDS : spanning tussen aanvoer- en af voergebied V-, : afknijpspanning
* W
n js 2 , terwijl IDgg ss |* ^u, waarin 20 ^u : beweeglijkheid van de ladingsdragers w : kanaalbreedte L : kanaallengte.
In het bovenstaande voorbeeld heeft de groef een V-vormige doorsnede en de vorm van een omgekeerde pyramide, zie ook Figuur 4.
25 De constante I^s wordt hier dan ook niet meer zonder meer bepaald door breedte en lengte van de groef aangezien langs alle vier zijvlakken 22,23, 24, 25 geleiding van ladingsdragers kan plaatsvinden, zoals weergegeven door pijlen 26 in Figuur 4. In een andere vorm van de groef, zoals weergegeven in Figuur 5, die in de stroomrichting gezien eveneens een V-30 vormige doorsnede heeft, is de stroom langs de zijvlakken 22 , 23 praktisch verwaarloosbaar en wordt de praktisch geheel bepaald door de beide zijvlakken 24, 25 waarlangs de ladingdragers zich bewegen (pijlen 26).
De halfgeleiderinrichting van Figuur 1,2 kan als volgt worden vervaardigd (zie Figuren 6 en 7).
35 Uitgegaan wordt van een p-type silicium substraat, (100)-georir ënteerd met een soortelijke weerstand van 8-12 ohmcentimeter. Vervolgenw wordt op een oppervlak 3 van het substraat 2 een isolerende laag 5 aangebracht bijvoorbeeld door oxydatie totdat een laag siliciumdioxyde van on- .80 0 5 6 7 3 4 % EHN 9858 8 ....... geveer 0,45 micraneter is aangegroeid.
Teneinde tassen de te vormen veldeffecttrans istoren kanaalstcp- gebieden te vormen wordt vervolgens over het gehele oppervlak een implan- 13 tatie uitgevoerd met boriumionen. De iirplantatiedosis bedraagt 1,5.10 2 5 ionen/cm bij een energie van 150 keV. Dit resulteert in een verhoogde acceptorconcentratie in een oppervlaktegebied 27 direct onder het oxyde 5. In het oxyde 5 wordt vervolgens ter plaatse van de aan te brengen veldeffecttrans is tor langs fotolithographische weg een opening 4 aangebracht. Hiermee is de inrichting volgens Figuur 6 verkregen.
10 Vervolgens wordt zowel in de opening 4 op het siliciumoppervlak als qp de oxydelaag 5 een circa 20 nanometer dikke laag polykristallijn. silicium bij een subatmosferische druk van 0,5 Torr en een temperatuur van 625 C neergeslagen. In een daaropvolgende warmtebehandeling gaat deze laag polykristallijn silicium in de opening 4 ten gevolge van rekristal-15 lisatie over in monokristallijn silicium terwijl de laag cp andere plaatsen polykristallijn blijft. Een en ander is nader beschreven in de Nederlandse Octrooiaanvrage No. 7810549 van Aanvraagster waarvan de inhoud bij referentie in deze aanvrage is opgencmen.
De epitaxiale laag 7 die vervolgens bij een temperatuur van 20 ca. 1050°C wordt neergeslagen vormt binnen de opening 4 een monokristal-_ lijn gedeelte 7a en daarbuiten een polykristallijn gedeelte 7°. De dikte van deze laag die gemiddeld 0,5 micraneter bedraagt kan bijvoorbeeld variëren tussen 0,4 micrometer en 0,6 micraneter. Om aan- en afvoergebieden te vormen wordt deze laag 7 vervolgens gedoteerd, bijvoorbeeld met fosfor 25 dat door middel van diffusie wordt aangebracht. Deze diffusie wordt, met name binnen de opening 4, doorgezet tot op een diepte van 0,7 micrometer, zodat zelfs bij een maximale dikte van de epitaxiale laag van 0,6 micrometer de diepte van de pn-overgang 20,21 tussen substraat 2 en respectievelijk aanvoergebied 9 en af voergebied 10 geheel door de diffusiestap, 30 die zeer nauwkeurig kan geschieden, wordt bepaald. Hiermee is deze diepte en daarmee de kanaallengte van de te vormen veldeffecttransistor onafhankelijk geworden van de dikte van de epitaxiale laag 7.
b
Nadat het polykristallijn silicium / in patroon is gebracht ten behoeve van een eerste bedradingslaag (de bedradingssporen 28 in 35 Figuur 1) wordt de gehele inrichting bedekt met een laag 17 van silicium-oxyde ter dikte van 0,4 micraneter. In deze laag 17 wordt ten behoeve van het aanbrengen van de verdieping 8 langs fotolithographische weg een venster 29 (zie Figuur 1) aangebracht. Hiermee is de inrichting volgens 8005673 « » PHN 9858 9 ........Figuur 7 verkregen.
Binnen het venster 29 wordt vervolgens de verdieping 8 aangebracht door middel van anisotropp etsen tot een diepte van circa 0,8 micrometer. Hiervoor wordt gebruik gemaakt van een kaliumhydroxide/ isopro-5 panol-oplossing bij een temperatuur van circa 60°C. Dit etsen vindt plaats tot in het substraat 2 tot op een nauwkeurig bepaalde diepte vanaf het oppervlak 3. Doordat de diffusie waarmee aan- en afvoergebieden 9, 10 zijn gevormd over de gehele halfgeleider inrichting eveneens tot qp een praktisch uniforme diepte zijn uitgevoerd is de kanaallengte over de gehele 10 inrichting constant, zodat zeer goed reproduceerbare trans is toren kunnen worden vervaardigd. Door middel van deze etsstap wordt ook het in het venster blootliggende polykristallij ne silicium weggeëtst, zodat eventuele kortsluitingen tussen aanvoer- en af voergebied worden voorkcmen.
In een volgende stap wordt binnen de opening 29 poortoxyde 12 15 aangegroeid door middel van thermische oxydatie. Ter plaatse van het substraat 2, waar zich het eigenlijke kanaal 11 bevindt wordt deze oxydatie doorgezet totdat een dikte van circa 50 nanometer is bereikt. Dit oxyde 12 groeit tegelijkertijd aan op binnen de opening 29 blootgelegde delen 7a van het manokristallijn silicium waarin aanvoer- en af voergebied 9, res-20 pectievelijk 10 zijn gevormd. Dit aangroeien dat plaats vindt in een natte stikstofatmosfeer bij een temperatuur van circa 850°C gaat op het gedoteerde silicium 6, 7a veel (4 a 5 maal) sneller dan op het ongedoteerde substraat 2. Hierdoor is het oxyde op de plaats waar het als isolatie dient tussen de poortelectrode 13 en de aan- en afvoergebieden 9, 10 aan-25 zienlijk dikker dan het eigenlijke poortoxyde 12a ter plaatse van het ka-naalgebied 11. Dit heeft een vermindering ten gevolge van de parasitaire capaciteit tussen aan/af voergebieden 9, 10 en de poortelectrode 13.
Ctn een juiste instelling van de drempelwaarde te verkrijgen kan desgewenst door middel van een ionenimplantatie met bijvoorbeeld bo-30 riumionen de acceptorconcentratie in het kanaalgebied 11 worden verhoogd.
Nadat contactgaten 16 in het oxyde 17 zijn aangébracht om de aansluitzones 14, 15 en eventueel andere plaatsen van het eerste bedra-dingspatroon 28 aan te sluiten wordt over het geheel een laag van geleidend materiaal aangebracht. Om met name in de verdiepingen 8 een goede 35 stapbedékking te verkrijgen wordt hiervoor polykristallijn silicium gekozen, dat bij lage druk wordt.neergeslagen en vervolgens gedoteerd. Nadat hieruit op algemeen bekende wijze het geleiderpatroon 18 is gevormd is de inrichting volgens Figuur 2 voltooid.
8005673 PHN 9858 10 --------- De Figuren 8 en 9 tonen in bovenaanzicht respectievelijk dwarsdoorsnede een andere realisatie van de schakeling van. Figuur 3. Hierbij zijn de transistoren , T2, gedefinieerd in één opening 4 door het aanbrengen van drie verdiepingen 8. Het aanvoergebied 9 van de transis- 5 tor oy en het afvoergebied 10 van transistor maken op dezelfde wijze als in het hiervoor beschreven uitvoeringsvoorbeeld deel uit van eenzelfde qppervlaktegebied 6,7 met de daaraan verbonden voordelen van een lage parasitaire capaciteit tussen dit aanvoer- respectievelijk afvoergebied en het substraat.
10 Doordat het afvoergebied van transistor respectievelijk T2 samenvalt met het aanvoergebied van transistor T2 respectievelijk kunnen deze gemeenschappelijke gebieden zeer klein gekozen worden. Hierdoor wordt een zeer hoge dichtheid bereikt. De verwijzingscijfers in de Figuren 8 en 9 hebben dezelfde betekenis als in de.Figuren 1 en 2.
15 Figuur 10 toont schematisch een deel van een dynamisch geheugen waarin een veldeffecttransistor volgens de uitvinding wordt toegepast, met woordlijnen Wq, en bitlijnen Bq, . .B^. Op de kruispunten van woorden bitlijnen bevinden zich geheugencellen met één transistor per cel. De geheugeninformatie wordt hierbij opgeslagen in opslagcapaciteiten gevormd 20 door de capaciteit tussen de aansluitzone van het afvoergebied van de transistor en een daarboven gelegen referentievlak uit geleidend materiaal, die door een diëlectricum onderling zijn gescheiden.
Figuur 11 toont schematisch een bovenaanzicht van een dergelijke cel en Fguur 12 een dwarsdoorsnede langs de lijn XII-XII in Figuur 11.
25 Het referentievlak 30 dat in dit voorbeeld met aarde verbonden is maakt deel uit van het geleiderpatroon 18, terwijl het diëlectricum van de condensator gevormd wordt door de oxydelaag 17. De woordlijnen Wq, maken eveneens deel uit van het geleiderpatroon 18. Elke woordlijn verbindt een aantal poortelectrodes 13 van transistoren,die deel uitmaken van een cel.
30 Het aantal cellen dat door e^n woordlijn wordt aangestuurd bepaalt het aantal bits per woord. De woordlijn 31 in Figuur 9 maakt eveneens deel uit van het geleiderpatroon 18, terwijl de bitlijnen 32 gevormd worden door bedradingssporen 28 uit polykristallijn silicium 7 , die verbonden zijn met aanvoergebieden 9 van de transistoren. Overigens hebben de ver- 35 wijzingscijfers in de Figuren 9 en 10 dezelfde betékenis als in de vorige Figuren.
Bij het inlezen worden door middel van een spanning cp de woord-- - lijn. de daarmee verbonden transistoren geleidend. Afhankelijk van de 8005673 <9 FHN 9858 11 —.....spanning op de bit-lijnen, die overeenkomt met een bepaald informatie patroon woeden de condensatoren al of niet opgeladen. Tijdens het uitlezen van de informatie warden de trans is toren eveneens in geleidende toestand gebracht, zodat via de bitlijnen, desgewenst met behulp van uit-5 gangsversterkers, deze informatie kan worden afgetast.
De uitvinding is uiteraard niet beperkt tot de bovenstaande voorbeelden? het zal duidelijk zijn dat binnen het kader van de uitvinding voor de vakman diverse variaties mogelijk zijn. Zo zijn andere dan V-vor-mige verdiepingen mogelijk; deze kunnen bijvoorbeeld U-vormig zijn. De 10 poortelectrode 13 kan in plaats van uit gedoteerd polykristallijn silicium uit aluminium warden vervaardigd. Daarnaast kunnen in de groef, zoals die is weergegeven in Figuur 5 meerdere poortelectroden worden aangebracht; op deze wijze kan bijvoorbeeld een tetrode-MOST worden gerealiseerd. Ook in de werkwijze zijn diverse variaties mogelijk, zo kunnen de aan- en af-15 voergebieden in plaats van door diffusie door middel van een geschikte ionenimplantatie worden aangebracht.
Ook kan, nadat ten behoeve van een goede stapbedekking de poortelectrode 13 uit polykristallijn silicium is vervaardigd het overige gedeelte van het geleiderpatroon 18 uit een ander materiaal, bijvoor-20 beeld aluminium worden vervaardigd.
25 30 8005673 35

Claims (14)

1. Half geleider inrichting met tenminste een veldef f ecttransistor, welke halfgeleiderinrichting een halfgeleiderlichaam bevat met een substraat van een eerste geleidingstype dat aan een oppervlak althans ter plaatse van een aanvoergebied en een afvoergebied van de veldeffecttran- 5 sis tor voorzien is van een oppervlaktegebied van een tweede, aan het eerste tegengesteld geleidingstype, terwijl zich tussen een aanvoergebied en een afvoergebied tenminste een zich tot in het substraat uitstrekkende verdieping bevindt, die een kanaalgebied van een transistor definieert en voorzien is van tenminste een door een isolerende laag van het kanaalge-10 bied gescheiden poortelectrode met het kenmerk dat het oppervlaktegebied van het tweede geleidingstype althans over een gedeelte van zijn oppervlak van het substraat gescheiden is door een isolerende laag en poly-kristallijn halfgeleidermateriaal bevat.
2. Halfgeleiderinrichting volgens conclusie 1, met het kenmerk dat 15 het door een. isolerende laag van het substraat gescheiden deel van het oppervlaktegebied van het tweede geleidingstype een aansluitzone vormt voor een aanvoergebied of een afvoergebied van een veldef f ecttransistor.
3. Halfgeleiderinrichting volgens conclusie 1 of 2 met het kenmerk dat de aansluitzone deel uitmaakt van een bedradingslaag die van het 20 substraat gescheiden is door een isolerende laag en polykristallijn halfgeleidermateriaal bevat.
4. Halfgeleiderinrichting volgens één der conclusies 1 t/m 3 met het kenmerk dat de veldeffecttransistor één verdieping bevat en het oppervlaktegebied van het tweede geleidingstype zowel ter plaatse van het aan- 25 voergebied als van het afvoergebied over een gedeelte van zijn oppervlak van het substraat gescheiden is door een isolerende laag en polykristallijn halfgeleidermateriaal bevat.
5. Halfgeleiderinrichting volgens één der conclusies 1 t/m 3 met : het kenmerk dat zich tussen een eerste aanvoergebied en een afvoergebied 30 meerdere verdiepingen bevinden die kanaalgebieden definiëren van een aantal in serie geschakelde veldeffecttransistoren waarbij het oppervlaktegebied van het tweede geleidingstype ter plaatse van het eerste aanvoergebied en het afvoergebied over een gedeelte van zijn oppervlak van het 8005673 EHN 9858 13 .« c ,ί ' -----substraat gescheiden is door een isolerende laag en polykristallijn half- geleidermateriaal bevat.
6. Halfgeleiderinrichting volgens één der vorige conclusies met het kenmerk dat de verdieping gezien in de richting van aanvoergebied 5 naar af voergebied een V-vormige doorsnede bezit.
7. Halfgeleiderinrichting volgens één der vorige conclusies met - -het kenmerk dat de laag van polykristallijn halfgeleidermateriaal bedekt is met een laag isolerend materiaal, die van contactgaten voor electrische aansluitingen is voorzien. 10 8.. Halfgeleiderinrichting volgens één der vorige conclusies met het kenmerk dat het halfgeleiderlichaam silicium en de op het substraat gelegen isolerende laag siliciumoxyde bevat.
9. Werkwijze voor het vervaardigen van een halfgeleiderinrichting volgens één der vorige conclusies met het kenmerk dat uitgegaan wordt van 15 een halfgeleiderlichaam met een monokristallijn halfgeleidersuhstraat van een eerste geleidingstype dat aan een oppervlak bedekt wordt met een masker ings laag van isolerend materiaal die tenminste één opening bevat en waarbij vervolgens het halfgeleiderlichaam met de zijde van het genoemde oppervlak aan een epitaxiebehandeling vanuit de gasfase wordt onderworpen, 20 waarbij een epitaxiale laag wordt neergeslagen waarvan een deel in de openingen op het halfgeleideroppervlak monokristallijn en een deel op de masker ings laag polykristallijn aangroeit welke laag gedoteerd wordt met verontreinigingen die een tweede aan het eerste tegenovergestelde geleidingstype veroorzaken, waarna althans ter plaatse van de qpeningen in de mas- 25 keringslaag ten minste een verdieping tot in het halfgeleidersuhstraat wordt aangebracht waarna de wanden van de verdieping van een laag isolerend materiaal worden voorzien qp welke laag ten minste een poortelectro-de wordt aangebracht, terwijl de maskeringslaag als scheidingslaag fungeert tussen het substraat en althans gedeelten van de epitaxiale laag 30 die aansluitzones voor de aanvoergebieden en af voergebieden bevatten.
10. Werkwijze volgens conclusie 9 met het kenmerk dat voorafgaande aan de epitaxiebehandeling bij een temperatuur lager dan die waarbij de epitaxiale laag wordt neergeslagen zowel op de maskeringslaag als op het onbedekte halfgeleideroppervlak in de openingen in de maskeringslaag een 35 amorfe of polykristallijne laag wordt neergeslagen waarvan het laagdeel in de openingen op het onbedekte halfgeleideroppervlak door een warmtebehandeling voorafgaand aan het neerslaan van de epitaxiale laag in mono-kristallijne toestand overgaat. 8005673 EHN 9858. 14
11. Werkwijze volgens conclusie 10 met het kenmerk dat een sub-atmosferische druk van 0,01 - 10 Torr voor het neerslaan van de amorfe of polykristallijne laag wordt toegepast.
12. Werkwijze volgens conclusie 10 of 11 met het kenmerk dat qp 5 een halfgeleiderlichaam uit silicium een maskeringslaag uit siliciumdixy-de wordt gevormd en een amorfe of polykristallijne laag uit silicium wordt neergeslagen bij een temperatuur die lager is dan 800°C.
13. Werkwijze volgens één der conclusies 10 t/m 12 met het kenmerk dat een amorfe of polykristallijne laag wordt neergeslagen met een 10 dikte van tenminste 2 nanometer en ten hoogste 100 nanometer.
14. Werkwijze volgens één der conclusies 9 t/, 13 met het kenmerk dat tenminste ter plaatse van de openingen in de maskeringslaag de het tweede geleidingstype veroorzakende verontreinigingen door middel van dotering worden aangebracht tot op een diepte die groter is dan de maxi- 15 male dikte van de epitaxiale laag.
15. Werkwijze volgens één der conclusies 9 t/m 14 met het kenmerk dat over de laag van het tweede geleidingstype. een isolerende laag wordt aangebracht die voorzien wordt van contactgaten ten behoeve van aansluitcontacten voor de halfgeleiderinrichting. 20 25 0 30 35 8005673
NL8005673A 1980-10-15 1980-10-15 Veldeffecttransistor en werkwijze ter vervaardiging van een dergelijke veldeffecttransistor. NL8005673A (nl)

Priority Applications (8)

Application Number Priority Date Filing Date Title
NL8005673A NL8005673A (nl) 1980-10-15 1980-10-15 Veldeffecttransistor en werkwijze ter vervaardiging van een dergelijke veldeffecttransistor.
CA000387558A CA1171550A (en) 1980-10-15 1981-10-08 Field effect transistor and method of manufacturing such a field effect transistor
FR8119069A FR2492166B1 (fr) 1980-10-15 1981-10-09 Transistor a effet de champ et son procede de fabrication
DE19813140268 DE3140268A1 (de) 1980-10-15 1981-10-10 Halbleiteranordnung mit mindestens einem feldeffekttransistor und verfahren zu ihrer herstellung
GB8130726A GB2085656B (en) 1980-10-15 1981-10-12 Field effect transistor
JP56163550A JPS5795670A (en) 1980-10-15 1981-10-15 Semiconductor device and method of producing same
US06/721,123 US4825267A (en) 1980-10-15 1985-04-08 Field effect transistor having self-registering source and drain regions to minimize capacitances
US07/272,660 US4937202A (en) 1980-10-15 1988-11-17 Method of manufacturing field effect transistors having self-registering source and drain regions to minimize capacitances

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8005673 1980-10-15
NL8005673A NL8005673A (nl) 1980-10-15 1980-10-15 Veldeffecttransistor en werkwijze ter vervaardiging van een dergelijke veldeffecttransistor.

Publications (1)

Publication Number Publication Date
NL8005673A true NL8005673A (nl) 1982-05-03

Family

ID=19836015

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8005673A NL8005673A (nl) 1980-10-15 1980-10-15 Veldeffecttransistor en werkwijze ter vervaardiging van een dergelijke veldeffecttransistor.

Country Status (7)

Country Link
US (2) US4825267A (nl)
JP (1) JPS5795670A (nl)
CA (1) CA1171550A (nl)
DE (1) DE3140268A1 (nl)
FR (1) FR2492166B1 (nl)
GB (1) GB2085656B (nl)
NL (1) NL8005673A (nl)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04368182A (ja) * 1991-06-17 1992-12-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
NL8005673A (nl) * 1980-10-15 1982-05-03 Philips Nv Veldeffecttransistor en werkwijze ter vervaardiging van een dergelijke veldeffecttransistor.
US4546367A (en) * 1982-06-21 1985-10-08 Eaton Corporation Lateral bidirectional notch FET with extended gate insulator
DE3230945A1 (de) * 1982-08-20 1984-02-23 Telefunken electronic GmbH, 7100 Heilbronn Verfahren zum herstellen eines feldeffekttransistors
US5164325A (en) * 1987-10-08 1992-11-17 Siliconix Incorporated Method of making a vertical current flow field effect transistor
JPH01151268A (ja) * 1987-12-08 1989-06-14 Mitsubishi Electric Corp 半導体装置の製造方法
US5198378A (en) * 1988-10-31 1993-03-30 Texas Instruments Incorporated Process of fabricating elevated source/drain transistor
JP2551203B2 (ja) * 1990-06-05 1996-11-06 三菱電機株式会社 半導体装置
US5366925A (en) * 1993-09-27 1994-11-22 United Microelectronics Corporation Local oxidation of silicon by using aluminum spiking technology
JPH0878533A (ja) * 1994-08-31 1996-03-22 Nec Corp 半導体装置及びその製造方法
JPH11204782A (ja) * 1998-01-08 1999-07-30 Toshiba Corp 半導体装置およびその製造方法
EP1039529B1 (en) 1999-03-22 2006-12-13 STMicroelectronics S.r.l. Method for manufacturing a microintegrated structure with buried connections, in particular an integrated microactuator for a hard-disk drive unit
US6660598B2 (en) * 2002-02-26 2003-12-09 International Business Machines Corporation Method of forming a fully-depleted SOI ( silicon-on-insulator) MOSFET having a thinned channel region
JP2008078604A (ja) * 2006-08-24 2008-04-03 Rohm Co Ltd Ｍｉｓ型電界効果トランジスタおよびその製造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE756495A (fr) * 1969-09-23 1971-03-23 Int Standard Electric Corp Element de commutation electronique
NL161306C (nl) * 1971-05-28 1980-01-15 Fujitsu Ltd Werkwijze voor de vervaardiging van veldeffecttransis- toren met geisoleerde stuurelektrode.
US4041518A (en) * 1973-02-24 1977-08-09 Hitachi, Ltd. MIS semiconductor device and method of manufacturing the same
JPS5093779A (nl) * 1973-12-21 1975-07-26
JPS50134381A (nl) * 1974-04-10 1975-10-24
US4003126A (en) * 1974-09-12 1977-01-18 Canadian Patents And Development Limited Method of making metal oxide semiconductor devices
US4016587A (en) * 1974-12-03 1977-04-05 International Business Machines Corporation Raised source and drain IGFET device and method
US4003036A (en) * 1975-10-23 1977-01-11 American Micro-Systems, Inc. Single IGFET memory cell with buried storage element
DE2619713C2 (de) * 1976-05-04 1984-12-20 Siemens AG, 1000 Berlin und 8000 München Halbleiterspeicher
JPS5310982A (en) * 1976-07-19 1978-01-31 Hitachi Ltd Production of mis semiconductor device
DE2642615C2 (de) * 1976-09-22 1986-04-24 Siemens AG, 1000 Berlin und 8000 München Halbleiterspeicher
US4084175A (en) * 1976-09-30 1978-04-11 Research Corporation Double implanted planar mos device with v-groove and process of manufacture thereof
US4065783A (en) * 1976-10-18 1977-12-27 Paul Hsiung Ouyang Self-aligned double implanted short channel V-groove MOS device
DE2703871C2 (de) * 1977-01-31 1985-06-13 Siemens AG, 1000 Berlin und 8000 München Halbleiterspeicher mit wenigstens einem V-MOS-Transistor
US4398339A (en) * 1977-04-15 1983-08-16 Supertex, Inc. Fabrication method for high power MOS device
US4116720A (en) * 1977-12-27 1978-09-26 Burroughs Corporation Method of making a V-MOS field effect transistor for a dynamic memory cell having improved capacitance
US4152714A (en) * 1978-01-16 1979-05-01 Honeywell Inc. Semiconductor apparatus
US4353085A (en) * 1978-02-27 1982-10-05 Fujitsu Limited Integrated semiconductor device having insulated gate field effect transistors with a buried insulating film
JPS5537250U (nl) * 1978-08-31 1980-03-10
NL7810549A (nl) * 1978-10-23 1980-04-25 Philips Nv Werkwijze voor het vervaardigen van een halfgeleider- inrichting.
JPS5612803A (en) * 1979-07-06 1981-02-07 Hitachi Ltd Controller for electric vehicle driven by induction motor
US4272302A (en) * 1979-09-05 1981-06-09 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Method of making V-MOS field effect transistors utilizing a two-step anisotropic etching and ion implantation
NL8006339A (nl) * 1979-11-21 1981-06-16 Hitachi Ltd Halfgeleiderinrichting en werkwijze voor de vervaar- diging daarvan.
US4295924A (en) * 1979-12-17 1981-10-20 International Business Machines Corporation Method for providing self-aligned conductor in a V-groove device
US4335450A (en) * 1980-01-30 1982-06-15 International Business Machines Corporation Non-destructive read out field effect transistor memory cell system
NL8005673A (nl) * 1980-10-15 1982-05-03 Philips Nv Veldeffecttransistor en werkwijze ter vervaardiging van een dergelijke veldeffecttransistor.

Also Published As

Publication number Publication date
FR2492166B1 (fr) 1986-06-20
GB2085656A (en) 1982-04-28
JPS5795670A (en) 1982-06-14
CA1171550A (en) 1984-07-24
FR2492166A1 (fr) 1982-04-16
US4937202A (en) 1990-06-26
GB2085656B (en) 1985-05-01
DE3140268A1 (de) 1982-06-16
US4825267A (en) 1989-04-25

Similar Documents

Publication Publication Date Title
JP3744938B2 (ja) 自己増幅ダイナミックｍｏｓトランジスタメモリセルを有する装置の製法
JP3728125B2 (ja) メモリセル装置及びその製造方法
EP0135824B1 (en) Semiconductor memory device
US4317273A (en) Method of making high coupling ratio DMOS electrically programmable ROM
NL8005673A (nl) Veldeffecttransistor en werkwijze ter vervaardiging van een dergelijke veldeffecttransistor.
US4920391A (en) Semiconductor memory device
EP0020477B1 (en) Dynamic random access memory
EP0599506A1 (en) Semiconductor memory cell with SOI MOSFET
EP0145606B1 (en) Semiconductor memory device
NL8105920A (nl) Halfgeleiderinrichting en werkwijze voor het vervaardigen van een dergelijke halfgeleiderinrichting.
US4763180A (en) Method and structure for a high density VMOS dynamic ram array
US4326331A (en) High coupling ratio electrically programmable ROM
NL8003612A (nl) Werkwijze ter vervaardiging van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd door toepassing van deze werkwijze.
US4878102A (en) Charge-coupled device
US4422092A (en) High coupling ratio electrically programmable ROM
KR900000180B1 (ko) 반도체 기억장치의 제조방법
US4380056A (en) Charge coupled device focal plane with serial register having interdigitated electrodes
US4419682A (en) Three level poly dynamic ram with poly bit lines
JPH0640573B2 (ja) 半導体集積回路装置
KR100263867B1 (ko) 반도체기억장치및그의제조방법
JP2623122B2 (ja) 三次元構造の半導体メモリ装置
EP0169595B1 (en) Semiconductor device comprising a non-volatile storage transistor
US5248891A (en) High integration semiconductor device
NL8006482A (nl) Halfgeleiderinrichting.
JP2001217324A (ja) 集積ダイナミック記憶セルおよび該記憶セルを製造するための方法

Legal Events

Date Code Title Description
A1B A search report has been drawn up
A85 Still pending on 85-01-01
BV The patent application has lapsed