NL8105920A - Halfgeleiderinrichting en werkwijze voor het vervaardigen van een dergelijke halfgeleiderinrichting. - Google Patents

Description

I , PHN 10227 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven.

"Halfgeleiderinrichting en werkwijze voor het vervaardigen van een dergelijke halfgeleiderinrichting".

De uitvinding heeft betrekking qp een halfgeleiderinrichting met een halfgeleiderlichaam voorzien van een schakelingselement ter plaatse van een opening in een op een oppervlak van het halfgeleiderlichaam gelegen isolerende laag en een althans ten dele op de isolerende laag gelegen 5 interconnectiepatroon.

Daarnaast heeft de uitvinding betrekking qp een werkwijze voor het vervaardigen van een dergelijke halfgeleiderinrichting.

Het schakelingselement maakt doorgaans deel uit van een geïntegreerde schakeling en kan zowel een transistor (bipolair of unipolair) 10 als bijvoorbeeld een weerstand zijn.

Een halfgeleiderinrichting van de in de aanhef genoemde soort met een MQS-transistor als schakelingselement is bekend uit het Amerikaanse Octrooischrift No. 3.699.646. Deze inrichting bevat ten behoeve van een - aanvoer- of afvoerzone van de MOS-transistor een patroon van silicium dat 15 is aangebracht op een laag dik oxyde (veldoxyde). Ter plaatse van de transistor bevindt zich een opening in het veldoxyde waarbinnen het silicium-patroon zich uitstrekt. Cp plaatsen waar het patroon een aanvoer- of afvoerzone contacteert is dit direct qp het halfgeleiderlichaam aangehracht.

Op andere plaatsen fungeert het (polykristallijn) silicium al^ï$Mïact en 20 is het van het halfgeleiderlichaam gescheiden door een laag dun oxyde (poortoxyde).

Bij het ontwerpen van halfgeleiderinrichtingen streeft men naar steeds hogere integratiedichtheden, enerzijds om op een gelijkblijvend oppervlak zo veel mogelijk functies te kunnen realiseren, anderzijds om 25 door het geringere oppervlak benodigd voor een dergelijke schakeling bij de vervaardiging hogere opbrengsten te kunnen bereiken.

Bij de transistor volgens het genoemde Amerikaanse Cctrooischrift No. 3.699.646 wsrdt de minimale afmeting van bijvoorbeeld de aanvoerzone van de transistor bepaald door de grootte van een diffusievenster waarvan 30 de afmetingen afhankelijk zijn van twee toleranties. Ten eerste is het voor een goede contactering noodzakelijk dat het materiaal van het interconnectiepatroon het halfgeleideroppervlak over een minimale afstand bedekt. Cm hiervan verzekerd te zijn moet rekening gehouden worden met de 8105920 PHN 10227 2 relatieve tolerantie van de maskers die respectievelijk het interconnec-tiepatroon en de opening in het veldoxyde bepalen.

Daarnaast is de grootte van het diffusievenster afhankelijk van de afstand tussen deze contactering en het poortcontact. Tijdens de ver-5 vaardiging van de transistor wordt ten behoeve van het poortcontact een electrode uit polykristallijn silicium aangebracht op een dunne laag oxyde, welke laag oxyde vervolgens met de electrode als masker wordt verwijderd. De genoemde afstand tussen de contactering van de aanvoerzone en het poortcontact is dan ook in eerste instantie afhankelijk van de absolu-10 te tolerantie van het masker dat het interconnectiepatroon definieert, omdat hieruit de genoemde contacten worden gevormd.

Bij verkleining van de transistor gaat echter een andere tolerantie een rol spelen. Om voor het verwijderen van de laag dun oxyde ervan verzekerd te zijn dat de poortelectrode inderdaad deze laag bedekt, 15 moet rekening gehouden worden met de relatieve tolerantie van het masker dat het dunne oxyde definieert ten opzichte van het masker dat het interconnectiepatroon definieert.

De genoemde toleranties stellen grenzen aan de grootte van de diffusieopeningen en daarmee aan de afmetingen van de transistor.

20 Een ander streven bij het vervaardigen van halfgeleiderinrich- tingen is erop gericht verschillende transistoren zoals bipolaire tran-sistoren en MOS-transistoren in één halfgeleiderlichaam aan te brengen.

In het genoemde Amerikaanse Octrooischrift wordt êên type verontreinigingen gebruikt voor het doteren van zowel het polykristallijn silicium 25 als aan- en af voer zones van MOS-transis toren. De getoonde inrichting bevat dientengevolge slechts êên soort transistoren, namelijk MOS-transis-toren van éénzelfde type (p-type of n-type).

De onderhavige uitvinding stelt zich ten doel een halfgeleider-inrichting te verschaffen waarbij zeer kleine afmetingen van de schake-30 lingselementen gerealiseerd kunnen worden, en met name bij bipolaire transistoren uiterst kleine effectieve emitteroppervlakken bereikt kunnen worden. Daarnaast stelt zij zich ten doel een halfgeleider inrichting te verschaffen waarbij verschillende soorten transistoren (bipolair en uni-polair) in êên halfgeleiderlichaam kunnen worden gerealiseerd.

35 Een halfgeleiderinrichting volgens de uitvinding heeft het ken merk dat het interconnectiepatroon ten minste ter plaatse van de opening een ten opzichte van de overige delen van het interconnectiepatroon afzonderlijk aangebrachte rand bevat.

8105920 i · EHN 10227 3

De uitvinding berust op het inzicht dat een dergelijke op het overige deel van het interconnectiepatroon aansluitende rand verkregen kan worden met behulp van anisotrope etstechnieken, zoals bijvoorbeeld plasma-etsen of reactief ionenetsen. Met dit soort technieken kan de rand 5 geheel zelfregistrerend worden aangebracht zodat de hierboven genoemde toleranties geen beperkingen meer stellen aan de afmetingen van de diffusie vensters .

Door het gebruikmaken van deze technieken bezit een dergelijke rand ten opzichte van het halfgeleidercppervlak praktisch loodrechte zij-10 wanden en liggen het gehele bovencppervlak van de rand en van een aansluitend deel van het interconnectiepatroon althans ter plaatse van de opening praktisch in één vlak. Hierbij dient te worden opgemerkt dat buiten de rand het interconnectiepatroon meerdere lagen kan bevatten zoals bijvoorbeeld een laag polykristallijn silicium ingebed tussen twee lagen 15 van isolerend materiaal.

Een werkwijze voor het vervaardigen van een halfgeleiderinrich-ting volgens de uitvinding heeft het kenmerk dat uitgegaan wordt van een halfgeleiderl ichaam met een op een oppervlak gelegen isolerende laag waarin tenminste een opening wordt aangebracht en waarop een patroon wordt 20 aangebracht dat zich tenminste tot aan een rand van de opening uitstrekt waarna tenminste ter plaatse van de opening op het halfgeleiderlichaam en qp het patroon een laag wordt aangebracht van een materiaal dat aan een anisotrope etsbehandeling wordt onderworpen zodat in de opening op het halfgeleidermateriaal en langs althans een deel van het patroon een 25 rand van dit materiaal achterblijft.

Omdat na het definiëren van het patroon het halfgeleiderlichaam vaak nog diverse warmtebehandelingen ondergaat bevat dit patroon bij voorkeur een laag vuurvast materiaal, zoals bijvoorbeeld wolfraam, molybdeen of polykristallijn silicium.

30 Een voorkeursuitvoering van een werkwijze voor het vervaardigen van een halfgeleiderinrichting volgens de uitvinding heeft het kenmerk dat het patroon een laag polykristallijn halfgeleidermateriaal bevat waaraan doteringsstoffen zijn toegevoegd die een zeker geleidingstype veroorzaken en het te etsen materiaal halfgeleidermateriaal is waarbij de in-35 richting na de etsbehandeling een warmtebehandeling ondergaat waarbij de doteringsstoffen in het halfgeleiderlichaam diffunderen.

Hierdoor is het mogelijk door delen van het patroon een verschillend geleidingstype te geven in het halfgeleiderlichaam diffusiezones van ’ ------.-IIIHTT ae 8105920 4 v PHN 10227 4 verschillend geleidingstype te realiseren. Dit maakt het mogelijk in één halfgeleiderlichaam diverse soorten trans is toren en andere halfgeleiderelementen aan te brengen.

De uitvinding zal thans nader worden toegelicht aan de hand van 5 enkele uitvoer ings voorbeelden en de tekening, waarin

Figuur 1 schematisch in bovenaanzicht een halfgeleiderinrichting volgens de uitvinding toont;

Figuur 2 schematisch een dwarsdoorsnede toont langs de lijn II-II in Figuur 1; 10 de Figuren 3 t/m 6 schematisch in dwarsdoorsnede de halfgeleider- inrichting van Figuur 2 tonen tijdens verschillende stadia van zijn vervaardiging;

Figuur 7 schematisch een variant toont van de inrichting volgens

Figuur 2; 15 de Figuren 8 t/m 12 schematisch in dwarsdoorsnede de verschillen de stadia van vervaardiging tonen van een andere inrichting volgens de uitvinding;

Figuur 13 schematisch in dwarsdoorsnede een halfgeleiderinrich-ting volgens de uitvinding toont, die kan dienen als uitgangspunt voor de 20 vervaardiging van een veldeffecttransistor; de Figuren 14 en 15 schematisch in dwarsdoorsnede dergelijke veldeffecttransistoren tonen;

Figuur 16 schematisch in bovenaanzicht een junctieveldeffect-transistor volgens de uitvinding toont; 25 de Figuren 17 en 18 schematisch dwarsdoorsneden tonen langs res pectievelijk de lijnen XVII-XVII en XVIII-XVIII in Figuur 16;

Figuur 19 in schematisch bovenaanzicht en Figuur 20 schematisch in dwarsdoorsnede langs de lijnen XX-XX een half geleider inrichting volgens de uitvinding tonen waarvan Figuur 21 het elektrisch schema weergeeft, 30 terwijl

Figuur 22 schematisch een dwarsdoorsnede toont van een inrichting waarin naast een bipolaire transistor een MOS—transistor gerealiseerd is.

De figuren zijn niet op schaal getekend waarbij ter wille van de duidelijkheid, in de dwarsdoorsneden in het bijzonder de afmetingen in de 35 dikterichting sterk zijn overdreven. Halfgeleiderzones van hetzelfde geleidingstype zijn in het algemeen in dezelfde richting gearceerd; in de figuren zijn overeenkomstige delen in de regel met dezelfde verwijzings-cijfers aangeduid.

8105920 5 «r « PHN 10227 5

De half geleider inrichting 1 van Figuur 1 en 2 bevat een p-type half geleider lichaam dat aan zijn oppervlak 3 is voorzien van een isolerende laag 4 in dit voorbeeld gevormd door een laag IDCOS-oxyde. In de laag 4 bevindt zich een opening 5 (zie Figuur 1) ter plaatse van een 5 schakelingselement in dit voorbeeld een bipolaire transistor met een n-type collectorzone 6, een p-type basiszone 7 en een n-type emitterzone 8. Meerdere van dit soort transistoren kunnen met elkaar verbonden zijn door middel van een interconnectiepatroon 9/10 dat in dit voorbeeld gedeeltelijk op het LCCOS-oxyde en gedeeltelijk binnen de opening 5 op het half-1Q geleiderqppervlak 3 ligt. Het interconnectiepatroon 9,10 bevat in dit voorbeeld onder meer een drielagenstructuur 9 met een eerste isolerende laag 11, die weer uit siliciumoxyde bestaat een tweede laag 12 van gedoteerd polykristallijn silicium en een derde laag 13 uit isolerend materiaal dat weer silicium oxyde kan zijn. In het onderhavige voorbeeld bezit 15 het polykristallijn silicium, in de dwarsdoorsnede volgens Figuur 2 gezien, aan de linkerzijde p-type geleiding en aan de rechterzijde n-type geleiding.

Volgens de uitvinding bevat het interconnectiepatroon bovendien een rand 10 die de transistor contacteert op plaatsen die in het boven-20 aanzicht van Figuur 1 aangegeven zijn door middel van arceringen 14 (basiscontact), 16 (emi ttercontact) en 17 (collectorcontact). Ter plaatse van het basiscontact bevat de basiszone 7 bovendien nog een bas is contact-zone 15 van het p-type. De randen 10 bestaan in dit voorbeeld uit polykristallijn silicium dat ter plaatse van het basiscontact 14 p-type ge-25 leiding en ter plaatse van het emi ttercontact 16 en het collectorcontact 17 n-type geleiding vertoont. Volgens de uitvinding bezitten de randen 10 ten opzichte van het halfgeleiderqppervlak 3 praktisch loodrechte zijwanden 18 terwijl bovenoppervlakken 19 van de randen en aansluitende delen 20 van het bovenoppervlak van het door de drielagenstructuur 9 gevormd patroon 30 in praktisch eenzelfde vlak liggen.

De halfgeleiderinrichting van de Figuren 1 en 2 kan als volgt worden vervaardigd (zie de Figuren 3 t/m 6).

Uitgegaan wordt van een p-type substraat 2 met een soortelijke weerstand tussen 1 ohmcentimeter en 100 obmcentimeter. Vervolgens wordt 35 op algemeen bekende wijze de LOCOS-isolatie 4 aangehracht door het oppervlak 3 ter plaatse van de gewenste openingen 5 in het LOCOS-oxyde te bedekken met een oxydewerende laag, bestaande uit een oxyde-nitride dubbellaag (bijvoorbeeld 30 nanometer nitride op 50 nanometer oxyde) waarna 8105920 • 4 PHN 10227 6 oxydatie volgt tot de laag 4 een dikte heeft van 1 a 2 micrometer. Vervolgens wordt de oxydewerende laag verwijderd en het collectorgebied 6 gevormd door diffusie of ionenimplantatie. Het uiteindelijke collectorge- 17 3 bied heeft een dotering van circa 5.10 fosforatamen/cm en strekt zich 5 tot op een diepte van 2 a 6 micrometer in het halfgeleiderlichaam uit.

Over het gehele oppervlak van de aldus verkregen halfgeleider-inrichting wordt een oxydelaag 11 aangebracht, bijvoorbeeld door middel van een depositiestap. Deze laag 11 heeft een dikte van circa 0,15 micrometer. Hierop wordt vervolgens een laag 12 van polykristallijn silicium 10 gedeponeerd. Dit polykristallijn silicium waarvan delen in de voltooide inrichting tot het interconnectiepatroon behoren wordt zodanig gedoteerd dat gebieden met respectievelijk n-type dotering en p-type dotering worden gevormd met pn-overgangen 21 in de polykristallijne laag 12. Deze dote-ringen kunnen door middel van diffusie of implantatie worden aangebracht 15 onder gebruikmaking van niet-kritische masker stappen. In het onderhavige voorbeeld wordt een dergelijke pn-overgang 21 gevormd boven het collectorgebied 6. Hiermee is de inrichting volgens Figuur 3 voltooid.

In een volgende stap wordt door middel van fotolithografische technieken een fotoresistmasker 47 aangebracht om de delen 9 van het in-20 terconnectiepatroon te definiëren. Ter plaatse van openingen in dit masker wordt de oxydelaag 13 verwijderd bijvoorbeeld in een gebufferde HF-oplossing. Nadat het fotoresistmasker 47 is verwijderd worden met het resterende oxydepatroon 13 als masker de lagen 12 van polykristallijn silicium en 11 van siliciumoxyde verwijderd door middel van plasma-etsen, 25 waarmee de delen 9 van het interconnectiepatroon verkregen zijn.

Vervolgens wordt een tweede fotoresistmasker aangebracht met vensters 22,23 (zie Figuur 1) die ter plaatse van de te vormen contacte-ringen de randen 24 van het patroon 9 ruimschoots overlappen. Via het deel venster gevormd door delen van het venster 22 en de randen 24 van het 30 patroon 9 wordt vervolgens de basiszone 7 aangebracht. Dit kan bijvoor- 14 beeld gebeuren door Implantatie van boor-ionen met een dichtheid van 10 2 atomen/cm bi;j een energie van 5-10 kiloelectron volt. Na een aansluitende uitstookbehandeling heeft de basiszone een dikte van ca. 0,5 micrometer. Tijdens de Implantatie wordt het venster 23 tijdelijk afgedekt. Op soort-35 gelijke wijze wordt onder afdekken van het venster 22 ter plaatse van het venster 23 een collectorcontactzone aangebracht door implantatie of diffusie van fosfor.

Bij een iets andere werkwijze wordt de oxydewerende laag niet 8105920 * EHN 10227 7 onmiddellijk verwijderd maar wordt het collectorgebied 6 gevormd door ionenimplantatie dóór deze laag heen, gevolgd door diffusie, waarna ter plaatse van het basisgebied en het collectorcontactgebied vensters in deze laag worden aangebracht met behulp van een masker dat vensters 22,23 5 vrijlaat. Nadat vervolgens de lagen 11,12, 13 weer zijn aangegroeid wordt . weer het patroon 9 gevormd onder andere door plasma-etsen van de lagen 11 en 12. Een voordeel hierbij is dat voor het plasma-etsen het nitride van de oxydewerende laag als etsstopper fungeert.

De halfgeleider inrichting van Figuur 4 wordt vervolgens bedekt met een circa 0,1 micrometer dikke laag 25 van ongedoteerd polykristallijn silicium (zie Figuur 5). De aldus verkregen laag 25 van polykristallijn silicium wordt vervolgens voor het grootste gedeelte verwijderd door middel van een anisotrope etsbehandeling, bijvoorbeeld door de laag in een tunnelreactor in contact te brengen met bestanddelen van een plasma, ge-15 vormd in een gasmengsel dat chloor of een chloorverbinding bevat. De laag 25 kan ook verkregen worden door epitaxiale aangroeiing waarbij het silicium ter plaatse van het patroon 9 als polykristallijn silicium en qp het halfgeleideroppervlak 3 monokristallijn aangroeit.

Het resultaat van de anisotrope etsbehandeling (plasma-etsen of 20 reactief ionen-etsen) is dat van genoemde laag 25 alleen de randen 10 overblijven (zie Figuren 1,5). Deze randen hebben ten gevolge van het anisotroop etsen ten opzichte van het oppervlak 3 praktisch loodrechte zijwanden 18 waarvan het bovenoppervlak 19 in vrijwel hetzelfde vlak ligt als het bovenqppervlak 20 van het aangrenzende deel van het patroon 9. In 25 de praktijk kan hierbij een gering niveauverschil optreden omdat men het etsen doorgaans iets langer doorzet teneinde ervan verzekerd te zijn dat tuiten de randen 10 de laag 25 geheel verwijderd is. De rand 10 bezit een grotere dikte dan de laag 12 van polykristallijn silicium.

Tijdens een daaropvolgende warmtebehandeling op circa 1000°C dif-30 funderen n-type en p-type verontreinigingen vanuit de polykristallijne laag 12 via de randen 10 in het halfgeleiderlichaam, in Figuur 6 schematisch aangegeven met behulp van pijlen 26. Ten gevolge van deze diffusie worden respectievelijk de emitterzone 8 en de basiscontactzone 15 gevormd terwijl na de diffusie de randen 10 van eenzelfde geleidingstype zijn als 35 de onderliggende halfgeleiderzones en de aangrenzende delen van de laag 12 van polykristallijn silicium. Hierbij kan de laag polykristallijn silicium voor de rand 10 als een uniforme doteringsbron gezien worden zodat in deze rand een diffusieprofiel wordt verkregen, waarbij de doteringsconcen- 8105920 t l PHN 10227 8 tratie van de verontreinigingen af neemt, gezien in de richting naar de zijwand 18. Hiermee is de inrichting volgens Figuur 2 verkregen.

In het deel 9 van het interconnectiepatroon kan desgewenst de laag 13 worden weggelaten. Dit wordt getoond in Figuur 7 waarin in dwars-5 doorsnede een weerstand voor toepassing in een geïntegreerde schakeling is weergegeven. Het patroon 9 bevat nu aan beide zijden van de opening 5 een isolerende laag 11 en een laag 12 van polykristallijn silicium, in dit voorbeeld van het p-type. De randen 10 maken via contactzones 15 contact met een hoogohmige zone 7 van het p-type, die tegelijk met een basis-10 implantatie wordt aangebracht en hier als weerstandszone fungeert. Voor het overige hebben de verwijzingscijfers dezelfde betekenis als in de vorige figuren.

De vervaardiging van een andere bipolaire transistor volgens de uitvinding wordt getoond in de Figuren 8 t/m 12. Figuur 8 toont een ge-15 deelte van een n-type collector zone 6. Deze collectorzone kan, zoals in het geval van een discrete transistor aan de onderzijde van het halfge-leiderlichaam gecontacteerd zijn of, zoals in het geval van een geïntegreerde schakeling in een later stadium van een contact worden voorzien.

In het geval van een geïntegreerde schakeling worden dergelijke zones 6 20 doorgaans gevormd door onderling geïsoleerde delen van een epitaxiale laag die op een p-type substraat is aangegroeid. Het oppervlak 3 van het halfgeleiderlichaam wordt bedekt met een laag 27 van siliciumnitride, een laag 11 van siliciumoxyde en een laag 12 van een vuurvast metaal, bijvoorbeeld roolybdeen. (zie figuur 8).

25 De dubbellaag 11,12 uit oxyde en molybdeen wordt vervolgens door middel van plasma-etsen in patroon gebracht. Met behulp van een masker met overlappende vensters, vergelijkbaar met de vensters 22,23 in Figuur 1 worden daarna openingen in het nitride aangebracht teneinde een basisvenster en een collectorcontactvenster te definiëren. Via het basisvens-30 ter wordt vervolgens door middel van diffusie of implantatie een p-type •basiszone 7 aangebracht. Hiermee is de inrichting volgens Figuur 9 verkregen.

De aldus aangebrachte basiszone 7 wordt vervolgens met behulp van een niet-kritisch masker 28 gedeeltelijk afgedekt, waarna door ionen-35 implantatie of diffusie ter plaatse van het blootliggende oppervlak een emitterzone 8 wordt gedefinieerd. Tegelijkertijd wordt zonodig ter plaatse van het in de doorsnede niet getekende collectorcontactvenster de do-tering van de collectorzone verhoogd. Hiermee is de inrichting volgens 8105920 PHN 10227 9

Figuur 10 verkregen.

De inrichting volgens Figuur 10 wordt daarna bedekt met een laag 25 van een eerste materiaal, in dit voorbeeld aluminium (Figuur 11) en aan een anisotrope ets behandeling onderworpen. Figuur 12 toont het eind-5 resultaat waarin de basiszone 7 en de emitterzane 8 van de transistor via aluminiumranden 10 elektrisch verbeelden zijn met de geleidende laag 12 van molybdeen. Deze laag 12 maakt deel uit van het patroon 9 dat met de randen 10 een interconnectiepatroon vormt, waarin de bovenoppervlakken 19,20 van respectievelijk de randen en het patroon in praktisch eenzelfde 10 vlak liggen.

Figuur 13 toont een halfgeleiderinrichting volgens de uitvinding met een p-type substraat 2 waarin door middel van locale oxydatie actieve gebieden zijn gedefinieerd. Op het veldoxyde 4 en gedeeltelijk qp het halfgeleideroppervlak 3 bevindt zich een interconnectiepatroon 9,10, waar-15 bij het patroon 9 wordt gevormd door een oxydelaag 11 en een laag 12 van n-type polykristallijn silicium. De randen 10 kunnen uit monokristallijn of polykristallijn silicium bestaan. Ze kunnen ongedoteerd zijn of eveneens n-type geleiding vertonen.

Wanneer de inrichting van Figuur 13 aan een oxydatiebehandeling 20 onderworpen wordt groeit het oxyde 29 cp het laaggedoteerde p-type silicium veel langzamer aan dan op hoger gedoteerd (polykristallijn) n-type silicium. Tijdens de oxydatie diffunderen, in het geval van gedoteerde randen 10, donoren in het halfgeleiderlichaam en vormen zo een aanvoer-zone 30 en een af voer zone 31. Bij ongedoteerde randen diffunderen de 25 donoren eerst vanuit de laag 12 in de randen en vervolgens in het halfgeleiderlichaam. Dit gaat zo snel dat tijdens het gehele oxydatieproces de randen als gedoteerd beschouwd kunnen worden, hetgeen ter plaatse van de rand 10 aanleiding geeft tot een grotere oxydatiesnelheid. De resulterende oxydelaag 32 is dan ook veel dikker dan het poortoxyde 29. Op 30 dit dunne oxyde 29 wordt dan een poortelectrode 33 aangebracht, bijvoorbeeld van aluminium. Deze mag de aanvoerzone 30 en de afvoerzone 31 met aansluitende randen 10 gedeeltelijk overlappen daar een eventuele parasitaire capaciteit tussen de poortelectrode 33 en de gebieden 30,31 sterk wordt gereduceerd door het oxyde 32. Hiermee is de inrichting volgens Fi-35 guur 14 verkregen.

In de inrichting volgens Figuur 15 is voor het uitvoeren van de oxydatiestap tussen de aanvoerzone 30 en de afvoerzone 31 een holte 34 aangebracht; deze holte wordt in dit voorbeeld gevormd door een V-groef, 8105920 EHN 10227 10 maar ook andere vormen zoals bijvoorbeeld een U-vormige groef zijn mogelijk. Voor het overige hebben de verwij zingscij fers in Figuur 15 weer dezelfde betekenis als in Figuur 14.

De junctieveldeffecttransistor van de Figuren 16 t/m 18 bevat op 5 een p-type substraat 35 een n-type epitaxiale laag 36 waarin een aanvoer-zone 30 en een afvoerzone 31 gerealiseerd zijn, die gecontacteerd worden via polykristallijne randen 10 met loodrechte zijwanden 18, welke randen 10 deel uitmaken van een interconnectiepatroon 9,10. De delen 9 bestaan uit een laag 11 van oxyde met daarop een laag 12 van polykristallijn sili-10 cium. De randen 10 en het polykristallijn silicium 12, aansluitend op aan-en afvoerzones 30,31, vertonen evenals deze zones 30,31 en de epitaxiale laag 36 n-type geleiding. Tussen de aanvoerzone 30 en de afvoerzone 31 bevindt zich een poortelectrode-patroon 9(33), 10(33) dat een p-type laag 12(33) van polykristallijn silicium en p-type randen 10(33) bevat. Ter 15 plaatse van de randen 10(33) bevinden zich in de epitaxiale laag 36 twee p-type poortzones 37. De geleiding tussen aanvoerzone 30 en afvoerzone 31 wordt gemoduleerd met een spanning qp de poortelektrode die in de onderliggende epitaxiale laag al of niet een uitputtingszone 40 opwekt. (Figuur 17). Het substraat 35 fungeert in dit voorbeeld als bodenpoort. Hiertoe 20 is het halfgeleider lichaam buiten de kanaalzone voorzien van diepe p-diffusies 39. Doordat de randen 10(33) van de poortelektrode rondom zijn aangebracht is de poortelektrode ter plaatse van deze p-diffusies 39 via contactzones 38 en deze diffusiegebieden 39 elektrisch verbonden met het substraat (zie Figuur 18). Voor het overige hebben de verwij zingscij f ers 25 dezelfde betekenis als in de voorafgaande uitvoeringsvoorbeelden.

De schakelingen van de Figuren 19 t/m 21 bevat twee trans is toren T1, T2 met een gemeenschappelijk collectorcontact 44, dat gevormd wordt door een patroon 9(44) en een η-type rand 10(44). Het patroon 9(44) is in dit geval opgebouwd uit drie lagen, namelijk een laag 11 van siliciumoxy- 30 de, een laag 12' (44) van n-type geleidend polykristallijn silicium en een laag 13 die in dit voorbeeld uit een metaallaag, bijvoorbeeld wolfraam, bestaat. Op soortgelijke wijze wordt het basiscontact van transistor T^ gevormd door een p-type rand 10(41) en een patroon 9(41), opgebouwd uit 11 een laag van siliciumoxyde, een laag 12(41) van p-type polykristallijn 35 silicium en een metaallaag 13(41). De emitter van transistor T^ is via een patroon 9(42), 10(42) verbonden met de basis van transistor T2· De rand 10(42) is ter plaatse van de emitter van transistor T^ n-type geleidend en ter plaatse van de basis van transistor T2 p-type geleidend.

8105920 PHN 10227 11

Het patroon 9 (42) bevat een isolerende laag 11 en een polykristallijne laag silicium die is cpgedeeld in een gedeelte 12' (42) met n-type geleiding en een gedeelte 12(42) met p-type geleiding. De hierdoor gevormde pn-overgang 45 wardt kortgesloten door de metaallaag 13(42). Op dezelfde 5 wijze wordt het emittercontact 43 gevormd door een n-type geleidende rand 10(43) en een patroon 9(43) qpgébouwi uit een laag 11 van siliciumoxyde een laag 12' (43) van n-type polykristallijn silicium en een metalliserings-laag 13(43).

Figuur 22 toont een dwarsdoorsnede van een bipolaire transistor 10 T.j waarvan de basis zone 7 elektrisch geleidend verbonden is met de afvoer-zone 31 van de MDS—transistor T£. De MOS-transistor T2 is op dezelfde wijze vervaardigd als die van Figuur 14; tijdens het aanbrengen van het poortoxyde 29 oaydeert het halfgeleideroppervlak 3 ter plaatse van transistor T1 eveneens, maar dit is niet of nauwelijks van invloed op de wer-15 king van transistor . De pn-overgang 45 in het polykristallijn silicium 12 wordt in deze inrichting kortgesloten met behulp van een metaallaag 46 die al voor het aanbrengen van de laag 12 van polykristallijn silicium ter plaatse van deze pn-overgang op de oxydelaag 11 is aangebracht.

Het spreekt vanzelf dat de uitvinding niet beperkt is tot de 20 bovenstaande voorbeelden, maar dat binnen het kader van de uitvinding voor de vakman vele variaties mogelijk zijn.

Zo kan een halfgeleiderinrichting vergelijkbaar met die van de Figuren 1,2 worden verkregen door uit te gaan van een p-type substraat waarop een n-type epitaxiale laag wordt aangegroeid. Afzonderlijke col-25 lectorgebieden worden dan verkregen door middel van pn-isolatie of diëlec-trische isolatie. Voorafgaand aan het aanbrengen van de epitaxiale laag kan ter verlaging van de collectorserieweerstand een begraven laag worden gedefinieerd.

De MOS-transistor van Figuur 14 kan ook worden aangebracht in 30 een p-type oppervlaktezone, die zich bevindt in een n-type substraat; in een dergelijke inrichting kunnen dan n-type en p-type MOS-transistoren in één halfgeleiderlichaam vervaardigd worden.

In de bovenstaande voorbeelden cmsluit de rand 10 het patroon 9 geheel. Dit is echter niet strikt noodzakelijk. Met behulp van extra mas-35 kers die het halfgeleiderlichaam plaatselijk be schermen is het mogelijk de rand 10 selectief aan te brengen. In de inrichting van Figuur 16 is het dan mogelijk slechts één poortzone 37 aan te brengen. Overigens kan in deze inrichting het patroon 9 van de poort- 8105920 PHN 10227 12 e elektrode zich tot buiten het vlak van de tekening uitstrekken ten behoeve van aansluiting op andere schakelingselementen.

Het metaal 46 dat in Figuur 22 onder de pn-overgang 46 ligt kan ook qp deze overgang warden gedeponeerd. De kortsluiting kan eveneens be-5 werkstelligd worden via een geleidende laag op een isolerende laag aan beide zijden van de pn-overgang 46 via contactvensters ohmse contacten vormt met het polykristallijn silicium.

Ook qp de getoonde werkwijzen zijn uiteraard diverse, variaties mogelijk.

ra 15 9 20 25 30 35 8105920

Claims (16)

1. Halfgeleiderinrichting met een halfgeleiderlichaam voorzien van een schakelingselement ter plaatse van een opening in een qp een oppervlak van het halfgeleiderlichaam gelegen isolerende laag en een althans ten dele op de isolerende laag gelegen interconnectiepatroon met het ken- 5 merk, dat het interconnectiepatroon ten minste ter plaatse van de opening een ten opzichte van de overige delen van het interconnectiepatroon afzonderlijk aangebrachte rand bevat.

2. Halfgeleiderinrichting volgens conclusie 1, met het kenmerk, dat de rand ten opzichte van het halfgeleiderqppervlak praktisch loodrechte 10 zijwanden bezit en het gehele bovenoppervlak van de rand en van een aansluitend deel van het interconnectiepatroon althans ter plaatse van de opening praktisch in één vlak liggen.

3. Halfgeleiderinrichting volgens conclusie 1 of 2 met het kenmerk, dat het interconnectiepatroon ten minste een laag vuurvast materiaal be- 15 vat.

4. Halfgeleiderinrichting volgens conclusie 3 met het kenmerk, dat de dikte van de rand groter is dan de dikte van de laag vuurvast materiaal.

5. Halfgeleiderinrichting volgens één der conclusies 1 t/m 4 met het kenmerk, dat het interconnectiepatroon een laag polykristallijn half- 20 geleidermateriaal bevat en de rand althans ter plaatse van de opening monokristallijn halfgeleidermateriaal bevat.

6. Halfgeleiderinrichting volgens één der conclusies 1 t/m 5 met het kenmerk, dat de rand en het aansluitende deel van het interconnectiepatroon half geleidermateriaal van éénzelfde geleidings type bevatten, waar- 25 bij in de rand de doteringsconcentratie van de verontreinigingen, die het geleidingstype bepalen, afneemt gezien in de richting naar de zijwand.

7. Halfgeleiderinrichting volgens één-der conclusies 1 t/m 6 met het kenmerk, dat het interconnectiepatroon aan elkaar grenzende gebieden van half geleidermateriaal met een tegengesteld geleidings type bevat die 30 een pn-overgang vormen, welke pn-overgang kortgesloten is.

8. Halfgeleiderinrichting volgens conclusie 7 met het kenmerk, dat de pn-overgang is kortgesloten door middel van een metaallaag.

9. Werkwijze voor het vervaardigen van een halfgeleiderinrichting volgens één der conclusies 1 t/m 8 met het kenmerk, dat uitgegaan wordt 35 van een halfgeleiderlichaam met een op een oppervlak gelegen isolerende laag waarin ten minste een opening wordt aangebracht en een patroon wordt aangebracht dat zich ten minste tot aan een rand van de opening uitstrékt, waarna ten minste ter plaatse van de opening op het halfgeleiderlichaam 8105920 * Μ 1 ΡΗΝ 10227 14 en op het patroon een laag wordt aangebracht van een materiaal dat tot over zijn gehele dikte aan een anisotrope etsbehandeling wordt onderworpen zodat in de opening qp het halfgeleideroppervlak en langs althans een deel van het patroon een rand van dit materiaal achterblijft.

10. Werkwijze volgens conclusie 9 met het kenmerk, dat het patroon een laag polykristallijn halfgeleidermateriaal bevat waaraan doterings-stoffen zijn toegevoegd die een zeker geleidingstype veroorzaken en het te etsen materiaal halfgeleidermateriaal is waarbij de halfgeleiderin-richting na de etsbehandeling een warmtebehandeling ondergaat waarbij 10 doteringsstoffen ter plaatse van de rand in het halfgeleiderlichaam diffunderen.

11. Werkwijze volgens conclusie 10 voor het vervaardigen van een bipolaire transistor met het kenmerk, dat ter plaatse van een halfgeleider-gebied van een eerste geleidingstype het oppervlak van het halfgeleider- 15 lichaam geheel bedekt wordt met de isolerende laag waarop de laag polykristallijn halfgeleidermateriaal wordt aangebracht die selectief gedoteerd wordt met verontreinigingen die n-type geleiding en p-type geleiding veroorzaken zodanig dat boven het halfgeleidergebied van het eerste geleidingstype een pn-overgang in het polykristallijn halfgeleidermateriaal 20 wordt gevormd waarna ter plaatse van de pn-overgang bij de vorming van het patroon het polykristallijn halfgeleidermateriaal wordt verwijderd en de opening in de isolerende laag wordt aangebracht onder gebruikmaking van een masker dat delen van het patroon bevat en het halfgeleiderlichaam ter vorming van een basiszone via de opening gedoteerd wordt met verontreini-25 gingen die een tweede aan het eerste tegengesteld geleidingstype veroorzaken waarbij na de etsbehandeling via een deel van de rand verontreinigingen die het tweede geleidingstype veroorzaken in het halfgeleiderlichaam diffunderen ter vorming van een basiscontactzone en via een ander deel van de rand verontreinigingen in het halfgeleiderlichaam die het 30 eerste geleidingstype veroorzaken in het halfgeleiderlichaam diffunderen ter vorming van een emitterzone.

12. Werkwijze voor het vervaardigen van een veldeffecttransistor met het kenmerk, dat een half geleider inrichting volgens één der conclusies 1 t/m 5 met een interconnectiepatroon dat delen met een laag polykristallijn 35 halfgeleidermateriaal en randen van halfgeleidermateriaal bevat onderworpen wordt aan een oxydatiebehandeling waarbij verontreinigingen van eenzelfde type in een halfgeleiderzone van een tweede aan het eerste tegengesteld geleidingstype diffunderen en zo aan- en afvoerzones van de veld- 8105920 EHN 10227 15 effecttransistor vormen terwijl ter plaatse van de zijwanden van het in-terconnectiepatroon het oxyde sneller aangroeit dan op het halfgeleider-cppervlak in de gening waar op het oxyde een poortelektrode wordt aangebracht.

13. Werkwijze volgens conclusie 12 met het kenmerk, dat vóór de oxydatiebehandeling tussen de aanvoerzone en de afvoerzone een holte in het halfgeleiderlichaam wordt gevormd.

14. Werkwijze volgens één der conclusies 10 t/m 13 met het kenmerk, dat het patroon althans ter plaatse van een pn-overgang in het halfgelei- 10 dermateriaal wordt voorzien van een laag geleidend materiaal, die de pn-overgang kortsluit.

15. Werkwijze volgens conclusie 9 voor het vervaardigen van een bipolaire transistor met het kenmerk, dat het patroon een laag van geleidend materiaal bevat en ter plaatse van een qppervlaktegebied van een 15 eerste geleidingstype net delen van het patroon als masker een opening in de isolerende laag wordt aangébracht via welke opening het halfgeleiderlichaam wordt gedoteerd met een tweede aan het eerste tegengesteld geleidingstype veroorzakende verontreinigingen ter vorming van een basiszone, waarna de opening gedeeltelijk wordt af gedékt en via het onafgedek-20 te deel van de opening het halfgeleiderlichaam wordt gedoteerd met het eerste geleidingstype veroorzakende verontreiningen ter vorming van een emitter-zone waarna een laag van geleidend materiaal wordt aangebracht die aan de anisotrqpe etsbehandeling wordt onderworpen.

16. Werkwijze volgens één der conclusies 9 t/m 15 met het kenmerk, 25 dat de anisotrqpe etsbehandeling wordt uitgevoerd door de te etsen laag in contact te brengen met bestanddelen van een plasma. 30 35 8103520