JPS6370572A - Ｍｏｓ電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ電界効果トランジスタの製造方法Info
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- JPS6370572A JPS6370572A JP21648686A JP21648686A JPS6370572A JP S6370572 A JPS6370572 A JP S6370572A JP 21648686 A JP21648686 A JP 21648686A JP 21648686 A JP21648686 A JP 21648686A JP S6370572 A JPS6370572 A JP S6370572A
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- Japan
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- film
- polycrystalline silicon
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- oxide film
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- Granted
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は半導体集積回路で用いられるＭＯＳＦＥＴ（Ｍ
ＯＳ電界効果トランジスタ）に関し、特に寄生効果を少
くした微細なＭＯ３ＦＥＴの構造に関する。
ＯＳ電界効果トランジスタ）に関し、特に寄生効果を少
くした微細なＭＯ３ＦＥＴの構造に関する。
従来、この種のＭＯＳ ＦＥＴは第４図に示されるよ
うに、シリコン基板上に設けたゲート絶縁膜２上のゲー
ト電極３をマスクにして、ソースおよびドレイン領域と
して作用する拡散層１３がイオン注入で形成され、層間
膜１４を被着した後、層間膜１４にあけたコンタクト孔
】Ｓを介してメタル１６による配線を拡散層１３に接続
していた。
うに、シリコン基板上に設けたゲート絶縁膜２上のゲー
ト電極３をマスクにして、ソースおよびドレイン領域と
して作用する拡散層１３がイオン注入で形成され、層間
膜１４を被着した後、層間膜１４にあけたコンタクト孔
】Ｓを介してメタル１６による配線を拡散層１３に接続
していた。
上述した従来のＭＯ３ＦＥＴの構造では、コンタクト孔
１５を開孔することにより、メタル配線１６を拡散層重
３に接続するので、（Ｉ）コンタクト孔ＩＳのための面
積が必要になる、０に必要になる、（３）メタル配線１
６を直接拡散層１３に接触させるため、メタル１６とシ
リコンとの反応によって拡散層１３とシリコン基板１と
の間の接合を破壊する危険性があるという欠点かある。
１５を開孔することにより、メタル配線１６を拡散層重
３に接続するので、（Ｉ）コンタクト孔ＩＳのための面
積が必要になる、０に必要になる、（３）メタル配線１
６を直接拡散層１３に接触させるため、メタル１６とシ
リコンとの反応によって拡散層１３とシリコン基板１と
の間の接合を破壊する危険性があるという欠点かある。
さらに、シリコン基板１に直接拡散層１３を形成してい
るために、拡散層１３の深さを浅くすることが困難とな
り、テーンネル長の短かいＭＯＳ ＦＥＴ、とりわけ
ＰチャンネルＭＯＳ ＦＥＴが作り難いという欠点が
ある〔問題点を解決するための手段〕 本発明のＭＯＳ ＦＥＴは、半導体基板と、この半導
体基板上にゲート絶縁膜を介して形成され表面が第１の
絶縁膜で被われたゲート電極と、このゲート電極とは離
間して半導体基板上に第２の絶縁膜を介して形成された
第１の半導体膜と、前記ゲート電極と第１の半導体膜の
間に半導体基板および第１の半導体膜に接して形成され
た第２の半導体膜とを有し、これら第１および第２の半
導体膜がソースおよびドレインＺ ％Ｘとして用いられ
ることを宵している。
るために、拡散層１３の深さを浅くすることが困難とな
り、テーンネル長の短かいＭＯＳ ＦＥＴ、とりわけ
ＰチャンネルＭＯＳ ＦＥＴが作り難いという欠点が
ある〔問題点を解決するための手段〕 本発明のＭＯＳ ＦＥＴは、半導体基板と、この半導
体基板上にゲート絶縁膜を介して形成され表面が第１の
絶縁膜で被われたゲート電極と、このゲート電極とは離
間して半導体基板上に第２の絶縁膜を介して形成された
第１の半導体膜と、前記ゲート電極と第１の半導体膜の
間に半導体基板および第１の半導体膜に接して形成され
た第２の半導体膜とを有し、これら第１および第２の半
導体膜がソースおよびドレインＺ ％Ｘとして用いられ
ることを宵している。
次に、本発明について図面を参照して説明する。
第１図（ω〜弱は、本発明の第１の実施例の製造を製造
工程順に示した素子断面図である。シリコン基板１にゲ
ート酸化膜２が形成され、このゲート酸化膜２上にゲー
ト電極３と酸化膜４を選択的に形成する（第１図（ω）
。 次に酸化膜５と多結晶シリコン膜６を全面に堆積す
る（第１図（シ）。次に、フォトレジスト膜７がゲート
電極３による多結晶シリコン膜６の凸部の上面が露出す
るように被着される（第１図（Ｃ））。
工程順に示した素子断面図である。シリコン基板１にゲ
ート酸化膜２が形成され、このゲート酸化膜２上にゲー
ト電極３と酸化膜４を選択的に形成する（第１図（ω）
。 次に酸化膜５と多結晶シリコン膜６を全面に堆積す
る（第１図（シ）。次に、フォトレジスト膜７がゲート
電極３による多結晶シリコン膜６の凸部の上面が露出す
るように被着される（第１図（Ｃ））。
次に、フォトレジスト膜７をマスクにして多結晶シリコ
ン膜６がエツチングされ、第１図（社）の断面形状が得
られる。次に、酸化膜５が異方性エツチングによりシリ
コン基板１が露出するようにエツチングされる（第１図
（ｅ））。このときゲート電極３の上部および側面には
、酸化膜４．５が残される。次に、多結晶シリコン８が
成長され、ゲート電極３と多結晶シリコン７２よび酸化
膜５の間隙が埋められる（第１図（ｆ））。
ン膜６がエツチングされ、第１図（社）の断面形状が得
られる。次に、酸化膜５が異方性エツチングによりシリ
コン基板１が露出するようにエツチングされる（第１図
（ｅ））。このときゲート電極３の上部および側面には
、酸化膜４．５が残される。次に、多結晶シリコン８が
成長され、ゲート電極３と多結晶シリコン７２よび酸化
膜５の間隙が埋められる（第１図（ｆ））。
次に、多結晶シリコン８をエッチバックして、第１図（
２）に示されるように、多結晶シリ：ン８と露出する酸
化膜４との表面か平坦になるようにする。最後に、多結
晶シリコン８から不純物をシリコン基板１に拡散して、
拡散層９を形成する。拡散層９はソースおよびドレイン
領域となり、多結晶シリコン８は取り出し電極となる。
２）に示されるように、多結晶シリ：ン８と露出する酸
化膜４との表面か平坦になるようにする。最後に、多結
晶シリコン８から不純物をシリコン基板１に拡散して、
拡散層９を形成する。拡散層９はソースおよびドレイン
領域となり、多結晶シリコン８は取り出し電極となる。
（第１図（励）。本方法によって作られるＭＯＳ Ｆ
ＥＴの構造は、ソースおよびドレイン領域がゲート電極
と基板の酸化膜に対し自己整合で位置決めされる。
ＥＴの構造は、ソースおよびドレイン領域がゲート電極
と基板の酸化膜に対し自己整合で位置決めされる。
第２図は、本発明の第２実施例の素子断面図である。ソ
ースおよびドレイン領域がゲート電極から離れるのを防
止するために、或いはドレインの電界を弱めホットキャ
リアの発生を減少させるために、予め浅い拡散層１０を
ゲート電極形成後に形成されている。ソースおよびドレ
イン領域は浅い拡散１ｆｆｌｌＯと多結晶シリコンから
の拡散層１１から構成される。この構造は、接合が浅い
ため短チャンネルＭ ＯＳ Ｆ Ｅ Ｔ ｉ：有利で
ある。
ースおよびドレイン領域がゲート電極から離れるのを防
止するために、或いはドレインの電界を弱めホットキャ
リアの発生を減少させるために、予め浅い拡散層１０を
ゲート電極形成後に形成されている。ソースおよびドレ
イン領域は浅い拡散１ｆｆｌｌＯと多結晶シリコンから
の拡散層１１から構成される。この構造は、接合が浅い
ため短チャンネルＭ ＯＳ Ｆ Ｅ Ｔ ｉ：有利で
ある。
第３図は、本発明の第３実施例の素子断面図である。多
結晶シリコン表面がシリサイド１２に変換されており、
低抵抗の接続が可能になる°゛鴫、 【発明の効果〕 以上説明したように本発明は、多結晶シリコンが自己整
合により、ゲート電極に接して、しかも絶縁されてシリ
コン基板に、多結晶シリコンの厚み程度の巾で接続され
ている。又、ソースおよびドレインの拡散層は、多結晶
シリコンからの不純物拡散により形成される。従って、
以下の効果がある。
結晶シリコン表面がシリサイド１２に変換されており、
低抵抗の接続が可能になる°゛鴫、 【発明の効果〕 以上説明したように本発明は、多結晶シリコンが自己整
合により、ゲート電極に接して、しかも絶縁されてシリ
コン基板に、多結晶シリコンの厚み程度の巾で接続され
ている。又、ソースおよびドレインの拡散層は、多結晶
シリコンからの不純物拡散により形成される。従って、
以下の効果がある。
（１） ソース・ドレインの拡散層面積は、コンタク
ト孔を設ける必要がないため、従来構造に比べ１／３〜
１／４になる。その結果、素子面積が縮少し集積度が上
がる効果と、寄生容量が減少し、スイッチングスピード
が速くｔる効果がある。
ト孔を設ける必要がないため、従来構造に比べ１／３〜
１／４になる。その結果、素子面積が縮少し集積度が上
がる効果と、寄生容量が減少し、スイッチングスピード
が速くｔる効果がある。
■ 多結晶シリコンはそのまま接続線として使えるため
、レイアウトの自由度が増す。
、レイアウトの自由度が増す。
（３） 多結晶シリコンがあるため、浅い接合に対し
メタル配線が影ツを及ぼさない。
メタル配線が影ツを及ぼさない。
（４浅い拡散層が容易に実現できるため、短チャンネル
ＭＯ８ＦＥＴが容易に実現できる■ 多結晶シリコン表
面をシリサイド化することによって低抵抗にしても、拡
ｈＦＡはその影響を受けない。
ＭＯ８ＦＥＴが容易に実現できる■ 多結晶シリコン表
面をシリサイド化することによって低抵抗にしても、拡
ｈＦＡはその影響を受けない。
第１図（ａ）〜■は本発明の第１の実施例をその製造工
程順に説明するための素子断面図、第２図は本発明の第
２の実施例を説明するための素子断面図、第３図は本発
明の第３の実施例を説明するための素子断面図、第４図
は従来技術を説明するための素子断面図である。 １・・・シリコン基板、２・・・ゲート酸化膜。 ３・・・ゲート電極、４・・・酸化膜、５・・−酸化膜
。 ６・・・多結晶シリコン、７・・・フォトレジスト。 ８・・・多結晶シリコン、９・・・拡散層。 ＩＯ・・・浅い拡散層。 １１・・・多結晶シリコンからの拡散層。 １２・・・シリサイド、 １３・・・拡散層、 １
４・・・層間膜。 １５・・・コンタクト孔、ＩＥｉ−・・メタル。 代理人 弁理士 内 原 ′ （７：〜 卒（口 ２ゲＬ）シリ玉εイヒ跋
程順に説明するための素子断面図、第２図は本発明の第
２の実施例を説明するための素子断面図、第３図は本発
明の第３の実施例を説明するための素子断面図、第４図
は従来技術を説明するための素子断面図である。 １・・・シリコン基板、２・・・ゲート酸化膜。 ３・・・ゲート電極、４・・・酸化膜、５・・−酸化膜
。 ６・・・多結晶シリコン、７・・・フォトレジスト。 ８・・・多結晶シリコン、９・・・拡散層。 ＩＯ・・・浅い拡散層。 １１・・・多結晶シリコンからの拡散層。 １２・・・シリサイド、 １３・・・拡散層、 １
４・・・層間膜。 １５・・・コンタクト孔、ＩＥｉ−・・メタル。 代理人 弁理士 内 原 ′ （７：〜 卒（口 ２ゲＬ）シリ玉εイヒ跋
Claims (1)
- 一導電型の半導体基板と、該半導体基板の表面にゲート
絶縁膜を介して形成され表面が第１の絶縁膜で被われた
ゲート電極と、該ゲート電極と離間して配置され、第２
の絶縁膜を介して前記半導体基板上に形成された第１の
半導体膜と、前記ゲート電極と前記第１の半導体膜の間
隙に前記半導体基板および前記第１の半導体膜に接して
形成された第２の半導体膜とを有し、前記第１および第
２の半導体膜がソースおよびドレイン電極として用いら
れることを特徴とするＭＯＳ電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21648686A JPS6370572A (ja) | 1986-09-12 | 1986-09-12 | Ｍｏｓ電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21648686A JPS6370572A (ja) | 1986-09-12 | 1986-09-12 | Ｍｏｓ電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6370572A true JPS6370572A (ja) | 1988-03-30 |
| JPH0575174B2 JPH0575174B2 (ja) | 1993-10-20 |
Family
ID=16689183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21648686A Granted JPS6370572A (ja) | 1986-09-12 | 1986-09-12 | Ｍｏｓ電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6370572A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100407238B1 (ko) * | 2000-03-16 | 2003-11-28 | 샤프 가부시키가이샤 | 도전성 확산 배리어의 형성방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58118158A (ja) * | 1981-12-30 | 1983-07-14 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 電界効果トランジスタの形成方法 |
| JPS58139468A (ja) * | 1981-12-31 | 1983-08-18 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 半導体装置およびその製造方法 |
-
1986
- 1986-09-12 JP JP21648686A patent/JPS6370572A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58118158A (ja) * | 1981-12-30 | 1983-07-14 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 電界効果トランジスタの形成方法 |
| JPS58139468A (ja) * | 1981-12-31 | 1983-08-18 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100407238B1 (ko) * | 2000-03-16 | 2003-11-28 | 샤프 가부시키가이샤 | 도전성 확산 배리어의 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0575174B2 (ja) | 1993-10-20 |
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