JPH0562999A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0562999A JPH0562999A JP22403691A JP22403691A JPH0562999A JP H0562999 A JPH0562999 A JP H0562999A JP 22403691 A JP22403691 A JP 22403691A JP 22403691 A JP22403691 A JP 22403691A JP H0562999 A JPH0562999 A JP H0562999A
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- diffusion layer
- film
- impurity diffusion
- gate electrode
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- Thin Film Transistor (AREA)
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Abstract
(57)【要約】
【目的】薄膜ＳＯＩ基板に形成したＭＯＳＦＥＴのソー
ス、ドレイン拡散層を配線により接続する場合に、拡散
層の抵抗を低下させ、素子の寸法を縮小する。 【構成】ＭＯＳＦＥＴ間の素子分離領域上に下地層１９
を形成し、この下地層１９とＭＯＳＦＥＴのソース、ド
レイン拡散層１６、１７上に選択的に金属層１０１を形
成することにより自己整合的に配線を形成する半導体装
置およびその製造方法。 【効果】コンタクトホールをなくすことができ、ソー
ス、ドレイン拡散層の面積が縮小できるので、素子の寸
法を縮小することができる。また、拡散層の薄層化によ
り増加したソース、ドレイン拡散層の抵抗を低下させる
ことができる。
ス、ドレイン拡散層を配線により接続する場合に、拡散
層の抵抗を低下させ、素子の寸法を縮小する。 【構成】ＭＯＳＦＥＴ間の素子分離領域上に下地層１９
を形成し、この下地層１９とＭＯＳＦＥＴのソース、ド
レイン拡散層１６、１７上に選択的に金属層１０１を形
成することにより自己整合的に配線を形成する半導体装
置およびその製造方法。 【効果】コンタクトホールをなくすことができ、ソー
ス、ドレイン拡散層の面積が縮小できるので、素子の寸
法を縮小することができる。また、拡散層の薄層化によ
り増加したソース、ドレイン拡散層の抵抗を低下させる
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴ（メタル
オキサイド セミコンダクタ フィールド イフェクト
トランジスタ(Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒＦｅｉｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓ
ｔｏｒ)：ＭＯＳ型電界効果トランジスタ）を有する半
導体装置およびその製造方法に係り、特に、高集積化可
能な技術に関する。
オキサイド セミコンダクタ フィールド イフェクト
トランジスタ(Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒＦｅｉｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓ
ｔｏｒ)：ＭＯＳ型電界効果トランジスタ）を有する半
導体装置およびその製造方法に係り、特に、高集積化可
能な技術に関する。
【０００２】
【従来の技術】薄膜のＳＯＩ（シリコン オン インシュ
レイタ(Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ)）基
板を用いて形成したＭＯＳＦＥＴは、低寄生容量、高い
相互コンダクタンス、小さいサブスレッショルド係数な
どの回路動作を高速化することができる優れた特性を持
つことが報告されていた。また、平面レイアウト的に
は、従来のＭＯＳＦＥＴと同じ技術を用いて形成するこ
とができ、大規模な高集積化に最適な素子と考えられて
きた。
レイタ(Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ)）基
板を用いて形成したＭＯＳＦＥＴは、低寄生容量、高い
相互コンダクタンス、小さいサブスレッショルド係数な
どの回路動作を高速化することができる優れた特性を持
つことが報告されていた。また、平面レイアウト的に
は、従来のＭＯＳＦＥＴと同じ技術を用いて形成するこ
とができ、大規模な高集積化に最適な素子と考えられて
きた。
【０００３】
【発明が解決しようとする課題】しかし、素子特性を向
上させるため、能動領域のＳＯＩの厚さを薄くすること
は、このＳＯＩ内に形成するソース、ドレイン領域とな
る不純物拡散層（以下、拡散層と称す）の厚さも薄くす
ることになるため、拡散層の抵抗が増加する問題があっ
た。ＭＯＳＦＥＴの寄生抵抗は、金属配線層の抵抗が拡
散層抵抗に比べて極めて小さいため、ゲート電極の端か
ら金属配線層への導通をとるコンタクトホールまでの距
離にほぼ比例すると考えられる。従来のレイアウトにお
いて、このゲート電極とコンタクトホールとの距離は、
マスク合わせ等に起因する加工（エッチングによるパタ
ーニング）上の余裕が必要なため小さくすることができ
ず、このことは従来のレイアウトを用いた薄膜ＳＯＩを
用いて形成したＭＯＳＦＥＴにおいて致命的な課題とな
っている。
上させるため、能動領域のＳＯＩの厚さを薄くすること
は、このＳＯＩ内に形成するソース、ドレイン領域とな
る不純物拡散層（以下、拡散層と称す）の厚さも薄くす
ることになるため、拡散層の抵抗が増加する問題があっ
た。ＭＯＳＦＥＴの寄生抵抗は、金属配線層の抵抗が拡
散層抵抗に比べて極めて小さいため、ゲート電極の端か
ら金属配線層への導通をとるコンタクトホールまでの距
離にほぼ比例すると考えられる。従来のレイアウトにお
いて、このゲート電極とコンタクトホールとの距離は、
マスク合わせ等に起因する加工（エッチングによるパタ
ーニング）上の余裕が必要なため小さくすることができ
ず、このことは従来のレイアウトを用いた薄膜ＳＯＩを
用いて形成したＭＯＳＦＥＴにおいて致命的な課題とな
っている。
【０００４】本発明が解決しようとする課題は、ＭＯＳ
ＦＥＴのソース、ドレイン拡散層を配線により接続する
場合に、自己整合的に配線層を形成することにより、ソ
ース、ドレイン拡散層の配線のためのコンタクトホール
をなくし、素子の寸法を縮小するとともに、ソース、ド
レイン拡散層の抵抗を低下させることである。
ＦＥＴのソース、ドレイン拡散層を配線により接続する
場合に、自己整合的に配線層を形成することにより、ソ
ース、ドレイン拡散層の配線のためのコンタクトホール
をなくし、素子の寸法を縮小するとともに、ソース、ド
レイン拡散層の抵抗を低下させることである。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ＳＯＩ上に形成するＭＯＳＦＥＴの配線
形成工程において（１）ＭＯＳＦＥＴのソース、ドレイ
ン領域となる拡散層に対して極めて加工性の高い下地層
を用いて拡散層間の配線パターンをパターニングし、
（２）該下地層および拡散層に対し自己整合的に金属を
堆積することで配線層を形成することを要旨とする。
に、本発明は、ＳＯＩ上に形成するＭＯＳＦＥＴの配線
形成工程において（１）ＭＯＳＦＥＴのソース、ドレイ
ン領域となる拡散層に対して極めて加工性の高い下地層
を用いて拡散層間の配線パターンをパターニングし、
（２）該下地層および拡散層に対し自己整合的に金属を
堆積することで配線層を形成することを要旨とする。
【０００６】すなわち、本発明の半導体装置は、絶縁層
上の単結晶半導体層上の一部に形成したゲート電極と前
記ゲート電極の両側の前記単結晶半導体層内に形成した
不純物拡散層からなるソース領域およびドレイン領域を
持つＭＯＳＦＥＴを有する半導体装置において、前記不
純物拡散層上に接続して形成した下地層とその上に形成
した金属配線層を有し、前記下地層が接続された前記不
純物拡散層の、前記ゲート電極および前記ゲート電極の
側面の絶縁層が形成されていない部分の上面が前記下地
層または前記金属配線層と直接接触していることを特徴
とする。
上の単結晶半導体層上の一部に形成したゲート電極と前
記ゲート電極の両側の前記単結晶半導体層内に形成した
不純物拡散層からなるソース領域およびドレイン領域を
持つＭＯＳＦＥＴを有する半導体装置において、前記不
純物拡散層上に接続して形成した下地層とその上に形成
した金属配線層を有し、前記下地層が接続された前記不
純物拡散層の、前記ゲート電極および前記ゲート電極の
側面の絶縁層が形成されていない部分の上面が前記下地
層または前記金属配線層と直接接触していることを特徴
とする。
【０００７】また、前記ＭＯＳＦＥＴを複数個有し、異
なる前記ＭＯＳＦＥＴの前記不純物拡散層どうしが前記
下地層によりつながれていることを特徴とする。
なる前記ＭＯＳＦＥＴの前記不純物拡散層どうしが前記
下地層によりつながれていることを特徴とする。
【０００８】また、前記単結晶半導体層と前記下地層と
を同一元素により形成することを特徴とする。
を同一元素により形成することを特徴とする。
【０００９】さらに、前記不純物拡散層上の前記下地層
は、前記不純物拡散層と同型の不純物が高濃度に導入さ
れて導電化しており、前記不純物拡散層と前記金属配線
層とが電気的に導通していることを特徴とする。
は、前記不純物拡散層と同型の不純物が高濃度に導入さ
れて導電化しており、前記不純物拡散層と前記金属配線
層とが電気的に導通していることを特徴とする。
【００１０】本発明の半導体装置の製造方法は、前記下
地層を前記不純物拡散層に接続するように形成した後、
前記不純物拡散層または前記下地層に直接接触する前記
金属配線層を、前記不純物拡散層および前記下地層に対
して金属を選択的に堆積させることにより形成すること
を特徴とする。
地層を前記不純物拡散層に接続するように形成した後、
前記不純物拡散層または前記下地層に直接接触する前記
金属配線層を、前記不純物拡散層および前記下地層に対
して金属を選択的に堆積させることにより形成すること
を特徴とする。
【００１１】また、前記下地層の少なくとも一部を前記
不純物拡散層上で加工し、前記加工が、前記不純物拡散
層と前記下地層との間に存在する電気的導通を妨げない
薄い絶縁層を加工停止層とすることを特徴とする。
不純物拡散層上で加工し、前記加工が、前記不純物拡散
層と前記下地層との間に存在する電気的導通を妨げない
薄い絶縁層を加工停止層とすることを特徴とする。
【００１２】以下図面を用いて製造方法を示しながら、
上記課題に対し上記構造の有効性について説明する。
上記課題に対し上記構造の有効性について説明する。
【００１３】図１に、本発明による構造の一例の断面図
を、図２〜図４に製造工程の一例の断面図を示した。こ
こでは、隣接するＭＯＳＦＥＴ間の素子分離領域上に例
えば多結晶シリコンの下地層を形成し、前記下地層およ
び前記のＭＯＳＦＥＴのソース、ドレイン拡散層上に選
択的に例えばタングステン層を形成し、このタングステ
ン層を隣接するＭＯＳＦＥＴ間の配線とした。
を、図２〜図４に製造工程の一例の断面図を示した。こ
こでは、隣接するＭＯＳＦＥＴ間の素子分離領域上に例
えば多結晶シリコンの下地層を形成し、前記下地層およ
び前記のＭＯＳＦＥＴのソース、ドレイン拡散層上に選
択的に例えばタングステン層を形成し、このタングステ
ン層を隣接するＭＯＳＦＥＴ間の配線とした。
【００１４】まず、シリコン膜厚が０．１μｍのＰ型の
ＳＯＩ基板を用い、シリコン薄膜をメサ型にパターニン
グする。次に、試料上に、ゲート酸化膜５２となる酸化
膜を熱酸化により６ｎｍ、ゲート電極となる多結晶シリ
コン膜１４を５０ｎｍ、ゲート電極となるタングステン
シリサイド（ＷＳｉ）膜１０２を１００ｎｍ、ＣＶＤ法
によりシリコン酸化膜５３を１００ｎｍを順次堆積す
る。次に、ホトレジストを用いてパターニングし、シリ
コン酸化膜５３をマスクとしてＷＳｉ膜１０２および多
結晶シリコン膜１４を加工する。次に、イオン注入の方
法を用いてゲートをマスクに砒素（Ａｓ）を導入（ドー
ピング）し、ソース、ドレイン領域の拡散層１５、１
６、１７、１８をゲート電極に自己整合的に形成する。
次に、試料上にＣＶＤ法によりシリコン酸化膜を厚さ１
００ｎｍ形成し、次いで、反応性イオンエッチングによ
り全面を堆積膜厚分エッチングすることによりゲート側
面等の段差にのみシリコン酸化膜のスペーサー５４を形
成し、図２に示したような構造とする。次に、ＣＶＤ法
により試料上に下地層１９となる多結晶シリコン膜を１
０ｎｍ形成する。このとき、拡散層と下地層間には厚さ
２０Å程度の自然酸化膜が形成されるが、この膜は充分
薄いため電気的導通を妨げることはない。次に、図３に
示したように、１層目の配線Ｍ１のパターンを用いて前
記多結晶シリコン膜をＳＦ6を用いた等方性エッチング
により加工し、下地層１９を形成する。ＳＦ6ガスはシ
リコン酸化膜に対して極めて高い選択比を持つシリコン
のエッチング種であるためＳｉ結晶との界面にできた自
然酸化膜が露出するとエッチング反応は停止する。ま
た、このエッチングにおいてＳｉＦの発生量を監視（モ
ニタ）することにより、停止点が検出できるため、堆積
膜厚程度しか寸法が変化せずに下地層１９を加工するこ
とができる。このように下地層の加工性が極めて高く、
シリコンおよびシリコン酸化膜上で自由に加工できるた
め、拡散層間を下地層でつなぐ場合に下地層と拡散層を
厳しいパターン合わせをすることなく形成することがで
きる。次に、８００度で１０分間アニールを行い、拡散
層１６、１７から下地層１９に膜厚分の不純物拡散を行
ない導電化する。次に、図４に示したように、ＷＦ6を
用いてタングステン膜１０１をシリコンの露出している
拡散層および下地層上のみに選択的に１００ｎｍ形成し
た。ＷＦ6はシリコンと反応し、タングステン（Ｗ）に
還元されることが知られている。そのためシリコンが出
ている所では前記反応によりＷが堆積できるが、シリコ
ン酸化膜上では反応することができず、Ｗが堆積するこ
とがない。そのため、上記基板において拡散層と下地層
上のみにＷを堆積することができる。このような方法に
より、自己整合的に拡散層１６、１７間の配線が形成で
き、配線層を加工する必要がなく、コンタクトホールを
形成して配線する場合よりも、ソース、ドレイン拡散層
１６、１７の長さをマスクの合わせ余裕等の長さが短縮
できる。図５に２つの拡散層を配線によりつなぐ場合の
従来法による平面レイアウト図の一例を、図６に本発明
による平面レイアウト図の一例を示した。ここで、１０
４はゲート電極、１０５はコンタクトホールである。図
５のａはゲート電極−コンタクトホール余裕、ｂはコン
タクトホール−活性層余裕、またｃはコンタクトホール
−１層目の配線Ｍ１余裕であり、これらが従来法におい
て、拡散層を大きくし、抵抗を増大させる要因となって
いる。また、このプロセスでは配線と同時にソース、ド
レイン拡散層上に金属層が形成されるので、拡散層の薄
層化により増加したソース、ドレイン拡散層の抵抗を低
下させることができる。
ＳＯＩ基板を用い、シリコン薄膜をメサ型にパターニン
グする。次に、試料上に、ゲート酸化膜５２となる酸化
膜を熱酸化により６ｎｍ、ゲート電極となる多結晶シリ
コン膜１４を５０ｎｍ、ゲート電極となるタングステン
シリサイド（ＷＳｉ）膜１０２を１００ｎｍ、ＣＶＤ法
によりシリコン酸化膜５３を１００ｎｍを順次堆積す
る。次に、ホトレジストを用いてパターニングし、シリ
コン酸化膜５３をマスクとしてＷＳｉ膜１０２および多
結晶シリコン膜１４を加工する。次に、イオン注入の方
法を用いてゲートをマスクに砒素（Ａｓ）を導入（ドー
ピング）し、ソース、ドレイン領域の拡散層１５、１
６、１７、１８をゲート電極に自己整合的に形成する。
次に、試料上にＣＶＤ法によりシリコン酸化膜を厚さ１
００ｎｍ形成し、次いで、反応性イオンエッチングによ
り全面を堆積膜厚分エッチングすることによりゲート側
面等の段差にのみシリコン酸化膜のスペーサー５４を形
成し、図２に示したような構造とする。次に、ＣＶＤ法
により試料上に下地層１９となる多結晶シリコン膜を１
０ｎｍ形成する。このとき、拡散層と下地層間には厚さ
２０Å程度の自然酸化膜が形成されるが、この膜は充分
薄いため電気的導通を妨げることはない。次に、図３に
示したように、１層目の配線Ｍ１のパターンを用いて前
記多結晶シリコン膜をＳＦ6を用いた等方性エッチング
により加工し、下地層１９を形成する。ＳＦ6ガスはシ
リコン酸化膜に対して極めて高い選択比を持つシリコン
のエッチング種であるためＳｉ結晶との界面にできた自
然酸化膜が露出するとエッチング反応は停止する。ま
た、このエッチングにおいてＳｉＦの発生量を監視（モ
ニタ）することにより、停止点が検出できるため、堆積
膜厚程度しか寸法が変化せずに下地層１９を加工するこ
とができる。このように下地層の加工性が極めて高く、
シリコンおよびシリコン酸化膜上で自由に加工できるた
め、拡散層間を下地層でつなぐ場合に下地層と拡散層を
厳しいパターン合わせをすることなく形成することがで
きる。次に、８００度で１０分間アニールを行い、拡散
層１６、１７から下地層１９に膜厚分の不純物拡散を行
ない導電化する。次に、図４に示したように、ＷＦ6を
用いてタングステン膜１０１をシリコンの露出している
拡散層および下地層上のみに選択的に１００ｎｍ形成し
た。ＷＦ6はシリコンと反応し、タングステン（Ｗ）に
還元されることが知られている。そのためシリコンが出
ている所では前記反応によりＷが堆積できるが、シリコ
ン酸化膜上では反応することができず、Ｗが堆積するこ
とがない。そのため、上記基板において拡散層と下地層
上のみにＷを堆積することができる。このような方法に
より、自己整合的に拡散層１６、１７間の配線が形成で
き、配線層を加工する必要がなく、コンタクトホールを
形成して配線する場合よりも、ソース、ドレイン拡散層
１６、１７の長さをマスクの合わせ余裕等の長さが短縮
できる。図５に２つの拡散層を配線によりつなぐ場合の
従来法による平面レイアウト図の一例を、図６に本発明
による平面レイアウト図の一例を示した。ここで、１０
４はゲート電極、１０５はコンタクトホールである。図
５のａはゲート電極−コンタクトホール余裕、ｂはコン
タクトホール−活性層余裕、またｃはコンタクトホール
−１層目の配線Ｍ１余裕であり、これらが従来法におい
て、拡散層を大きくし、抵抗を増大させる要因となって
いる。また、このプロセスでは配線と同時にソース、ド
レイン拡散層上に金属層が形成されるので、拡散層の薄
層化により増加したソース、ドレイン拡散層の抵抗を低
下させることができる。
【００１５】
【作用】本発明によれば、ＭＯＳＦＥＴのソース、ドレ
イン拡散層を配線により接続する場合に、拡散層および
素子分離領域上に下地層を形成した後、金属を下地層お
よび拡散層上に選択的に成長させることにより、自己整
合的に配線を形成できる。従って、金属配線層のパター
ンの精度が高く、かつ、金属配線層を所定の形状に形成
するために腐食性雰囲気に曝して加工しなくて済むの
で、エッチ残りやパターン端部の荒れがなく、また、金
属配線層の腐食を防止するための後処理をしなくてよ
い。また、層間絶縁膜を形成する前に配線層を形成する
ため、コンタクトホールをなくすことができる。このた
めソース、ドレイン領域の拡散層の長さを短縮でき、素
子の寸法を縮小することができる。さらに、ソース、ド
レイン拡散層上に金属層を形成するので、拡散層の薄層
化により増加したソース、ドレイン拡散層の抵抗を低下
させることができる。
イン拡散層を配線により接続する場合に、拡散層および
素子分離領域上に下地層を形成した後、金属を下地層お
よび拡散層上に選択的に成長させることにより、自己整
合的に配線を形成できる。従って、金属配線層のパター
ンの精度が高く、かつ、金属配線層を所定の形状に形成
するために腐食性雰囲気に曝して加工しなくて済むの
で、エッチ残りやパターン端部の荒れがなく、また、金
属配線層の腐食を防止するための後処理をしなくてよ
い。また、層間絶縁膜を形成する前に配線層を形成する
ため、コンタクトホールをなくすことができる。このた
めソース、ドレイン領域の拡散層の長さを短縮でき、素
子の寸法を縮小することができる。さらに、ソース、ド
レイン拡散層上に金属層を形成するので、拡散層の薄層
化により増加したソース、ドレイン拡散層の抵抗を低下
させることができる。
【００１６】
【実施例】実施例１ 図７〜図１３により本発明の第１の実施例であるＳＯＩ
構造のＭＯＳＦＥＴの製造方法を説明する。
構造のＭＯＳＦＥＴの製造方法を説明する。
【００１７】まず、シリコン膜厚が０．１μｍのＰ型の
ＳＯＩ基板を用い、シリコン薄膜をメサ型にパターニン
グする。次に、試料上に、ゲート酸化膜５２となる酸化
膜を６ｎｍ、ゲート電極となる多結晶シリコン膜１４を
５０ｎｍを順次堆積し、多結晶シリコン膜１４に不純物
を導入する。次に、ゲート電極となるタングステンシリ
サイド（ＷＳｉ）膜１０２を１００ｎｍ堆積する。次
に、シリコン酸化膜５３を１００ｎｍ形成し、ホトレジ
ストを用いてゲート電極のパターンに加工し、次いで、
シリコン酸化膜５３をマスクとしてＷＳｉ膜１０２およ
び多結晶シリコン膜１４を加工する。次に、イオン注入
の方法を用いてゲート電極をマスクに砒素（Ａｓ）を導
入し、ソース、ドレイン領域の拡散層１５、１６、１
７、１８を形成する。次に、試料上にＣＶＤ法によりシ
リコン酸化膜を厚さ１００ｎｍ形成し、次いで、反応性
イオンエッチングにより全面をエッチングすることによ
りゲート電極の側面にシリコン酸化膜のスペーサー５４
を形成し、図７に示したような構造とする。次に、ＣＶ
Ｄ法により試料上に下地層１９となる多結晶シリコン膜
を１０ｎｍ形成する。次に、図８に示したように、１層
目の配線Ｍ１のパターンを用いて前記多結晶シリコン膜
をＳＦ6を用いた等方性エッチングにより、Ｓｉ結晶と
の界面にできた自然酸化膜までエッチングし、下地層１
９を形成する。次に、８００度で１０分間アニールを行
い、拡散層１６、１７から不純物を拡散させて下地層１
９を導電化する。次に、選択ＣＶＤ法により図９に示し
たようにシリコン上のみにタングステン膜１０１を１０
０ｎｍ形成する。このような方法によれば、コンタクト
ホールを形成せずにソース、ドレイン拡散層１６、１７
間の配線を形成することができ、ソース、ドレイン拡散
層１６、１７の面積を小さくできる。また、ソース、ド
レイン拡散層上にタングステン膜が形成されるので、拡
散層抵抗を低下させることができる。また、スペーサー
５４の側面までＷが配置され、ゲート電極の端から極め
て近い距離に自己整合的に金属による低抵抗配線を形成
することができる。次に、図１０に示したように、試料
上にＣＶＤ法によりリンドープガラス（ＰＳＧ）膜５５
を形成する。次に、ＳＯＧ膜５６を塗布し５００度で３
０分間アニールした後、ドライエッチングにより平坦部
に付いたＳＯＧ膜をエッチングし、図１１に示したよう
に段差を平坦化する。次に、図１２に示したように、試
料上にＣＶＤ法によりＰＳＧ膜５７を形成する。このよ
うな方法により、金属とシリコンが化学反応を起こさな
いような低温のプロセスで金属配線の加工が可能な層間
絶縁膜を形成できる。次に、図１３に示したように、１
層目の配線Ｍ１のパターン上の領域にコンタクトホール
を形成し、タングステン膜１０３を３００ｎｍ形成し、
加工することにより２層目の配線Ｍ２を形成する。以上
の工程により、ソース、ドレイン拡散層の面積を小さく
することにより、素子の寸法を縮小し、ソース、ドレイ
ン拡散層の抵抗を低下させた本発明のＭＯＳＦＥＴを得
る。
ＳＯＩ基板を用い、シリコン薄膜をメサ型にパターニン
グする。次に、試料上に、ゲート酸化膜５２となる酸化
膜を６ｎｍ、ゲート電極となる多結晶シリコン膜１４を
５０ｎｍを順次堆積し、多結晶シリコン膜１４に不純物
を導入する。次に、ゲート電極となるタングステンシリ
サイド（ＷＳｉ）膜１０２を１００ｎｍ堆積する。次
に、シリコン酸化膜５３を１００ｎｍ形成し、ホトレジ
ストを用いてゲート電極のパターンに加工し、次いで、
シリコン酸化膜５３をマスクとしてＷＳｉ膜１０２およ
び多結晶シリコン膜１４を加工する。次に、イオン注入
の方法を用いてゲート電極をマスクに砒素（Ａｓ）を導
入し、ソース、ドレイン領域の拡散層１５、１６、１
７、１８を形成する。次に、試料上にＣＶＤ法によりシ
リコン酸化膜を厚さ１００ｎｍ形成し、次いで、反応性
イオンエッチングにより全面をエッチングすることによ
りゲート電極の側面にシリコン酸化膜のスペーサー５４
を形成し、図７に示したような構造とする。次に、ＣＶ
Ｄ法により試料上に下地層１９となる多結晶シリコン膜
を１０ｎｍ形成する。次に、図８に示したように、１層
目の配線Ｍ１のパターンを用いて前記多結晶シリコン膜
をＳＦ6を用いた等方性エッチングにより、Ｓｉ結晶と
の界面にできた自然酸化膜までエッチングし、下地層１
９を形成する。次に、８００度で１０分間アニールを行
い、拡散層１６、１７から不純物を拡散させて下地層１
９を導電化する。次に、選択ＣＶＤ法により図９に示し
たようにシリコン上のみにタングステン膜１０１を１０
０ｎｍ形成する。このような方法によれば、コンタクト
ホールを形成せずにソース、ドレイン拡散層１６、１７
間の配線を形成することができ、ソース、ドレイン拡散
層１６、１７の面積を小さくできる。また、ソース、ド
レイン拡散層上にタングステン膜が形成されるので、拡
散層抵抗を低下させることができる。また、スペーサー
５４の側面までＷが配置され、ゲート電極の端から極め
て近い距離に自己整合的に金属による低抵抗配線を形成
することができる。次に、図１０に示したように、試料
上にＣＶＤ法によりリンドープガラス（ＰＳＧ）膜５５
を形成する。次に、ＳＯＧ膜５６を塗布し５００度で３
０分間アニールした後、ドライエッチングにより平坦部
に付いたＳＯＧ膜をエッチングし、図１１に示したよう
に段差を平坦化する。次に、図１２に示したように、試
料上にＣＶＤ法によりＰＳＧ膜５７を形成する。このよ
うな方法により、金属とシリコンが化学反応を起こさな
いような低温のプロセスで金属配線の加工が可能な層間
絶縁膜を形成できる。次に、図１３に示したように、１
層目の配線Ｍ１のパターン上の領域にコンタクトホール
を形成し、タングステン膜１０３を３００ｎｍ形成し、
加工することにより２層目の配線Ｍ２を形成する。以上
の工程により、ソース、ドレイン拡散層の面積を小さく
することにより、素子の寸法を縮小し、ソース、ドレイ
ン拡散層の抵抗を低下させた本発明のＭＯＳＦＥＴを得
る。
【００１８】実施例２ 図１４〜図１９により本発明の第２の実施例であるＳＯ
Ｉ構造のＭＯＳＦＥＴの製造方法を説明する。
Ｉ構造のＭＯＳＦＥＴの製造方法を説明する。
【００１９】まず、シリコン膜厚が０．１μｍのＰ型の
ＳＯＩ基板を用い、基板上にゲート酸化膜５２となる酸
化膜を６ｎｍ形成する。次に、素子を形成する領域をシ
リコンナイトライド膜で覆い、酸化することにより素子
分離酸化膜５８を形成する。次に、試料上にゲート電極
となる多結晶シリコン膜１４を５０ｎｍ、ゲート電極と
なるタングステンシリサイド（ＷＳｉ）膜１０２を１０
０ｎｍ順次堆積する。次に、シリコン酸化膜５３を１０
０ｎｍ形成し、ホトレジストを用いてゲート電極のパタ
ーンに加工し、次いで、シリコン酸化膜５３をマスクと
してＷＳｉ膜１０２および多結晶シリコン膜１４を加工
する。次に、イオン注入の方法を用いてＡｓを導入し、
ソース、ドレイン拡散層１５、１６を形成する。次に、
試料上にＣＶＤ法によりシリコン酸化膜を厚さ１００ｎ
ｍ形成し、次いで、反応性イオンエッチングにより全面
をエッチングすることにより、ゲート電極の側面にシリ
コン酸化膜のスペーサー５４を形成し、図１４に示した
ような構造とする。次に、ＣＶＤ法により試料上に１層
目の配線の下地層１９となる多結晶シリコン膜を１０ｎ
ｍ形成する。次に、図１５に示したように、前記多結晶
シリコン膜をＳＦ6を用いた等方性エッチングにより、
Ｓｉ結晶との界面にできた自然酸化膜までエッチング
し、下地層１９を形成する。次に、８００度で１０分間
アニールを行い、拡散層１６から不純物を拡散させて下
地層１９を導電化する。次に、選択ＣＶＤ法により図１
６に示したようにシリコン上にタングステン膜１０１を
１００ｎｍ形成する。このタングステン膜１０１が１層
目の配線となる。次に、試料上にＣＶＤ法によりリンド
ープガラス（ＰＳＧ）膜５５を形成する。次に、ＳＯＧ
膜５６を塗布し、５００度で３０分間アニールした後、
ドライエッチングにより平坦部に付いたＳＯＧ膜をエッ
チングし、図１７に示したように段差を平坦化する。次
に、図１８に示したように、試料上にＣＶＤ法によりＰ
ＳＧ膜５７を形成する。次に、図１９に示したように、
コンタクトホールを形成し、タングステン膜１０３を３
００ｎｍ形成し、加工することにより、２層目の配線Ｍ
２を形成する。このように容量成分が回路動作上負荷と
ならない電源線等においては配線層１０６のように拡散
層上に直接形成した１層目の配線Ｍ１上にコンタクトを
とり、２層目の配線Ｍ２とつなぐことができる。また下
地層を用いているプロセスから、配線層１０７のように
酸化膜上に１層目の配線Ｍ１をひき上げ、容量を減らす
コンタクト方式も同時に形成することができる。
ＳＯＩ基板を用い、基板上にゲート酸化膜５２となる酸
化膜を６ｎｍ形成する。次に、素子を形成する領域をシ
リコンナイトライド膜で覆い、酸化することにより素子
分離酸化膜５８を形成する。次に、試料上にゲート電極
となる多結晶シリコン膜１４を５０ｎｍ、ゲート電極と
なるタングステンシリサイド（ＷＳｉ）膜１０２を１０
０ｎｍ順次堆積する。次に、シリコン酸化膜５３を１０
０ｎｍ形成し、ホトレジストを用いてゲート電極のパタ
ーンに加工し、次いで、シリコン酸化膜５３をマスクと
してＷＳｉ膜１０２および多結晶シリコン膜１４を加工
する。次に、イオン注入の方法を用いてＡｓを導入し、
ソース、ドレイン拡散層１５、１６を形成する。次に、
試料上にＣＶＤ法によりシリコン酸化膜を厚さ１００ｎ
ｍ形成し、次いで、反応性イオンエッチングにより全面
をエッチングすることにより、ゲート電極の側面にシリ
コン酸化膜のスペーサー５４を形成し、図１４に示した
ような構造とする。次に、ＣＶＤ法により試料上に１層
目の配線の下地層１９となる多結晶シリコン膜を１０ｎ
ｍ形成する。次に、図１５に示したように、前記多結晶
シリコン膜をＳＦ6を用いた等方性エッチングにより、
Ｓｉ結晶との界面にできた自然酸化膜までエッチング
し、下地層１９を形成する。次に、８００度で１０分間
アニールを行い、拡散層１６から不純物を拡散させて下
地層１９を導電化する。次に、選択ＣＶＤ法により図１
６に示したようにシリコン上にタングステン膜１０１を
１００ｎｍ形成する。このタングステン膜１０１が１層
目の配線となる。次に、試料上にＣＶＤ法によりリンド
ープガラス（ＰＳＧ）膜５５を形成する。次に、ＳＯＧ
膜５６を塗布し、５００度で３０分間アニールした後、
ドライエッチングにより平坦部に付いたＳＯＧ膜をエッ
チングし、図１７に示したように段差を平坦化する。次
に、図１８に示したように、試料上にＣＶＤ法によりＰ
ＳＧ膜５７を形成する。次に、図１９に示したように、
コンタクトホールを形成し、タングステン膜１０３を３
００ｎｍ形成し、加工することにより、２層目の配線Ｍ
２を形成する。このように容量成分が回路動作上負荷と
ならない電源線等においては配線層１０６のように拡散
層上に直接形成した１層目の配線Ｍ１上にコンタクトを
とり、２層目の配線Ｍ２とつなぐことができる。また下
地層を用いているプロセスから、配線層１０７のように
酸化膜上に１層目の配線Ｍ１をひき上げ、容量を減らす
コンタクト方式も同時に形成することができる。
【００２０】実施例３ 図２０〜図２４により本発明の第３の実施例であるＳＯ
Ｉ構造のインバータの製造方法を説明する。
Ｉ構造のインバータの製造方法を説明する。
【００２１】まず、シリコン膜厚が０．１μｍのＰ型の
ＳＯＩ基板を用い、シリコン薄膜をメサ型にパターニン
グする。次に、Ｐ型ＭＯＳＦＥＴとなる領域上にホトレ
ジストマスクを形成し、Ｎ型ＭＯＳＦＥＴとなる領域に
イオン注入の方法によりリンを導入する。次に、試料上
に、熱酸化によりゲート酸化膜５２となる酸化膜を６ｎ
ｍ形成する。次に、ゲート電極となる多結晶シリコン膜
１４を５０ｎｍ、ゲート電極となるタングステンシリサ
イド（ＷＳｉ）膜１０２を１００ｎｍを順次堆積する。
次に、シリコン酸化膜５３を１００ｎｍ形成しホトレジ
ストを用いてパターニングし、次いで、シリコン酸化膜
５３をマスクとしてＷＳｉ膜１０２および多結晶シリコ
ン膜１４を加工する。次に、Ｎ型ＭＯＳＦＥＴとなる領
域上にホトレジストマスクを形成し、イオン注入の方法
を用いてＡｓを導入し、ソース、ドレイン領域の拡散層
１５、１６を形成する。同様にして、イオン注入の方法
を用いてボロンを導入し、ソース、ドレイン拡散層２
１、２２を形成する。次に、試料上にＣＶＤ法によりシ
リコン酸化膜を厚さ７０ｎｍ形成し、次いで、反応性イ
オンエッチングにより全面をエッチングすることにより
ゲート電極の側面にシリコン酸化膜のスペーサー５４を
形成し、図２０に示したような構造とする。
ＳＯＩ基板を用い、シリコン薄膜をメサ型にパターニン
グする。次に、Ｐ型ＭＯＳＦＥＴとなる領域上にホトレ
ジストマスクを形成し、Ｎ型ＭＯＳＦＥＴとなる領域に
イオン注入の方法によりリンを導入する。次に、試料上
に、熱酸化によりゲート酸化膜５２となる酸化膜を６ｎ
ｍ形成する。次に、ゲート電極となる多結晶シリコン膜
１４を５０ｎｍ、ゲート電極となるタングステンシリサ
イド（ＷＳｉ）膜１０２を１００ｎｍを順次堆積する。
次に、シリコン酸化膜５３を１００ｎｍ形成しホトレジ
ストを用いてパターニングし、次いで、シリコン酸化膜
５３をマスクとしてＷＳｉ膜１０２および多結晶シリコ
ン膜１４を加工する。次に、Ｎ型ＭＯＳＦＥＴとなる領
域上にホトレジストマスクを形成し、イオン注入の方法
を用いてＡｓを導入し、ソース、ドレイン領域の拡散層
１５、１６を形成する。同様にして、イオン注入の方法
を用いてボロンを導入し、ソース、ドレイン拡散層２
１、２２を形成する。次に、試料上にＣＶＤ法によりシ
リコン酸化膜を厚さ７０ｎｍ形成し、次いで、反応性イ
オンエッチングにより全面をエッチングすることにより
ゲート電極の側面にシリコン酸化膜のスペーサー５４を
形成し、図２０に示したような構造とする。
【００２２】次に、ＣＶＤ法により試料上に１層目の配
線の下地層１９となる多結晶シリコン膜を１０ｎｍ形成
する。次に、前記多結晶シリコン膜をＳＦ6を用いた等
方性エッチングによりＳｉ結晶との界面にできた自然酸
化膜までエッチングし、図２１に示したように下地層１
９を形成する。次に、８００度で１０分間アニールを行
い、下地層１９にＮ型ＭＯＳＦＥＴはＮ型、Ｐ型ＭＯＳ
ＦＥＴはＰ型の不純物を拡散させ、導電化する。次に、
選択ＣＶＤ法により図２２に示したようにシリコン上に
タングステン膜１０１を１００ｎｍ形成する。次に、試
料上にＣＶＤ法によりリンドープガラス（ＰＳＧ）膜５
５を形成する。次に、ＳＯＧ膜５６を塗布し、５００度
で３０分間アニールした後、ドライエッチングにより平
坦部に付いたＳＯＧ膜をエッチングし、段差を平坦化す
る。次に、試料上にＣＶＤ法によりＰＳＧ膜５７を形成
する。次に、図２４に示したように、コンタクトホール
を形成し、タングステン膜１０３を３００ｎｍ形成し、
接地線１０８、出力端子１０９、電源線１１０を形成す
る。以上の工程により、ソース、ドレイン拡散層を小さ
くすることにより素子の寸法を縮小し、ソース、ドレイ
ン拡散層の抵抗を低下させた本発明のインバータを得
る。
線の下地層１９となる多結晶シリコン膜を１０ｎｍ形成
する。次に、前記多結晶シリコン膜をＳＦ6を用いた等
方性エッチングによりＳｉ結晶との界面にできた自然酸
化膜までエッチングし、図２１に示したように下地層１
９を形成する。次に、８００度で１０分間アニールを行
い、下地層１９にＮ型ＭＯＳＦＥＴはＮ型、Ｐ型ＭＯＳ
ＦＥＴはＰ型の不純物を拡散させ、導電化する。次に、
選択ＣＶＤ法により図２２に示したようにシリコン上に
タングステン膜１０１を１００ｎｍ形成する。次に、試
料上にＣＶＤ法によりリンドープガラス（ＰＳＧ）膜５
５を形成する。次に、ＳＯＧ膜５６を塗布し、５００度
で３０分間アニールした後、ドライエッチングにより平
坦部に付いたＳＯＧ膜をエッチングし、段差を平坦化す
る。次に、試料上にＣＶＤ法によりＰＳＧ膜５７を形成
する。次に、図２４に示したように、コンタクトホール
を形成し、タングステン膜１０３を３００ｎｍ形成し、
接地線１０８、出力端子１０９、電源線１１０を形成す
る。以上の工程により、ソース、ドレイン拡散層を小さ
くすることにより素子の寸法を縮小し、ソース、ドレイ
ン拡散層の抵抗を低下させた本発明のインバータを得
る。
【００２３】実施例４ 図２５〜図２９により本発明の第４の実施例であるＳＯ
Ｉ構造のインバータの別の製造方法を説明する。
Ｉ構造のインバータの別の製造方法を説明する。
【００２４】まず、シリコン膜厚が０．１μｍのＰ型の
ＳＯＩ基板を用い、図２５に示したようにシリコンの島
状領域２４を形成する。次に、電子線を用いて島状領域
２４をＮ型ＭＯＳＦＥＴとなる領域２５、Ｐ型ＭＯＳＦ
ＥＴとなる領域２６に分割し、図２６に示したようにす
る。このような方法によれば、素子分離間隔を最も狭く
することができる。次に、Ｐ型ＭＯＳＦＥＴとなる領域
上にホトレジストマスクを形成し、Ｎ型ＭＯＳＦＥＴと
なる領域にイオン注入の方法によりリンを導入する。次
に、試料を熱酸化し、ゲート酸化膜５２となる酸化膜を
６ｎｍ形成する。次に、試料上にゲート電極となる多結
晶シリコン膜を５０ｎｍ堆積し、Ｎ型ＭＯＳＦＥＴのゲ
ート電極となる多結晶シリコン膜２７にはボロンを、Ｐ
型ＭＯＳＦＥＴのゲート電極となる多結晶シリコン膜２
８にはリンをイオン注入の方法により導入する。次に、
ゲート電極となるタングステンシリサイド（ＷＳｉ）膜
１０２を１００ｎｍ堆積する。次に、シリコン酸化膜５
３を１００ｎｍ形成し、ホトレジストを用いてパターニ
ングし、次いで、シリコン酸化膜５３をマスクとしてＷ
Ｓｉ膜１０２および多結晶シリコン膜２７、２８を加工
する。次に、Ｎ型ＭＯＳＦＥＴとなる領域上にホトレジ
ストマスクを形成し、イオン注入の方法を用いてＡｓを
導入し、ソース、ドレイン拡散層１５、１６を形成す
る。同様にして、イオン注入の方法によりボロンを導入
し、ソース、ドレイン拡散層２１、２２を形成する。次
に、試料上にＣＶＤ法によりシリコン酸化膜を厚さ１０
０ｎｍ形成し、次いで、反応性イオンエッチングにより
全面をエッチングすることによりゲート電極の側面にシ
リコン酸化膜のスペーサー５４を形成する。
ＳＯＩ基板を用い、図２５に示したようにシリコンの島
状領域２４を形成する。次に、電子線を用いて島状領域
２４をＮ型ＭＯＳＦＥＴとなる領域２５、Ｐ型ＭＯＳＦ
ＥＴとなる領域２６に分割し、図２６に示したようにす
る。このような方法によれば、素子分離間隔を最も狭く
することができる。次に、Ｐ型ＭＯＳＦＥＴとなる領域
上にホトレジストマスクを形成し、Ｎ型ＭＯＳＦＥＴと
なる領域にイオン注入の方法によりリンを導入する。次
に、試料を熱酸化し、ゲート酸化膜５２となる酸化膜を
６ｎｍ形成する。次に、試料上にゲート電極となる多結
晶シリコン膜を５０ｎｍ堆積し、Ｎ型ＭＯＳＦＥＴのゲ
ート電極となる多結晶シリコン膜２７にはボロンを、Ｐ
型ＭＯＳＦＥＴのゲート電極となる多結晶シリコン膜２
８にはリンをイオン注入の方法により導入する。次に、
ゲート電極となるタングステンシリサイド（ＷＳｉ）膜
１０２を１００ｎｍ堆積する。次に、シリコン酸化膜５
３を１００ｎｍ形成し、ホトレジストを用いてパターニ
ングし、次いで、シリコン酸化膜５３をマスクとしてＷ
Ｓｉ膜１０２および多結晶シリコン膜２７、２８を加工
する。次に、Ｎ型ＭＯＳＦＥＴとなる領域上にホトレジ
ストマスクを形成し、イオン注入の方法を用いてＡｓを
導入し、ソース、ドレイン拡散層１５、１６を形成す
る。同様にして、イオン注入の方法によりボロンを導入
し、ソース、ドレイン拡散層２１、２２を形成する。次
に、試料上にＣＶＤ法によりシリコン酸化膜を厚さ１０
０ｎｍ形成し、次いで、反応性イオンエッチングにより
全面をエッチングすることによりゲート電極の側面にシ
リコン酸化膜のスペーサー５４を形成する。
【００２５】次に、ＣＶＤ法により試料上に１層目の配
線の下地層１９となる多結晶シリコン膜を１０ｎｍ形成
する。次に、前記多結晶シリコン膜をＳＦ6を用いた等
方性エッチングによりＳｉ結晶との界面にできた自然酸
化膜までエッチングし、図２７に示したように下地層１
９を形成する。次に、８００度で１０分間アニールを行
い、下地層１９を導電化する。次に、選択ＣＶＤ法によ
りシリコン上にタングステン膜１０１を１００ｎｍ形成
する。素子分離間隔が狭いため、図２８に示したように
配線層が平坦となり配線抵抗を低下させることができ
る。次に、試料上にＣＶＤ法によりリンドープガラス
（ＰＳＧ）膜５５を形成する。次に、ＳＯＧ膜５６を塗
布し、５００度で３０分間アニールした後、ドライエッ
チングにより平坦部に付いたＳＯＧ膜をエッチングし、
段差を平坦化する。次に、試料上にＣＶＤ法によりＰＳ
Ｇ膜５７を形成する。以上の方法により、図２９に示し
たように段差部に付いたＳＯＧ膜５６をＰＳＧ膜５５、
５７ではさんだ層間絶縁膜が形成される。次に、図３０
に示したように、１層目の配線Ｍ１と２層目の配線Ｍ２
をつなぐコンタクトホールを形成し、タングステン膜１
０３を３００ｎｍ形成し、接地線１０８、出力端子１０
９、電源線１１０を形成する。以上の工程により、本発
明によるインバータを得る。本実施例の構造によれば急
峻な段差をつくるゲート電極の端から１層目の配線Ｍ１
−２層目の配線Ｍ２間のコンタクトまでの距離を大きく
とっても抵抗はほとんど増加しない。このためゲート電
極−コンタクトホール間の距離を大きくとることがで
き、コンタクトホール開口時に段差側面に残るＳＯＧ層
が露出することがなく、低温アニールで形成したＳＯＧ
膜特性に起因する配線不良を回避することができる。
線の下地層１９となる多結晶シリコン膜を１０ｎｍ形成
する。次に、前記多結晶シリコン膜をＳＦ6を用いた等
方性エッチングによりＳｉ結晶との界面にできた自然酸
化膜までエッチングし、図２７に示したように下地層１
９を形成する。次に、８００度で１０分間アニールを行
い、下地層１９を導電化する。次に、選択ＣＶＤ法によ
りシリコン上にタングステン膜１０１を１００ｎｍ形成
する。素子分離間隔が狭いため、図２８に示したように
配線層が平坦となり配線抵抗を低下させることができ
る。次に、試料上にＣＶＤ法によりリンドープガラス
（ＰＳＧ）膜５５を形成する。次に、ＳＯＧ膜５６を塗
布し、５００度で３０分間アニールした後、ドライエッ
チングにより平坦部に付いたＳＯＧ膜をエッチングし、
段差を平坦化する。次に、試料上にＣＶＤ法によりＰＳ
Ｇ膜５７を形成する。以上の方法により、図２９に示し
たように段差部に付いたＳＯＧ膜５６をＰＳＧ膜５５、
５７ではさんだ層間絶縁膜が形成される。次に、図３０
に示したように、１層目の配線Ｍ１と２層目の配線Ｍ２
をつなぐコンタクトホールを形成し、タングステン膜１
０３を３００ｎｍ形成し、接地線１０８、出力端子１０
９、電源線１１０を形成する。以上の工程により、本発
明によるインバータを得る。本実施例の構造によれば急
峻な段差をつくるゲート電極の端から１層目の配線Ｍ１
−２層目の配線Ｍ２間のコンタクトまでの距離を大きく
とっても抵抗はほとんど増加しない。このためゲート電
極−コンタクトホール間の距離を大きくとることがで
き、コンタクトホール開口時に段差側面に残るＳＯＧ層
が露出することがなく、低温アニールで形成したＳＯＧ
膜特性に起因する配線不良を回避することができる。
【００２６】以上本発明を実施例に基づいて具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
コンタクトホールをなくすことができ、ソース、ドレイ
ン拡散層の面積が縮小できるので、素子の寸法を縮小す
ることができる。また、拡散層の薄層化により増加した
ソース、ドレイン拡散層の抵抗を低下させることができ
る。
コンタクトホールをなくすことができ、ソース、ドレイ
ン拡散層の面積が縮小できるので、素子の寸法を縮小す
ることができる。また、拡散層の薄層化により増加した
ソース、ドレイン拡散層の抵抗を低下させることができ
る。
【図１】本発明による構造の一例の断面図である。
【図２】本発明による図１の構造の製造工程の断面図１
である。
である。
【図３】本発明による図１の構造の製造工程の断面図２
である。
である。
【図４】本発明による図１の構造の製造工程の断面図３
である。
である。
【図５】従来法による平面レイアウト図である。
【図６】本発明による平面レイアウト図である。
【図７】本発明の実施例１の製造工程の断面図１であ
る。
る。
【図８】本発明の実施例１の製造工程の断面図２であ
る。
る。
【図９】本発明の実施例１の製造工程の断面図３であ
る。
る。
【図１０】本発明の実施例１の製造工程の断面図４であ
る。
る。
【図１１】本発明の実施例１の製造工程の断面図５であ
る。
る。
【図１２】本発明の実施例１の製造工程の断面図６であ
る。
る。
【図１３】本発明の実施例１の製造工程の断面図７であ
る。
る。
【図１４】本発明の実施例２の製造工程の断面図１であ
る。
る。
【図１５】本発明の実施例２の製造工程の断面図２であ
る。
る。
【図１６】本発明の実施例２の製造工程の断面図３であ
る。
る。
【図１７】本発明の実施例２の製造工程の断面図４であ
る。
る。
【図１８】本発明の実施例２の製造工程の断面図５であ
る。
る。
【図１９】本発明の実施例２の製造工程の断面図６であ
る。
る。
【図２０】本発明の実施例３の製造工程の断面図１であ
る。
る。
【図２１】本発明の実施例３の製造工程の断面図２であ
る。
る。
【図２２】本発明の実施例３の製造工程の断面図３であ
る。
る。
【図２３】本発明の実施例３の製造工程の断面図４であ
る。
る。
【図２４】本発明の実施例３の製造工程の断面図５であ
る。
る。
【図２５】本発明の実施例４の製造工程の断面図１であ
る。
る。
【図２６】本発明の実施例４の製造工程の断面図２であ
る。
る。
【図２７】本発明の実施例４の製造工程の断面図３であ
る。
る。
【図２８】本発明の実施例４の製造工程の断面図４であ
る。
る。
【図２９】本発明の実施例４の製造工程の断面図５であ
る。
る。
【図３０】本発明の実施例４の製造工程の断面図６であ
る。
る。
１１…シリコン基板 １２、１３…Ｐ型単結晶半導体層 １４、２７、２８…ゲート多結晶シリコン膜 １５、１６、１７、１８…ソース、ドレイン拡散層 １９…多結晶シリコン膜の下地層 ２１、２２…ソース、ドレイン拡散層 ２３…Ｎ型領域 ２４、２５、２６…シリコンの島状領域 ５１…シリコン酸化膜 ５２…ゲート酸化膜 ５３…ＨＬＤ膜 ５４…シリコン酸化膜のスペーサー ５５…ＰＳＧ膜 ５６…ＳＯＧ膜 ５７…ＰＳＧ膜 ５８…素子分離酸化膜 １０１…タングステン膜 １０２…タングステンシリサイド膜 １０３、１０６、１０７…配線 １０４…ゲート電極 １０５…コンタクトホール １０８…接地線 １０９…出力端子 １１０…電源線 １１１…１層目の配線。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 8728−4Ｍ 29/40 Ａ 7738−4Ｍ
Claims (6)
- 【請求項１】絶縁層上の単結晶半導体層上の一部に形成
したゲート電極と前記ゲート電極の両側の前記単結晶半
導体層内に形成した不純物拡散層からなるソース領域お
よびドレイン領域を持つＭＯＳＦＥＴを有する半導体装
置において、前記不純物拡散層上に接続して形成した下
地層とその上に形成した金属配線層を有し、前記下地層
が接続された前記不純物拡散層の、前記ゲート電極およ
び前記ゲート電極の側面の絶縁層が形成されていない部
分の上面が前記下地層または前記金属配線層と直接接触
していることを特徴とする半導体装置。 - 【請求項２】前記ＭＯＳＦＥＴを複数個有し、異なる前
記ＭＯＳＦＥＴの前記不純物拡散層どうしが前記下地層
によりつながれ、かつ前記下地層上に前記金属配線層が
形成され、前記下地層によりつながれた前記各不純物拡
散層の、前記ゲート電極および前記ゲート電極の側面の
絶縁層が形成されていない部分の上面が前記下地層また
は前記金属配線層と直接接触していることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】前記単結晶半導体層と前記下地層が同一元
素により形成されていることを特徴とする請求項１記載
の半導体装置。 - 【請求項４】前記不純物拡散層上の前記下地層は、前記
不純物拡散層と同型の不純物が高濃度に導入されて導電
化しており、前記不純物拡散層と前記金属配線層とが電
気的に導通していることを特徴とする請求項１記載の半
導体装置。 - 【請求項５】前記下地層を前記不純物拡散層に接続する
ように形成した後、前記不純物拡散層または前記下地層
に直接接触する前記金属配線層を、前記不純物拡散層お
よび前記下地層に対して金属を選択的に堆積させること
により形成することを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項６】前記下地層の少なくとも一部を前記不純物
拡散層上で加工し、前記加工が、前記不純物拡散層と前
記下地層との間に存在する電気的導通を妨げない薄い絶
縁層を加工停止層とすることを特徴とする請求項１記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22403691A JPH0562999A (ja) | 1991-09-04 | 1991-09-04 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22403691A JPH0562999A (ja) | 1991-09-04 | 1991-09-04 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0562999A true JPH0562999A (ja) | 1993-03-12 |
Family
ID=16807592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22403691A Pending JPH0562999A (ja) | 1991-09-04 | 1991-09-04 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0562999A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013175714A (ja) * | 2012-01-26 | 2013-09-05 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| JP2022003696A (ja) * | 2017-08-28 | 2022-01-11 | ラピスセミコンダクタ株式会社 | 半導体装置 |
-
1991
- 1991-09-04 JP JP22403691A patent/JPH0562999A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013175714A (ja) * | 2012-01-26 | 2013-09-05 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| JP2022003696A (ja) * | 2017-08-28 | 2022-01-11 | ラピスセミコンダクタ株式会社 | 半導体装置 |
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