JPH11111691A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】エッチストップ、配線ショートなどの問題を引
き起こさず、安定で信頼性の高い自己整合コンタクトを
有する半導体装置の製造方法を提供する。 【解決手段】半導体基板１０に第１導電層３０ａを形成
し、その上層に第１絶縁膜２１ａを形成し、第１導電層
および第１絶縁膜の側壁面と対向して第２絶縁膜２２ａ
を形成し、第１絶縁膜および第２絶縁膜をマスクとして
第１導電層の側部領域の半導体基板中に拡散層１２を形
成し、第１導電層と絶縁するように拡散層に接続する第
２導電層３１を形成し、第１絶縁膜と第２導電層の上層
に第３絶縁膜２３を形成し、その上層に第３絶縁膜とエ
ッチング選択比を有する第４絶縁膜２４を形成し、第３
絶縁膜に達するコンタクトホールＣＨを第４絶縁膜に開
口し、コンタクトホール内に露出した部分の第３絶縁膜
を除去し、露出させた第２導電層と接続させてコンタク
トホール内に第３導電層３２を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に自己整合コンタクトによる接合を有する
半導体装置の製造方法に関する。

【０００２】

【従来の技術】近年のＶＬＳＩの高集積化は３年で次世
代へ進み、デザインルールは前世代の７割の縮小化が行
われ、縮小化に伴い半導体装置の高速化も実現してき
た。特に微細なデザインルールが適用されるＭＯＳ（Me
tal-Oxide-Semiconductor ）デバイスなどの加工におい
ては、この高集積化は半導体装置の製造工程における微
細加工技術の進歩、特に光露光技術の高解像力化により
達成されてきた。光露光技術の高解像力化は、デザイン
ルールに対応した寸法精度、重ね合わせ精度を満足しつ
つ、露光装置、レジスト材料、レジストプロセスの高性
能化により達成されてきた。

【０００３】しかし、上記のうちで露光装置について
は、ステッパの位置合わせのばらつきの改善が困難とな
っており、位置合わせのばらつきが大きいために位置合
わせの設計余裕を大きくせざるを得ないため、結果的に
セルサイズの縮小化が困難となっている。従って、位置
合わせの設計余裕を小さくでき、セルサイズの縮小化を
可能とする技術が求められている。

【０００４】その一つとして、コンタクトホール開口工
程の位置合わせのためのマスク上の設計余裕を不要にで
きる自己整合コンタクト（Self Aligned Contact; 以下
ＳＡＣと略）技術が注目されている。

【０００５】上記のＳＡＣのを有する半導体装置につい
て、図７を参照して説明する。例えばＬＯＣＯＳ法によ
り形成された図示しない素子分離絶縁膜により分離され
たシリコン半導体基板１０の活性領域（チャネル形成領
域）にゲート絶縁膜２０ａが形成されており、その上層
に例えばポリシリコンからなるゲート電極３０ａが形成
されている。ゲート電極３０ａの上層には、例えば酸化
シリコン（ＴＥＯＳ膜；Tetraethylorthosilicate を原
料に用いてＣＶＤ法により形成した酸化シリコン膜）の
オフセット絶縁膜２１ａが形成され、さらにゲート電極
３０ａおよびオフセット絶縁膜２１ａの側壁面に例えば
酸化シリコン（ＴＥＯＳ膜）のサイドウォール絶縁膜２
２ａが形成されており、ゲート電極３０ａはオフセット
絶縁膜２１ａおよびサイドウォール絶縁膜２２ａにより
被覆されている。また、ゲート電極３０ａの両側部の半
導体基板１０中には低濃度に導電性不純物を含有するＬ
ＤＤ拡散層１１および高濃度に含有するソース・ドレイ
ン拡散層１２が形成されており、半導体基板１０中のチ
ャネル形成領域、その上層のゲート絶縁膜２０ａ、ゲー
ト電極３０ａ、およびチャネル形成領域に接続するＬＤ
Ｄ（Lightly DopedDrain ）拡散層１１およびソース・
ドレイン拡散層１２とから、電界効果ＭＯＳトランジス
タが形成されている。

【０００６】オフセット絶縁膜２１ａおよびサイドウォ
ール絶縁膜２２ａの上層を被覆して全面に例えば窒化シ
リコンからなるエッチングストッパ２５が形成されてい
る。その上層に例えばＢＰＳＧ（ホウ素およびリンを含
有する酸化シリコン膜）からなる層間絶縁膜２６が形成
されている。エッチングストッパ２５および層間絶縁膜
２６を貫通してソース・ドレイン拡散層１２に達するコ
ンタクトホールＣＨが開口されており、その内壁面にソ
ース・ドレイン拡散層１２に接続して上層配線３３が形
成されている。

【０００７】上記の半導体装置の製造方法について説明
する。まず、図８（ａ）に示すように、シリコン半導体
基板１０に、例えばＬＯＣＯＳ法により図示しない素子
分離絶縁膜を形成し、分離された活性領域において、例
えば熱酸化法によりゲート絶縁膜２０を形成する。次
に、例えばＣＶＤ法によりゲート絶縁膜２０の上層を被
覆して全面にポリシリコンを堆積させ、ゲート電極用層
３０を形成する。次に、ゲート電極用層３０の上層に例
えばＴＥＯＳを原料としたＣＶＤ法により酸化シリコン
を堆積させ、オフセット絶縁膜２１を形成する。

【０００８】次に、図８（ｂ）に示すように、オフセッ
ト絶縁膜２１の上層にゲート電極パターンを有するレジ
スト膜Ｒ１をフォトリソグラフィー工程により形成し、
ＲＩＥ（反応性イオンエッチング）などの異方性エッチ
ングを施して、ゲート絶縁膜２０ａ、ポリシリコンから
なるゲート電極３０ａおよびオフセット絶縁膜２１ａを
パターニング加工する。

【０００９】次に、図８（ｃ）に示すように、レジスト
膜Ｒ１を除去した後、オフセット絶縁膜２１ａをマスク
としてシリコン半導体基板１０中に低濃度に導電性不純
物Ｉ１をイオン注入し、ＬＤＤ拡散層（低濃度拡散層）
１１を形成する。

【００１０】次に、図９（ｄ）に示すように、オフセッ
ト絶縁膜２１ａを被覆して全面に例えばＴＥＯＳを原料
としたＣＶＤ法により酸化シリコンを堆積させ、サイド
ウォール絶縁膜用層２２を形成する。

【００１１】次に、図９（ｅ）に示すように、例えばＲ
ＩＥなどのエッチングにより、ゲート電極３０ａおよび
オフセット絶縁膜２１ａの側壁面にサイドウォール絶縁
膜２２ａを残して全面にエッチバックする。

【００１２】次に、図９（ｆ）に示すように、サイドウ
ォール絶縁膜２２ａをマスクとしてシリコン半導体基板
１０中に高濃度に導電性不純物Ｉ２をイオン注入し、ソ
ース・ドレイン拡散層（高濃度拡散層）１２を形成す
る。

【００１３】次に、図１０（ｇ）に示すように、例えば
ＣＶＤ法により全面に窒化シリコンを堆積させ、エッチ
ングストッパ膜２５を形成する。

【００１４】次に、図１０（ｈ）に示すように、エッチ
ングストッパ膜２５の上層に全面に例えばＢＰＳＧを堆
積させ、層間絶縁膜２６を形成し、その上層にコンタク
トホールパターンを有するレジスト膜Ｒ２をフォトリソ
グラフィー工程により形成する。

【００１５】次に、図１１（ｉ）に示すように、レジス
ト膜Ｒ２をマスクとして例えばＲＩＥなどのエッチング
を施し、層間絶縁膜２６を貫通してエッチングストッパ
膜２５の上面を露出させるコンタクトホールＣＨを開口
する。このとき、エッチングの条件として、例えば（エ
ッチャントガス種および流量：Ｃ₄ Ｆ₈ ／ＣＯ／Ａｒ＝
１５／３００／４００ｓｃｃｍ、圧力：５．３Ｐａ、Ｒ
Ｆバイアス（１３．５６ＭＨｚ）：１５００Ｗ）とする
ことで、エッチングストッパ膜２５（窒化シリコン）に
対する層間絶縁膜２６（ＢＰＳＧ）の選択比を１０程度
にとることができる。

【００１６】次に、図１１（ｊ）に示すように、上記の
エッチングストッパ膜２５を露出させるエッチングに引
き続いてエッチング条件を変えてエッチングを施し、上
記のコンタクトホールＣＨ内に露出した部分のエッチン
グストッパ膜２５を除去し、半導体基板１０中のソース
・ドレイン拡散層１２の表面を露出させる。このとき、
エッチングの条件として、例えば（エッチャントガス種
および流量：ＣＨＦ₃／Ｏ₂ ／ＡＲ＝１０／１０／５０
ｓｃｃｍ、圧力：５．３Ｐａ、ＲＦバイアス（１３．５
６ＭＨｚ）：６００Ｗ）とする。

【００１７】次に、レジスト膜Ｒ２を除去した後、アル
ミニウムなどの導電体によりコンタクトホール内壁面を
被覆してソース・ドレイン拡散層１２に接続する上層配
線３３を形成し、図７に示す半導体装置に至る。

【００１８】上記の半導体装置の製造方法においては、
レジスト膜Ｒ２の形成工程において合わせずれが発生し
ても、コンタクトホール開口のエッチングがエッチング
ストッパ膜２５上面で一度停止するので、ゲート電極３
０ａは露出せず、従ってゲート電極３０ａと上層配線３
３との配線ショートは生じない。また、条件を変更した
エッチングによりコンタクトホールＣＨ内に露出したエ
ッチングストッパ膜２５を除去してソース・ドレイン拡
散層１２を露出させる際にも、ゲート電極３０ａがオフ
セット絶縁膜２１ａおよびサイドウォール絶縁膜２２ａ
に被覆されていることから、ゲート電極３０ａを露出さ
せずにコンタクトホールＣＨを開口することが可能とな
る。このため、コンタクトホール開口工程の位置合わせ
のためのマスク上の設計余裕を不要にすることができ
る。

【００１９】

【発明が解決しようとする課題】しかしながら、上記の
技術を用いてコンタクトホールを開口する場合、以下に
示すような問題が生じることがある。図１０（ｈ）に示
すように、エッチングストッパ膜２５の上面を露出させ
るまでのエッチングとしては、ゲート電極３０ａの上層
のエッチングストッパ膜２５上面までの深さＤ１と、ゲ
ート電極３０ａの上層のエッチングストッパ膜２５上面
からゲート電極３０ａ間のエッチングストッパ膜２５上
面までの深さＤ２を合わせたＤ１＋Ｄ２の深さ分をエッ
チングする必要がある。特に、深さＤ２分をエッチング
する際には、エッチングストッパ膜２５の一部が露出し
ており、エッチングストッパ膜２５に対して選択比を有
するエッチング条件で層間絶縁膜２６をエッチングする
必要がある。

【００２０】ところが、現実には、エッチングストッパ
膜２５（窒化シリコン）に対する層間絶縁膜２６（ＢＰ
ＳＧ）の選択比は、十分な値ではない１０程度である。
このため、エッチングストッパ膜２５としては、（Ｄ２
／１０）の膜厚が必要となる。例えば、Ｄ２＝４００ｎ
ｍとすると、必要なエッチングストッパ膜２５（窒化シ
リコン）の膜厚は４０ｎｍとなる。実際には、層間絶縁
膜２６（ＢＰＳＧ）の、膜厚にはばらつきがあるので、
４０ｎｍ以上の膜厚が必要となる。例えば、エッチング
ストッパ膜２５として１００ｎｍの膜厚があれば問題の
ないレベルであると考えられるが、そうすると図１２
（ａ）に示すように、エッチングストッパ膜の膜厚が厚
くなってゲート電極３０ａの間隔が狭くなり、除去すべ
き層間絶縁膜２６部分が高アスペクト比となってしま
い、図１２（ｂ）に示すように、エッチングストッパ膜
２５の上面を露出させるまでのエッチングを行っても、
途中でエッチストップが生じて層間絶縁膜の一部２６ａ
が残ってしまい、次工程のソース・ドレイン拡散層の表
面を露出させるエッチングが行えなくなるという問題が
生じてしまう。

【００２１】上記の問題を回避する方法として、エッチ
ングストッパ膜２５の上面を露出させるまでのエッチン
グのエッチャントガスに、例えば３〜５ｓｃｃｍの微量
の酸素を添加する方法が考えられる。これにより、上記
のようなエッチストップは防止できるが、同時に対窒化
シリコン選択比を低下させることとなる。極端な場合に
は、図１３（ａ）に示すように、エッチングストッパ膜
２５の上面を露出させるまでのエッチングにおいて、ゲ
ート電極３０ａの上部のエッチングストッパ膜２５の一
部がなくなってしまうこととなり、次工程のソース・ド
レイン拡散層の表面を露出させるエッチングにおいては
ゲート電極３０ａの上部のオフセット絶縁膜２１ａの一
部がなくなってしまい、ゲート電極３０ａの一部が露出
してしまうこととなる。この場合、コンタクトホールＣ
Ｈ内に上層配線を形成しても、ゲート電極３０ａと上層
配線がショートして、デバイスとして正常に動作できな
くなってしまう。

【００２２】また、エッチング条件を最適に調整するこ
とにより、ゲート電極３０ａを露出させることなくソー
ス・ドレイン拡散層の表面を露出させるコンタクトホー
ルが開口できたとしても、ゲート電極の間隔が狭いため
に、コンタクトホール内に露出するソース・ドレイン拡
散層の表面積は狭く、コンタクト抵抗が高くなるという
問題が生じる。

【００２３】また、ゲート電極３０ａを被覆するオフセ
ット絶縁膜２１ａおよびサイドウォール絶縁膜２２ａを
窒化シリコンにより形成することで、上記のようにゲー
ト電極の間隔を狭くすることなく、エッチングストッパ
膜に相当する窒化シリコン膜の膜厚を実効的に厚くする
ことが可能であるが、その場合、トランジスタのホット
キャリア耐性が低下し、トランジスタ特性が劣化するの
で使いづらいという問題が生じる。

【００２４】本発明は上記の問題点に鑑みてなされたも
のであり、従って、本発明の目的は、エッチストップ、
配線ショート、あるいはコンタクト抵抗の増加などの問
題を引き起こすことがなく、安定で信頼性の高い自己整
合コンタクトを有する半導体装置の製造方法を提供する
ことである。

【００２５】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、半導体基板に第
１導電層を形成する工程と、前記第１導電層の上層に第
１絶縁膜を形成する工程と、前記第１導電層および第１
絶縁膜の側壁面と対向して第２絶縁膜を形成する工程
と、前記第１絶縁膜および前記第２絶縁膜をマスクとす
るイオン注入により前記第１導電層の側部領域の前記半
導体基板中に導電性不純物の拡散層を形成する工程と、
前記第１導電層と絶縁するように前記拡散層と接続する
第２導電層を形成する工程と、前記第１絶縁膜および前
記第２導電層を被覆して第３絶縁膜を形成する工程と、
前記第３絶縁膜の上層に前記第３絶縁膜とエッチング選
択比を有する第４絶縁膜を形成する工程と、前記第３絶
縁膜に達するコンタクトホールを前記第４絶縁膜に開口
する工程と、前記コンタクトホール内に露出した部分の
前記第３絶縁膜を除去して前記第２導電層を露出させる
工程と、前記第２導電層と接続させて前記コンタクトホ
ール内に第３導電層を形成する工程とを有する。

【００２６】上記の本発明の半導体装置の製造方法は、
半導体基板に第１導電層を形成し、第１導電層の上層に
第１絶縁膜を形成し、第１導電層および第１絶縁膜の側
壁面と対向して第２絶縁膜を形成し、第１絶縁膜および
第２絶縁膜をマスクとするイオン注入により第１導電層
の側部領域の半導体基板中に導電性不純物の拡散層を形
成する。次に、第１導電層と絶縁するように拡散層と接
続する第２導電層を形成し、第１絶縁膜および第２導電
層を被覆して第３絶縁膜を形成し、第３絶縁膜の上層に
第３絶縁膜とエッチング選択比を有する第４絶縁膜を形
成する。次に、第３絶縁膜に達するコンタクトホールを
第４絶縁膜に開口し、コンタクトホール内に露出した部
分の第３絶縁膜を除去して第２導電層を露出させ、第２
導電層と接続させてコンタクトホール内に第３導電層を
形成する。

【００２７】上記の本発明の半導体装置の製造方法によ
れば、第４絶縁膜は第３絶縁膜とエッチング選択比を有
しているから、コンタクトホールの開口の際に、開口部
が第３絶縁膜に達した時点で開口工程を停止させ、コン
タクトホール内に露出した第３絶縁膜を除去することで
第２導電層を露出させ、第３導電層を接続形成するの
で、第１絶縁膜および第２絶縁膜に被覆された第１導電
層を露出させずにコンタクトホールを開口することがで
きる。また、第１導電層は第２導電層と絶縁されている
ので、第１導電層とショートさせずに第３導電層を形成
することができる。このためコンタクトホール開口工程
の位置合わせのためのマスク上の設計余裕を不要にする
ことができる。また、第２導電層を形成することから、
第３絶縁膜をより平坦化して形成することが可能となっ
て、第３絶縁膜に達するコンタクトホールを開口すると
きのオーバーエッチング量を低減でき、第３絶縁膜の膜
厚を薄くして形成することができる。また、コンタクト
ホールとしては第２導電層を露出させていればよいの
で、間隔の狭い第１導電層の間を開口して半導体基板に
まで開口させる必要はなく、エッチストップを発生させ
ずに開口でき、第１導電層の露出の可能性があるエッチ
ャントガスへの酸素の添加なしに開口可能である。第３
絶縁膜の膜厚を薄くできるので、コンタクトの面積も確
保できコンタクト抵抗を増加させず、さらにトランジス
タのホットキャリア耐性を確保できる酸化シリコンを第
１導電層を被覆する第１絶縁膜および第２絶縁膜材料に
使用することが可能である。以上のように、エッチスト
ップ、配線ショート、あるいはコンタクト抵抗の増加な
どの問題を引き起こすことがなく、安定で信頼性の高い
自己整合コンタクトを有する半導体装置を製造すること
ができる。

【００２８】上記の本発明の半導体装置の製造方法は、
好適には、前記第１導電層を形成する工程においては、
前記半導体基板に複数の第１導電層を形成し、前記第２
導電層を形成する工程においては、前記複数の第１導電
層の側壁面と対向して形成された第２絶縁膜の間を導電
体で埋め込んで形成する。これにより、間隔の狭い第１
導電層の間を開口して半導体基板にまで開口させる必要
はなく、エッチストップを発生させずにコンタクトホー
ルを開口できる。

【００２９】上記の本発明の半導体装置の製造方法は、
好適には、前記第３絶縁膜を形成する工程においては、
前記第３絶縁膜を窒化シリコン、窒化酸化シリコン、あ
るいは酸化アルミニウムから選択した材料により形成す
る。また、好適には、前記第４絶縁膜を形成する工程に
おいては、前記第４絶縁膜を酸化シリコンにより形成す
る。第３絶縁膜に対する第４絶縁膜の選択比をとること
ができるので、第３絶縁膜に達するコンタクトホールを
開口するときのオーバーエッチング量を低減でき、第３
絶縁膜の膜厚を薄くして形成することができる。

【００３０】上記の本発明の半導体装置の製造方法は、
好適には、前記第２導電層を形成する工程においては、
前記第２導電層をシリコン層の選択成長により形成す
る。これにより、配線ショートの原因となるような不要
な導電層を形成することがない。また、シリコン層は高
温プロセスに有利であって、プロセス温度の制約を受け
ない材料であるので好ましい。

【００３１】上記の本発明の半導体装置の製造方法は、
好適には、前記第２絶縁膜を形成する工程が、前記第１
絶縁膜の上層に全面に第２絶縁膜用層を形成する工程
と、前記第１導電層および前記第１絶縁膜の側壁面と対
向する部分の前記第２絶縁膜用層を残して前記第２絶縁
膜用層を全面にエッチバックする工程とを含む。これに
より、第１導電層および第１絶縁膜の側壁面と対向して
第２絶縁膜を形成することができる。

【００３２】上記の本発明の半導体装置の製造方法は、
好適には、前記第１絶縁膜を形成する工程の後、前記第
２絶縁膜を形成する工程の前に、前記第１絶縁膜をマス
クとするイオン注入により前記半導体基板中に導電性不
純物の低濃度拡散層を形成する工程をさらに有し、前記
第１絶縁膜および前記第２絶縁膜をマスクとするイオン
注入により前記半導体基板中に導電性不純物の拡散層を
形成する工程が、前記低濃度拡散層よりも高濃度に導電
性不純物を含有する拡散層を形成する工程である。これ
により、半導体基板中に、低濃度拡散層と高濃度拡散層
を有するＬＤＤ（Lightly Doped Drain ）構造の不純物
拡散層を形成することができる。

【００３３】上記の本発明の半導体装置の製造方法は、
好適には、前記半導体基板に第１導電層を形成する工程
の前に、前記半導体基板にチャネル形成領域を形成する
工程と、前記半導体基板上にゲート絶縁膜を形成する工
程とをさらに有し、前記半導体基板に第１導電層を形成
する工程においては、前記ゲート絶縁膜上に第１導電層
を形成する工程であり、前記第１導電層をゲート電極と
する電界効果トランジスタを形成する。チャネル形成領
域の上層のゲート絶縁膜、第１導電層（ゲート電極）、
およびチャネル形成領域に接続する拡散層（ソース・ド
レイン領域）とから、電界効果ＭＯＳトランジスタを形
成することができる。

【００３４】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。

【００３５】本実施形態の製造方法により製造した自己
整合コンタクトを有する半導体装置の断面図を図１に示
す。例えばＬＯＣＯＳ法により形成された図示しない素
子分離絶縁膜により分離されたシリコン半導体基板１０
の活性領域（チャネル形成領域）にゲート絶縁膜２０ａ
が形成されており、その上層に例えばポリシリコンから
なるゲート電極（第１導電層）３０ａが形成されてい
る。ゲート電極３０ａの上層には、例えば酸化シリコン
（ＴＥＯＳ膜；Tetraethylorthosilicate を原料に用い
てＣＶＤ法により形成した酸化シリコン膜）のオフセッ
ト絶縁膜（第１絶縁膜）２１ａが形成され、さらにゲー
ト電極３０ａおよびオフセット絶縁膜２１ａの側壁面に
例えば酸化シリコン（ＴＥＯＳ膜）のサイドウォール絶
縁膜（第２絶縁膜）２２ａが形成されており、ゲート電
極３０ａはオフセット絶縁膜２１ａおよびサイドウォー
ル絶縁膜２２ａにより被覆されている。また、ゲート電
極３０ａの両側部の半導体基板１０中には低濃度に導電
性不純物を含有するＬＤＤ拡散層１１および高濃度に含
有するソース・ドレイン拡散層１２が形成されており、
半導体基板１０中のチャネル形成領域、その上層のゲー
ト絶縁膜２０ａ、ゲート電極３０ａ、およびチャネル形
成領域に接続するＬＤＤ（Lightly Doped Drain ）拡散
層１１およびソース・ドレイン拡散層１２とから、電界
効果ＭＯＳトランジスタが形成されている。

【００３６】ソース・ドレイン拡散層１２に接続して、
その上層であってサイドウォール絶縁膜２２ａの側部
に、選択エピタキシャル成長法により形成された不純物
含有シリコンからなる拡散層接続導電層（第２導電層）
３１が形成されている。オフセット絶縁膜２１ａおよび
拡散層接続導電層３１の上層を被覆して全面に例えば窒
化シリコンからなるエッチングストッパ（第３絶縁膜）
２３が形成されている。その上層に例えばＢＰＳＧ（ホ
ウ素およびリンを含有する酸化シリコン膜）からなる層
間絶縁膜（第４絶縁膜）２４が形成されている。エッチ
ングストッパ２３および層間絶縁膜２４を貫通して拡散
層接続導電層３１に達するコンタクトホールＣＨが開口
されており、その内壁面に拡散層接続導電層３１に接続
して上層配線（第３導電層）３２が形成されている。

【００３７】上記の半導体装置の製造方法について説明
する。まず、図２（ａ）に示すように、シリコン半導体
基板１０に、例えばＬＯＣＯＳ法により図示しない素子
分離絶縁膜を形成し、分離された活性領域において、例
えば熱酸化法によりゲート絶縁膜２０を形成する。次
に、例えばＣＶＤ法によりゲート絶縁膜２０の上層を被
覆して全面にポリシリコンを堆積させ、ゲート電極用層
３０を形成する。次に、ゲート電極用層３０の上層に例
えばＴＥＯＳを原料としたＣＶＤ法により酸化シリコン
を堆積させ、オフセット絶縁膜２１を形成する。

【００３８】次に、図２（ｂ）に示すように、オフセッ
ト絶縁膜２１の上層にゲート電極パターンを有するレジ
スト膜Ｒ１をフォトリソグラフィー工程により形成し、
ＲＩＥ（反応性イオンエッチング）などの異方性エッチ
ングを施して、ゲート絶縁膜２０ａ、ポリシリコンから
なるゲート電極３０ａおよびオフセット絶縁膜２１ａを
パターニング加工する。

【００３９】次に、図２（ｃ）に示すように、レジスト
膜Ｒ１を除去した後、オフセット絶縁膜２１ａをマスク
としてシリコン半導体基板１０中に低濃度に導電性不純
物Ｉ１をイオン注入し、ＬＤＤ拡散層（低濃度拡散層）
１１を形成する。

【００４０】次に、図３（ｄ）に示すように、オフセッ
ト絶縁膜２１ａを被覆して全面に例えばＴＥＯＳを原料
としたＣＶＤ法により酸化シリコンを堆積させ、サイド
ウォール絶縁膜用層２２を形成する。

【００４１】次に、図３（ｅ）に示すように、例えばＲ
ＩＥなどのエッチングにより、ゲート電極３０ａおよび
オフセット絶縁膜２１ａの側壁面にサイドウォール絶縁
膜２２ａを残して全面にエッチバックする。

【００４２】次に、図３（ｆ）に示すように、サイドウ
ォール絶縁膜２２ａをマスクとしてシリコン半導体基板
１０中に高濃度に導電性不純物Ｉ２をイオン注入し、ソ
ース・ドレイン拡散層（高濃度拡散層）１２を形成す
る。

【００４３】次に、図４（ｇ）に示すように、例えば選
択エピタキシャル成長法により、ソース・ドレイン拡散
層１２の上層であってサイドウォール絶縁膜２２ａの側
部に、に不純物含有シリコンを堆積させ、拡散層接続導
電層３１を形成する。

【００４４】次に、図４（ｈ）に示すように、例えば減
圧ＣＶＤ（ＬＰＣＶＤ）法により全面に窒化シリコンを
５０ｎｍの膜厚で堆積させ、エッチングストッパ膜２３
を形成する。

【００４５】次に、図５（ｉ）に示すように、エッチン
グストッパ膜２３の上層に全面に例えばＢＰＳＧを５０
０ｎｍの膜厚で堆積させ、リフロー、エッチバック、あ
るいはＣＭＰ（Chemical Mechanical Polishing ）など
の方法により平坦化して、層間絶縁膜２４を形成する。

【００４６】次に、図５（ｊ）に示すように、層間絶縁
膜２４の上層にコンタクトホールパターンを有するレジ
スト膜Ｒ２をフォトリソグラフィー工程により形成す
る。

【００４７】次に、図６（ｋ）に示すように、レジスト
膜Ｒ２をマスクとして、例えばマグネトロン方式のＲＩ
Ｅなどのエッチングを施し、層間絶縁膜２４を貫通して
エッチングストッパ膜２３の上面を露出させるコンタク
トホールＣＨを開口する。このとき、エッチングの条件
として、例えば（エッチャントガス種および流量：Ｃ₄
Ｆ₈ ／ＣＯ／Ａｒ＝１５／３００／４００ｓｃｃｍ、圧
力：５．３Ｐａ、ＲＦバイアス（１３．５６ＭＨｚ）：
１５００Ｗ）とすることで、エッチングストッパ膜２５
（窒化シリコン）に対する層間絶縁膜２６（ＢＰＳＧ）
の選択比を１０程度にとることができる。

【００４８】次に、図６（ｌ）に示すように、上記のエ
ッチングストッパ膜２３を露出させるエッチングに引き
続いてエッチング条件を変えてエッチングを施し、上記
のコンタクトホールＣＨ内に露出した部分のエッチング
ストッパ膜２３を除去し、拡散層接続導電層３１の表面
を露出させる。このとき、エッチングの条件として、例
えば（エッチャントガス種および流量：ＣＨＦ₃ ／Ｏ₂
／ＡＲ＝１０／１０／５０ｓｃｃｍ、圧力：５．３Ｐ
ａ、ＲＦバイアス（１３．５６ＭＨｚ）：１５００Ｗ）
とする。

【００４９】次に、レジスト膜Ｒ２を除去した後、アル
ミニウムなどの導電体によりコンタクトホール内壁面を
被覆して拡散層接続導電層３１に接続する上層配線３２
を形成し、図１に示す半導体装置に至る。

【００５０】上記の半導体装置の製造方法においては、
エッチングストッパ膜２３として窒化シリコンの他に、
窒化酸化シリコン、あるいは酸化アルミニウムなどを用
いることができる。これらの材料は、層間絶縁膜として
通常用いられるＢＰＳＧなどの酸化シリコン系材料に対
して選択比をとることができる。また、拡散層接続導電
層３１としては、選択エピタキシャル成長法により形成
したシリコン層を用いる方法の他、ＣＶＤ法によりポリ
シリコンを堆積させ、不要部分をエッチバックにより除
去する方法も使用できるが、この場合はエッチバック時
に配線ショートの原因となるようなポリシリコン残りが
発生する可能性があり、注意が必要となる。また、金属
層を選択成長により形成する方法もあるが、高温プロセ
スが適用できなくなるなどのプロセス温度の制約を受け
る可能性がある。

【００５１】上記の本実施形態の半導体装置の製造方法
によれば、コンタクトホール開口工程の位置合わせのた
めのマスク上の設計余裕を不要にすることができ、エッ
チングストッパ膜（第３絶縁膜）に達するコンタクトホ
ールを開口するときのオーバーエッチング量を低減で
き、エッチングストッパ膜の膜厚を薄くして形成するこ
とができる。また、コンタクトホールとしては拡散層接
続導電層（第２導電層）を露出させていればよいので、
間隔の狭いゲート電極（第１導電層）の間を開口して半
導体基板にまで開口させる必要はなく、エッチストップ
を発生させずに開口でき、ゲート電極の露出の可能性が
あるエッチャントガスへの酸素の添加なしに開口可能で
ある。エッチングストッパ膜の膜厚を薄くできるので、
コンタクトの面積も確保できコンタクト抵抗を増加させ
ず、さらにトランジスタのホットキャリア耐性を確保で
きる酸化シリコンをゲート電極を被覆するオフセット絶
縁膜（第１絶縁膜）およびサイドウォール絶縁膜（第２
絶縁膜）材料に使用することが可能である。以上のよう
に、エッチストップ、配線ショート、あるいはコンタク
ト抵抗の増加などの問題を引き起こすことがなく、安定
で信頼性の高い自己整合コンタクトを有する半導体装置
を製造することができる。

【００５２】本発明は、ＤＲＡＭあるいはＳＲＡＭなど
のＭＯＳトランジスタの半導体装置や、バイポーラ系の
半導体装置、あるいはＡ／Ｄコンバータなど、自己整合
的に形成するコンタクトホールを有する半導体装置であ
ればなんでも適用することができる。

【００５３】本発明は、上記の実施の形態に限定されな
い。例えば、ゲート電極は単層構成としているが、ポリ
サイドの２層構成、あるいは３層以上の構成としてもよ
い。上層配線も多層構成としてよい。オフセット絶縁膜
や、サイドウォール絶縁膜も、多層以上の構成としてよ
い。その他、本発明の要旨を逸脱しない範囲で種々の変
更を行うことができる。

【００５４】

【発明の効果】本発明によれば、エッチストップ、配線
ショート、あるいはコンタクト抵抗の増加などの問題を
引き起こすことがなく、安定で信頼性の高い自己整合コ
ンタクトを有する半導体装置を製造することができる。

【図面の簡単な説明】

【図１】図１は本発明の実施形態の半導体装置の製造方
法により製造した半導体装置の断面図である。

【図２】図２は本発明の実施形態の半導体装置の製造方
法の製造工程を示す断面図であり、（ａ）はオフセット
絶縁膜の形成工程まで、（ｂ）はゲート電極のパターン
加工工程まで、（ｃ）はイオン注入によるＬＤＤ拡散層
（低濃度拡散層）の形成工程までを示す。

【図３】図３は図２の続きの工程を示し、（ｄ）はサイ
ドウォール絶縁膜の形成工程まで、（ｅ）はエッチバッ
クによるサイドウォール絶縁膜の形成工程まで、（ｆ）
はイオン注入によるソース・ドレイン拡散層（高濃度拡
散層）の形成工程までを示す。

【図４】図４は図３の続きの工程を示し、（ｇ）は拡散
層接続導電層の形成工程まで、（ｈ）はエッチングスト
ッパ膜の形成工程までを示す。

【図５】図５は図４の続きの工程を示し、（ｉ）は層間
絶縁膜の形成工程まで、（ｊ）はコンタクトホールパタ
ーンを有するレジスト膜の形成工程までを示す。

【図６】図６は図５の続きの工程を示し、（ｋ）はエッ
チングストッパ膜に達するコンタクトホールの開口工程
まで、（ｌ）はコンタクトホール内のエッチングストッ
パを除去して拡散層接続導電層を露出させる工程までを
示す。

【図７】図７は従来例の半導体装置の製造方法により製
造した半導体装置の断面図である。

【図８】図８は本発明の実施形態の半導体装置の製造方
法の製造工程を示す断面図であり、（ａ）はオフセット
絶縁膜の形成工程まで、（ｂ）はゲート電極のパターン
加工工程まで、（ｃ）はイオン注入によるＬＤＤ拡散層
（低濃度拡散層）の形成工程までを示す。

【図９】図９は図８の続きの工程を示し、（ｄ）はサイ
ドウォール絶縁膜の形成工程まで、（ｅ）はエッチバッ
クによるサイドウォール絶縁膜の形成工程まで、（ｆ）
はイオン注入によるソース・ドレイン拡散層（高濃度拡
散層）の形成工程までを示す。

【図１０】図１０は図９の続きの工程を示し、（ｇ）は
エッチングストッパ膜の形成工程まで、（ｈ）はコンタ
クトホールパターンを有するレジスト膜の形成工程まで
を示す。

【図１１】図１１は図１０の続きの工程を示し、（ｉ）
はエッチングストッパ膜に達するコンタクトホールの開
口工程まで、（ｊ）はコンタクトホール内のエッチング
ストッパを除去してソース・ドレイン拡散層を露出させ
る工程までを示す。

【図１２】図１２は従来方法によるエッチングストッパ
膜が厚膜である場合の製造工程を示し、（ａ）はコンタ
クトホールパターンを有するレジスト膜の形成工程ま
で、（ｂ）はエッチングストッパ膜に達するコンタクト
ホールの開口工程までを示す。

【図１３】図１３は従来方法によるエッチャントガスと
して微量の酸素を添加した場合の製造工程を示し、
（ａ）はエッチングストッパ膜に達するコンタクトホー
ルの開口工程まで、（ｂ）はソース・ドレイン拡散層を
露出させる工程までを示す。

【符号の説明】

１０…半導体基板、１１…低濃度拡散層、１２…高濃度
拡散層、２０、２０ａ…ゲート絶縁膜、２１、２１ａ…
オフセット絶縁膜（第１絶縁膜）、２２…サイドウォー
ル絶縁膜用層、２２ａ…サイドウォール絶縁膜（第２絶
縁膜）、２３、２５…エッチングストッパ膜（第３絶縁
膜）、２４、２６…層間絶縁膜（第４絶縁膜）、２６ａ
…層間絶縁膜の一部（層間絶縁膜のエッチ残り）、３
０、３０ａ…ゲート電極（第１導電層）、３１…拡散層
接続導電層（第２導電層）、３２、３３…上層配線（第
３導電層）、ＣＨ…コンタクトホール、Ｉ１、Ｉ２…導
電性不純物、Ｒ１、Ｒ２…レジスト膜、Ｓ…ゲート電極
露出部（配線ショート部）。

Claims (9)

【特許請求の範囲】
1. 【請求項１】半導体基板に第１導電層を形成する工程
   と、 前記第１導電層の上層に第１絶縁膜を形成する工程と、 前記第１導電層および第１絶縁膜の側壁面と対向して第
   ２絶縁膜を形成する工程と、 前記第１絶縁膜および前記第２絶縁膜をマスクとするイ
   オン注入により前記第１導電層の側部領域の前記半導体
   基板中に導電性不純物の拡散層を形成する工程と、 前記第１導電層と絶縁するように前記拡散層と接続する
   第２導電層を形成する工程と、 前記第１絶縁膜および前記第２導電層を被覆して第３絶
   縁膜を形成する工程と、 前記第３絶縁膜の上層に前記第３絶縁膜とエッチング選
   択比を有する第４絶縁膜を形成する工程と、 前記第３絶縁膜に達するコンタクトホールを前記第４絶
   縁膜に開口する工程と、 前記コンタクトホール内に露出した部分の前記第３絶縁
   膜を除去して前記第２導電層を露出させる工程と、 前記第２導電層と接続させて前記コンタクトホール内に
   第３導電層を形成する工程とを有する半導体装置の製造
   方法。
2. 【請求項２】前記第１導電層を形成する工程において
   は、前記半導体基板に複数の第１導電層を形成し、 前記第２導電層を形成する工程においては、前記複数の
   第１導電層の側壁面と対向して形成された第２絶縁膜の
   間を導電体で埋め込んで形成する請求項１記載の半導体
   装置の製造方法。
3. 【請求項３】前記第４絶縁膜を形成する工程において
   は、前記第４絶縁膜を酸化シリコンにより形成する請求
   項１記載の半導体装置の製造方法。
4. 【請求項４】前記第３絶縁膜を形成する工程において
   は、前記第３絶縁膜を窒化シリコン、窒化酸化シリコ
   ン、あるいは酸化アルミニウムから選択した材料により
   形成する請求項１記載の半導体装置の製造方法。
5. 【請求項５】前記第４絶縁膜を形成する工程において
   は、前記第４絶縁膜を酸化シリコンにより形成する請求
   項４記載の半導体装置の製造方法。
6. 【請求項６】前記第２導電層を形成する工程において
   は、前記第２導電層をシリコン層の選択成長により形成
   する請求項１記載の半導体装置の製造方法。
7. 【請求項７】前記第２絶縁膜を形成する工程が、前記第
   １絶縁膜の上層に全面に第２絶縁膜用層を形成する工程
   と、前記第１導電層および前記第１絶縁膜の側壁面と対
   向する部分の前記第２絶縁膜用層を残して前記第２絶縁
   膜用層を全面にエッチバックする工程とを含む請求項１
   記載の半導体装置の製造方法。
8. 【請求項８】前記第１絶縁膜を形成する工程の後、前記
   第２絶縁膜を形成する工程の前に、前記第１絶縁膜をマ
   スクとするイオン注入により前記半導体基板中に導電性
   不純物の低濃度拡散層を形成する工程をさらに有し、 前記第１絶縁膜および前記第２絶縁膜をマスクとするイ
   オン注入により前記半導体基板中に導電性不純物の拡散
   層を形成する工程が、前記低濃度拡散層よりも高濃度に
   導電性不純物を含有する拡散層を形成する工程である請
   求項１記載の半導体装置の製造方法。
9. 【請求項９】前記半導体基板に第１導電層を形成する工
   程の前に、前記半導体基板にチャネル形成領域を形成す
   る工程と、前記半導体基板上にゲート絶縁膜を形成する
   工程とをさらに有し、 前記半導体基板に第１導電層を形成する工程において
   は、前記ゲート絶縁膜上に第１導電層を形成する工程で
   あり、 前記第１導電層をゲート電極とする電界効果トランジス
   タを形成する請求項１記載の半導体装置の製造方法。