JP2022003696A - 半導体装置 - Google Patents

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Abstract

【課題】化合物半導体素子及びシリコン半導体素子を含む半導体装置の性能向上を図る。【解決手段】半導体装置は、絶縁基板と、絶縁基板の表面の第１の領域に設けられた化合物半導体層と、絶縁基板の表面の第１の領域とは異なる第２の領域に設けられたシリコン層と、を含む。半導体装置は、化合物半導体層の表面に設けられた第１のゲート電極と、化合物半導体層の表面の第１のゲート電極を間に挟む位置に設けられた一対の導電部材と、シリコン層の表面に設けられた第２のゲート電極と、シリコン層内において第２のゲート電極を間に挟む位置に設けられた一対の拡散層と、を含む。導電部材の一方と拡散層の一方とが電気的に接続されている。【選択図】図２Ｂ

Description

本発明は、半導体装置に関する。
ＧａＮ等の化合物半導体で構成される化合物半導体素子と、シリコンで構成されるシリコン半導体素子との組み合せに関する技術として、以下の技術が知られている。
例えば、特許文献１には、ＧａＮ等の化合物半導体で構成されるノーマリーオン型のトランジスタが形成されたチップと、シリコンで構成されるノーマリーオフ型のトランジスタが形成されたチップとをカスコード接続した半導体装置が記載されている。
特許文献２には、ノーマリーオン型でＳｉＣからなるＪＦＥＴ上にノーマリーオフ型でＳｉからなるＭＯＳＦＥＴを形成したノーマリーオフ型スイッチを構成するパワー半導体装置が記載されている。
特許文献３には、シリコン単結晶基板と、シリコン単結晶基板上に形成されたシリコンＬＳＩと、シリコン単結晶基板上に形成された化合物半導体素子と、シリコンＬＳＩと化合物半導体素子とを電気的に接続する金属配線とを備えた半導体装置が記載されている。
特開２０１４−１８７０５９号公報 特開２００２−２３１８２０号公報 特開２０１０−７４０８２号公報
特許文献１に記載される半導体装置によれば、チップ間の接続にワイヤーを用いており、ワイヤーの抵抗成分やインダクタンス成分によって化合物半導体素子の高速動作性能及び低オン抵抗性能特性が損なわれるおそれがある。
特許文献２に記載される半導体装置によれば、ＳｉＣからなるＪＦＥＴとＳｉからなるＭＯＳＦＥＴとが縦方向に積層されるため、エピタキシャル成長が多用され、製造工程が煩雑となり製造コストが増加する。また、シリコン−シリコン酸化膜−ＳｉＣの積層構造がキャパシタとして働くため、容量結合が形成され半導体素子の動作に不具合を生じるおそれがある。
特許文献３に記載される半導体装置によれば、シリコン単結晶基板上に化合物半導体素子が直接形成されているため、化合物半導体素子に印加される高電圧の影響が、シリコン単結晶基板を介してシリコンＬＳＩに及び、シリコンＬＳＩの動作不良を招くおそれがある。更に、化合物半導体素子とシリコンＬＳＩとでシリコン単結晶基板を共通化しているため、化合物半導体素子への高電圧の印加等によりラッチアップを生じるおそれがある。
本発明は、上記した点に鑑みてなされたものであり、化合物半導体素子及びシリコン半導体素子を含む半導体装置の性能の向上を図ることを目的とする。
本発明に係る半導体装置は、絶縁基板と、前記絶縁基板の表面の第１の領域に設けられ、前記絶縁基板の表面に少なくとも一部が接する化合物半導体層と、前記絶縁基板の表面の前記第１の領域とは異なる第２の領域に設けられ、前記絶縁基板の表面に少なくとも一部が接するシリコン層と、を含む。
本発明によれば、化合物半導体素子及びシリコン半導体素子を含む半導体装置の性能を向上させることが可能となる。
本発明の実施形態に係る半導体装置の等価回路図である。 本発明の実施形態に係る半導体装置の概念的な構造を示す平面図である。 本発明の実施形態に係る半導体装置の概念的な構造を示す断面図である。 本発明の実施形態に係る半導体装置のレイアウトの一例を示す平面図である。 図３Ａにおける３Ｂ−３Ｂ線に沿った断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す工程フロー図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る第１のトランジスタのソース電極を構成する導電部材と第２のトランジスタのドレイン拡散層との接続方法を例示した断面図である。 本発明の実施形態に係る第１のトランジスタのソース電極を構成する導電部材と第２のトランジスタのドレイン拡散層との接続方法を例示した断面図である。 本発明の実施形態に係る第１のトランジスタのソース電極を構成する導電部材と第２のトランジスタのドレイン拡散層との接続方法を例示した断面図である。 本発明の実施形態に係る第１のトランジスタのソース電極を構成する導電部材と第２のトランジスタのドレイン拡散層との接続方法を例示した断面図である。 本発明の実施形態に係る化合物半導体素子の他の例を示す断面図である。 本発明の実施形態に係るシステムの一例である降圧型のＤＣ−ＤＣコンバータの構成を示す図である。 本発明の実施形態に係るスイッチ回路の詳細な構成を示す図である。 本発明の実施形態に係る半導体装置のレイアウトの一例を示す平面図である。
以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置１の等価回路図である。半導体装置１は、化合物半導体素子であるノーマリーオン型の第１のトランジスタ１０と、シリコン半導体素子であるノーマリーオフ型の第２のトランジスタ２０とを有する。第１のトランジスタ１０と第２のトランジスタ２０は、カスコード接続されている。すなわち、第１のトランジスタ１０のソースは、第２のトランジスタ２０ドレインに接続され、第１のトランジスタ１０のゲートは、第２のトランジスタ２０のソースに接続されている。このように第１のトランジスタ１０と第２のトランジスタ２０とをカスコード接続することにより、ノーマリーオン型の第１のトランジスタ１０を用いてノーマリーオフ型のスイッチを構成することが可能となる。該スイッチのオンオフ制御は、第２のトランジスタ２０のゲートに制御信号を供給することで行うことが可能である。
図２Ａは、半導体装置１の概念的な構造を示す平面図、図２Ｂは、半導体装置１の概念的な構造を示す断面図である。半導体装置１は、絶縁基板であるサファイア基板３０の表面の第１の領域Ｒ１に設けられた化合物半導体を含む化合物半導体層１１と、サファイア基板の第２の領域Ｒ２に設けられたシリコンを含むシリコン層２１とを有する。化合物半導体層１１を構成する化合物半導体の例として、ＧａＮ系半導体、ＧａＡｓ系半導体及びＩｎＰ系半導体などの酸化物半導体以外の化合物半導体が挙げられる。また、化合物半導体層１１を構成する化合物半導体の他の例として、酸化ガリウム（Ｇａ２Ｏ３）、酸化インジウム（Ｉｎ２Ｏ３）、酸化アルミニウム（Ａｌ２Ｏ３）等の酸化物半導体であってもよい。化合物半導体層１１とシリコン層２１とは、サファイア基板３０上において互いに隣接している。なお、図２Ａ及び図２Ｂに示す例では、化合物半導体層１１とシリコン層２１とは、間隙を隔てて互いに離間しているが、これらは互いに接していてもよい。第１のトランジスタ１０は、化合物半導体層１１に形成され、第２のトランジスタ２０は、シリコン層２１に形成されている。
第１のトランジスタ１０は、化合物半導体層１１の表面に設けられたゲート電極１２と、化合物半導体層１１の表面のゲート電極１２を間に挟む位置に設けられた一対の導電部材１３ａ及び１３ｂを有する。導電部材１３ａ及び１３ｂは、例えば、化合物半導体層１１との間でオーミック接触を形成し得るＴｉ等の金属で構成されている。導電部材１３ａはドレイン電極として機能し、導電部材１３ｂはソース電極として機能する。ゲート電極１２は、例えば、化合物半導体層１１との間でショットキー接触を形成し得るＡｇＯｘ等の金属で構成されている。すなわち、第１のトランジスタ１０は、ＭＥＳＦＥＴ（metal-semiconductor field effect transistor）であってもよい。また、第１のトランジスタ１０は、ＨＥＭＴ（High Electron Mobility Transistor）であってもよい。この場合、化合物半導体層１１は、ヘテロ接合構造を形成する複数の層を含んでいてもよい。化合物半導体層１１は、一例として、ＧａＮ系半導体からなるバッファー層、アンドープのＧａＮからなる活性層、ＡｌＧａＮからなる表面障壁層を積層したヘテロ接合構造を有していてもよい。
第２のトランジスタ２０は、シリコン層２１の表面に設けられたゲート電極２２と、シリコン層２１の表面のゲート電極２２を間に挟む位置に設けられたドレイン拡散層２３ａ及びソース拡散層２３ｂを有する。ゲート電極２２とシリコン層２１との間には、ＳｉＯ２等の絶縁体からなるゲート絶縁膜が設けられていてもよい。すなわち、第２のトランジスタ２０は、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect）であってもよい。
第１のトランジスタ１０及び第２のトランジスタ２０は、ＳｉＯ２等の絶縁体からなる絶縁膜４０によって覆われている。絶縁膜４０の表面から導電部材１３ａ、ゲート電極１２、ソース拡散層２３ｂにそれぞれ達するプラグ６１、６２、６３が絶縁膜４０中に設けられている。絶縁膜４０の表面には、プラグ６２とプラグ６３とを接続する配線７１及び、プラグ６１に接続された配線が設けられている。プラグ６２、配線７１及びプラグ６３を介して、第１のトランジスタ１０のゲート電極１２と第２のトランジスタ２０のソース拡散層２３ｂが電気的に接続される。
第１のトランジスタ１０のソース電極として機能する導電部材１３ｂと、第２のトランジスタ２０のドレイン拡散層２３ａは、これらの間に間隙を有して隣接配置されている。導電部材１３ｂとドレイン拡散層２３ａは、化合物半導体層１１とシリコン層２１との境界部を跨ぐ導電体５０によって電気的に接続されている。
図３Ａは半導体装置１のレイアウトの一例を示す平面図、図３Ｂは図３Ａにおける３Ｂ−３Ｂ線に沿った断面図である。なお、図３Ａにおいて、配線７１、７２、７３及び導電体５０が透視図として描画されている。
化合物半導体層１１の表面に設けられた第１のトランジスタ１０のゲート電極１２及びシリコン層２１の表面に設けられた第２のトランジスタ２０のゲート電極２２は、それぞれ、端部を有さない環状形状とされている。第１のトランジスタ１０のゲート電極１２の環状形状の内側に第２のトランジスタ２０のゲート電極２２が配置されており、両ゲート電極は、互いに平行となるように配置されている。すなわち、ゲート電極１２及び２２は、二重リングを形成している。
化合物半導体層１１の表面の、第１のトランジスタ１０のゲート電極１２を間に挟む位置に、ドレイン電極として機能する導電部材１３ａ及びソース電極として機能する導電部材１３ｂが設けられている。導電部材１３ａ及び１３ｂは、それぞれ、ゲート電極１２の環状形状に沿って設けられており、第１のトランジスタ１０は、全体としても環状形状を有している。導電部材１３ａ及び１３ｂは、例えば、化合物半導体層１１との間でオーミック接触を形成し得るＴｉ等の金属で構成されている。ゲート電極１２は、例えば、化合物半導体層１１との間でショットキー接触を形成し得るＡｇＯｘ等の金属で構成されている。すなわち、第１のトランジスタ１０は、ＭＥＳＦＥＴであってもよい。本実施形態において、ドレイン電極を構成する導電部材１３ａが環状形状を有するゲート電極１２の外側に配置され、ソース電極を構成する導電部材１３ｂがゲート電極１２の内側に配置されている。
ゲート電極１２の底部には、ＳｉＯ２等の絶縁膜１４が設けられており、ゲート電極１２は、絶縁膜１４に設けられた開口部において化合物半導体層１１に接触している。ゲート電極１２の上面には、ゲート電極１２のパターニングを行う際のハードマスクとして使用されるＳｉ３Ｎ４等の絶縁体で構成される絶縁膜１５が設けられている。ゲート電極１２及び絶縁膜１５からなる積層体の側面は、Ｓｉ３Ｎ４等の絶縁体で構成されるサイドウォール１６によって覆われている。
一方、第２のトランジスタ２０は、第１のトランジスタ１０の環状形状の内側に配置されている。シリコン層２１の表面の、第２のトランジスタ２０のゲート電極２２を間に挟む位置に、ドレイン拡散層２３ａ及びソース拡散層２３ｂが設けられている。ドレイン拡散層２３ａ及びソース拡散層２３ｂは、それぞれ、ゲート電極２２の環状形状に沿って設けられている。本実施形態において、ドレイン拡散層２３ａが環状形状を有するゲート電極２２の外側に配置され、ソース拡散層２３ｂ電極がゲート電極２２の内側に配置されている。ゲート電極２２とシリコン層２１との間には、ＳｉＯ２等の絶縁体からなるゲート絶縁膜２４が設けられていてもよい。すなわち、第２のトランジスタ２０は、ＭＯＳＦＥＴであってもよい。ゲート電極２２の側面は、Ｓｉ３Ｎ４等の絶縁体で構成されるサイドウォール２６によって覆われている。
本実施形態において、第２のトランジスタ２０は、第１のトランジスタ１０の内側に配置されており、第１のトランジスタ１０のソース電極を構成する導電部材１３ｂと第２のトランジスタ２０のドレイン拡散層２３ａとが隣接している。導電部材１３ｂとドレイン拡散層２３ａとの境界部（すなわち、化合物半導体層１１とシリコン層２１との境界部）が、第１のトランジスタ１０のゲート電極１２と第２のトランジスタ２０のゲート電極２２との間に配置されている。導電部材１３ｂとドレイン拡散層２３ａは、化合物半導体層１１とシリコン層２１との境界部を跨いで導電部材１３ｂとドレイン拡散層２３ａの双方に接続される導電体５０によって互いに電気的に接続されている。導電体５０は、図３Ａに示すように、導電部材１３ｂとドレイン拡散層２３ａの境界部に沿って環状形状に設けられていてもよい。
第１のトランジスタ１０及び第２のトランジスタ２０は、ＳｉＯ２等の絶縁体からなる絶縁膜４０によって覆われている。絶縁膜４０の表面から導電部材１３ａ、ゲート電極１２、ソース拡散層２３ｂ及びゲート電極２２にそれぞれ達するプラグ６１、６２、６３、６４が絶縁膜４０中に設けられている。絶縁膜４０の表面には、プラグ６２及びプラグ６３に接続された配線７１、プラグ６１に接続された配線７２、及びプラグ６４に接続された配線７３が設けられている。プラグ６２、配線７１及びプラグ６３を介して、第１のトランジスタ１０のゲート電極１２と第２のトランジスタ２０のソース拡散層２３ｂが電気的に接続される。
以下に、半導体装置１の製造方法について説明する。はじめに、半導体装置１の製造方法の大まかな流れを図４に示す工程フロー図を参照しつつ説明する。
ステップＳ１において、表面にシリコン層２１が設けられたサファイア基板３０を用意する。ステップＳ２において、シリコン層２１を部分的に除去してサファイア基板３０の表面を部分的に露出させる。ステップＳ３において、サファイア基板３０の露出部分に化合物半導体層１１を形成する。ステップＳ４において、シリコン層２１にシリコン半導体素子（第２のトランジスタ２０）を形成する。ステップＳ５において、化合物半導体層１１に化合物半導体素子（第１のトランジスタ１０）を形成する。ステップＳ６において、シリコン半導体素子（第２のトランジスタ２０）と化合物半導体素子（第１のトランジスタ１０）とを電気的に接続する。
サファイア基板３０上への化合物半導体層１１の形成は、例えば公知の有機金属気相成長法（ＭＯＣＶＤ：metal organic chemical vapor deposition）を用いて行われる。この場合、比較的高い温度による熱処理が必要となることから、シリコン層２１にシリコン半導体素子（第２のトランジスタ２０）を形成する工程は、サファイア基板３０の表面に化合物半導体層１１を形成した後に実施されることが好ましい。なお、化合物半導体素子（第１のトランジスタ１０）の形成を、シリコン半導体素子（第２のトランジスタ２０）の形成前に行ってもよい。
以下、半導体装置１の製造方法の具体例を図５Ａ〜図５Ｏを参照しつつ説明する。以下の説明では、化合物半導体層に第１のトランジスタ１０としてＭＥＳＦＥＴを形成し、シリコン層に第２のトランジスタ２０としてＭＯＳＦＥＴを形成する場合を例示する。また、以下の説明では、図３Ａ及び図３Ｂに示すレイアウトを適用するものとする。
初めに、ｃ面方位を有する厚さ６００μｍ程度のサファイア基板３０上にシリコン単結晶で構成される厚さ１５０ｎｍ程度のシリコン層２１が形成されたＳＯＳ基板（Silicon on Sapphire基板）を用意する（図５Ａ）。本実施形態では、このＳＯＳ基板をスターティングマテリアルとする。なお、ＳＯＳ基板は、公知のウエハ貼り合わせ技術及び研磨技術、スマートカット技術等を用いて作製することが可能である。また、サファイア基板３０を用意し、ＳＯＳ基板を作製する要領でサファイア基板３０上にシリコン層２１を形成してもよい。
次に公知のＬＯＣＯＳ（local oxidation of silicon）法を用いて、シリコン層２１の所定位置にＳｉＯ２等の絶縁体で構成される絶縁分離膜３１を形成する（図５Ｂ）。ＬＯＣＯＳ法は、シリコン層２１の表面にパッド熱酸化膜とシリコン窒化膜を積層し、フォトリソグラフィ技術及びエッチング技術を用いてシリコン窒化膜をパターニングし、パッド熱酸化膜の露出部分において、シリコン領域を選択的に熱酸化する方法である。
次に、シリコン層２１を部分的にエッチングすることによりサファイア基板３０の表面を部分的に露出させる。本実施形態では、シリコン層２１の除去領域３２が、シリコン層２１の残存領域の外周を囲むように、シリコン層２１のエッチングを行う（図５Ｃ）。
次に、公知のＭＯＣＶＤ法により、サファイア基板３０の表面に、化合物半導体層１１を形成する（図５Ｄ）。本実施形態では、シリコン層２１の外周を囲む領域に化合物半導体層１１が形成される。化合物半導体層１１に第１のトランジスタ１０としてＨＥＭＴを形成する場合、化合物半導体層１１は、例えば、ＧａＮ系半導体からなるバッファー層、アンドープのＧａＮからなる活性層、ＡｌＧａＮからなる表面障壁層を積層して構成され得る。
次に、以下の手順によりシリコン層２１に、第２のトランジスタ２０を形成する。はじめに、シリコン層２１の表面を熱酸化することにより厚さ１５ｎｍ程度のゲート絶縁膜２４を形成する。次に、必要に応じてシリコン層２１表面のキャリア濃度を調整するためのイオン注入を行い、第２のトランジスタ２０のスレッショルド電圧Ｖｔを調整する。続いて、公知のＣＶＤ法を用いて、シリコン層２１の表面全体を覆う、厚さ２００ｎｍ程度のポリシリコン膜を形成する。次に、公知のフォトリソグラフィ技術及びエッチング技術により、ポリシリコン膜をパターニングして、ゲート電極２２を形成する（図５Ｅ）。ゲート電極２２は、図３Ａに示すように、化合物半導体層１１とシリコン層２１との境界部に沿った環状形状を有するようにパターニングされる。
次に、公知のイオン注入技術を用いてシリコン層２１の表層部分に低ドーズ量にてヒ素を注入してＬＤＤ（lightly doped drain）２５を形成する。次に、公知のＣＶＤ法を用いて、シリコン層２１、化合物半導体層１１及び絶縁分離膜３１の表面全体を覆う厚さ１００ｎｍ程度のＳｉ３Ｎ４等の絶縁体で構成される絶縁膜を形成し、公知の異方性エッチング技術を用いてこの絶縁膜をエッチバックすることで、ゲート電極２２の側面を覆うサイドウォール２６を形成する（図５Ｆ）。
次に、公知のイオン注入技術を用いて、シリコン層２１の表層部分に高ドーズ量にてヒ素を注入して、ｎ型のドレイン拡散層２３ａ及びソース拡散層２３ｂを形成する。このイオン注入においては、ゲート電極２２及びサイドウォール２６がマスクの一部として機能することでドレイン拡散層２３ａ及びソース拡散層２３ｂは、ゲート電極２２及びＬＤＤ２５に対して自己整合的に形成される（図５Ｇ）。
以上の各工程を経ることにより、サファイア基板３０上のシリコン層２１にシリコン半導体素子である第２のトランジスタ２０が形成される。なお、第２のトランジスタ２０を形成するための上記の各処理を行っている間、化合物半導体層１１の表面は、レジストまたは絶縁膜等によって適宜覆われる。また、結晶層の活性化や欠陥回復、不純物プロファイルの最適化を行うための熱処理工程を適宜追加してもよい。
次に、以下の手順により化合物半導体層１１に、第１のトランジスタ１０を形成する。公知のＣＶＤ法を用いて、化合物半導体層１１の表面全体を覆うようにＳｉＯ２等の絶縁体で構成される厚さ５００ｎｍ程度の絶縁膜１４を形成する。次に、公知のフォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜１４を部分的に除去して開口部１４Ａを形成し、開口部１４Ａにおいて化合物半導体層１１の表面を露出させる。次に、公知の蒸着法またはスパッタリング法を用いて、絶縁膜１４の表面全体を覆うようにＡｇＯＸ等の導電体で構成される厚さ４００ｎｍ程度の導電膜を形成する。導電膜は、絶縁膜１４の開口部１４Ａを埋め、開口部１４Ａの形成位置において化合物半導体層１１と接触する。導電膜と化合物半導体層１１との間でショットキー接触が形成される。続いて、公知のＣＶＤ法を用いて、導電膜の表面全体を覆うようにＳｉ３Ｎ４等の絶縁体で構成される絶縁膜１５を形成し、これをパターニングすることで、ゲート電極１２の形成位置に絶縁膜１５によるハードマスクを形成する。次に、絶縁膜１５をマスクとして導電膜および絶縁膜１４を順次エッチングすることで、化合物半導体層１１上に導電膜によるゲート電極１２を形成する（図５Ｈ）。ゲート電極１２は、図３Ａに示すように、第２のトランジスタ２０のゲート電極２２の外周を囲み且つゲート電極２２と平行な環状形状を有するようにパターニングされる。
次に、公知のＣＶＤ法により、サファイア基板３０の表面全体を覆う厚さ１５０ｎｍ程度のＳｉ３Ｎ４等の絶縁体で構成される絶縁膜を形成する。続いて、この絶縁膜を異方性エッチングにてエッチバックすることで、ゲート電極１２および絶縁膜１５からなる積層体の側面を覆うサイドウォール１６を形成する（図５Ｈ）。
次に、公知のスパッタ法を用いて、化合物半導体層１１の表面のゲート電極１２を間に挟む位置に、化合物半導体層１１との間でオーミック接触を形成し得るＴｉ等の金属からなる導電部材１３ａ及び１３ｂを形成する。導電部材１３ａはドレイン電極として機能し、導電部材１３ｂはソース電極として機能する。導電部材１３ｂは、シリコン層２１に形成された第２のトランジスタ２０のドレイン拡散層２３ａに隣接して設けられる（図５Ｉ）。
以上の各工程を経ることにより、サファイア基板３０上の化合物半導体層１１に化合物半導体素子である第１のトランジスタ１０が形成される。なお、第１のトランジスタ１０を形成するための上記の各処理を行っている間、第２のトランジスタ２０の表面は、レジストまたは絶縁膜等によって適宜覆われる。
次に、公知のＣＶＤ法により、サファイア基板３０の表面全体にＳｉＯ２等の絶縁体で構成される厚さ１２００ｎｍ程度の絶縁膜４０Ａを形成する。続いて、公知のＣＭＰ技術を用いて絶縁膜４０Ａの表面を平坦化する（図５Ｉ）。
次に、公知のフォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜４０Ａにコンタクトホール４１ａ、４１ｂ、４１ｃ及びトレンチ４２を形成する。コンタクトホール４１ａは、絶縁膜４０Ａの表面から導電部材１３ａに達している。コンタクトホール４１ｂは、ソース拡散層２３ｂに達している。コンタクトホール４１ｃは、ゲート電極２２に達している。トレンチ４２は、絶縁膜４０Ａの表面から導電部材１３ｂ及びドレイン拡散層２３ａの境界部に達し、導電部材１３ｂ及びドレイン拡散層２３ａの表面を露出する。そして、トレンチ４２は該境界部に沿って設けられている（図５Ｊ）。
次に、公知のＣＶＤ法を用いて、絶縁膜４０Ａの表面全体を覆うように厚さ５０ｎｍ程度のＴｉ膜および厚さ１μｍ程度のタングステン膜を順次形成する。これにより、先の工程で形成されたコンタクトホール４１ａ〜４１ｃ及びトレンチ４２は、チタン膜とタングステン膜からなる積層膜によって埋められる。次に、公知のエッチバック技術またはＣＭＰ技術を用いて、絶縁膜４０Ａ上に堆積した余剰のチタン膜およびタングステン膜を除去する。これにより、導電部材１３ａに接続されたプラグ６１ａ、ソース拡散層２３ｂに接続されたプラグ６３ａ、ゲート電極２２に接続されたプラグ６４ａが形成される。また、導電部材１３ｂ及びドレイン拡散層２３ａの双方に接続された導電体５０が形成される。導電体５０は、導電部材１３ｂ及びドレイン拡散層２３ａの境界部（化合物半導体層１１とシリコン層２１との境界部）に沿って形成される（図５Ｋ）。
次に、公知のＣＶＤ法により、絶縁膜４０Ａの表面にＳｉＯ２等の絶縁体で構成される絶縁膜４０Ｂを形成する。続いて、公知のＣＭＰ技術を用いて絶縁膜４０Ｂの表面を平坦化する（図５Ｌ）。
次に、公知のフォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜４０Ｂにコンタクトホール４１ｅ、４１ｆ、４１ｇ、４１ｈを形成する。コンタクトホール４１ｅは、絶縁膜４０Ｂの表面からプラグ６１ａの上端に達している。コンタクトホール４１ｆは、絶縁膜４０Ｂの表面から絶縁膜４０Ｂ、４０Ａ及び１５を貫通してゲート電極１２に達している。コンタクトホール４１ｇは、絶縁膜４０Ｂの表面からプラグ６３ａの上端に達している。コンタクトホール４１ｈは、絶縁膜４０Ｂの表面からプラグ６４ａの上端に達している（図５Ｍ）。
次に、公知のＣＶＤ法を用いて、絶縁膜４０Ｂの表面全体を覆うように厚さ５０ｎｍ程度のＴｉ膜および厚さ１μｍ程度のタングステン膜を順次形成する。これにより、先の工程で形成されたコンタクトホール４１ｅ〜４１ｈの各々は、チタン膜とタングステン膜からなる積層膜によって埋められる。次に、公知のエッチバック技術またはＣＭＰ技術を用いて、絶縁膜４０Ｂ上に堆積した余剰のチタン膜およびタングステン膜を除去する。これにより、プラグ６１ａに接続されたプラグ６１ｂ、ゲート電極１２に接続されたプラグ６２、プラグ６３ａに接続されたプラグ６３ｂ、プラグ６４ａに接続されたプラグ６４ｂが形成される。すなわち。導電部材１３ａに接続されるプラグ６１、ソース拡散層２３ｂに接続されるプラグ６３、及びゲート電極２２に接続されるプラグ６４は、それぞれ２段構造を有する。一方、ゲート電極１２に接続されるプラグ６２は、一段構造を有する（図５Ｎ）。
次に、公知のスパッタ法を用いて、絶縁膜４０Ｂの表面全体を覆うようにアルミニウムまたはアルミ合金で構成される厚さ１μｍ程度の導電膜を形成する。続いて。公知のフォトリソグラフィ技術およびエッチング技術を用いてこの導電膜をパターニングする。これにより、プラグ６１ａ及び６１ｂを介して導電部材１３ａに電気的に接続された配線７２、プラグ６２を介してゲート電極１２に接続されると共に、プラグ６３ａ及び６３ｂを介してソース拡散層２３ｂに電気的に接続された配線７１、プラグ６４ａ及び６４ｂを介してゲート電極２２に電気的に接続された配線７３が形成される。第１のトランジスタ１０のゲート電極２２と、第２のトランジスタ２０のソース拡散層２３ｂとが、プラグ６２、配線７１、プラグ６３ａ及び６３ｂを介して電気的に接続される（図５Ｏ）。
本発明の実施形態に係る半導体装置１によれば、単一のサファイア基板３０上に化合物半導体素子である第１のトランジスタ１０及びシリコン半導体素子である第２のトランジスタ２０が形成されているので、これらのトランジスタをカスコード接続して構成されるノーマリーオフ型のスイッチを１チップで構成することが可能となる。これにより、化合物半導体素子とシリコン半導体素子を別々の半導体チップで構成する場合と比較して小型化を実現することができる。
ここで、化合物半導体素子である第１のトランジスタ１０が、例えばＨＥＭＴである場合、高速動作及び低オン抵抗を実現できる。しかしながら、第１のトランジスタ１０への電気的接続をワイヤーによって行った場合には、ワイヤーの抵抗成分やインダクタンス成分によって第１のトランジスタ１０の高速動作性能及び低オン抵抗性能が損なわれる。本発明の実施形態に係る半導体装置１においては、第１のトランジスタ１０と第２のトランジスタ２０との電気的接続は、プラグ、メタル配線等の半導体装置１内に設けられる導電体によって行われる。すなわち、本発明の実施形態に係る半導体装置１によれば、ワイヤーを用いることなく第１のトランジスタ１０と第２のトランジスタ２０との電気的接続を行うことが可能である。従って、第１のトランジスタ１０の高速動作性能及び低オン抵抗性能を十分に発揮させることが可能となる。
また、単一のサファイア基板３０上に化合物半導体層１１及びシリコン層２１を並置する構成をとることで、化合物半導体層とシリコン層とを縦方向に積層する場合と比較して、製造工程を簡略化することができる。また、化合物半導体層１１及びシリコン層２１を絶縁基板であるサファイア基板３０上に形成することで、寄生容量の発生を抑制することができる。これにより、寄生容量に起因する半導体素子の動作不具合の抑制、高電圧印加に伴う化合物半導体素子（第１のトランジスタ１０）及びシリコン半導体素子（第２のトランジスタ２０）への影響の抑制、ラッチアップの抑制といった効果を得ることができる。また、寄生容量の発生を抑制することで、化合物半導体素子（第１のトランジスタ１０）のみならずシリコン半導体素子（第２のトランジスタ２０）の高速動作も可能となる。
また、本発明の実施形態に係る半導体装置１によれば、第１のトランジスタ１０のゲート電極１２及び第２のトランジスタ２０のゲート電極２２が、それぞれ、端部を有さない環状形状とされており、第１のトランジスタ１０のゲート電極１２の内側に第２のトランジスタ２０のゲート電極２２が配置されている。このようなレイアウトによれば、第１のトランジスタ１０のソース電極を構成する導電部材１３ｂと、第２のトランジスタ２０のドレイン拡散層２３ａとの距離を、略ゼロとすることができ、半導体チップ内のスペースを有効に利用することができる。第１のトランジスタ１０のソース及び第２のトランジスタのドレインは、主電流経路であり、比較的大きい電流が流れることが想定される。導電部材１３ｂとドレイン拡散層２３ａとの距離を小さくすることで、主電流経路上の抵抗成分を小さくすることができ、損失を抑制することができる。
また、本発明の実施形態に係る半導体装置１によれば、図５Ｏに示すように、第１のトランジスタ１０及び第２のトランジスタ２０は、２層の絶縁膜４０Ａ及び４０Ｂによって覆われており、第１のトランジスタ１０のソース電極を構成する導電部材１３ｂと、第２のトランジスタ２０のドレイン拡散層２３ａとを接続する導電体５０は、下層の絶縁膜４０Ａ内に埋設されている。これにより、上層の絶縁膜４０Ｂ上に形成される配線のレイアウトの自由度を高めることができる。
また、第１のトランジスタ１０のゲート電極１２の上面は、ハードマスクとして機能するＳｉ３Ｎ４で構成される絶縁膜１５により被覆されている。仮に、第１のトランジスタ１０のゲート電極１２に達するコンタクトホールの形成と、他のコンタクトホール４１ａ〜４１ｃ（図５Ｊ参照）の形成を一括して行った場合には、Ｓｉ３Ｎ４で構成される絶縁膜１５のエッチングレートがＳｉＯ２で構成される絶縁膜４０Ａのエッチングレートよりも低いことに起因して、シリコン層２１に達するコンタクトホール４１ｂが、シリコン層２１を貫通するおそれがある。そこで、本実施形態に係る製造方法では、シリコン層２１に達するコンタクトホール４１ｂに導電体を埋め込んでプラグ６３ａを形成した後に、絶縁膜４０Ａ上に絶縁膜４０Ｂを積層し、ゲート電極１２に達するコンタクトホール４１ｆ及びプラグ６３ａに達するコンタクトホール４１ｇを形成している（図５Ｍ参照）。これにより、コンタクトホール４１ｇを形成する際のエッチングは、プラグ６３ａに対するエッチングとなり、エッチングレートが極めて低くなる。従って、ゲート電極１２に達するコンタクトホール４１ｆの形成に伴って、シリコン層２１を貫通するコンタクトホールが形成されることを防止することができる。
なお、上記の説明では、シリコン半導体素子である第２のトランジスタ２０を、化合物半導体素子である第１のトランジスタ１０の内側に配置する場合を例示したが、第１のトランジスタ１０と第２のトランジスタ２０の配置は逆でもよく、第１のトランジスタ１０を、環状形状を有するように形成された第２のトランジスタ２０の内側に配置してもよい。
また、互いに隣接して設けられる、第１のトランジスタ１０のソース電極を構成する導電部材１３ｂと、第２のトランジスタ２０のドレイン拡散層２３ａとの電気的接続は、様々な方法で行うことができる。図６Ａ〜図６Ｄは、それぞれ、第１のトランジスタ１０のソース電極を構成する導電部材１３ｂと第２のトランジスタ２０のドレイン拡散層２３ａとの接続方法を例示した断面図である。
図６Ａに示す例では、第１のトランジスタ１０のソース電極を構成する導電部材１３ｂが、化合物半導体層１１とシリコン層２１との境界部８０を跨いで第２のトランジスタ２０のドレイン拡散層２３ａの表面にまで延在することによって、導電部材１３ｂとドレイン拡散層２３ａとが電気的に接続されている。
図６Ｂ、図６Ｃ及び図６Ｄに示す例では、化合物半導体層１１とシリコン層２１との境界部８０を跨ぐ導電体５０によって、導電部材１３ｂとドレイン拡散層２３ａとが電気的に接続されている。図６Ｂは、化合物半導体層１１とシリコン層２１とが互いに接して設けられている場合であり、図６Ｃは、化合物半導体層１１とシリコン層２１とが互いに離間して設けられている場合であり、図６Ｄは、化合物半導体層１１の端部が、シリコン層２１の表面に乗り上げている場合である。導電体５０は、円柱状または角柱状のプラグの形態を有するものであってもよいし、化合物半導体層１１とシリコン層２１との境界部に沿って伸びるライン状の形態を有するものであってもよい。
また、本実施形態では、化合物半導体層１１に設けられる第１のトランジスタ１０としてＭＥＳＦＥＴを例示したが、この態様に限定されるものではない。図７は、化合物半導体層１１に形成される化合物半導体素子である第１のトランジスタ１０の他の例を示す断面図である。図７には、第１のトランジスタ１０の他の例として、ＭＯＳＦＥＴが例示されている。
ＭＯＳＦＥＴは、化合物半導体層１１に形成されたボディ部９０を有する。ボディ部９０の表面にはＡｌ２Ｏ３等の絶縁体で構成されるゲート絶縁膜９１を介してＡｇＯｘ等の導電体で構成されるゲート電極９２が設けられている。ゲート電極９２の表面は、ＳｉＯ２等の絶縁体で構成される絶縁膜９３で覆われている。ゲート絶縁膜９１、ゲート電極９２及び絶縁膜９３からなる積層体の側面は、Ｓｉ３Ｎ４等の絶縁体で構成されるサイドウォール９４で覆われている。ボディ部９０の表面にはゲート電極９２を間に挟む位置に、ドレイン電極として機能する導電部材９５ａ及びソース電極として機能する導電部材９５ｂが設けられている。導電部材９５ａ及び９５ｂは、化合物半導体層１１との間でオーミック接触を形成し得るＴｉ等の金属材料で構成されている。なお、図７において、ゲート電極９２、導電部材９５ａ、９５ｂに電気的に接続されるプラグ及び配線等については、図示を省略している。
［第２の実施形態］
図８は、ノーマリーオフ型のスイッチを含んで構成される本発明の第２の実施形態に係るシステムの一例である降圧型のＤＣ−ＤＣコンバータ１００の構成を示す図である。
ＤＣ−ＤＣコンバータ１００は、スイッチ回路１１０、インダクタ１２０及びキャパシタ１３０を含んで構成されている。スイッチ回路１１０は、ノーマリーオフ型のスイッチ１１１及び１１２を有する。スイッチ１１１は、一端が入力ノードｎ１に接続され、他端がインダクタ１２０の一端及びスイッチ１１２の一端に接続されている。スイッチ１１２の他端は、キャパシタ１３０の一端に接続されている。インダクタ１２０の他端及びキャパシタ１３０の他端は、出力ノードｎ２に接続されている。ＤＣ−ＤＣコンバータ１００は、スイッチ１１１及び１１２を交互にオンオフさせる動作を繰り返すことで、入力ノードｎ１に入力された直流電圧を所定の電圧レベルにまで降下させ、これを出力ノードｎ２から出力する。
図９は、スイッチ回路１１０の詳細な構成を示す図である。スイッチ１１１は、カスコード接続された化合物半導体素子である第１のトランジスタ１０Ａ及びシリコン半導体素子である第２のトランジスタ２０Ａを含んで構成されている。同様に、スイッチ１１２は、カスコード接続された化合物半導体素子である第１のトランジスタ１０Ｂ及びシリコン半導体素子である第２のトランジスタ２０Ｂを含んで構成されている。スイッチ１１１の第１のトランジスタ１０Ａのドレインは入力ノードｎ１に接続され、スイッチ１１１の第２のトランジスタ２０Ａのソースは、スイッチ１１２の第１のトランジスタ１０Ｂのドレイン及びインダクタ１２０の一端に接続されている。スイッチ１１２の第２のトランジスタ２０Ｂのソースは、キャパシタ１３０の一端に接続されている。
スイッチ１１１の第２のトランジスタ２０Ａのゲート及びスイッチ１１２の第２のトランジスタ２０Ｂのゲートは、それぞれ、制御部１４０に接続されている。制御部１４０は、第２のトランジスタ２０Ａ及び２０Ｂの各々のゲートに制御信号を供給することで、スイッチ１１１及び１１２のオンオフを制御する。スイッチ１１１及び１１２が、制御部１４０から供給される制御信号に応じて交互にオンオフすることで、ＤＣ−ＤＣコンバータ１００において降圧動作が実現される。
第１のトランジスタ１０Ａ及び１０Ｂ、第２のトランジスタ２０Ａ及び２０Ｂ及び制御部１４０は、共通のサファイア基板上に設けられていてもよい。すなわち、スイッチ１１１、１１２及び制御部１４０を含むスイッチ回路１１０は、１チップで構成されていてもよい。
図１０は、スイッチ１１１及び１１２を含む本発明の第２の実施形態に係る半導体装置２のレイアウトの一例を示す平面図である。スイッチ１１１を構成する第１のトランジスタ１０Ａ及び第２のトランジスタ２０Ａは、サファイア基板３０上の領域Ｒ１１に設けられ、スイッチ１１２を構成する第１のトランジスタ１０Ｂ及び第２のトランジスタ２０Ｂは、サファイア基板３０上の領域Ｒ１２に設けられている。
スイッチ１１２のレイアウトは、図３Ａに示したものと同様である。すなわち、環状形状を有する化合物半導体素子である第１のトランジスタ１０Ｂの内側に、シリコン半導体素子である第２のトランジスタ２０Ｂが配置されている。第１のトランジスタ１０Ｂにおいては、ドレイン電極を構成する導電部材１３ａＢが環状形状を有するゲート電極１２Ｂの外側に配置され、ソース電極を構成する導電部材１３ｂＢがゲート電極１２Ｂの内側に配置されている。第２のトランジスタ２０Ｂにおいては、ドレイン拡散層２３ａＢが環状形状を有するゲート電極２２Ｂの外側に配置され、ソース拡散層２３ｂＢがゲート電極２２Ｂの内側に配置されている。第１のトランジスタ１０Ｂのソース電極を構成する導電部材１３ｂＢと、第２のトランジスタ２０Ｂのドレイン拡散層２３ａＢとが、互いに隣接しており、これらは、化合物半導体層とシリコン層との境界部を跨ぐ導電体５０Ｂによって電気的に接続されている。第１のトランジスタ１０Ｂのゲート電極１２Ｂ及び第２のトランジスタ２０Ｂのソース拡散層２３ｂＢは、それぞれ、プラグ６２Ｂ及び６３Ｂを介して配線７１Ｂに接続されている。第２のトランジスタ２０Ｂのゲート電極２２Ｂは、プラグ６４Ｂを介して配線７３Ｂに接続されている。
一方、スイッチ１１１においては、環状形状を有するシリコン半導体素子である第２のトランジスタ２０Ａの内側に、化合物半導体素子である第１のトランジスタ１０Ａが配置されている。第１のトランジスタ１０Ａにおいては、ソース電極を構成する導電部材１３ｂＡが環状形状を有するゲート電極１２Ａの外側に配置され、ドレイン電極を構成する導電部材１３ａＡがゲート電極１２Ａの内側に配置されている。第２のトランジスタ２０Ｂにおいては、ソース拡散層２３ｂＡが環状形状を有するゲート電極２２Ａの外側に配置され、ドレイン拡散層２３ａＡがゲート電極２２Ａの内側に配置されている。第１のトランジスタ１０Ａのソース電極を構成する導電部材１３ｂＡと、第２のトランジスタ２０Ａのドレイン拡散層２３ａＡとが、互いに隣接しており、これらは、化合物半導体層とシリコン層との境界部を跨ぐ導電体５０Ａによって電気的に接続されている。第１のトランジスタ１０Ａのゲート電極１２Ａ及び第２のトランジスタ２０Ａのソース拡散層２３ｂＡは、それぞれ、プラグ６２Ａ及び６３Ａを介して配線７１Ａに接続されている。第１のトランジスタ１０Ａのドレイン電極を構成する導電部材１３ａＡは、プラグ６１Ａを介して配線７２Ａに接続されている。第２のトランジスタ２０Ａのゲート電極２２Ａは、プラグ６４Ａを介して配線７３Ａに接続されている。
スイッチ１１１を構成する第２のトランジスタ２０Ａのソース拡散層２３ｂＡと、スイッチ１１２を構成する第１のトランジスタ１０Ｂのドレイン電極を構成する導電部材１３ａＢは、互いに隣接しており、これらは、これらの境界部を跨ぐ複数のプラグ６５を介して配線７５に接続されている。
配線７２Ａが、入力ノードｎ１（図８、図９参照）に接続され、配線７１Ｂがキャパシタ１３０（図８参照）の一端に接続されている。配線７５が、インダクタ１２０（図８参照）の一端に接続され、配線７３Ａ及び７３Ｂが制御部１４０（図９参照）に接続されている。
本実施形態に係るＤＣ−ＤＣコンバータ１００によれば、化合物半導体素子である第１のトランジスタ１０Ａ及び１０Ｂは、高速動作が可能であり、従って、スイッチ１１１及び１１２は、高速動作が可能である。これにより、インダクタ１２０のインダクタンス及びキャパシタ１３０のキャパシタンスを小さくすることができ、インダクタ１２０及びキャパシタ１３０の小型化が可能となる。従って、ＤＣ−ＤＣコンバータ１００自体の小型化を実現することができる。また、スイッチ１１１及び１１２のレイアウトを、図１０に示すレイアウトとすることで、半導体チップ内のスペースを有効に利用することができ、半導体装置の小型化を実現することができる。
１、２ 半導体装置
１０、１０Ａ、１０Ｂ 第１のトランジスタ
１１ 化合物半導体層
１２、１２Ａ、１２Ｂ ゲート電極
１３ａ、１３ｂ、１３ａＡ、１３ａＢ、１３ｂＡ、１３ｂＢ 導電部材
２０、２０Ａ、２０Ｂ 第２のトランジスタ
２１ シリコン層
２２、２２Ａ、２２Ｂ ゲート電極
２３ａ、２３ａＡ、２３ａＢ ドレイン拡散層
２３ｂ、２３ｂＡ、２３ｂＢ ソース拡散層
３０ サファイア基板
４０ 絶縁膜
６１、６２、６３、６４、６５ プラグ
７１、７２、７３、７５ 配線
１００ ＤＣ−ＤＣコンバータ
１１１ スイッチ
１１２ スイッチ
１２０ インダクタ
１３０ キャパシタ

Claims (5)

  1. 絶縁基板と、
    前記絶縁基板の表面の第１の領域に設けられ、前記絶縁基板の表面に少なくとも一部が接する化合物半導体層と、
    前記絶縁基板の表面の前記第１の領域とは異なる第２の領域に設けられ、前記絶縁基板の表面に少なくとも一部が接するシリコン層と、
    を含む半導体装置。
  2. 前記絶縁基板の表面であって前記第１の領域と前記第２の領域の間の第３の領域に設けられ、前記絶縁基板の表面に少なくとも一部が接する導電体をさらに含む
    請求項１に記載の半導体装置。
  3. 前記化合物半導体層の表面に設けられた第１のゲート電極と、
    前記化合物半導体層の表面の前記第１のゲート電極を間に挟む位置に設けられた一対の導電部材と、
    前記シリコン層の表面に設けられた第２のゲート電極と、
    前記シリコン層内において前記第２のゲート電極を間に挟む位置に設けられた一対の拡散層と、
    をさらに含み、
    前記導電体は、前記導電部材の一方と前記拡散層の一方とに電気的に接続されている
    請求項２に記載の半導体装置。
  4. 前記拡散層の他方は、前記第１のゲート電極に電気的に接続されている
    請求項３に記載の半導体装置。
  5. 前記絶縁基板はサファイア基板であり、
    前記化合物半導体層は、ＧａＮを含む
    請求項１から請求項４のいずれか１項に記載の半導体装置。
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