WO2024024822A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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nitride semiconductor
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裕介 神田
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ヌヴォトンテクノロジージャパン株式会社
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    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present disclosure relates to a semiconductor device and a method of manufacturing the semiconductor device, and particularly relates to a nitride semiconductor device using a group III nitride semiconductor and a method of manufacturing the same.
  • a nitride semiconductor device using a group III nitride semiconductor such as gallium nitride (GaN) or aluminum gallium nitride (AlGaN) has a high dielectric breakdown voltage due to the wide band gap of the material. Further, in a semiconductor device using a group III nitride semiconductor, a heterostructure such as AlGaN/GaN can be easily formed.
  • a high concentration of electrons (two-dimensional electron gas; A channel is formed by 2DEG (Two Dimensions Electron Gas).Nitride semiconductor devices that utilize this two-dimensional electron gas channel have relatively high electron saturation speed and insulation resistance, and also have comparatively high thermal conductivity. Because of its high performance, it is applied to high-frequency power devices.
  • 2DEG Twin Dimensions Electron Gas
  • nitride semiconductor device there is a technique for forming a nitride semiconductor layer made of a group III nitride semiconductor on a Si substrate because the cost of the Si substrate is lower than that of a sapphire substrate or a SiC substrate.
  • a nitride semiconductor layer made of a group III nitride semiconductor is directly formed on a Si substrate, the crystals of the group III nitride semiconductor in the nitride semiconductor layer are The performance is lower than that in the case where a nitride semiconductor layer made of a group III nitride semiconductor is formed on a SiC substrate.
  • a buffer layer made of 3C-SiC is formed on the Si substrate, and then a nitride made of the group III nitride semiconductor is formed on the 3C-SiC.
  • Techniques for forming semiconductor layers have been proposed. By using a buffer layer made of 3C-SiC, it is possible to stack a thick nitride semiconductor layer made of a group III nitride semiconductor. This can be made equivalent to the case where a nitride semiconductor layer made of a semiconductor is formed.
  • GaN-based semiconductor devices disclosed in Patent Documents 1 and 2 will be described as conventional nitride semiconductor devices of this type.
  • FIG. 10 is a cross-sectional view of a nitride semiconductor device 1X disclosed in Patent Document 1.
  • the nitride semiconductor device 1X disclosed in Patent Document 1 includes a dielectric substrate 107X, a SiC layer 102 formed on the dielectric substrate 107X, and a SiC layer 102 formed on the SiC layer 102. It also includes a nitride semiconductor layer 103 made of a group III nitride semiconductor, and a source electrode 201, a drain electrode 202, and a gate electrode 203 formed on the surface of the nitride semiconductor layer 103.
  • an opening 104 is provided so as to penetrate through the drain electrode 202, the nitride semiconductor layer 103, and the SiC layer 102, and the inside of the opening 104 is A metal layer 305 is embedded.
  • a through via 301 is provided in the dielectric layer 101X of the dielectric substrate 107X, and a conductor 303 is embedded in the through via 301.
  • a back electrode 304 is provided on the back surface of the dielectric layer 101X. Note that the dielectric layer 101X, the back electrode 304, and the conductor 303 constitute a dielectric substrate 107X.
  • the back electrode 304 and the drain electrode 202 are electrically connected via the conductor 303 embedded in the through via 301 and the metal layer 305 embedded in the opening 104. has been done. Specifically, according to the manufacturing method described in Patent Document 1, after removing the Si substrate on the back surface of the SiC layer 102, the SiC layer 102 and the metal layer 305 are connected to the conductor 303. It is bonded to the dielectric substrate 107X.
  • FIG. 11 is a cross-sectional view of a nitride semiconductor device 1Y disclosed in Patent Document 2.
  • the nitride semiconductor device 1Y disclosed in Patent Document 2 includes a Si substrate 101 that is an insulating substrate, and a nitride semiconductor device made of a group III nitride semiconductor formed on the Si substrate 101.
  • the semiconductor layer 103 includes a source electrode 201, a drain electrode 202, and a gate electrode 203, which are formed on the surface of the nitride semiconductor layer 103.
  • a metal layer 305 serving as a stopper layer is provided in the source region 201S where the source electrode 201 is provided, and a back electrode 304 is provided on the back surface of the Si substrate 101.
  • a through via 301 that penetrates the Si substrate 101 and the nitride semiconductor layer 103 reaches the metal layer 305, and the back electrode 304 is connected to the source electrode through the metal layer 305. It is electrically connected to 201.
  • the conductor 303 is attached to the through via 301. It's filling.
  • the metal layer 305 and the conductor 303 are connected to the SiC layer.
  • the manufacturing process is complicated and the cost is high.
  • the back electrode 304 and the source electrode 201 are connected by forming a through via 301 from the back surface of the Si substrate 101. Therefore, although the manufacturing process of the nitride semiconductor device 1Y shown in FIG. 11 is not complicated, since there is no SiC layer between the Si substrate 101 and the nitride semiconductor layer 103, the nitride semiconductor device 1Y shown in FIG. The crystallinity of the group III nitride semiconductor constituting the nitride semiconductor layer 103 decreases due to the difference in lattice constant between the nitride semiconductor layer 103 and the nitride semiconductor layer 103.
  • a SiC layer between the Si substrate 101 and the nitride semiconductor layer 103.
  • a SiC layer 102 is provided between a Si substrate 101 and a nitride semiconductor layer 103, and a metal layer 106 is used as a stopper to connect the Si substrate 101 and the SiC layer.
  • a through via 301 is provided that penetrates the layer 102 and the nitride semiconductor layer 103, and a conductor 303 is embedded inside the through via 301.
  • a metal diffusion prevention film 302 is provided on the inner surface of the through via 301 to prevent the conductor 303 and the Si substrate 101 from coming into contact and interdiffusion of metal. That is, a metal diffusion prevention film 302 is provided between the Si substrate 101 and the conductor 303.
  • notching 400 is formed in the Si substrate 101 when forming the through via 301. It is formed.
  • the through via 301 is formed by dry etching the Si substrate 101 and the SiC layer 102 using a fluorine-based gas or a chlorine-based gas, but the etching rate of SiC is slower than the etching rate of Si. Therefore, side etching occurs in the Si substrate 101 in the vicinity of the SiC layer 102 on the Si substrate 101, and this becomes a notch 400.
  • the notching 400 may become a void when the conductor 303 is formed inside the through via 301, or the presence of the notching 400 may reduce the coverage of the metal diffusion prevention film 302, causing the conductor 303 to become void.
  • interdiffusion of metal occurs, resulting in high resistance.
  • the quality of the nitride semiconductor device 1Z deteriorates, and the yield decreases.
  • An object of the present invention is to provide a semiconductor device in which a through via can be provided.
  • one embodiment of a semiconductor device includes a Si substrate, a back electrode provided below the Si substrate, an SiC layer provided above the Si substrate, and a back electrode provided below the Si substrate.
  • an SiC layer is formed above a Si substrate, a semiconductor layer made of a group III nitride semiconductor is formed above the SiC layer, and the SiC layer is formed above the SiC layer.
  • an intermediate layer is formed in the opening, a source electrode, a drain electrode, and a gate electrode are formed above the semiconductor layer;
  • a metal layer is formed above the opening, a through via is formed that penetrates the Si substrate and the intermediate layer from the lower surface side of the Si substrate using the metal layer as a stopper, and a conductor is formed inside the through via.
  • a back electrode is formed below the Si substrate, the back electrode and the metal layer are electrically connected via the conductor, and the intermediate layer is between the SiC layer and the conductor.
  • the intermediate layer is a metal nitride layer or a silicon oxide layer.
  • a through via that penetrates the Si substrate and the SiC layer can be provided without causing notching. can.
  • FIG. 1 is a plan view of a semiconductor device according to a first embodiment.
  • FIG. 2 is a cross-sectional view of the semiconductor device according to the first embodiment taken along line II-II in FIG.
  • FIG. 3A is a diagram for explaining a step of forming a SiC layer and a nitride semiconductor layer on a Si substrate in the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 3B is a diagram for explaining a step of forming an opening in a SiC layer and a nitride semiconductor layer in the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 3C is a diagram for explaining a step of forming an intermediate layer in an opening in the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 3D is a diagram for explaining a step of forming a source electrode, a drain electrode, and a gate electrode in the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 3E is a diagram for explaining a step of forming a metal layer on the intermediate layer in the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 3F is a diagram for explaining a step of forming a through via that penetrates the Si substrate and the intermediate layer in the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 3G is a diagram for explaining a step of forming a conductor in a through via in the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 3H is a diagram for explaining a step of forming a back electrode on a Si substrate in the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 4 is a plan view of a semiconductor device according to a modification of the first embodiment.
  • FIG. 5 is a cross-sectional view of a semiconductor device according to a modification of the first embodiment taken along line VV in FIG.
  • FIG. 6A is a diagram for explaining a step of forming a SiC layer and a nitride semiconductor layer on a Si substrate in a method for manufacturing a semiconductor device according to a modification of the first embodiment.
  • FIG. 6B is a diagram for explaining a step of forming a source electrode, a drain electrode, and a gate electrode in the method for manufacturing a semiconductor device according to a modification of the first embodiment.
  • FIG. 6C is a diagram for explaining a step of forming an opening in the method for manufacturing a semiconductor device according to a modification of the first embodiment.
  • FIG. 6D is a diagram for explaining a step of forming an intermediate layer in an opening in a method for manufacturing a semiconductor device according to a modification of the first embodiment.
  • FIG. 6E is a diagram for explaining a step of forming a metal layer on the intermediate layer in the method for manufacturing a semiconductor device according to a modification of the first embodiment.
  • FIG. 6F is a diagram for explaining a step of forming a through via that penetrates the Si substrate and the intermediate layer in the method for manufacturing a semiconductor device according to a modification of the first embodiment.
  • FIG. 6G is a diagram illustrating a step of forming a conductor in a through via in a method for manufacturing a semiconductor device according to a modification of the first embodiment.
  • FIG. 6H is a diagram for explaining a step of forming a back electrode on a Si substrate in a method for manufacturing a semiconductor device according to a modification of the first embodiment.
  • FIG. 7 is a plan view of the semiconductor device according to the second embodiment.
  • FIG. 8 is a cross-sectional view of the semiconductor device according to the second embodiment taken along line VIII-VIII in FIG. FIG.
  • FIG. 9A is a diagram for explaining a step of forming a SiC layer on a Si substrate in the method for manufacturing a semiconductor device according to the second embodiment.
  • FIG. 9B is a diagram for explaining the step of forming an opening in the SiC layer in the method for manufacturing a semiconductor device according to the second embodiment.
  • FIG. 9C is a diagram for explaining a step of forming an intermediate layer and a nitride semiconductor layer in the method for manufacturing a semiconductor device according to the second embodiment.
  • FIG. 9D is a diagram for explaining a step of forming a source electrode, a drain electrode, and a gate electrode in the method for manufacturing a semiconductor device according to the second embodiment.
  • FIG. 9A is a diagram for explaining a step of forming a SiC layer on a Si substrate in the method for manufacturing a semiconductor device according to the second embodiment.
  • FIG. 9B is a diagram for explaining the step of forming an opening in the SiC layer in the method for manufacturing a semiconductor device according to the second
  • FIG. 9E is a diagram for explaining a step of forming a metal layer on the intermediate layer in the method for manufacturing a semiconductor device according to the second embodiment.
  • FIG. 9F is a diagram for explaining a step of forming a through via that penetrates the Si substrate and the intermediate layer in the method of manufacturing a semiconductor device according to the second embodiment.
  • FIG. 9G is a diagram illustrating a step of forming a conductor in a through via in the method of manufacturing a semiconductor device according to the second embodiment.
  • FIG. 9H is a diagram for explaining a step of forming a back electrode on a Si substrate in the method of manufacturing a semiconductor device according to the second embodiment.
  • FIG. 10 is a cross-sectional view of a nitride semiconductor device disclosed in Patent Document 1.
  • FIG. 11 is a cross-sectional view of a nitride semiconductor device disclosed in Patent Document 2.
  • FIG. 12 is a cross-sectional view of a nitride semiconductor device of a comparative
  • each figure is a schematic diagram and is not necessarily strictly illustrated.
  • substantially the same configurations are denoted by the same reference numerals, and overlapping explanations will be omitted or simplified.
  • the terms “above” and “above” and “downward” and “below” in the configuration of a semiconductor device refer to upward direction (vertically upward) and downward direction (vertically downward) in absolute spatial recognition. It is a term defined by the relative positional relationship based on the order of lamination in a laminated structure.
  • the X-axis, Y-axis, and Z-axis indicate three axes of a three-dimensional orthogonal coordinate system.
  • two axes parallel to a main surface included in a substrate included in a semiconductor device are defined as an X-axis and a Y-axis, and a direction perpendicular to the main surface is defined as a Z-axis direction.
  • the direction in which the source electrode, gate electrode, and drain electrode are lined up in this order, that is, the so-called gate length direction is defined as the X-axis direction.
  • planar view refers to the main surface (upper surface) of the substrate of the semiconductor device viewed from the Z-axis direction.
  • a group III nitride semiconductor is a semiconductor containing one or more types of group III elements and nitrogen.
  • group III elements include aluminum (Al), gallium (Ga), and indium (In).
  • group III nitride semiconductors include GaN, AlN, InN, AlGaN, InGaN, and AlInGaN.
  • the Group III nitride semiconductor may contain one or more types of elements other than Group III, such as silicon (Si) and phosphorus (P).
  • Si silicon
  • P phosphorus
  • a layer made of a group III nitride semiconductor and a layer composed of a group III nitride semiconductor mean that the layer substantially contains only a group III nitride semiconductor.
  • the layer may contain other elements as impurities, such as elements that cannot be avoided during manufacturing, at a rate of 1 at % or less.
  • FIG. 1 is a plan view of a semiconductor device 1 according to the first embodiment.
  • FIG. 2 is a cross-sectional view of the semiconductor device 1 according to the first embodiment taken along line II-II in FIG. Note that in FIG. 1, the positions of the source electrode 201, the drain electrode 202, and the gate electrode 203 are hatched for convenience in order to make the positions easier to understand.
  • the semiconductor device 1 is a nitride semiconductor device formed using a group III nitride semiconductor. In this embodiment, a case will be described in which the semiconductor device 1 is a high electron mobility transistor (HEMT).
  • HEMT high electron mobility transistor
  • the semiconductor device 1 includes a Si substrate (silicon substrate) 101, a SiC layer (silicon carbide layer) 102, a nitride semiconductor layer 103, an intermediate layer 105, and a metal layer 106. , a source electrode 201, a drain electrode 202, a gate electrode 203, a metal diffusion prevention film 302, a conductor 303, and a back electrode 304.
  • the Si substrate 101 is, for example, a substrate made of Si whose main surface is a (111) plane.
  • the resistivity of the Si substrate 101 is, for example, 1 k ⁇ or more and 20 ⁇ or less, but is not limited thereto.
  • the type of dopant in the Si substrate 101 may be P type or N type.
  • a substrate having a combination of resistivities and dopants may be used as the Si substrate 101.
  • the Si substrate 101 is a substrate itself made of Si, but the present invention is not limited to this.
  • the Si substrate 101 may be one in which silicon is formed on a substrate made of a sapphire substrate, a GaN substrate, or an AlN substrate.
  • the SiC layer 102 is provided above the Si substrate 101.
  • SiC layer 102 is provided on the first main surface (front surface) of Si substrate 101.
  • the SiC layer 102 is, for example, an epitaxial layer made of 3C-SiC.
  • 3C-SiC "C” indicates cubic crystal, and the number “3” indicates the number of regular tetrahedral structure layers included in one period in the stacking direction.
  • the layer thickness of the SiC layer 102 is, for example, 5 nm or more and 5000 nm or less, but is not limited thereto. In this embodiment, the layer thickness of SiC layer 102 is 2000 nm (2 ⁇ m).
  • the nitride semiconductor layer 103 is provided above the SiC layer 102. In this embodiment, nitride semiconductor layer 103 is provided directly on SiC layer 102.
  • the nitride semiconductor layer 103 is a semiconductor layer made of a group III nitride semiconductor. Specifically, the nitride semiconductor layer 103 is a stack of a plurality of semiconductor layers each made of a group III nitride semiconductor.
  • Nitride semiconductor layer 103 includes an active layer made of a group III nitride semiconductor.
  • the nitride semiconductor layer 103 includes a two-dimensional electron gas layer that serves as carriers of a transistor. A two-dimensional electron gas is generated at the heterointerface of the active layer. Note that the carriers of the transistor may be formed by ion implantation or doping according to epitaxial layer formation conditions.
  • the layer thickness of the nitride semiconductor layer 103 is, for example, 100 nm or more and 15000 nm or less, but is not limited thereto. In this embodiment, the layer thickness of nitride semiconductor layer 103 is 5000 nm (5 ⁇ m).
  • a source electrode 201 and a drain electrode 202 are provided above the nitride semiconductor layer 103.
  • source electrode 201 and drain electrode 202 are provided on the surface of nitride semiconductor layer 103 with an interval between them.
  • the source electrode 201 and the drain electrode 202 face each other in the X-axis direction.
  • Source electrode 201 is provided on source region 201S in nitride semiconductor layer 103.
  • the source electrode 201 and the drain electrode 202 are metal layers made of a metal material. Specifically, the source electrode 201 and the drain electrode 202 are made of a single metal or a metal alloy containing at least one metal selected from metals such as Ti, Al, Ni, Au, Ta, W, Pd, and Cu. ing. In this embodiment, the source electrode 201 and the drain electrode 202 are a stacked body in which a Ti layer and an Al layer are sequentially stacked. Note that the source electrode 201 and the drain electrode 202 may be a single layer of metal layers instead of a stack of metal layers.
  • each of the source electrode 201 and the drain electrode 202 is electrically connected to the two-dimensional electron gas layer. Specifically, the source electrode 201 and the drain electrode 202 are ohmically connected to the two-dimensional electron gas layer.
  • the gate electrode 203 is provided above the nitride semiconductor layer 103.
  • gate electrode 203 is provided on the surface of nitride semiconductor layer 103, similar to source electrode 201 and drain electrode 202. That is, the gate electrode 203 is in contact with the nitride semiconductor layer 103. Further, the gate electrode 203 is provided between the source electrode 201 and the drain electrode 202.
  • the gate electrode 203 is made of a single metal or a metal alloy containing at least one selected from metals such as Ti, TiN, Ta, TaN, W, Ni, Pd, Au, Al, and Cu.
  • the gate electrode 203 is a stacked body in which a Ni layer and an Au layer are stacked in this order. Note that the gate electrode 203 may be a single layer of metal layers instead of a stack of metal layers.
  • the gate electrode 203 causes a current to flow between the source electrode 201 and the drain electrode 202 (between the source and drain) due to a voltage or current applied to the gate electrode 203 with respect to carriers formed in the nitride semiconductor layer 103. It has the function to control.
  • the gate electrode 203 may be configured such that the semiconductor device 1 is a Schottky junction type, or the semiconductor device 1 may be configured in a so-called MIS in which an insulating layer is provided between the gate electrode 203 and the nitride semiconductor layer 103. (Metal-Insulator-Semiconductor) structure and a normally-on structure. Note that the semiconductor device 1 may have a normally-off structure in which a P-type nitride semiconductor layer or the like is provided between the gate electrode 203 and the nitride semiconductor layer 103.
  • Opening 104 is provided in the SiC layer 102. Opening 104 opens at least SiC layer 102 . In this embodiment, opening 104 opens SiC layer 102 and nitride semiconductor layer 103. That is, the opening 104 penetrates the SiC layer 102 and the nitride semiconductor layer 103, exposing a part of the surface of the Si substrate 101.
  • the opening 104 is provided in a part of the source region 201S where the source electrode 201 is formed.
  • the distance between the opening 104 and the end of the source electrode 201 on the gate electrode 203 side is preferably 500 nm or more. By doing so, it is possible to suppress the crystallinity of the nitride semiconductor layer 103 between the gate electrode 203 and the source electrode 201 from deteriorating.
  • the opening 104 is provided in a part of the source region 201S, but the invention is not limited thereto.
  • the opening 104 may be provided in a region where the drain electrode 202 or the gate electrode 203 is formed, or may be provided in a region other than the active region where a transistor is formed.
  • the present invention is not limited thereto.
  • the side surface of the nitride semiconductor layer 103 may be recessed from the side surface of the SiC layer 102 toward the side opposite to the opening 104, or It may also protrude toward the inside of the portion 104.
  • the opening width of the opening 104 may be constant in the Z-axis direction, or may be different in the Z-axis direction. In this case, the opening width of the opening 104 may become smaller continuously from the upper surface to the lower surface of the opening 104, or may become smaller discontinuously.
  • An intermediate layer 105 is provided in the opening 104.
  • the intermediate layer 105 is provided between the Si substrate 101 exposed through the opening 104 and the metal layer 106 .
  • the intermediate layer 105 is formed between the upper surface of the Si substrate 101 and the lower surface of the metal layer 106 within the opening 104, and is located between the side surface of the SiC layer 102 within the opening 104 (the inner surface of the opening 104). ) and the side surface of the conductor 303.
  • intermediate layer 105 is also provided between the side surface of nitride semiconductor layer 103 and metal layer 106 within opening 104 .
  • the upper surface of the intermediate layer 105 and the upper surface of the nitride semiconductor layer 103 are substantially flush, the present invention is not limited thereto.
  • the intermediate layer 105 (opening 104) is provided to surround the through via 301. That is, the intermediate layer 105 (opening 104) is provided so as to surround the conductor 303 embedded in the through via 301 and the metal diffusion prevention film 302. Therefore, intermediate layer 105 (opening 104) is provided between conductor 303 (through via 301) and SiC layer 102. That is, intermediate layer 105 is an intervening layer interposed between conductor 303 and SiC layer 102.
  • Intermediate layer 105 is a metal nitride layer or a silicon oxide layer.
  • the intermediate layer 105 functions as a buffer layer that alleviates problems caused by the difference in etching rate between SiC and Si when forming the through via 301 that penetrates the Si substrate 101 and the SiC layer 102 by etching.
  • the material constituting the intermediate layer 105 it is preferable to use a material whose etching rate is faster than that of SiC.
  • the etching rate of the material constituting the intermediate layer 105 is preferably faster than the etching rate of SiC and slower than the etching rate of Si.
  • the material constituting the intermediate layer 105 may be a metal nitride such as GaN, AlN, TiN, TaN, WN, InN, or SiN, or SiO 2 or BPSG (containing boron (B) and phosphorus (P)). It is a silicon oxide such as SiO 2 ).
  • the intermediate layer 105 is a single layer or multiple layers selected from these layers. In this embodiment, intermediate layer 105 is a silicon nitride layer (SiN layer).
  • the Vickers hardness of these materials is 15 GPa for GaN, 9.8 to 10.4 GPa for AlN, 10.8 GPa for TiN, 14 GPa for SiN, and 9.7 GPa for SiO2 . It is. Note that the Vickers hardness of Si is 9.8 to 10.6 GPa, and the Vickers hardness of SiC is 23 GPa. Therefore, the Vickers hardness of the intermediate layer 105 is preferably 9.8 GPa or more, which is the minimum Vickers hardness of the Si substrate 101, and less than 23 GPa, which is the Vickers hardness of the SiC layer 102.
  • the intermediate layer 105 is in contact with both the Si substrate 101 and the metal layer 106, but the present invention is not limited to this. That is, the intermediate layer 105 and the Si substrate 101 do not need to be in contact with each other, and the intermediate layer 105 and the metal layer 106 do not need to be in contact with each other.
  • a layer made of a material other than metal nitride and silicon oxide may be interposed between Si substrate 101 and intermediate layer 105.
  • a material having an etching rate equivalent to that of the Si substrate 101 or a material between the etching rate of the Si substrate 101 and that of the intermediate layer 105 is used.
  • an intervening layer of material having an etching rate of there may also be an intervening layer of material having an etching rate of . Further, between the intermediate layer 105 and the metal layer 106, a material having an etching rate equivalent to that of the intermediate layer 105 or an etching rate between the etching rate of the intermediate layer 105 and the etching rate of the metal layer 106 is used. There may also be a layer made of a material having
  • the layer thickness of the intermediate layer 105 is, for example, 100 nm or more and 15000 nm or less. However, the layer thickness of the intermediate layer 105 is not limited to this. In this embodiment, the thickness of intermediate layer 105 is 500 nm.
  • the metal layer 106 is provided above the opening 104. Further, the metal layer 106 covers at least a portion of the intermediate layer 105. In this embodiment, metal layer 106 is provided so as to cover not only intermediate layer 105 but also a portion of source electrode 201. Furthermore, the metal layer 106 located above the opening 104 also covers the conductor 303 . Specifically, the metal layer 106 covers the top surface of the conductor 303, the bottom and side surfaces of the intermediate layer 105, and a portion of the source electrode 201. Furthermore, the metal layer 106 covering the conductor 303 covers the through via 301 . In this embodiment, metal layer 106 covers the entire through via 301 . Specifically, the metal layer 106 is provided so as to protrude from the opening of the through via 301.
  • the metal layer 106 functions as an etching stopper layer for stopping etching of the through via 301 provided in the Si substrate 101.
  • the metal layer 106 is made of, for example, a single metal or a metal alloy containing at least one selected from Cu, Au, Pt, Ni, and Mo. Further, the metal layer 106 may be made of a single metal or a metal alloy made of a high melting point metal such as W, Ti, or Ta. Thereby, it is possible to suppress mixed crystal formation between the metal layer 106 and the conductor 303. Furthermore, the metal layer 106 may be made of a metal nitride made of W, Ti, or Ta. In this embodiment, the metal layer 106 is a titanium nitride layer (TiN layer) with a thickness of 300 nm. Note that the metal layer 106 may be a single layer or multiple layers.
  • the metal layer 106 is electrically connected to the source electrode 201.
  • the metal layer 106 and the source electrode 201 may be electrically connected by direct contact, or may be electrically connected via a conductor such as a wiring layer (not shown). Note that the metal layer 106 may be electrically connected to the drain electrode 202 or the gate electrode 203 instead of the source electrode 201.
  • the semiconductor device 1 is provided with a through via 301 that penetrates the intermediate layer 105 and the Si substrate 101.
  • the through via 301 is provided in the source region 201S.
  • the through via 301 is located inside the opening 104 in plan view.
  • the through via 301 is a through hole that penetrates the intermediate layer 105 and the Si substrate 101 so that the metal layer 106 is exposed. Therefore, the upper surface of the through via 301 is the lower surface of the metal layer 106. In this case, the width of the bottom surface of the metal layer 106 is longer than the opening width of the through via 301 at the top surface.
  • the through via 301 is surrounded by the intermediate layer 105.
  • the opening shape of the through via 301 is circular.
  • the inner diameter (opening width) of the through via 301 monotonically decreases from the bottom surface to the top surface of the through via 301.
  • the opening area of the through via 301 continuously decreases from the bottom surface to the top surface of the through via 301.
  • the side surfaces of the through vias 301 have a forward tapered shape from the bottom surface to the top surface of the through vias 301, so when forming the metal diffusion prevention film 302 and the conductor 303 from the back surface of the Si substrate 101.
  • the inner diameter of the through via 301 may decrease discontinuously from the lower surface to the upper surface of the through via 301.
  • the side surface of the Si substrate 101 of the through via 301 and the side surface of the intermediate layer 105 are flush with each other, but the side surface of the Si substrate 101 and the side surface of the intermediate layer 105 are discontinuous. You can.
  • a metal diffusion prevention film 302 is provided to cover the side surface of the through via 301 .
  • the metal diffusion prevention film 302 is a thin film layer provided to prevent the Si substrate 101 and the conductor 303 from coming into contact with each other and causing metal to diffuse into each other.
  • the metal diffusion prevention film 302 is preferably an insulating film made of an insulating material, but may also be a conductive film made of a conductive material.
  • the metal diffusion prevention film 302 is a single layer or multiple layers of any one selected from Ti, Ta, TiN, TaN, WN, SiO 2 , and SiN.
  • the metal diffusion prevention film 302 is a laminate in which a Ti layer and a TiN layer are sequentially stacked. Note that when the metal diffusion prevention film 302 is made of a conductive material, it may not only cover the side surfaces of the through vias 301 but also cover the upper surfaces of the through vias 301.
  • a conductor 303 made of a conductive material is provided inside the through via 301. Specifically, the conductor 303 is provided inside a through via 301 whose inner surface is covered with a metal diffusion prevention film 302 . The conductor 303 is a buried via formed to fill the through via 301 .
  • the conductor 303 is a metal layer made of a metal material.
  • the conductor 303 is a single layer or multiple layers of any one selected from Ti, Ta, Cu, Al, Au, Ni, and W.
  • the conductor 303 is a laminate in which a Ti layer and a Cu layer are sequentially stacked, or a laminate in which a Ti layer, a TiN layer, a Ti layer, and a Cu layer are stacked in this order.
  • the conductor 303 may be filled in the through via 301 so as to fill the entire inside of the through via 301, or the conductor 303 may be filled in the through via 301 so as to leave a part of the cavity.
  • the conductor 303 is electrically connected to the back electrode 304 and the metal layer 106.
  • Back electrode 304 and metal layer 106 are electrically connected via conductor 303.
  • the metal layer 106 and the source electrode 201 are connected, so the source electrode 201 and the back electrode 304 are electrically connected via the metal layer 106 and the conductor 303.
  • the back electrode 304 is provided below the Si substrate 101.
  • the back electrode 304 is provided on the second main surface (back surface) of the Si substrate 101, which is opposite to the first main surface (front surface).
  • the back electrode 304 is a solid pattern electrode (a planar (ie, solid) pattern that continues uniformly without any gaps) that covers the back surface of the Si substrate 101. In this embodiment, the back electrode 304 covers the entire back surface of the Si substrate 101.
  • the back electrode 304 is made of, for example, a single metal or a metal alloy containing at least one metal selected from metals such as Ti, Al, W, Ta, Cu, Ni, Au, Sn, and Ag. Further, the back electrode 304 may have a single layer structure or may be a laminate in which a plurality of metal layers are stacked. In this embodiment, the back electrode 304 is a laminate in which a Ti layer, a Ni layer, and an Au layer are stacked in this order. Note that the back electrode 304 and the conductor 303 may be made of the same material.
  • the back electrode 304 is electrically grounded. In other words, the potential of the back electrode 304 is the ground potential. As described above, the back electrode 304 is electrically connected to the source electrode 201 via the conductor 303 and the metal layer 106. In other words, the back electrode 304 and the source electrode 201 are at the same potential. Note that the back electrode 304 may be electrically connected to the drain electrode 202 or the gate electrode 203 instead of being electrically connected to the source electrode 201.
  • FIGS. 3A to 3H are diagrams for explaining each step of the method for manufacturing the semiconductor device 1 according to the first embodiment.
  • a SiC layer 102 is formed above a Si substrate 101. Specifically, the SiC layer 102 is formed on the surface of the Si substrate 101 by epitaxially growing 3C-SiC (111) plane with a thickness of 2 ⁇ m. Thereafter, a nitride semiconductor layer 103 made of a group III nitride semiconductor is formed above the SiC layer 102. Specifically, a nitride semiconductor layer 103 with a thickness of 5 ⁇ m is formed on the surface of the SiC layer 102 by epitaxially growing a stack of a plurality of semiconductor layers made of group III nitride semiconductors. Note that within the nitride semiconductor layer 103, a two-dimensional electron gas layer that serves as carriers of the transistor is formed.
  • opening 104 is formed in the SiC layer 102.
  • opening 104 opens SiC layer 102 and nitride semiconductor layer 103.
  • a resist (not shown) is applied on the surface of the nitride semiconductor layer 103, and then the resist is patterned by photolithography and etching to form a resist mask in areas other than the area where the opening 104 is to be formed. form.
  • the nitride semiconductor layer 103 and the SiC layer 102 are etched and removed by dry etching using the resist mask as a mask, thereby forming an opening 104 that penetrates the nitride semiconductor layer 103 and the SiC layer 102, and forming an opening 104 on the Si substrate 101. expose. Thereafter, the attached polymer and resist mask are removed by dry etching.
  • an intermediate layer 105 is formed in the opening 104.
  • a silicon nitride layer with a thickness of 500 nm is deposited on the nitride semiconductor layer 103 so as to cover the opening 104 by a CVD (Chemical Vapor Deposition) method, and then a silicon nitride layer is deposited using a photolithography method and a dry etching method.
  • CVD Chemical Vapor Deposition
  • a source electrode 201, a drain electrode 202, and a gate electrode 203 are formed above the nitride semiconductor layer 103.
  • a Ti layer and an Al layer patterned with photoresist are sequentially laminated by vapor deposition, patterned by lift-off, and then alloyed by heat treatment.
  • a source electrode 201 and a drain electrode 202 which are ohmically connected to the two-dimensional electron gas in the nitride semiconductor layer 103 are formed.
  • the source electrode 201 is not formed in the region of the source electrode 201 where the through via 301 is formed and around the region.
  • gate electrode 203 that makes a Schottky connection with the two-dimensional electron gas in the nitride semiconductor layer 103 is formed. do.
  • gate electrode 203 is formed between source electrode 201 and drain electrode 202.
  • a metal layer 106 is formed above the opening 104 so as to cover the intermediate layer 105. Specifically, after depositing a TiN layer with a thickness of 200 nm by a sputtering method, the TiN layer other than the source region 201S and a part of the TiN layer on the source electrode 201 are removed using a lithography method and a dry etching method. By doing so, the metal layer 106 is formed so as to cover the intermediate layer 105 and the other part of the source electrode 201.
  • a through via 301 is formed that penetrates the Si substrate 101 and the intermediate layer 105 from the lower surface side (back side) of the Si substrate 101 using the metal layer 106 as a stopper.
  • the through via 301 is formed on the lower surface side of the Si substrate 101 by removing the Si substrate 101 and the intermediate layer 105 so as to penetrate through them using a photolithography method and an etching method.
  • the etching method dry etching using fluorine-based gas or chlorine-based gas can be used.
  • the SiC layer 102 and the through via 301 do not overlap.
  • the intermediate layer 105 is provided to surround the through via 301, and when forming the through via 301 by dry etching, the SiC layer 102 is not etched and only the Si substrate 101 and the intermediate layer 105 are formed. etched. Therefore, it is possible to suppress notching from occurring in the Si substrate 101 when forming the through via 301. Thereby, the through via 301 that penetrates the Si substrate 101 and the SiC layer 102 can be easily formed.
  • the through via 301 may be formed using a Bosch process or a non-Bosch process. Further, the through via 301 may be formed under a plurality of etching conditions, or the intermediate layer 105 may be selectively etched with respect to the Si substrate 101. In this case, the Si substrate 101 can be selectively etched using a fluorine-based gas, and if the intermediate layer 105 is a metal nitride layer, the intermediate layer 105 can be selectively etched using a chlorine-based gas. The etching conditions at this time may be switched during the middle of the Si substrate 101. Note that the roughness of the side surface of the through via 301 is preferably 300 nm or less.
  • a conductor 303 is formed inside the through via 301.
  • a Ti layer, a TiN layer, a Ti layer, and a Cu layer are sequentially deposited by sputtering, and then the inside of through via 301 is filled with a Cu layer by plating. Thereafter, the Ti layer, TiN layer, Ti layer, and Cu layer deposited on the back surface of the Si substrate 101 are removed by CMP (Chemical Mechanical Polishing). Thereby, the conductor 303 made of the Ti layer, the TiN layer, the Ti layer, and the Cu layer can be formed only inside the through via 301.
  • a back electrode 304 is formed below the Si substrate 101. Specifically, by sequentially depositing a Ti layer, a Ni layer, and an Au layer on the back surface of the Si substrate 101 by vapor deposition, the back electrode 304, which is a laminate of the Ti layer, Ni layer, and Au layer, is formed on the Si substrate. It can be formed on the back surface of 101. Thereby, the back electrode 304 and the metal layer 106 are electrically connected via the conductor 303.
  • the semiconductor device 1 having the structure shown in FIGS. 1 and 2 can be completed.
  • the intermediate layer 105 which is a metal nitride layer or a silicon oxide layer, is provided in the opening 104 that opens the SiC layer 102.
  • the through via 301 can be formed without etching the Si substrate 101 and the SiC layer 102 at the same time.
  • an intermediate layer 105 having a faster etching rate than the SiC layer 102 that is, harder than the SiC layer 102 is buried in the SiC layer 102 in advance, and this intermediate layer 105 and the Si substrate 101 are etched simultaneously.
  • a through via 301 is formed.
  • the through via 301 that penetrates the Si substrate 101 and the SiC layer 102 can be easily provided without causing notching. Therefore, voids are generated in the conductor 303 inside the through-via 301 due to the notching, and the coverage of the metal diffusion prevention film 302 is reduced due to the presence of the notching, and the conductor 303 and the Si substrate 101 come into contact, causing mutual diffusion of metal. It is possible to prevent the resistance from becoming high. As a result, a highly reliable semiconductor device 1 can be obtained.
  • the source electrode 201 is electrically connected to the grounded back electrode 304 via the metal layer 106 and the conductor 303 present in the source region 201S. This allows the source electrode 201 to be more strongly grounded.
  • the Vickers hardness of the intermediate layer 105 is 9.8 GPa or more, which is the Vickers hardness of the Si substrate 101, and is less than 23 GPa, which is the Vickers hardness of the SiC layer 102. Good.
  • the SiC layer 102 is formed between the Si substrate 101 and the nitride semiconductor layer 103.
  • the through via 301 can be easily formed by effectively suppressing side etching in the Si substrate 101 due to the difference in etching rate between SiC and Si. Note that when a hard layer is provided on the Si substrate 101 regardless of the substrate type of the Si substrate 101, the Vickers hardness of the intermediate layer 105 should be set to the Vickers hardness between the substrate and the hard layer. Through-vias 301 can be easily formed.
  • the inner diameter of the through via 301 monotonically decreases from the bottom surface to the top surface of the through via 301.
  • the side surface of the through via 301 has a forward tapered shape from the lower surface to the upper surface of the through via 301, so the through via 301 can be formed with high reliability.
  • the upper surface of the intermediate layer 105 and the upper surface of the nitride semiconductor layer 103 are substantially flush with each other.
  • the metal layer 106 includes at least one selected from Cu, Au, Pt, Ni, and Mo.
  • the metal layer 106 may include at least one selected from high melting point metals such as W, Ti, and Ta.
  • the metal layer 106 and the source electrode 201 are electrically connected.
  • the conductor 303 in the through via 301 and the source electrode 201 are electrically connected via the metal layer 106.
  • source vias can be realized.
  • the source electrode 201 is provided on the source region 201S in the nitride semiconductor layer 103, and the through via 301 is provided in the source region 201S.
  • grounding of the source electrode 201 can be strengthened.
  • the width of the bottom surface of the metal layer 106 is longer than the opening width of the through via 301 at the top surface.
  • FIG. 4 is a plan view of a semiconductor device 1A according to a modification of the first embodiment.
  • FIG. 5 is a cross-sectional view of a semiconductor device 1A according to a modification of the first embodiment taken along line VV in FIG. Note that in FIG. 4, similar to FIG. 1, the positions of the source electrode 201, drain electrode 202, and gate electrode 203 are hatched for convenience in order to make them easier to understand.
  • the semiconductor device 1A according to this modification and the semiconductor device 1 according to the first embodiment are different in the configuration of the opening 104 and the intermediate layer 105.
  • the opening 104 was provided to open the SiC layer 102 and the nitride semiconductor layer 103, but in this modification, the opening 104 was provided to open the SiC layer 102 and the nitride semiconductor layer 103. 102 and the nitride semiconductor layer 103 are provided so that not only the source electrode 201 is opened, but also the source electrode 201 is opened. Therefore, in this modification, the side surface of the SiC layer 102, the side surface of the nitride semiconductor layer 103, and the side surface of the source electrode 201 are flush with each other. Note that also in this modification, the opening 104 is provided to expose the Si substrate 101.
  • the intermediate layer 105 was provided so as to cover only the opening 104 among the opening 104 and the source electrode 201, but in this modification, the intermediate layer 105 and the source electrode 201. Specifically, the intermediate layer 105 in this modification is provided so as to cover the bottom and side surfaces of the opening 104 and a portion of the source electrode 201.
  • the metal layer 106 located above the opening 104 covers the conductor 303, the intermediate layer 105, and a part of the source electrode 201. In this case, the metal layer 106 also covers the top of the intermediate layer 105 that covers the top of the source electrode 201.
  • FIGS. 6A to 6H are diagrams for explaining each step of a method for manufacturing a semiconductor device 1A according to a modification of the first embodiment.
  • a SiC layer 102 is formed above a Si substrate 101, and a nitride semiconductor layer 103 is formed above the SiC layer 102. This step is similar to the step shown in FIG. 3A in the first embodiment described above.
  • a source electrode 201, a drain electrode 202, and a gate electrode 203 are formed above the nitride semiconductor layer 103. Specifically, first, on the surface of the nitride semiconductor layer 103, a Ti layer and an Al layer patterned with photoresist are sequentially laminated by vapor deposition, patterned by lift-off, and then alloyed by heat treatment. By performing this, the source electrode 201 and the drain electrode 202 are formed which are ohmically connected to the two-dimensional electron gas in the nitride semiconductor layer 103.
  • a Ni layer and an Au layer patterned with photoresist are sequentially laminated by vapor deposition, patterned by lift-off, and then a gate electrode 203 that makes a Schottky connection with the two-dimensional electron gas in the nitride semiconductor layer 103 is formed. do. Also in this modification, the gate electrode 203 is formed between the source electrode 201 and the drain electrode 202.
  • an opening 104 is formed to open the SiC layer 102 and the nitride semiconductor layer 103.
  • the source electrode 201 is also opened. Specifically, by etching and removing the source electrode 201, the nitride semiconductor layer 103, and the SiC layer 102 using a lithography method and a dry etching method, the SiC layer 102, the nitride semiconductor layer 103, and the source electrode 201 are removed. The Si substrate 101 is exposed by forming an opening 104 penetrating through it.
  • the source electrode 201, nitride semiconductor layer 103, and SiC layer 102 are removed all at once, so the width of the opening 104 is smaller than when they are removed in separate steps. can be easily increased. Therefore, since the width of the lowermost surface of the metal layer 106 can be easily increased, the margin for the through via 301 to miss the metal layer 106 can be increased.
  • an intermediate layer 105 is formed in the opening 104.
  • a silicon nitride layer with a thickness of 500 nm is deposited on the nitride semiconductor layer 103 by the CVD method so as to cover the opening 104, and then a layer other than the opening 104 is deposited using a photolithography method and a dry etching method.
  • the intermediate layer 105 made of a silicon nitride layer can be formed so as to cover the inner surface of the opening 104 and a portion of the source electrode 201.
  • the intermediate layer 105 By forming the intermediate layer 105 in this manner, the generation of a step at the boundary between the surface of the nitride semiconductor layer 103 and the surface of the intermediate layer 105 can be suppressed compared to the first embodiment described above. Can be done. Thereby, it is possible to suppress the generation of voids between the nitride semiconductor layer 103 and the intermediate layer 105 due to the step difference.
  • a metal layer 106 is formed above the opening 104 so as to cover the intermediate layer 105.
  • a through via 301 is formed that penetrates the Si substrate 101 and the intermediate layer 105 from the lower surface side (back side) of the Si substrate 101 using the metal layer 106 as a stopper.
  • a conductor 303 is formed inside the through via 301.
  • a back electrode 304 is formed below the Si substrate 101. Note that the steps shown in FIGS. 6E to 6H can be performed in the same manner as the steps shown in FIGS. 3E to 3H in the first embodiment.
  • the semiconductor device 1A according to this modification has the same effects as the semiconductor device 1 according to the first embodiment.
  • an intermediate layer 105 that is a metal nitride layer or a silicon oxide layer is provided in the opening 104 opening the SiC layer 102.
  • the through via 301 that penetrates the Si substrate 101 and the SiC layer 102 can be easily provided without causing notching.
  • FIG. 7 is a plan view of the semiconductor device 2 according to the second embodiment.
  • FIG. 8 is a cross-sectional view of the semiconductor device 2 according to the second embodiment taken along line VIII-VIII in FIG. Note that in FIG. 8, similar to FIG. 1, the positions of the source electrode 201, drain electrode 202, and gate electrode 203 are hatched for convenience in order to make them easier to understand.
  • the semiconductor device 2 according to this embodiment and the semiconductor device 1 according to the first embodiment described above are different in the configurations of the opening 104 and the intermediate layer 105.
  • the opening 104 was provided to open the SiC layer 102 and the nitride semiconductor layer 103, but in the present embodiment, the opening 104 is provided to open the nitride semiconductor layer 103.
  • the physical semiconductor layer 103 is not opened, and only the SiC layer 102 is opened. Note that also in this embodiment, the opening 104 is provided to expose the Si substrate 101.
  • the intermediate layer 105 was formed along the inner surface of the opening 104, but in this embodiment, the intermediate layer 105 is formed so as to fill the opening 104. There is. Therefore, the upper surface of intermediate layer 105 and the upper surface of nitride semiconductor layer 103 are flush with each other.
  • intermediate layer 105 is made of a group III nitride semiconductor. That is, in this embodiment, intermediate layer 105 and nitride semiconductor layer 103 are both made of a group III nitride semiconductor.
  • the intermediate layer 105 has the same structure as the nitride semiconductor layer 103, and is a stack of a plurality of semiconductor layers made of a group III nitride semiconductor.
  • the intermediate layer 105 and the nitride semiconductor layer 103 can be formed simultaneously in the same process.
  • the two-dimensional electron gas in the nitride semiconductor layer 103 may be inactivated by implanting fluorine (F) or boron fluoride (BF 2 ) as an impurity into the nitride semiconductor layer 103 .
  • the intermediate layer 105 so as to fill the opening 104, the global step difference can be reduced compared to the opening 104 in the first embodiment. That is, a wiring layer can be easily formed on the source region 201S.
  • the metal layer 106 is located above the opening 104 and covers the conductor 303, the intermediate layer 105, and part of the source electrode 201.
  • FIGS. 9A to 9H are diagrams for explaining each step of the method for manufacturing the semiconductor device 2 according to the second embodiment.
  • a SiC layer 102 is formed above a Si substrate 101. Specifically, the SiC layer 102 is formed on the surface of the Si substrate 101 by epitaxially growing 3C-SiC (111) plane with a thickness of 2 ⁇ m.
  • an opening 104 is formed in the SiC layer 102. Specifically, by etching and removing the SiC layer 102 using a lithography method and a dry etching method, an opening 104 penetrating the SiC layer 102 is formed and the Si substrate 101 is exposed.
  • an intermediate layer 105 is formed in the opening 104, and a nitride semiconductor layer 103 is formed above the SiC layer 102.
  • a nitride semiconductor layer 103 is formed above the SiC layer 102.
  • the thickness is reduced.
  • a 5 ⁇ m thick nitride semiconductor layer SC is formed.
  • the nitride semiconductor layer SC formed to fill the opening 104 has lower crystallinity than the nitride semiconductor layer SC formed on the SiC layer 102.
  • the nitride semiconductor layer SC on the SiC layer 102 becomes the nitride semiconductor layer 103 made of a group III nitride semiconductor with high crystallinity, and the nitride semiconductor layer SC within the opening 104 has low crystallinity.
  • a source electrode 201, a drain electrode 202, and a gate electrode 203 are formed above the nitride semiconductor layer 103. Specifically, on the surface of the nitride semiconductor layer 103, a Ti layer and an Al layer patterned with photoresist are sequentially laminated by vapor deposition, patterned by lift-off, and then alloyed by heat treatment. Then, a source electrode 201 and a drain electrode 202 which are ohmically connected to the two-dimensional electron gas in the nitride semiconductor layer 103 are formed.
  • a Ni layer and an Au layer patterned with photoresist are sequentially laminated by vapor deposition, patterned by lift-off, and then a gate electrode 203 that makes a Schottky connection with the two-dimensional electron gas in the nitride semiconductor layer 103 is formed. do. Also in this embodiment, the gate electrode 203 is formed between the source electrode 201 and the drain electrode 202.
  • the source electrode 201 may be formed so as to straddle the upper part of the opening 104 in a plan view. By doing so, pits are formed at the boundary between the intermediate layer 105 and the nitride semiconductor layer 103, so that the contact resistance between the source electrode 201 and the two-dimensional electron gas layer can be reduced.
  • a metal layer 106 is formed above the opening 104 so as to cover the intermediate layer 105.
  • a through via 301 is formed that penetrates the Si substrate 101 and the intermediate layer 105 from the lower surface side (back side) of the Si substrate 101 using the metal layer 106 as a stopper.
  • a conductor 303 is formed inside the through via 301.
  • a back electrode 304 is formed below the Si substrate 101. Note that the steps shown in FIGS. 9E to 9H can be performed in the same manner as the steps shown in FIGS. 3E to 3H in the first embodiment.
  • the semiconductor device 2 having the structure shown in FIGS. 7 and 8 can be completed.
  • the semiconductor device 2 according to the present embodiment has the same effects as the semiconductor device 1 according to the first embodiment.
  • an intermediate layer 105 that is a metal nitride layer or a silicon oxide layer is provided in the opening 104 that opens the SiC layer 102.
  • the through via 301 that penetrates the Si substrate 101 and the SiC layer 102 can be easily provided without causing notching.
  • the intermediate layer 105 is made of a group III nitride semiconductor similarly to the nitride semiconductor layer 103.
  • the intermediate layer 105 and the nitride semiconductor layer 103 can be formed simultaneously. Thereby, the semiconductor device 2 having the intermediate layer 105 can be manufactured at low cost.
  • Embodiments 1 and 2 For example, a form obtained by applying various modifications to the above-mentioned Embodiments 1 and 2 that a person skilled in the art would think of, or a form obtained by arbitrarily combining the components and functions of Embodiments 1 and 2 without departing from the spirit of the present disclosure.
  • the present disclosure also includes forms realized by this. Further, the present disclosure also includes arbitrary combinations of two or more claims from among the plurality of claims described in the scope of claims as of the filing of this application, within a technically consistent range.
  • the semiconductor device according to the present disclosure is useful for communication devices and inverters that require high-speed operation, power switching elements used in power supply circuits, and the like.

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Abstract

半導体装置（１）は、Ｓｉ基板（１０１）と、Ｓｉ基板（１０１）の下方に設けられた裏面電極（３０４）と、Ｓｉ基板（１０１）の上方に設けられたＳｉＣ層（１０２）と、ＳｉＣ層（１０２）の上方に設けられた窒化物半導体層（１０３）と、窒化物半導体層（１０３）の上方に設けられたソース電極（２０１）およびドレイン電極（２０２）と、窒化物半導体層（１０３）に接触するゲート電極（２０３）と、ＳｉＣ層（１０２）および窒化物半導体層（１０３）を開口する開口部（１０４）に設けられた中間層（１０５）と、中間層（１０５）を覆うように開口部（１０４）の上方に設けられた金属層（１０６）と、中間層（１０５）およびＳｉ基板（１０１）を貫通する貫通ビア（３０１）の内部に設けられ、裏面電極（３０４）および金属層（１０６）と電気的に接続された導体（３０３）とを備え、中間層（１０５）は、金属窒化物層またはシリコン酸化物層である。

Description

半導体装置および半導体装置の製造方法
　本開示は、半導体装置および半導体装置の製造方法に関し、特に、ＩＩＩ族窒化物半導体を用いた窒化物半導体装置およびその製造方法に関する。
　窒化ガリウム（ＧａＮ）または窒化アルミニウムガリウム（ＡｌＧａＮ）などのＩＩＩ族窒化物半導体を用いた窒化物半導体装置は、材料のバンドギャップの広さから、高い絶縁破壊電圧を有する。また、ＩＩＩ族窒化物半導体を用いた半導体装置では、ＡｌＧａＮ／ＧａＮ等のヘテロ構造を容易に形成することができる。
　ＡｌＧａＮ／ＧａＮヘテロ構造では、材料間での格子定数差から発生するピエゾ分極とＡｌＧａＮおよびＧａＮの自発分極との差により、ＡｌＧａＮ／ＧａＮ界面のＧａＮ層側に高濃度の電子（２次元電子ガス；２ＤＥＧ（Ｔｗｏ　Ｄｉｍｅｎｓｉｏｎｓ　Ｅｌｅｃｔｒｏｎ　Ｇａｓ）によるチャネルが形成される。この２次元電子ガスのチャネルを利用した窒化物半導体装置は、電子飽和速度や耐絶縁性が比較的に高く、また、熱伝導率も比較的に高いことから、高周波パワーデバイスに応用されている。
　この種の窒化物半導体装置では、Ｓｉ基板がサファイヤ基板またはＳｉＣ基板などと比較して低コストであるため、Ｓｉ基板上にＩＩＩ族窒化物半導体からなる窒化物半導体層を形成する技術がある。しかしながら、Ｓｉ基板上にＩＩＩ族窒化物半導体からなる窒化物半導体層を直接形成すると、ＳｉとＩＩＩ族窒化物半導体との格子定数差が大きいため、窒化物半導体層におけるＩＩＩ族窒化物半導体の結晶性は、ＳｉＣ基板上にＩＩＩ族窒化物半導体からなる窒化物半導体層を形成した場合と比べて低下する。そこで、ＳｉとＩＩＩ族窒化物半導体との格子定数差を低減するために、３Ｃ－ＳｉＣからなるバッファ層をＳｉ基板上に形成してから３Ｃ－ＳｉＣ上にＩＩＩ族窒化物半導体からなる窒化物半導体層を形成する技術が提案されている。３Ｃ－ＳｉＣからなるバッファ層を用いることで、ＩＩＩ族窒化物半導体からなる窒化物半導体層を厚く積層することができるので、ＩＩＩ族窒化物半導体の結晶性を、ＳｉＣ基板上にＩＩＩ族窒化物半導体からなる窒化物半導体層を形成した場合と同等にすることができる。
　また、高周波パワーデバイスにおいては、接地された裏面電極を基板の裏面に形成し、基板を貫通する貫通ビアに金属を埋め込むことで、裏面電極と基板上のソース電極とを電気的に接続する技術が提案されている。このように構成することで、ソース電極の接地を強化することができるので、利得の低下を抑制することができる。
　ここで、この種の従来の窒化物半導体装置として、特許文献１、２に開示されたＧａＮ系半導体装置について説明する。
　図１０は、特許文献１に開示された窒化物半導体装置１Ｘの断面図である。
　図１０に示すように、特許文献１に開示された窒化物半導体装置１Ｘは、誘電体基板１０７Ｘと、誘電体基板１０７Ｘの上に形成されたＳｉＣ層１０２と、ＳｉＣ層１０２の上に形成された、ＩＩＩ族窒化物半導体からなる窒化物半導体層１０３と、窒化物半導体層１０３の表面に形成された、ソース電極２０１、ドレイン電極２０２およびゲート電極２０３と備えている。また、ドレイン電極２０２が設けられたドレイン領域２０２Ｄには、ドレイン電極２０２、窒化物半導体層１０３およびＳｉＣ層１０２を貫通するように開口部１０４が設けられており、この開口部１０４の内部には金属層３０５が埋め込まれている。また、誘電体基板１０７Ｘにおける誘電体層１０１Ｘには貫通ビア３０１が設けられており、この貫通ビア３０１には導体３０３が埋め込まれている。さらに、誘電体層１０１Ｘの裏面には裏面電極３０４が設けられている。なお、誘電体層１０１Ｘと裏面電極３０４と導体３０３とによって誘電体基板１０７Ｘが構成されている。
　図１０に示される窒化物半導体装置１Ｘでは、貫通ビア３０１に埋め込まれた導体３０３と開口部１０４に埋め込まれた金属層３０５とを介して、裏面電極３０４とドレイン電極２０２とが電気的に接続されている。具体的には、特許文献１に記載された製造方法によれば、ＳｉＣ層１０２の裏面にあったＳｉ基板を除去してから、金属層３０５と導体３０３とを接続するようにＳｉＣ層１０２と誘電体基板１０７Ｘとを接合している。
　また、図１１は、特許文献２に開示された窒化物半導体装置１Ｙの断面図である。図１１に示すように、特許文献２に開示された窒化物半導体装置１Ｙは、絶縁性基板であるＳｉ基板１０１と、Ｓｉ基板１０１の上に形成された、ＩＩＩ族窒化物半導体からなる窒化物半導体層１０３と、窒化物半導体層１０３の表面に形成された、ソース電極２０１、ドレイン電極２０２およびゲート電極２０３と備えている。また、ソース電極２０１が設けられたソース領域２０１Ｓには、ストッパー層となる金属層３０５が設けられており、Ｓｉ基板１０１の裏面には裏面電極３０４が設けられている。
　図１１に示される窒化物半導体装置１Ｙでは、Ｓｉ基板１０１と窒化物半導体層１０３とを貫通する貫通ビア３０１が金属層３０５に到達しており、裏面電極３０４が金属層３０５を介してソース電極２０１と電気的に接続されている。なお、特許文献２に記載された製造方法によれば、Ｓｉ基板１０１の裏面側から貫通ビア３０１を形成し、貫通ビア３０１に沿って裏面電極３０４を形成した後に、貫通ビア３０１に導体３０３を充填している。
特開２０１３－２４３２７５号公報 特開２００９－０３３０９７号公報
　しかしながら、図１０に示される窒化物半導体装置１Ｘでは、上記のように、ＳｉＣ層１０２の裏面にあったＳｉ基板を除去してから、金属層３０５と導体３０３とを接続するようにしてＳｉＣ層１０２と誘電体基板１０７Ｘとを接合しているため、製造工程が複雑であり、コストが高くなる。
　一方、図１１に示される窒化物半導体装置１Ｙでは、Ｓｉ基板１０１の裏面から貫通ビア３０１を形成することで裏面電極３０４とソース電極２０１とを接続している。このため、図１１に示される窒化物半導体装置１Ｙは、製造工程は複雑にならないものの、Ｓｉ基板１０１と窒化物半導体層１０３との間にＳｉＣ層が存在しないので、ＳｉとＩＩＩ族窒化物半導体との格子定数差によって窒化物半導体層１０３を構成するＩＩＩ族窒化物半導体の結晶性が低下する。
　そこで、図１１に示される窒化物半導体装置１Ｙにおいて、Ｓｉ基板１０１と窒化物半導体層１０３との間にＳｉＣ層を設けることが考えられる。具体的には、図１２に示される窒化物半導体装置１Ｚのように、Ｓｉ基板１０１と窒化物半導体層１０３との間にＳｉＣ層１０２を設けて、金属層１０６をストッパーとしてＳｉ基板１０１とＳｉＣ層１０２と窒化物半導体層１０３とを貫通する貫通ビア３０１を設け、貫通ビア３０１の内部に導体３０３を埋め込む。これにより、導体３０３と金属層１０６とを介して裏面電極３０４とソース電極２０１とを電気的に接続することができる。また、図１２に示される窒化物半導体装置１Ｚでは、導体３０３とＳｉ基板１０１とが接触して金属が相互拡散しないように、貫通ビア３０１の内面に金属拡散防止膜３０２が設けられている。つまり、Ｓｉ基板１０１と導体３０３との間に金属拡散防止膜３０２が設けられている。
　しかしながら、図１２に示される窒化物半導体装置１Ｚの構成では、ＳｉＣ層１０２を構成するＳｉＣが硬くて化学的に安定しているため、貫通ビア３０１を形成する際にＳｉ基板１０１にノッチング４００が形成される。具体的には、貫通ビア３０１は、フッ素系ガスまたは塩素系ガスを用いてＳｉ基板１０１およびＳｉＣ層１０２をドライエッチングすることで形成されるが、ＳｉＣのエッチング速度がＳｉのエッチング速度よりも遅いので、Ｓｉ基板１０１におけるＳｉＣ層１０２の近傍において、Ｓｉ基板１０１にサイドエッチングが生じ、これがノッチング４００となる。
　Ｓｉ基板１０１にノッチング４００が生じると、貫通ビア３０１の内部に導体３０３を形成した際にノッチング４００がボイドになったり、ノッチング４００の存在で金属拡散防止膜３０２のカバレッジが低下して導体３０３とＳｉ基板１０１とが接触して金属の相互拡散が生じて高抵抗化したりする。この結果、窒化物半導体装置１Ｚの品質が低下し、歩留まりが低下する。
　本開示は、このような課題を鑑みてなされたものであり、Ｓｉ基板と窒化物半導体層との間にＳｉＣ層を設けたとしても、ノッチングを発生させることなくＳｉ基板とＳｉＣ層とを貫通する貫通ビアを設けることができる半導体装置を提供することを目的とする。
　上記目的を達成するために、本開示に係る半導体装置の一態様は、Ｓｉ基板と、前記Ｓｉ基板の下方に設けられた裏面電極と、前記Ｓｉ基板の上方に設けられたＳｉＣ層と、前記ＳｉＣ層の上方に設けられ、ＩＩＩ族窒化物半導体からなる半導体層と、前記半導体層の上方に設けられたソース電極およびドレイン電極と、前記半導体層に接触するゲート電極と、少なくとも前記ＳｉＣ層を開口する開口部に設けられた中間層と、前記開口部の上方に設けられた金属層と、前記中間層および前記Ｓｉ基板を貫通する貫通ビアの内部に設けられ、前記裏面電極および前記金属層と電気的に接続された導体と、を備え、前記金属層は、前記貫通ビアを覆っており、前記中間層は、前記ＳｉＣ層と前記導体との間に設けられており、前記中間層は、金属窒化物層またはシリコン酸化物層である。
　また、本開示に係る半導体装置の製造方法の一態様は、Ｓｉ基板の上方にＳｉＣ層を形成し、前記ＳｉＣ層の上方に、ＩＩＩ族窒化物半導体からなる半導体層を形成し、前記ＳｉＣ層を開口する開口部を形成し、前記開口部に中間層を形成し、前記半導体層の上方に、ソース電極、ドレイン電極およびゲート電極を形成し、前記中間層の少なくとも一部を覆うように前記開口部の上方に金属層を形成し、前記金属層をストッパーとして、前記Ｓｉ基板の下面側から前記Ｓｉ基板および前記中間層を貫通する貫通ビアを形成し、前記貫通ビアの内部に導体を形成し、前記Ｓｉ基板の下方に裏面電極を形成し、前記裏面電極と前記金属層とは前記導体を介して電気的に接続されており、前記中間層は、前記ＳｉＣ層と前記導体との間に設けられており、前記中間層は、金属窒化物層またはシリコン酸化物層である。
　本開示に係る半導体装置によれば、Ｓｉ基板と窒化物半導体層との間にＳｉＣ層を設けたとしても、ノッチングを発生させることなくＳｉ基板とＳｉＣ層とを貫通する貫通ビアを設けることができる。
図１は、実施の形態１に係る半導体装置の平面図である。 図２は、図１のＩＩ－ＩＩ線における実施の形態１に係る半導体装置の断面図である。 図３Ａは、実施の形態１に係る半導体装置の製造方法において、Ｓｉ基板にＳｉＣ層および窒化物半導体層を形成する工程を説明するための図である。 図３Ｂは、実施の形態１に係る半導体装置の製造方法において、ＳｉＣ層および窒化物半導体層に開口部を形成する工程を説明するための図である。 図３Ｃは、実施の形態１に係る半導体装置の製造方法において、開口部に中間層を形成する工程を説明するための図である。 図３Ｄは、実施の形態１に係る半導体装置の製造方法において、ソース電極、ドレイン電極およびゲート電極を形成する工程を説明するための図である。 図３Ｅは、実施の形態１に係る半導体装置の製造方法において、中間層の上に金属層を形成する工程を説明するための図である。 図３Ｆは、実施の形態１に係る半導体装置の製造方法において、Ｓｉ基板および中間層を貫通する貫通ビアを形成する工程を説明するための図である。 図３Ｇは、実施の形態１に係る半導体装置の製造方法において、貫通ビアに導体を形成する工程を説明するための図である。 図３Ｈは、実施の形態１に係る半導体装置の製造方法において、Ｓｉ基板に裏面電極を形成する工程を説明するための図である。 図４は、実施の形態１の変形例に係る半導体装置の平面図である。 図５は、図４のＶ－Ｖ線における実施の形態１の変形例に係る半導体装置の断面図である。 図６Ａは、実施の形態１の変形例に係る半導体装置の製造方法において、Ｓｉ基板にＳｉＣ層および窒化物半導体層を形成する工程を説明するための図である。 図６Ｂは、実施の形態１の変形例に係る半導体装置の製造方法において、ソース電極、ドレイン電極およびゲート電極を形成する工程を説明するための図である。 図６Ｃは、実施の形態１の変形例に係る半導体装置の製造方法において、開口部を形成する工程を説明するための図である。 図６Ｄは、実施の形態１の変形例に係る半導体装置の製造方法において、開口部に中間層を形成する工程を説明するための図である。 図６Ｅは、実施の形態１の変形例に係る半導体装置の製造方法において、中間層の上に金属層を形成する工程を説明するための図である。 図６Ｆは、実施の形態１の変形例に係る半導体装置の製造方法において、Ｓｉ基板および中間層を貫通する貫通ビアを形成する工程を説明するための図である。 図６Ｇは、実施の形態１の変形例に係る半導体装置の製造方法において、貫通ビアに導体を形成する工程を説明するための図である。 図６Ｈは、実施の形態１の変形例に係る半導体装置の製造方法において、Ｓｉ基板に裏面電極を形成する工程を説明するための図である。 図７は、実施の形態２に係る半導体装置の平面図である。 図８は、図７のＶＩＩＩ－ＶＩＩＩ線における実施の形態２に係る半導体装置の断面図である。 図９Ａは、実施の形態２に係る半導体装置の製造方法において、Ｓｉ基板にＳｉＣ層を形成する工程を説明するための図である。 図９Ｂは、実施の形態２に係る半導体装置の製造方法において、ＳｉＣ層に開口部を形成する工程を説明するための図である。 図９Ｃは、実施の形態２に係る半導体装置の製造方法において、中間層および窒化物半導体層を形成する工程を説明するための図である。 図９Ｄは、実施の形態２に係る半導体装置の製造方法において、ソース電極、ドレイン電極およびゲート電極を形成する工程を説明するための図である。 図９Ｅは、実施の形態２に係る半導体装置の製造方法において、中間層の上に金属層を形成する工程を説明するための図である。 図９Ｆは、実施の形態２に係る半導体装置の製造方法において、Ｓｉ基板および中間層を貫通する貫通ビアを形成する工程を説明するための図である。 図９Ｇは、実施の形態２に係る半導体装置の製造方法において、貫通ビアに導体を形成する工程を説明するための図である。 図９Ｈは、実施の形態２に係る半導体装置の製造方法において、Ｓｉ基板に裏面電極を形成する工程を説明するための図である。 図１０は、特許文献１に開示された窒化物半導体装置の断面図である。 図１１は、特許文献２に開示された窒化物半導体装置の断面図である。 図１２は、比較例の窒化物半導体装置の断面図である。
　以下、本開示の実施の形態について、図面を参照しながら説明する。なお、以下に説明する実施の形態は、いずれも本開示の一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置および接続形態、並びに、ステップ（工程）およびステップの順序などは、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。
　また、本明細書において、平行または垂直などの要素間の関係性を示す用語、および、矩形などの要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
　また、本明細書において、半導体装置の構成における「上方」や「上」および「下方」や「下」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構造における積層順をもとに相対的な位置関係により規定される用語である。
　また、本明細書および図面において、Ｘ軸、Ｙ軸およびＺ軸は、三次元直交座標系の三軸を示している。具体的には、本明細書では、半導体装置が有する基板が含む主面に平行な二軸をＸ軸およびＹ軸とし、この主面に直交する方向をＺ軸方向としている。より具体的には、ソース電極、ゲート電極およびドレイン電極がこの順で並ぶ方向、すなわち、いわゆるゲート長方向をＸ軸方向としている。また、本明細書において「平面視」とは、特に断りのない限り、半導体装置が有する基板の主面（上面）をＺ軸方向から見たときのことをいう。
　また、本明細書において、ＩＩＩ族窒化物半導体とは、１種類以上のＩＩＩ族元素と窒素とを含む半導体である。ＩＩＩ族元素は、例えば、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などである。ＩＩＩ族窒化物半導体の例としては、ＧａＮ、ＡｌＮ、ＩｎＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮなどである。ＩＩＩ族窒化物半導体には、シリコン（Ｓｉ）、リン（Ｐ）などのＩＩＩ族以外の元素が１種類以上含まれていてもよい。なお、以下の説明において、特に断り無く、ＩＩＩ族窒化物半導体をＡｌＩｎＧａＮと表記した場合には、ＩＩＩ族窒化物半導体は、Ａｌ、Ｉｎ、ＧａおよびＮのいずれも含んでいることを意味する。ＡｌＧａＮ、ＧａＮ等の他の表記についても同様である。
　また、ＩＩＩ族窒化物半導体からなる層、および、ＩＩＩ族窒化物半導体によって構成される層とは、当該層が実質的にＩＩＩ族窒化物半導体のみを含んでいることを意味する。ただし、当該層には、例えば製造上混入を避けられない元素など他の元素が不純物として、１ａｔ％以下の割合で含まれていてもよい。
　（実施の形態１）
　まず、実施の形態１に係る半導体装置１について、図１および図２を用いて説明する。図１は、実施の形態１に係る半導体装置１の平面図である。図２は、図１のＩＩ－ＩＩ線における実施の形態１に係る半導体装置１の断面図である。なお、図１では、ソース電極２０１、ドレイン電極２０２およびゲート電極２０３の位置を分かりやすくするため、便宜上、ハッチングを施している。
　半導体装置１は、ＩＩＩ族窒化物半導体を用いて形成された窒化物半導体装置である。本実施の形態では、半導体装置１が高電子移動度トランジスタ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　ＴｒａｎＳｉｓｔｏｒ：ＨＥＭＴ）である場合について説明する。
　図１および図２に示すように、半導体装置１は、Ｓｉ基板（シリコン基板）１０１と、ＳｉＣ層（シリコンカーバイド層）１０２と、窒化物半導体層１０３と、中間層１０５と、金属層１０６と、ソース電極２０１と、ドレイン電極２０２と、ゲート電極２０３と、金属拡散防止膜３０２と、導体３０３と、裏面電極３０４とを備える。
　Ｓｉ基板１０１は、例えば、主面が（１１１）面であるＳｉからなる基板である。Ｓｉ基板１０１の抵抗率は、一例として１ｋΩ以上２０Ω以下であるが、これに限らない。また、Ｓｉ基板１０１におけるドーパントの種類は、Ｐ型であってもよいし、Ｎ型であってもよい。また、Ｓｉ基板１０１として、抵抗率やドーパントを複数組み合わせたものを用いてもよい。
　また、本実施の形態において、Ｓｉ基板１０１は、基板そのものがＳｉからなる基板であるが、これに限らない。例えば、Ｓｉ基板１０１は、基板種がサファイヤ基板、ＧａＮ基板またはＡｌＮ基板からなる基板の上にシリコンが形成されたものであってもよい。
　ＳｉＣ層１０２は、Ｓｉ基板１０１の上方に設けられている。本実施の形態において、ＳｉＣ層１０２は、Ｓｉ基板１０１の第１主面（オモテ面）に設けられている。ＳｉＣ層１０２は、例えば、３Ｃ－ＳｉＣからなるエピタキシャル層である。「３Ｃ－ＳｉＣ」において、「Ｃ」は立方晶であることを示しており、また、「３」の数字は、積層方向の一周期中に含まれる正四面体構造層の数を示している。ＳｉＣ層１０２の層厚は、一例として５ｎｍ以上５０００ｎｍ以下であるが、これに限らない。本実施の形態において、ＳｉＣ層１０２の層厚は、２０００ｎｍ（２μｍ）である。
　窒化物半導体層１０３は、ＳｉＣ層１０２の上方に設けられている。本実施の形態において、窒化物半導体層１０３は、ＳｉＣ層１０２の上に直接設けられている。窒化物半導体層１０３は、ＩＩＩ族窒化物半導体からなる半導体層である。具体的には、窒化物半導体層１０３は、各々がＩＩＩ族窒化物半導体によって構成された複数の半導体層の積層体である。窒化物半導体層１０３は、ＩＩＩ族窒化物半導体からなる活性層を含んでいる。また、窒化物半導体層１０３は、層内にトランジスタのキャリアとなる二次元電子ガス層を含む。二次元電子ガスは、活性層のヘテロ界面に発生する。なお、トランジスタのキャリアは、イオン注入またはエピ層形成条件によるドーピングによって形成されてもよい。
　窒化物半導体層１０３の層厚は、例えば、１００ｎｍ以上１５０００ｎｍ以下であるが、これに限らない。本実施の形態において、窒化物半導体層１０３の層厚は、５０００ｎｍ（５μｍ）である。
　窒化物半導体層１０３の上方には、ソース電極２０１とドレイン電極２０２が設けられている。本実施の形態において、ソース電極２０１とドレイン電極２０２は、窒化物半導体層１０３の表面上に間隔をあけて設けられている。ソース電極２０１とドレイン電極２０２とは、Ｘ軸方向において対向している。ソース電極２０１は、窒化物半導体層１０３におけるソース領域２０１Ｓの上に設けられている。
　ソース電極２０１とドレイン電極２０２は、金属材料によって構成された金属層である。具体的には、ソース電極２０１およびドレイン電極２０２は、Ｔｉ、Ａｌ、Ｎｉ、Ａｕ、Ｔａ、Ｗ、Ｐｄ、Ｃｕ等の金属の中から選ばれる少なくとも１つを含む金属単体または金属合金によって構成されている。本実施の形態において、ソース電極２０１とドレイン電極２０２は、Ｔｉ層とＡｌ層とが順に積層された積層体である。なお、ソース電極２０１およびドレイン電極２０２は、金属層の積層体ではなく、金属層の単層であってもよい。
　また、ソース電極２０１およびドレイン電極２０２のそれぞれは、二次元電子ガス層と電気的に接続されている。具体的には、ソース電極２０１およびドレイン電極２０２は、二次元電子ガス層とオーミック接続されている。
　ゲート電極２０３は、窒化物半導体層１０３の上方に設けられている。本実施の形態において、ゲート電極２０３は、ソース電極２０１およびドレイン電極２０２と同様に、窒化物半導体層１０３の表面上に設けられている。つまり、ゲート電極２０３は、窒化物半導体層１０３に接触している。また、ゲート電極２０３は、ソース電極２０１とドレイン電極２０２との間に設けられている。
　ゲート電極２０３は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、Ｎｉ、Ｐｄ、Ａｕ、Ａｌ、Ｃｕ等の金属の中から選ばれる少なくとも１つを含む金属単体または金属合金によって構成されている。本実施の形態において、ゲート電極２０３は、Ｎｉ層とＡｕ層とが順に積層された積層体である。なお、ゲート電極２０３は、金属層の積層体ではなく、金属層の単層であってもよい。
　ゲート電極２０３は、窒化物半導体層１０３内に形成されたキャリアに対して、ゲート電極２０３に印加される電圧もしくは電流によって、ソース電極２０１とドレイン電極２０２との間（ソースドレイン間）に流れる電流を制御する機能を有する。ゲート電極２０３は、半導体装置１がショットキー接合型となるように構成されていてもよいし、半導体装置１がゲート電極２０３と窒化物半導体層１０３との間に絶縁層が設けられたいわゆるＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造でノーマリオンの構造となるように構成されていてもよい。なお、半導体装置１は、ゲート電極２０３と窒化物半導体層１０３との間にＰ型の窒化物半導体層などが設けられたノーマリオフの構造であってもよい。
　ＳｉＣ層１０２には、開口部１０４が設けられている。開口部１０４は、少なくともＳｉＣ層１０２を開口している。本実施の形態において、開口部１０４は、ＳｉＣ層１０２および窒化物半導体層１０３を開口している。つまり、開口部１０４は、ＳｉＣ層１０２および窒化物半導体層１０３を貫通しており、Ｓｉ基板１０１の表面の一部を露出させている。
　開口部１０４は、ソース電極２０１が形成されるソース領域２０１Ｓの一部に設けられている。開口部１０４とゲート電極２０３側のソース電極２０１の端部との距離は、５００ｎｍ以上であるとよい。このようにすることで、ゲート電極２０３とソース電極２０１との間の窒化物半導体層１０３の結晶性が低下することを抑制できる。
　本実施の形態において、開口部１０４は、ソース領域２０１Ｓの一部に設けているが、これに限らない。例えば、開口部１０４は、ドレイン電極２０２またはゲート電極２０３が形成される領域に設けられていてもよいし、トランジスタが形成される活性領域以外に設けられていてもよい。
　なお、開口部１０４内におけるＳｉＣ層１０２の側面と窒化物半導体層１０３の側面とは面一になっているが、これに限らない。例えば、開口部１０４内において、窒化物半導体層１０３の側面は、ＳｉＣ層１０２の側面から開口部１０４側とは反対側に向かって後退していてもよいし、ＳｉＣ層１０２の側面よりも開口部１０４の内側に向かって飛び出していてもよい。また、開口部１０４の開口幅は、Ｚ軸方向において一定であってもよいし、Ｚ軸方向において異なっていてもよい。この場合、開口部１０４の開口幅は、開口部１０４の上面から下面に向かって連続的に小さくなってもよいし不連続に小さくなっていてもよい。
　開口部１０４には、中間層１０５が設けられている。中間層１０５は、開口部１０４により露出したＳｉ基板１０１上と金属層１０６との間に設けられている。具体的には、中間層１０５は、開口部１０４内におけるＳｉ基板１０１の上面と金属層１０６の下面との間であって、開口部１０４内におけるＳｉＣ層１０２の側面（開口部１０４の内側面）と導体３０３の側面との間に設けられている。本実施の形態において、中間層１０５は、開口部１０４内における窒化物半導体層１０３の側面と金属層１０６との間にも設けられている。また、中間層１０５の上面と窒化物半導体層１０３の上面とは、実質的に面一になっているが、これに限らない。
　上面視において、中間層１０５（開口部１０４）は、貫通ビア３０１を囲むように設けられている。つまり、中間層１０５（開口部１０４）は、貫通ビア３０１に埋め込まれた導体３０３および金属拡散防止膜３０２を囲むように設けられている。したがって、中間層１０５（開口部１０４）は、導体３０３（貫通ビア３０１）とＳｉＣ層１０２との間に設けられている。つまり、中間層１０５は、導体３０３とＳｉＣ層１０２との間に介在する介在層である。
　中間層１０５は、金属窒化物層またはシリコン酸化物層である。中間層１０５は、Ｓｉ基板１０１とＳｉＣ層１０２とを貫通する貫通ビア３０１をエッチングにより形成する際にＳｉＣとＳｉとのエッチングレート差によって生じる不具合を緩和させる緩衝層として機能する。例えば、フッ素系ガスまたは塩素系ガスを用いたドライエッチングによってＳｉ基板１０１とＳｉＣ層１０２とをエッチングする場合、フッ素系ガスに対するエッチング速度は、Ｓｉ＞ＳｉＯ２≫ＳｉＣ＞ＧａＮであり、塩素系ガスに対するエッチング速度は、Ｓｉ＝ＧａＮ≫ＳｉＣである。このため、中間層１０５を構成する材料としては、エッチング速度がＳｉＣのエッチング速度よりも速いものを用いるとよい。具体的には、中間層１０５を構成する材料のエッチング速度は、ＳｉＣのエッチング速度よりも速く、Ｓｉのエッチング速度よりも遅いものを用いるとよい。
　一例として、中間層１０５を構成する材料は、ＧａＮ、ＡｌＮ、ＴｉＮ、ＴａＮ、ＷＮ、ＩｎＮ、ＳｉＮ等の金属窒化物、または、ＳｉＯ２、ＢＰＳＧ（ボロン（Ｂ）とリン（Ｐ）とを含むＳｉＯ２）等のシリコン酸化物である。中間層１０５は、これらの中から選ばれるいずれか１つの単層または複数層である。本実施の形態において、中間層１０５は、シリコン窒化層（ＳｉＮ層）である。
　なお、エッチング条件にもよるが、ＧａＮ、ＡｌＮ、ＴｉＮ、ＳｉＮ、ＳｉＯ２とＳｉとのエッチング速度の関係は、ＧａＮ＝Ｓｉ、ＡｌＮ＝Ｓｉ、ＴｉＮ＞Ｓｉ、ＳｉＮ＞Ｓｉ、ＳｉＯ２＞Ｓｉとすることが可能である（等号、不等号は、エッチング速度の大小関係を表している）。また、これらの材料についてのビッカース硬さは、ＧａＮが１５ＧＰａであり、ＡｌＮが９．８～１０．４ＧＰａであり、ＴｉＮが１０．８ＧＰａであり、ＳｉＮが１４ＧＰａであり、ＳｉＯ２が９．７ＧＰａである。なお、Ｓｉのビッカース硬さは９．８～１０．６ＧＰａであり、ＳｉＣのビッカース硬さは２３ＧＰａである。したがって、中間層１０５のビッカース硬さは、Ｓｉ基板１０１の最小のビッカース硬さである９．８ＧＰａ以上で、ＳｉＣ層１０２のビッカース硬さである２３ＧＰａ未満であるとよい。
　また、本実施の形態において、中間層１０５は、Ｓｉ基板１０１にも金属層１０６にも接触しているが、これに限らない。つまり、中間層１０５とＳｉ基板１０１とは接触していなくてもよいし、中間層１０５と金属層１０６とは接触していなくてもよい。例えば、Ｓｉ基板１０１と中間層１０５との間に、金属窒化物およびシリコン酸化物以外の材料からなる層が介在していてもよい。具体的には、Ｓｉ基板１０１と中間層１０５との間には、Ｓｉ基板１０１のエッチング速度と同等のエッチング速度を有する材料、もしくはＳｉ基板１０１のエッチング速度と中間層１０５のエッチング速度との間のエッチング速度を有する材料からなる層が介在していてもよい。また、中間層１０５と金属層１０６の間には、中間層１０５のエッチング速度と同等のエッチング速度を有する材料、もしくは中間層１０５のエッチング速度と金属層１０６のエッチング速度との間のエッチング速度を有する材料からなる層が介在していてもよい。
　中間層１０５の層厚は、例えば、１００ｎｍ以上１５０００ｎｍ以下である。ただし、中間層１０５の層厚は、これに限るものではない。本実施の形態において、中間層１０５の厚さは、５００ｎｍである。
　金属層１０６は、開口部１０４の上方に設けられている。また、金属層１０６は、中間層１０５の少なくとも一部を覆っている。本実施の形態において、金属層１０６は、中間層１０５だけではなくソース電極２０１の一部も覆うように設けられている。また、開口部１０４の上方に位置する金属層１０６は、導体３０３も覆っている。具体的には、金属層１０６は、導体３０３の上面と中間層１０５の底面および側面とソース電極２０１の一部とを覆っている。また、導体３０３を覆う金属層１０６は、貫通ビア３０１を覆っている。本実施の形態において、金属層１０６は、貫通ビア３０１の全体を覆っている。具体的には、金属層１０６は、貫通ビア３０１の開口からはみ出すように設けられている。
　金属層１０６は、Ｓｉ基板１０１に設けられる貫通ビア３０１のエッチングを停止させるためのエッチングストッパー層として機能する。金属層１０６は、例えば、Ｃｕ、Ａｕ、Ｐｔ、Ｎｉ、Ｍｏの中から選ばれる少なくとも１つを含む金属単体または金属合金で構成されている。また、金属層１０６は、Ｗ、Ｔｉ、Ｔａ等の高融点金属からなる金属単体または金属合金で構成されていてもよい。これにより、金属層１０６と導体３０３とが混晶することを抑制することができる。また、金属層１０６は、Ｗ、Ｔｉ、またはＴａとで構成された金属窒化物で構成されていてもよい。本実施の形態において、金属層１０６は、厚さが３００ｎｍの窒化チタン層（ＴｉＮ層）である。なお、金属層１０６は、単層および複数層のいずれであってもよい。
　金属層１０６は、ソース電極２０１に電気的に接続されている。金属層１０６とソース電極２０１とは、直接接触することで電気的に接続されていてもよいし、配線層（不図示）等の導電体を介して電気的に接続されていてもよい。なお、金属層１０６は、ソース電極２０１ではなく、ドレイン電極２０２またはゲート電極２０３と電気的に接続されていてもよい。
　半導体装置１には、中間層１０５およびＳｉ基板１０１を貫通する貫通ビア３０１が設けられている。本実施の形態において、貫通ビア３０１は、ソース領域２０１Ｓに設けられている。貫通ビア３０１は、平面視において開口部１０４の内側に位置している。貫通ビア３０１は、貫通孔であり、金属層１０６が露出するように中間層１０５およびＳｉ基板１０１を貫通している。したがって、貫通ビア３０１の上面は、金属層１０６の下面である。この場合、金属層１０６の最下面の幅は、貫通ビア３０１の最上面における開口幅より長くなっている。
　また、平面視において、貫通ビア３０１は、中間層１０５に囲まれている。本実施の形態において、貫通ビア３０１の開口形状は、円形である。本実施の形態において、貫通ビア３０１の内径（開口幅）は、貫通ビア３０１の下面から上面に向かって単調減少している。つまり、貫通ビア３０１の開口面積は、貫通ビア３０１の下面から上面に向かって連続的に減少している。このようにすることで、貫通ビア３０１の側面が、貫通ビア３０１の下面から上面に向かって順テーパ形状となるため、Ｓｉ基板１０１の裏面から金属拡散防止膜３０２と導体３０３とを形成する際に、金属拡散防止膜３０２にボイドやクラックが発生したり導体３０３に形成不良が発生したりすることを防止できる。つまり、信頼性の高い貫通ビア３０１を半導体装置１に形成することができる。なお、貫通ビア３０１の内径は、貫通ビア３０１の下面から上面に向かって不連続に減少していてもよい。また、本実施の形態では貫通ビア３０１のＳｉ基板１０１の側面と中間層１０５の側面とが面一となっているが、Ｓｉ基板１０１の側面と中間層１０５の側面とが不連続になっていてもよい。
　貫通ビア３０１の側面を被覆するように金属拡散防止膜３０２が設けられている。金属拡散防止膜３０２は、Ｓｉ基板１０１と導体３０３とが接触して金属が相互拡散しないように設けられた薄膜の層である。金属拡散防止膜３０２は、絶縁材料で構成された絶縁膜であるとよいが、導電材料で構成された導電膜であってもよい。金属拡散防止膜３０２は、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、ＷＮ、ＳｉＯ２、ＳｉＮの中から選ばれるいずれか１つの単層または複数層である。本実施の形態において、金属拡散防止膜３０２は、Ｔｉ層とＴｉＮ層とが順に積層された積層体である。なお、金属拡散防止膜３０２が導電材料で構成されている場合は、貫通ビア３０１の側面を被覆するだけではなく、貫通ビア３０１の上面も被覆していてもよい。
　貫通ビア３０１の内部には、導電材料からなる導体３０３が設けられている。具体的には、導体３０３は、内面が金属拡散防止膜３０２で被覆された貫通ビア３０１の内部に設けられている。導体３０３は、貫通ビア３０１を埋めるように形成された埋め込みビアである。
　本実施の形態において、導体３０３は、金属材料によって構成された金属層である。導体３０３は、Ｔｉ、Ｔａ、Ｃｕ、Ａｌ、Ａｕ、Ｎｉ、Ｗの中から選ばれるいずれか１つの単層または複数層である。本実施の形態において、導体３０３は、Ｔｉ層とＣｕ層とが順に積層された積層体、またはＴｉ層とＴｉＮ層とＴｉ層とＣｕ層とが順に積層された積層体である。なお、貫通ビア３０１の内部全体を埋め尽くすように導体３０３が貫通ビア３０１に充填されていてもよいし、一部空洞を残すようにして導体３０３が貫通ビア３０１に充填されていてもよい。
　導体３０３は、裏面電極３０４および金属層１０６と電気的に接続されている。裏面電極３０４と金属層１０６とは、導体３０３を介して電気的に接続されている。本実施の形態では金属層１０６とソース電極２０１とが接続されているので、ソース電極２０１と裏面電極３０４とは、金属層１０６および導体３０３を介して電気的に接続されている。
　裏面電極３０４は、Ｓｉ基板１０１の下方に設けられている。本実施の形態において、裏面電極３０４は、Ｓｉ基板１０１の第１主面（オモテ面）と背向する第２主面（裏面）に設けられている。
　裏面電極３０４は、Ｓｉ基板１０１の裏面を覆うベタパターン（実質的に隙間なく一様に連続する面状（すなわちベタ状）のパターン）の電極である。本実施の形態において、裏面電極３０４は、Ｓｉ基板１０１の裏面の全面を覆っている。
　裏面電極３０４は、例えば、Ｔｉ、Ａｌ、Ｗ、Ｔａ、Ｃｕ、Ｎｉ、Ａｕ、Ｓｎ、Ａｇ等の金属の中から選ばれる少なくとも１つを含む金属単体または金属合金によって構成されている。また、裏面電極３０４は、単層構造であってもよいし、複数の金属層が積層された積層体であってもよい。本実施の形態において、裏面電極３０４は、Ｔｉ層とＮｉ層とＡｕ層とが順に積層された積層体である。なお、裏面電極３０４と導体３０３とは同じ材料で構成されていてもよい。
　裏面電極３０４は、電気的に接地されている。つまり、裏面電極３０４の電位は、接地電位である。上記のように、裏面電極３０４は、導体３０３および金属層１０６を介してソース電極２０１と電気的に接続されている。つまり、裏面電極３０４とソース電極２０１とは同電位である。なお、裏面電極３０４は、ソース電極２０１と電気的に接続されるのではなく、ドレイン電極２０２またはゲート電極２０３と電気的に接続されていてもよい。
　次に、実施の形態１に係る半導体装置１の製造方法について、図３Ａ～図３Ｈを用いて説明する。図３Ａ～図３Ｈは、実施の形態１に係る半導体装置１の製造方法の各工程を説明するための図である。
　まず、図３Ａに示すように、Ｓｉ基板１０１の上方にＳｉＣ層１０２を形成する。具体的には、Ｓｉ基板１０１の表面上に、厚さ２μｍの（１１１）面である３Ｃ－ＳｉＣをエピタキシャル成長させることでＳｉＣ層１０２を形成する。その後、ＳｉＣ層１０２の上方に、ＩＩＩ族窒化物半導体からなる窒化物半導体層１０３を形成する。具体的には、ＩＩＩ族窒化物半導体からなる複数の半導体層の積層体をエピタキシャル成長させることで、厚さが５μｍの窒化物半導体層１０３をＳｉＣ層１０２の表面上に形成する。なお、窒化物半導体層１０３の層内には、トランジスタのキャリアとなる二次元電子ガス層が形成されている。
　次に、図３Ｂに示すように、ＳｉＣ層１０２を開口する開口部１０４を形成する。本実施の形態において、開口部１０４は、ＳｉＣ層１０２および窒化物半導体層１０３を開口している。具体的には、まず、窒化物半導体層１０３の表面上にレジスト（不図示）を塗布した後にフォトリソグラフィー法およびエッチングによってレジストをパターニングすることで、開口部１０４が形成される領域以外にレジストマスクを形成する。その後、レジストマスクをマスクとしてドライエッチング法によって窒化物半導体層１０３とＳｉＣ層１０２とをエッチング除去することで、窒化物半導体層１０３とＳｉＣ層１０２を貫通する開口部１０４を形成してＳｉ基板１０１を露出させる。その後、ドライエッチングにより付着したポリマーとレジストマスクとを除去する。
　次に、図３Ｃに示すように、開口部１０４に中間層１０５を形成する。具体的には、開口部１０４を覆うように窒化物半導体層１０３の上に厚さ５００ｎｍのシリコン窒化層をＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　ＤｅｐｏＳｉｔｉｏｎ）法により堆積した後、フォトリソグラフィー法およびドライエッチング法を用いて開口部１０４以外のシリコン窒化層を除去することで、開口部１０４の内部のシリコン窒化層のみを残す。これにより、開口部１０４の内面を覆うようにシリコン窒化層からなる中間層１０５を形成することができる。
　次に、図３Ｄに示すように、窒化物半導体層１０３の上方に、ソース電極２０１、ドレイン電極２０２およびゲート電極２０３を形成する。具体的には、窒化物半導体層１０３の表面上に、フォトレジストによりパターニングされたＴｉ層とＡｌ層とを蒸着法により順次積層し、リフトオフによるパターニングをした後、熱処理によって合金化処理を行うことで、窒化物半導体層１０３中の二次元電子ガスとオーミック接続されたソース電極２０１とドレイン電極２０２とを形成する。このとき、ソース電極２０１における貫通ビア３０１が形成される領域とその周囲にはソース電極２０１を形成しない。
　その後、フォトレジストによりパターニングされたＮｉ層とＡｕ層とを蒸着法によって順次積層し、リフトオフによりパターニングをした後、窒化物半導体層１０３中の二次元電子ガスとショットキー接続するゲート電極２０３を形成する。本実施の形態において、ゲート電極２０３は、ソース電極２０１とドレイン電極２０２との間に形成した。
　次に、図３Ｅに示すように、中間層１０５を覆うように開口部１０４の上方に金属層１０６を形成する。具体的には、厚さ２００ｎｍのＴｉＮ層をスパッタ法により堆積した後、リソグラフィー法とドライエッチング法を用いて、ソース領域２０１Ｓ以外のＴｉＮ層とソース電極２０１上の一部のＴｉＮ層とを除去することで、中間層１０５とソース電極２０１上の他の一部とを覆うように金属層１０６を形成する。
　次に、図３Ｆに示すように、金属層１０６をストッパーとして、Ｓｉ基板１０１の下面側（裏面側）からＳｉ基板１０１および中間層１０５を貫通する貫通ビア３０１を形成する。具体的には、Ｓｉ基板１０１の下面側にフォトリソグラフィー法とエッチング法とを用いて、Ｓｉ基板１０１と中間層１０５とを貫通するように除去することで、貫通ビア３０１を形成する。エッチング法としては、フッ素系ガスまたは塩素系ガスを用いたドライエッチングを用いることができる。
　このとき、本実施の形態では、硬くて難エッチング材料であるＳｉＣ層１０２と貫通ビア３０１との間には中間層１０５が存在しているので、ＳｉＣ層１０２と貫通ビア３０１とが重なり合わない。つまり、貫通ビア３０１の周囲を囲むように中間層１０５が設けられており、ドライエッチングにより貫通ビア３０１を形成する際に、ＳｉＣ層１０２がエッチングされず、Ｓｉ基板１０１と中間層１０５とのみがエッチングされる。このため、貫通ビア３０１を形成する際にＳｉ基板１０１にノッチングが発生することを抑制することができる。これにより、Ｓｉ基板１０１とＳｉＣ層１０２とを貫通する貫通ビア３０１を容易に形成することができる。
　なお、貫通ビア３０１は、ボッシュプロセスを用いて形成してもよいし、非ボッシュプロセスを用いて形成してもよい。また、貫通ビア３０１は複数のエッチング条件で形成してもよいし、Ｓｉ基板１０１に対して中間層１０５を選択的にエッチングしてもよい。この場合、Ｓｉ基板１０１をフッ素系ガスを用いて選択的にエッチングし、中間層１０５が金属窒化物層である場合は塩素系ガスを用いて中間層１０５を選択的にエッチングすることができる。このときのエッチング条件の切り替えは、Ｓｉ基板１０１の途中であってもよい。なお、貫通ビア３０１の側面のラフネスは３００ｎｍ以下であるとよい。
　次に、図３Ｇに示すように、貫通ビア３０１の内部に導体３０３を形成する。本実施の形態では、Ｔｉ層とＴｉＮ層とＴｉ層とＣｕ層とを順にスパッタ法により堆積した後、メッキ法により貫通ビア３０１の内部をＣｕ層で充填する。その後、Ｓｉ基板１０１の裏面に堆積したＴｉ層とＴｉＮ層とＴｉ層とＣｕ層とをＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）によって除去する。これにより、Ｔｉ層とＴｉＮ層とＴｉ層とＣｕ層とからなる導体３０３を貫通ビア３０１の内部のみに形成することができる。
　次に、図３Ｈに示すように、Ｓｉ基板１０１の下方に裏面電極３０４を形成する。具体的には、Ｓｉ基板１０１の裏面にＴｉ層とＮｉ層とＡｕ層とを蒸着法により順次堆積することで、Ｔｉ層とＮｉ層とＡｕ層との積層体である裏面電極３０４をＳｉ基板１０１の裏面に形成することができる。これにより、裏面電極３０４と金属層１０６とが導体３０３を介して電気的に接続される。
　このように一連の工程を経ることで、図１および図２に示される構造の半導体装置１を完成させることができる。
　以上説明したように、本実施の形態に係る半導体装置１によれば、ＳｉＣ層１０２を開口する開口部１０４に、金属窒化物層またはシリコン酸化物層である中間層１０５が設けられている。
　この構成により、Ｓｉ基板１０１と窒化物半導体層１０３との間に硬くて難エッチング材料で構成されたＳｉＣ層１０２が設けられたＨＥＭＴ構造にエッチングによって貫通ビア３０１を形成する場合であっても、Ｓｉ基板１０１とＳｉＣ層１０２とを同時にエッチングすることなく貫通ビア３０１を形成することができる。つまり、ＳｉＣ層１０２よりもエッチング速度が速い（つまり、ＳｉＣ層１０２よりも硬い）中間層１０５を予めＳｉＣ層１０２に埋め込んでおいて、この中間層１０５とＳｉ基板１０１とを同時にエッチングすることで貫通ビア３０１を形成している。これにより、上記の図１２に示される窒化物半導体装置１ＺのようにＳｉＣとＳｉとのエッチングレート差によってＳｉ基板１０１にサイドエッチングが生じるということを抑制することができる。つまり、ノッチングが生じることを抑制できる。
　このように、本実施の形態に係る半導体装置１によれば、ノッチングを発生させることなくＳｉ基板１０１とＳｉＣ層１０２とを貫通する貫通ビア３０１を容易に設けることができる。したがって、ノッチングによって貫通ビア３０１の内部の導体３０３にボイドが発生したりノッチングの存在で金属拡散防止膜３０２のカバレッジが低下して導体３０３とＳｉ基板１０１とが接触して金属の相互拡散が生じて高抵抗化したりすることを抑制することができる。この結果、信頼性が高い半導体装置１を得ることができる。
　なお、本実施の形態における半導体装置１では、ソース電極２０１がソース領域２０１Ｓに存在する金属層１０６と導体３０３とを介して接地された裏面電極３０４と電気的に接続されている。これにより、ソース電極２０１の接地をより強くすることができる。
　また、本実施の形態に係る半導体装置１において、中間層１０５のビッカース硬さは、Ｓｉ基板１０１のビッカース硬さである９．８ＧＰａ以上で、ＳｉＣ層１０２のビッカース硬さである２３ＧＰａ未満であるとよい。
　このように、中間層１０５の硬さをＳｉ基板１０１の硬さとＳｉＣ層１０２の硬さとの間の硬さにすることで、Ｓｉ基板１０１と窒化物半導体層１０３との間にＳｉＣ層１０２が設けられた構造であっても、ＳｉＣとＳｉとのエッチングレート差によってＳｉ基板１０１にサイドエッチングが生じることを効果的に抑制して貫通ビア３０１を容易に形成することができる。なお、Ｓｉ基板１０１における基板の基板種によらずＳｉ基板１０１の上に硬い層を設ける場合には、中間層１０５のビッカース硬さを、基板と硬い層との間のビッカース硬さにすることで貫通ビア３０１を容易に形成することができる。
　また、本実施の形態における半導体装置１において、貫通ビア３０１の内径は、貫通ビア３０１の下面から上面に向かって単調減少している。
　この構成により、貫通ビア３０１の側面が貫通ビア３０１の下面から上面に向かって順テーパ形状になるので、信頼性が高い貫通ビア３０１を形成することができる。
　また、本実施の形態における半導体装置１において、中間層１０５の上面と窒化物半導体層１０３の上面とは、実質的に面一である。
　この構成により、グローバル段差と呼ばれるウエハレベルでの表面の凹凸差を緩和することができる。
　また、本実施の形態における半導体装置１において、金属層１０６は、Ｃｕ、Ａｕ、Ｐｔ、Ｎｉ、Ｍｏの中から選ばれる少なくとも１つを含む。あるいは、金属層１０６は、Ｗ、Ｔｉ、Ｔａの高融点金属の中から選ばれる少なくとも１つを含むものであってもよい。
　この構成により、金属層１０６と導体３０３との混晶を抑制することができる。
　また、本実施の形態における半導体装置１において、金属層１０６とソース電極２０１とは電気的に接続されている。
　この構成により、貫通ビア３０１内の導体３０３とソース電極２０１とが金属層１０６を介して電気的に接続される。つまり、ソースビアを実現することができる。
　また、本実施の形態における半導体装置１において、ソース電極２０１は、窒化物半導体層１０３におけるソース領域２０１Ｓの上に設けられており、貫通ビア３０１は、ソース領域２０１Ｓに設けられている。
　この構成により、ソース電極２０１の接地を強化することができる。
　また、本実施の形態における半導体装置１において、金属層１０６の最下面の幅は、貫通ビア３０１の最上面における開口幅より長くなっている。
　この構成により、エッチングにより貫通ビア３０１を形成する際に貫通ビア３０１が金属層１０６からはみ出してエッチングしなくてもよい部分までエッチングされてしまうことを防止できる。つまり、金属層１０６に対する貫通ビア３０１の踏み外しを抑制できる。
　（実施の形態１の変形例）
　次に、実施の形態１の変形例について説明する。まず、実施の形態１の変形例に係る半導体装置１Ａの構成について、図４および図５を用いて説明する。図４は、実施の形態１の変形例に係る半導体装置１Ａの平面図である。図５は、図４のＶ－Ｖ線における実施の形態１の変形例に係る半導体装置１Ａの断面図である。なお、図４では、図１と同様に、ソース電極２０１、ドレイン電極２０２およびゲート電極２０３の位置を分かりやすくするため、便宜上、ハッチングを施している。
　本変形例に係る半導体装置１Ａと上記実施の形態１に係る半導体装置１とは、開口部１０４と中間層１０５との構成が異なる。
　具体的には、上記実施の形態１では、開口部１０４は、ＳｉＣ層１０２と窒化物半導体層１０３とを開口するように設けられていたが、本変形例では、開口部１０４は、ＳｉＣ層１０２と窒化物半導体層１０３を開口するだけではなく、ソース電極２０１も開口するように設けられている。したがって、本変形例では、ＳｉＣ層１０２の側面と窒化物半導体層１０３の側面とソース電極２０１の側面とは面一になっている。なお、本変形例においても、開口部１０４は、Ｓｉ基板１０１を露出させるように設けられている。
　また、上記実施の形態１において、中間層１０５は、開口部１０４およびソース電極２０１のうち開口部１０４のみを覆うように設けられていたが、本変形例において、中間層１０５は、開口部１０４およびソース電極２０１の両方を覆うように設けられている。具体的には、本変形例における中間層１０５は、開口部１０４の底面および側面とソース電極２０１の一部とを覆うように設けられている。
　なお、本変形例においても、開口部１０４の上方に位置する金属層１０６は、導体３０３と中間層１０５とソース電極２０１の一部とを覆っている。この場合、金属層１０６は、ソース電極２０１の上部を覆う中間層１０５の上部も覆っている。
　次に、実施の形態１の変形例に係る半導体装置１Ａの製造方法について、図６Ａ～図６Ｈを用いて説明する。図６Ａ～図６Ｈは、実施の形態１の変形例に係る半導体装置１Ａの製造方法の各工程を説明するための図である。
　まず、図６Ａに示すように、Ｓｉ基板１０１の上方にＳｉＣ層１０２を形成し、ＳｉＣ層１０２の上方に窒化物半導体層１０３を形成する。この工程は、上記実施の形態１における図３Ａに示される工程と同様である。
　次に、図６Ｂに示すように、窒化物半導体層１０３の上方に、ソース電極２０１、ドレイン電極２０２およびゲート電極２０３を形成する。具体的には、まず、窒化物半導体層１０３の表面上に、フォトレジストによりパターニングされたＴｉ層とＡｌ層とを蒸着法により順次積層し、リフトオフによるパターニングをした後、熱処理によって合金化処理を行うことで、窒化物半導体層１０３中の二次元電子ガスとオーミック接続されたソース電極２０１とドレイン電極２０２とを形成する。
　その後、フォトレジストによりパターニングされたＮｉ層とＡｕ層とを蒸着法によって順次積層し、リフトオフによりパターニングをした後、窒化物半導体層１０３中の二次元電子ガスとショットキー接続するゲート電極２０３を形成する。本変形例においても、ゲート電極２０３は、ソース電極２０１とドレイン電極２０２との間に形成した。
　次に、図６Ｃに示すように、ＳｉＣ層１０２および窒化物半導体層１０３を開口する開口部１０４を形成する。本変形例において、開口部１０４は、ＳｉＣ層１０２および窒化物半導体層１０３を開口するにあたり、ソース電極２０１も開口している。具体的には、リソグラフィー法とドライエッチング法とを用いて、ソース電極２０１と窒化物半導体層１０３とＳｉＣ層１０２とをエッチング除去することで、ＳｉＣ層１０２と窒化物半導体層１０３とソース電極２０１とを貫通する開口部１０４を形成してＳｉ基板１０１を露出させる。
　このように、本変形例では、ソース電極２０１と窒化物半導体層１０３およびＳｉＣ層１０２とを一括で除去しているので、それぞれ別の工程に分けて除去する場合と比べて開口部１０４の幅を容易に大きくすることができる。したがって、金属層１０６の最下面の幅を容易に大きくすることができるため、金属層１０６に対する貫通ビア３０１の踏み外しのマージンを拡大できる。
　次に、図６Ｄに示すように、開口部１０４に中間層１０５を形成する。具体的には、開口部１０４を覆うように窒化物半導体層１０３の上に厚さ５００ｎｍのシリコン窒化層をＣＶＤ法により堆積した後、フォトリソグラフィー法およびドライエッチング法を用いて開口部１０４以外とソース電極２０１上の一部以外とのシリコン窒化層を除去することで、開口部１０４の内部のシリコン窒化層のみを残す。これにより、開口部１０４の内面とソース電極２０１上の一部とを覆うようにシリコン窒化層からなる中間層１０５を形成することができる。
　このようにして中間層１０５を形成することで、上記実施の形態１と比較して、窒化物半導体層１０３の表面と中間層１０５の表面との境界部に段差が発生することを抑制することができる。これにより、その段差によって窒化物半導体層１０３と中間層１０５との間にボイドが発生することを抑制できる。
　その後、図６Ｅに示すように、中間層１０５を覆うように開口部１０４の上方に金属層１０６を形成する。次に、図６Ｆに示すように、金属層１０６をストッパーとして、Ｓｉ基板１０１の下面側（裏面側）からＳｉ基板１０１および中間層１０５を貫通する貫通ビア３０１を形成する。次に、図６Ｇに示すように、貫通ビア３０１の内部に導体３０３を形成する。次に、図６Ｈに示すように、Ｓｉ基板１０１の下方に裏面電極３０４を形成する。なお、図６Ｅ～図６Ｈに示される工程は、上記実施の形態１における図３Ｅ～図３Ｈの工程と同様にして行うことができる。
　このように一連の工程を経ることで、図４および図５に示される構造の半導体装置１Ａを完成させることができる。
　以上のとおり、本変形例に係る半導体装置１Ａは、上記実施の形態１に係る半導体装置１と同様の効果を奏する。例えば、本変形例に係る半導体装置１Ａにおいても、ＳｉＣ層１０２を開口する開口部１０４には、金属窒化物層またはシリコン酸化物層である中間層１０５が設けられている。これにより、ノッチングを発生させることなくＳｉ基板１０１とＳｉＣ層１０２とを貫通する貫通ビア３０１を容易に設けることができる。
　（実施の形態２）
　次に、実施の形態２に係る半導体装置２について説明する。まず、実施の形態２に係る半導体装置２の構成について、図７および図８を用いて説明する。図７は、実施の形態２に係る半導体装置２の平面図である。図８は、図７のＶＩＩＩ－ＶＩＩＩ線における実施の形態２に係る半導体装置２の断面図である。なお、図８では、図１と同様に、ソース電極２０１、ドレイン電極２０２およびゲート電極２０３の位置を分かりやすくするため、便宜上、ハッチングを施している。
　本実施の形態に係る半導体装置２と上記実施の形態１に係る半導体装置１とは、開口部１０４と中間層１０５の構成が異なる。
　具体的には、上記実施の形態１では、開口部１０４は、ＳｉＣ層１０２と窒化物半導体層１０３とを開口するように設けられていたが、本実施の形態では、開口部１０４は、窒化物半導体層１０３を開口しておらず、ＳｉＣ層１０２のみを開口している。なお、本実施の形態でも、開口部１０４は、Ｓｉ基板１０１を露出させるように設けられている。
　また、上記実施の形態１において、中間層１０５は、開口部１０４の内面に沿って形成されていたが、本実施の形態において、中間層１０５は、開口部１０４を埋めるようにして形成されている。したがって、中間層１０５の上面と窒化物半導体層１０３の上面とは面一になっている。また、本実施の形態において、中間層１０５は、ＩＩＩ族窒化物半導体によって構成されている。つまり、本実施の形態では、中間層１０５と窒化物半導体層１０３とは、いずれもＩＩＩ族窒化物半導体によって構成されている。具体的には、中間層１０５は、窒化物半導体層１０３と同一の構造であり、ＩＩＩ族窒化物半導体からなる複数の半導体層の積層体である。これにより、中間層１０５と窒化物半導体層１０３とを同じ工程で同時に形成することができる。なお、窒化物半導体層１０３に、フッ素（Ｆ）またはフッ化ホウ素（ＢＦ２）を不純物注入することで、窒化物半導体層１０３中の二次元電子ガスを不活性化してもよい。
　また、開口部１０４を埋め込むように中間層１０５を設けることで、実施の形態１における開口部１０４と比べてグローバル段差を緩和することができる。すなわち、ソース領域２０１Ｓ上に配線層を容易に形成することができる。
　なお、本実施の形態においても、金属層１０６は、開口部１０４の上方に位置しており、また、導体３０３と中間層１０５とソース電極２０１の一部とを覆っている。
　次に、実施の形態２に係る半導体装置２の製造方法について、図９Ａ～図９Ｈを用いて説明する。図９Ａ～図９Ｈは、実施の形態２に係る半導体装置２の製造方法の各工程を説明するための図である。
　まず、図９Ａに示すように、Ｓｉ基板１０１の上方にＳｉＣ層１０２を形成する。具体的には、Ｓｉ基板１０１の表面上に、厚さ２μｍの（１１１）面である３Ｃ－ＳｉＣをエピタキシャル成長させることでＳｉＣ層１０２を形成する。
　次に、図９Ｂに示すように、ＳｉＣ層１０２を開口する開口部１０４を形成する。具体的には、リソグラフィー法とドライエッチング法とを用いて、ＳｉＣ層１０２をエッチング除去することで、ＳｉＣ層１０２を貫通する開口部１０４を形成してＳｉ基板１０１を露出させる。
　次に、図９Ｃに示すように、開口部１０４に中間層１０５を形成するとともに、ＳｉＣ層１０２の上方に窒化物半導体層１０３を形成する。具体的には、ＳｉＣ層１０２の表面上と開口部１０４により露出したＳｉ基板１０１の表面上とに、ＩＩＩ族窒化物半導体からなる複数の半導体層の積層体をエピタキシャル成長させることで、厚さが５μｍの窒化物半導体層ＳＣを形成する。このとき、開口部１０４を埋めるように形成された窒化物半導体層ＳＣは、ＳｉＣ層１０２上に形成された窒化物半導体層ＳＣと比べて結晶性が低い。このため、ＳｉＣ層１０２上の窒化物半導体層ＳＣは、高い結晶性を有するＩＩＩ族窒化物半導体からなる窒化物半導体層１０３となり、開口部１０４内の窒化物半導体層ＳＣは、結晶性が低くて転位が多いＩＩＩ族窒化物半導体からなる中間層１０５となる。つまり、本実施の形態において、窒化物半導体層１０３および中間層１０５は、いずれもＩＩＩ族窒化物半導体によって構成されているが、結晶性が異なっている。なお、窒化物半導体層１０３の層内には、トランジスタのキャリアとなる二次元電子ガス層が形成されている。
　次に、図９Ｄに示すように、窒化物半導体層１０３の上方に、ソース電極２０１、ドレイン電極２０２およびゲート電極２０３を形成する。具体的には、窒化物半導体層１０３の表面上に、フォトレジストによりパターニングされたＴｉ層とＡｌ層とを蒸着法により順次積層し、リフトオフによるパターニングをした後、熱処理によって合金化処理を行うことで、窒化物半導体層１０３中の二次元電子ガスとオーミック接続されたソース電極２０１とドレイン電極２０２とを形成する。
　その後、フォトレジストによりパターニングされたＮｉ層とＡｕ層とを蒸着法によって順次積層し、リフトオフによりパターニングをした後、窒化物半導体層１０３中の二次元電子ガスとショットキー接続するゲート電極２０３を形成する。本実施の形態においても、ゲート電極２０３は、ソース電極２０１とドレイン電極２０２との間に形成した。
　なお、ソース電極２０１は、平面視において開口部１０４の上方を跨ぐように形成されていてもよい。このようにすることで、中間層１０５と窒化物半導体層１０３との境界部にピットが形成されるため、ソース電極２０１と二次元電子ガス層とのコンタクト抵抗を低減することができる。
　その後、図９Ｅに示すように、中間層１０５を覆うように開口部１０４の上方に金属層１０６を形成する。次に、図９Ｆに示すように、金属層１０６をストッパーとして、Ｓｉ基板１０１の下面側（裏面側）からＳｉ基板１０１および中間層１０５を貫通する貫通ビア３０１を形成する。次に、図９Ｇに示すように、貫通ビア３０１の内部に導体３０３を形成する。次に、図９Ｈに示すように、Ｓｉ基板１０１の下方に裏面電極３０４を形成する。なお、図９Ｅ～図９Ｈに示される工程は、上記実施の形態１における図３Ｅ～図３Ｈの工程と同様にして行うことができる。
　このように一連の工程を経ることで、図７および図８に示される構造の半導体装置２を完成させることができる。
　以上のとおり、本実施の形態に係る半導体装置２は、上記実施の形態１に係る半導体装置１と同様の効果を奏する。例えば、本実施の形態に係る半導体装置２においても、ＳｉＣ層１０２を開口する開口部１０４には、金属窒化物層またはシリコン酸化物層である中間層１０５が設けられている。これにより、ノッチングを発生させることなくＳｉ基板１０１とＳｉＣ層１０２とを貫通する貫通ビア３０１を容易に設けることができる。
　また、本実施の形態に係る半導体装置２において、中間層１０５は、窒化物半導体層１０３と同様に、ＩＩＩ族窒化物半導体によって構成されている。
　この構成により、中間層１０５と窒化物半導体層１０３とを同時に形成することができる。これにより、低コストで中間層１０５を有する半導体装置２を作製することができる。
　（その他の変形例）
　以上、本開示に係る半導体装置について、実施の形態１、２に基づいて説明したが、本開示は、上記の実施の形態１、２に限定されるものではない。
　例えば、上記実施の形態１、２に対して当業者が思い付く各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で実施の形態１、２における構成要素および機能を任意に組み合わせることで実現される形態も本開示に含まれる。また、本願出願時の請求の範囲に記載された複数の請求項の中から技術的に矛盾しない範囲で２つ以上の請求項を任意に組み合わせたものも本開示に含まれる。例えば、本願出願時の請求の範囲に記載された引用形式請求項を、技術的に矛盾しない範囲で上位請求項の全てを引用するようにマルチクレームまたはマルチマルチクレームとしたときに、そのマルチクレームまたはマルチマルチクレームに含まれる全ての請求項の組み合わせも本開示に含まれる。
　本開示に係る半導体装置は、高速動作が要求される通信機器やインバータ、および、電源回路等に用いられるパワースイッチング素子等に有用である。
　１、１Ａ、２　半導体装置
　１Ｘ、１Ｙ、１Ｚ　窒化物半導体装置
　１０１　Ｓｉ基板
　１０１Ｘ　誘電体層
　１０２　ＳｉＣ層
　１０３、ＳＣ　窒化物半導体層
　１０４　開口部
　１０５　中間層
　１０６　金属層
　１０７Ｘ　誘電体基板
　２０１　ソース電極
　２０１Ｓ　ソース領域
　２０２　ドレイン電極
　２０２Ｄ　ドレイン領域
　２０３　ゲート電極
　３０１　貫通ビア
　３０２　金属拡散防止膜
　３０３　導体
　３０４　裏面電極
　３０５　金属層
　４００　ノッチング

Claims (13)

  1. 　Ｓｉ基板と、
    　前記Ｓｉ基板の下方に設けられた裏面電極と、
    　前記Ｓｉ基板の上方に設けられたＳｉＣ層と、
    　前記ＳｉＣ層の上方に設けられ、ＩＩＩ族窒化物半導体からなる半導体層と、
    　前記半導体層の上方に設けられたソース電極およびドレイン電極と、
    　前記半導体層に接触するゲート電極と、
    　少なくとも前記ＳｉＣ層を開口する開口部に設けられた中間層と、
    　前記開口部の上方に設けられた金属層と、
    　前記中間層および前記Ｓｉ基板を貫通する貫通ビアの内部に設けられ、前記裏面電極および前記金属層と電気的に接続された導体と、を備え、
    　前記金属層は、前記貫通ビアを覆っており、
    　前記中間層は、前記ＳｉＣ層と前記導体との間に設けられており、
    　前記中間層は、金属窒化物層またはシリコン酸化物層である、
    　半導体装置。
  2. 　前記中間層のビッカース硬さは、９．８ＧＰａ以上２３ＧＰａ未満である、
    　請求項１に記載の半導体装置。
  3. 　Ｓｉ基板と、
    　前記Ｓｉ基板の下方に設けられた裏面電極と、
    　前記Ｓｉ基板の上方に設けられたＳｉＣ層と、
    　前記ＳｉＣ層の上方に設けられ、ＩＩＩ族窒化物半導体からなる半導体層と、
    　前記半導体層の上方に設けられたソース電極およびドレイン電極と、
    　前記半導体層に接触するゲート電極と、
    　少なくとも前記ＳｉＣ層を開口する開口部に設けられた中間層と、
    　前記開口部の上方に設けられた金属層と、
    　前記中間層および前記Ｓｉ基板を貫通する貫通ビアの内部に設けられ、前記裏面電極および前記金属層と電気的に接続された導体と、を備え、
    　前記金属層は、前記貫通ビアを覆っており、
    　前記中間層は、前記ＳｉＣ層と前記導体との間に設けられており、
    　前記中間層のビッカース硬さは、９．８ＧＰａ以上２３ＧＰａ未満である、
    　半導体装置。
  4. 　前記貫通ビアの内径は、前記貫通ビアの下面から上面に向かって単調減少している、
    　請求項１～３のいずれか１項に記載の半導体装置。
  5. 　前記中間層は、ＩＩＩ族窒化物半導体によって構成されている、
    　請求項１～４のいずれか１項に記載の半導体装置。
  6. 　前記中間層の上面と前記半導体層の上面とは、実質的に面一である、
    　請求項５に記載の半導体装置。
  7. 　前記金属層は、Ｃｕ、Ａｕ、Ｐｔ、Ｎｉ、Ｍｏの中から選ばれる少なくとも１つを含む、
    　請求項１～６のいずれか１項に記載の半導体装置。
  8. 　前記金属層は、Ｗ、Ｔｉ、Ｔａの中から選ばれる少なくとも１つを含む、
    　請求項１～６のいずれか１項に記載の半導体装置。
  9. 　前記金属層と前記ソース電極とは電気的に接続されている、
    　請求項１～８のいずれか１項に記載の半導体装置。
  10. 　前記ソース電極は、前記半導体層におけるソース領域の上に設けられており、
    　前記貫通ビアは、前記ソース領域に設けられている、
    　請求項１～９のいずれか１項に記載の半導体装置。
  11. 　前記金属層の最下面の幅は、前記貫通ビアの最上面における開口幅より長い、
    　請求項１～１０のいずれか１項に記載の半導体装置。
  12. 　さらに、前記貫通ビアの側面を被覆する金属拡散防止膜を備える、
    　請求項１～１１のいずれか１項に記載の半導体装置。
  13. 　Ｓｉ基板の上方にＳｉＣ層を形成し、
    　前記ＳｉＣ層の上方に、ＩＩＩ族窒化物半導体からなる半導体層を形成し、
    　前記ＳｉＣ層を開口する開口部を形成し、
    　前記開口部に中間層を形成し、
    　前記半導体層の上方に、ソース電極、ドレイン電極およびゲート電極を形成し、
    　前記中間層の少なくとも一部を覆うように前記開口部の上方に金属層を形成し、
    　前記金属層をストッパーとして、前記Ｓｉ基板の下面側から前記Ｓｉ基板および前記中間層を貫通する貫通ビアを形成し、
    　前記貫通ビアの内部に導体を形成し、
    　前記Ｓｉ基板の下方に裏面電極を形成し、
    　前記裏面電極と前記金属層とは前記導体を介して電気的に接続されており、
    　前記中間層は、前記ＳｉＣ層と前記導体との間に設けられており、
    　前記中間層は、金属窒化物層またはシリコン酸化物層である、
    　半導体装置の製造方法。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008226871A (ja) * 2007-03-08 2008-09-25 Nec Corp 半導体装置及びその製造方法
JP2009076694A (ja) * 2007-09-20 2009-04-09 Panasonic Corp 窒化物半導体装置およびその製造方法
JP2013243275A (ja) * 2012-05-22 2013-12-05 Pawdec:Kk ＧａＮ系半導体素子およびその製造方法
JP2015070252A (ja) * 2013-10-01 2015-04-13 富士通株式会社 半導体装置、半導体装置の製造方法及びウェハ
JP2020072216A (ja) * 2018-11-01 2020-05-07 エア・ウォーター株式会社 化合物半導体装置、化合物半導体基板、および化合物半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008226871A (ja) * 2007-03-08 2008-09-25 Nec Corp 半導体装置及びその製造方法
JP2009076694A (ja) * 2007-09-20 2009-04-09 Panasonic Corp 窒化物半導体装置およびその製造方法
JP2013243275A (ja) * 2012-05-22 2013-12-05 Pawdec:Kk ＧａＮ系半導体素子およびその製造方法
JP2015070252A (ja) * 2013-10-01 2015-04-13 富士通株式会社 半導体装置、半導体装置の製造方法及びウェハ
JP2020072216A (ja) * 2018-11-01 2020-05-07 エア・ウォーター株式会社 化合物半導体装置、化合物半導体基板、および化合物半導体装置の製造方法

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