JP2013243275A - ＧａＮ系半導体素子およびその製造方法 - Google Patents

ＧａＮ系半導体素子およびその製造方法 Download PDF

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Abstract

【課題】Ｓｉ基板を用いて高耐圧高出力のＧａＮ系半導体素子を高歩留まりで製造することができるＧａＮ系半導体素子およびその製造方法を提供する。
【解決手段】ＧａＮ系半導体素子の製造方法は、ＧａＮ系半導体成長用基板上にＧａＮ系半導体からなる素子層（１６〜１８）を形成する工程と、ＧａＮ系半導体成長用基板をその裏面側から薄化することによりＧａＮ系半導体成長用基層（１３）を形成する工程と、熱伝導性および／または電気伝導性の基板（１１）上に形成された誘電体層（１２）とＧａＮ系半導体成長用基層（１３）とを互いに接合する工程とを有する。
【選択図】図１

Description

この発明は、ＧａＮ（窒化ガリウム）系半導体素子およびその製造方法に関し、特に、高耐圧高出力の半導体素子として用いて好適なＧａＮ系半導体素子およびその製造方法に関する。
省エネ社会実現のために電気エネルギーの重要性が増しており、２１世紀は益々電力に依存しようとしている。電気・電子機器のキーデバイスはトランジスタやダイオードなどの半導体素子である。従って、これらの半導体素子の省エネ性が非常に重要である。現在、電力変換素子はシリコン（Ｓｉ）半導体素子が担っているが、そのＳｉ半導体素子はほぼその物性限界まで性能向上が図られており、これ以上の省エネ化は難しい状況である。
そこで、Ｓｉに代えて、シリコンカーバイド（ＳｉＣ）や窒化ガリウム（ＧａＮ）などのワイドギャップ半導体による電力変換素子の研究開発が精力的になされてきている。その中でも、ＧａＮは電力効率性・耐電圧性においてＳｉＣよりも格段に優れた物性値を持っているので、ＧａＮ系半導体素子の研究開発が盛んに行われている。
ＧａＮ系半導体素子は、電界効果トランジスタ（ＦＥＴ）型の横型、すなわち、基板に平行に走行チャネルが形成されている構成の素子が開発されている。例えば、サファイアやＳｉＣなどからなるベース基板上にアンドープＧａＮ層が厚さ数μｍ、その上にＡｌ組成が約２５％程度のＡｌＧａＮ層が厚さ２５〜３０ｎｍ程度積層され、ＡｌＧａＮ／ＧａＮヘテロ界面に生ずる２次元電子ガス（２ＤＥＧ）を利用する素子である。この素子は通常はＨＦＥＴ(hetero-junction FET) と呼ばれている。
さて、電力変換素子として、現行の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）やパワーＭＯＳトランジスタなどのＳｉパワー半導体素子から、ＧａＮ系半導体素子に置き換えるには、その製造コストが性能に見合うほどに低コストである必要がある。しかしながら、ＧａＮ系半導体素子を製造するために、サファイア基板やＳｉＣ基板をＧａＮ系半導体成長用基板に用いることは基板コストの面で難しいとされている。
そこで、Ｓｉ基板は大口径および低コストであるので、その上のＧａＮ系半導体素子は価格／性能比でＳｉパワー半導体素子を凌駕できると見られている。
Ｓｉ基板上に形成された従来のＧａＮ系ＨＦＥＴを図１４に示す。Ｓｉ基板上のＧａＮ系半導体成長技術としては、一般に有機金属化学気相成長（ＭＯＣＶＤ）法が用いられている。このＧａＮ系ＨＦＥＴの製造方法は次の通りである。
図１４に示すように、まず、Ｓｉ（１１１）基板１０１上に、ＡｌＮ膜１０２を厚さ数１０〜１００ｎｍ程度成長させる。このＡｌＮ膜１０２は、後に成長するＧａＮ系半導体層とＳｉ（１１１）基板１０１との化学反応を防止するためのものである。
次に、ＡｌＮ／ＧａＮまたはＡｌＮ／ＡｌＧａＮのペア、例えば、厚さが５ｎｍ／２０ｎｍのペアを２００層程度（総厚５μｍ程度）エピタキシャル成長し、バッファ層１０３を形成する。このバッファ層１０３は、その上にエピタキシャル成長させるＧａＮ系半導体層の結晶品質を向上させ、反りやクラックなどを阻止するためのものである。
次に、バッファ層１０３上に厚さ１μｍ程度のＧａＮ層１０４、厚さ２０〜３０ｎｍ程度のＡｌＧａＮ層１０５および厚さ５ｎｍ程度のＧａＮキャップ層１０６を順次エピタキシャル成長させる。
歪による分極効果によりＡｌＧａＮ層１０５とＧａＮ層１０４との間のＡｌＧａＮ／ＧａＮ界面に２次元電子ガス（２ＤＥＧ）（図示せず）が自動的に発生し、それが電子チャネルとして用いられる。
上述のようにして形成された基板を用いて、以下のようにしてＧａＮ系ＨＦＥＴを製造する。
まず、ＧａＮキャップ層１０６上に表面保護膜としてＳｉＮ膜やＳｉＯ2 膜などの絶縁膜１０７を形成する。
次に、絶縁膜１０７上に、フォトリソグラフィーにより、素子分離領域形成部に対応する部分に開口を有するレジストパターンを形成した後、このレジストパターンをマスクとして、Ｂ（ホウ素）、Ｇａ（ガリウム）、Ｎ（窒素）、Ｃ（炭素）、Ｃｒ（クロム）、Ｆｅ（鉄）などの元素をイオン注入することにより、このレジストパターンの開口の部分のＡｌＮ膜１０２、バッファ層１０３、ＧａＮ層１０４、ＡｌＧａＮ層１０５およびＧａＮキャップ層１０６を高抵抗化し、高抵抗層からなる素子分離領域１０８を形成する。
次に、フォトリソグラフィーにより、ソース電極およびドレイン電極の形成部に対応する部分に開口を有するレジストパターンを形成した後、このレジストパターンをマスクとして絶縁膜１０７およびＧａＮキャップ層１０６を順次エッチングすることにより開口１０９、１１０を形成する。
次に、基板全面にオーミック金属を蒸着した後、リフトオフ法により、レジストパターンをその上に形成されたオーミック金属膜とともに除去する。リフトオフ後には、ＡｌＧａＮ層１０５上のソース電極およびドレイン電極の形成部に開口１０９、１１０と同一形状のオーミック金属膜が残される。この後、オーミック金属膜のオーミック接触特性の改善のために熱処理を施す。こうして、ソース電極１１１およびドレイン電極１１２が形成される。
次に、絶縁膜１０７上にゲート電極１１３を形成する。この後、図示は省略するが、取り出し電極の形成およびその取り出し電極の低抵抗化のためのメッキ処理を行い、最後に表面にＳｉＯ2 膜などの保護膜を形成する。
Ｓｉ基板上に形成する上述の従来のＧａＮ系ＨＦＥＴにおいては、次のような問題がある。
（１）基板の反りやクラックが発生し、歩留まりが著しく低下する。
（２）ＧａＮ系半導体層（ＡｌＮ膜１０２、バッファ層１０３、ＧａＮ層１０４、ＡｌＧａＮ層１０５およびＧａＮキャップ層１０６）の厚さは現実には３〜５μｍであるが、この厚さでは、ドレイン電極１１２とＳｉ（１１１）基板１０１との間の耐圧が不足しており、耐圧確保のためにＧａＮ系半導体層の厚さをより大きくすると、（１）の問題が生じる。
（１）、（２）の問題についてより詳細に説明する。ＧａＮ（０００１）とＳｉ（１１１）とでは、基板面内の格子定数が互いに約１６％異なり、また熱膨張係数差は３×１０-6／Ｋと大きい。このため、ＧａＮ系半導体層には成長中に非常に大きな応力が発生し、貫通転位欠陥が多量に発生する。貫通転位欠陥密度は１０9 〜１０11ｃｍ-2程度で、サファイア基板上に成長させたＧａＮ系半導体層の貫通転位欠陥密度よりも一桁大きい。従って、縦方向の耐圧は、このＧａＮ系半導体層中の貫通転位欠陥の存在により、物性値から期待されるよりも小さい。Ｓｉ基板上のＧａＮ系半導体素子では、Ｓｉ基板とＧａＮ系半導体素子との間の耐圧として例えば１０００Ｖ程度を確保するには、ＧａＮ系半導体層の厚さは５μｍ程度以上とすることが必要となる。
Ｓｉ基板上にＧａＮ系半導体層を成長させた基板で大きな問題は、Ｓｉの方がＧａＮ系半導体より熱膨張係数が小さいため、高温から室温に戻るときにＧａＮ系半導体層が収縮し、それによってＧａＮ系半導体層が引っ張り力を受け、凹状に大きく反り、甚だしくはクラックが入ることである。
この反りやクラックを緩和するための手法として、ＡｌＮ（５ｎｍ）／ＧａＮ（２０ｎｍ）程度の極薄膜ペアを数１００層積層したり、Ａｌ組成の異なるＡｌＧａＮ層を順次積層し、合計３〜５μｍ程度の厚さのバッファ層を形成すると、反りやクラックの程度が比較的緩和する。
反りやクラックを低減するためには、バッファ層１０３、ＧａＮ層１０４、ＡｌＧａＮ層１０５などの厚さを小さくする必要があるが、それではドレイン電極１１２とＳｉ（１１１）基板１０１との間の耐圧を確保することができない。
Ｓｉ基板上にＧａＮ系半導体素子を製造する場合に、耐圧を向上させるための従来の技術としては次のような技術が提案されている。
（１）バッファ層１０３の厚膜化（非特許文献１〜３参照）
（２）素子直下のＳｉ基板のエッチング（非特許文献４参照）
（３）ＳＯＩ（Silicon on Insulator）基板上の結晶成長（非特許文献５参照）
（４）絶縁基板の貼り合わせ（非特許文献６、７参照）
（１）は耐圧向上のための最も一般的な方法である。図１５に示すように、バッファ層１０３として厚さ５〜６μｍ程度の厚いＡｌＮ／ＧａＮ多層膜を用いる。この厚いＡｌＮ／ＧａＮ多層膜上に厚さ１．０〜１．５μｍ程度のＡｌＧａＮ／ＧａＮ素子層を形成すると、素子−基板間の耐圧は１．８ｋＶ程度まで向上すると言われている。しかしながら、このような厚膜の結晶成長はコスト増加に繋がり採用できない。それどころか、バッファ層１０３の厚さが増加することにより、Ｓｉ（１１１）基板１０１までの距離が増加するので、電磁気学的な遮蔽効果が薄れ、電流コラプスが増加する。それによって素子性能が低下することになり、実用的ではない。また、基板の反りも大きくなり、歩留まりが低下する。
（２）については、図１６に示すように、素子直下のＳｉ（１１１）基板１０１をエッチングにより除去して開口１０１ａを形成する。高耐圧となるドレイン電極１１２の下を含む素子直下のＳｉ（１１１）基板１０１を除去することにより、耐圧の向上は期待できるが、実験的にはその効果は報告されていない。除去されていない残りのＳｉ（１１１）基板１０１を通じて耐圧が決定されているようであり、更なる工夫がいる。また、一般的に、パワー素子の場合、素子面積が大きく、チップの周辺だけにＳｉ基板が存在することになり、素子作製に困難を生じる可能性がある。
（３）については、図１７に示すように、Ｓｉ基板２０１上に形成されたＳｉＯ2 膜２０２上にＳｉ層２０３を形成したＳＯＩ基板上に、ＡｌＮ膜１０２、バッファ層１０３、ＧａＮ層１０４、ＡｌＧａＮ層１０５などのＧａＮ系半導体層を成長させる。この場合には、ＳｉＯ2 膜２０２が印加電圧のある割合を受け持ち、ＧａＮ系半導体層やＳｉ基板２０１に掛かる電圧を軽減するので、潜在的には耐圧向上が期待できる手法である。しかしながら、ＳＯＩ基板を用いることはコストの増加や絶縁膜であるＳｉＯ2 膜２０２による熱伝導性の悪化を招く。
（４）については、図１８に示すように、Ｓｉ基板上にＧａＮ系半導体層を成長させた後にＳｉ基板を何らかの方法で除去し、サファイア基板やガラス基板などの絶縁基板３０１に貼り合わせる。この方法によれば、高耐圧化は期待できるが、サファイア基板やガラス基板などは熱伝導性が悪く、高出力素子には適用できない。さらに、ＧａＮ系半導体層と絶縁基板との貼り合わせについては、直接接合は現状では難しく、間に接着層を介在させる必要があるが、そうすると熱伝導特性をさらに悪化させる。また、ＧａＮ系半導体層と絶縁基板との貼り合わせ界面には汚染や欠陥などが存在するため、これがソース電極１１１とドレイン電極１１２との間のリーク電流の増加に繋がる可能性が非常に大きく、信頼性の低下および歩留まりの低下に繋がる。
W.Huang,T.P.Chow,Y.Niiyama,T.Nomura,and S.Yoshida,"Lateral Implanted RESURF GaN MOSFETs with BV Up to 2.5kV," in Proc.20th ISPSD(2008),291 Selvaraj,S.L.;Suzue,T.;Egawa,T.,"Breakdown Enhancement of AlGaN/GaN HEMTs on 4-in silicon by Improving the GaN Quality on Thick Buffer Layers" IEEE Electron Device Letters,30,No.6,(2009)587 Rowena,I.B.;Selvaraj,S.L.;Egawa,T.,"Buffer Thickness Contribution to Supress Vertical Leakage Current With High Breakdown Field(2.3MV/cm)for GaN on Si" Electron Device Letters,32,No.11,(2011)1534 Srivastava,P.;Das,J.;Visalli,D.;Van Hove,M.;Malinowski,P.E.;Marcon,D.;Lenci,S.;Geens,K.;Kai Cheng;Leys,M.;Decoutere,S.;Mertens,R.P.,Borghs,G.,"Record Breakdown Voltage(2200V)of GaN DHFETs on Si With 2-um Buffer Thickness by Local Substrate Removal" Electron Device Letters,32,No.1,(2011)p.30 S.Tripathy,L.S.Wang,S.J.Chua,"Characterization of GaN layers grown on silicon-on-insulator substrates"Applied Surface Science,253(2006)236-240 Srivastava,P.;Das,J.;Visalli,D.;Derluyn,J.;Van Hove,M.;Malinowski,P.E.;Marcon,D.;Geens,K.;Kai Cheng;Degroote,S.;Leys,M.;Germain,M.;Decoutere,S.;Mertens,R.P.,Borghs,G.,"Silicon Substrate Removal of GaN DHFETs for Enhanced( ＜1100V) Breakdown voltage",Electron Device Letters,31,No.8,(2010)p.851 Bin Lu; Palacios,T.,"High Breakdown(1500V)AlGaN/GaN HEMTs by Substrate-Transfer Technology",Electron Device Letters,31,No.9,(2010)p.951
以上のように、現在提案されている技術では、Ｓｉ基板を用いて高耐圧高出力のＧａＮ系半導体素子を高歩留まりで製造する最適な技術は提案されていない。
この発明は、従来技術が有する上記の課題を一挙に解決することを目的とする。
すなわち、この発明が解決しようとする課題は、Ｓｉ基板を用いて高耐圧高出力のＧａＮ系半導体素子を高歩留まりで製造することができるＧａＮ系半導体素子およびその製造方法を提供することである。
上記課題を解決するために、この発明は、
ＧａＮ系半導体成長用基板上にＧａＮ系半導体からなる素子層を形成する工程と、
上記ＧａＮ系半導体成長用基板をその裏面側から薄化することによりＧａＮ系半導体成長用基層を形成する工程と、
熱伝導性および／または電気伝導性の基板上に形成された誘電体層と上記ＧａＮ系半導体成長用基層とを互いに接合する工程とを有するＧａＮ系半導体素子の製造方法である。
また、この発明は、
熱伝導性および／または電気伝導性の基板と、
上記基板上の誘電体層と、
上記誘電体層上のＧａＮ系半導体成長用基層と、
上記ＧａＮ系半導体成長用基層上のＧａＮ系半導体からなる素子層とを有するＧａＮ系半導体素子である。
この発明において、ＧａＮ系半導体成長用基板は、好適にはＧａＮ系半導体のＣ面成長が可能な基板、例えばＳｉ基板またはＳｉ基板上にＳｉＣ層を形成したものであるが、これに限定されるものではない。ＧａＮ系半導体成長用基層は、好適にはＳｉ層またはＳｉＣ層であるが、これに限定されるものではなく、他のものであってもよい。ＧａＮ系半導体成長用基板としてＳｉ基板上にＳｉＣ層を形成したものを用いる場合には、好適には、Ｓｉ基板を研削やウエットエッチングなどで除去し、ＳｉＣ層だけを残すことにより、このＳｉＣ層からなるＧａＮ系半導体成長用基層を形成する。このＧａＮ系半導体成長用基層、例えば、Ｓｉ層またはＳｉＣ層の厚さは必要に応じて選ばれるが、一般的には１０ｎｍ以上１００μｍ以下である。Ｓｉ層は、このＳｉ層を通るリーク電流を防止する観点からは好適にはｐ型であるが、これに限定されるものではなく、ｎ型またはｉ型であってもよい。素子層は、ＧａＮ系半導体素子に持たせる機能や性能などに応じて適宜設計されるが、典型的には、ＧａＮ層とこのＧａＮ層上のＡｌＧａＮ層とのヘテロ接合を含む。基板は、ＧａＮ系半導体素子に持たせる機能や性能などに応じて適宜選ばれるが、例えば、金属、金属多層膜または導電性ポリマーからなる。金属または金属多層膜は、具体的には、例えば、Ａｕ、Ｎｉ、Ｆｅ、Ｃｒ、Ａｌ、Ｃｕ、Ｍｏ、Ｔｉ、ＭｇおよびＷからなる群より選ばれた少なくとも一種の金属やＡｕ、Ｎｉ、Ｆｅ、Ｃｒ、Ａｌ、Ｃｕ、Ｍｏ、Ｔｉ、ＭｇおよびＷからなる群より選ばれた少なくとも一種の金属からなる互いに異なる二種類以上の金属膜を積層した金属多層膜やステンレス鋼などである。金属多層膜の好適な一例を挙げるとＣｕ／Ｍｏ多層膜である。導電性ポリマーとしては従来公知の各種のものを用いることができる。基板としては、良熱伝導体である半導体や誘電体、例えば、Ｓｉ、ＳｉＮ、ＡｌＮなどからなるものを用いてもよく、更には炭素系複合材料からなるものを用いてもよい。誘電体層の厚さは必要に応じて選ばれるが、一般的には０．１μｍ以上３０μｍ以下である。誘電体層は、必要に応じて選ばれるが、例えば、ＡｌＮ膜、ＳｉＮ膜、ＳｉＯ2 膜、Ａｌ2 Ｏ3 膜、ＳｉＣ膜、ポリイミド膜、ポリカーボネート膜、エポキシ樹脂膜またはこれらの中から選ばれた二種類以上の膜を積層した多層膜である。
誘電体層とＧａＮ系半導体成長用基層との接合を良好に行う観点より、好適には、誘電体層の表面とＧａＮ系半導体成長用基層の表面とをそれぞれ粒子線照射により清浄化および活性化した後、誘電体層とＧａＮ系半導体成長用基層とを互いに接合する。粒子線は特に限定されず、中性粒子線（原子線、分子線、中性子線など）および荷電粒子線（原子または分子のイオンビーム、電子線、陽子線など）のいずれであってもよいが、好適には、例えばアルゴン（Ａｒ）イオンビームが用いられる。
ＧａＮ系半導体素子の素子層としては、分極接合の利用により、伝導チャネルの局部に発生するピーク電界を根本的に緩和し、高耐圧化と同時に、電流コラプスの発生を実用的レベルでなくし、低損失ＧａＮ系半導体素子を容易に実現することができる観点からは、Ｉｎz Ｇａ1-z Ｎ層（０≦ｚ＜１）と、上記Ｉｎz Ｇａ1-z Ｎ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、上記Ａｌx Ｇａ1-x Ｎ層上のＩｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）と、上記Ｉｎy Ｇａ1-y Ｎ層上のｐ型Ｉｎw Ｇａ1-w Ｎ層（０≦ｗ＜１）とを有するものを用いることができる。この場合、非動作時において、Ａｌx Ｇａ1-x Ｎ層とＩｎy Ｇａ1-y Ｎ層との間のヘテロ界面の近傍の部分におけるＩｎy Ｇａ1-y Ｎ層に２次元正孔ガスが形成され、かつ、Ｉｎz Ｇａ1-z Ｎ層とＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分におけるＩｎz Ｇａ1-z Ｎ層に２次元電子ガスが形成される。このＧａＮ系半導体素子においては、典型的には、ＧａＮ系半導体のＣ面成長が可能なＧａＮ系半導体成長用基板上に、Ｉｎz Ｇａ1-z Ｎ層、Ａｌx Ｇａ1-x Ｎ層、Ｉｎy Ｇａ1-y Ｎ層およびｐ型Ｉｎw Ｇａ1-w Ｎ層が順次成長される。Ｉｎy Ｇａ1-y Ｎ層のＩｎ組成ｙとｐ型Ｉｎw Ｇａ1-w Ｎ層のＩｎ組成ｗとは、好適には同一の値に選ばれる。Ｉｎz Ｇａ1-z Ｎ層、Ａｌx Ｇａ1-x Ｎ層およびＩｎy Ｇａ1-y Ｎ層は典型的にはアンドープであるが、これに限定されるものではない。例えば、Ａｌx Ｇａ1-x Ｎ層にｎ型不純物（例えば、Ｓｉ）をドープすることによりｎ型としてもよく、こうすることで、このｎ型Ａｌx Ｇａ1-x Ｎ層から供給される電子により、Ｉｎz Ｇａ1-z Ｎ層とＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分におけるＩｎz Ｇａ1-z Ｎ層に形成される２次元電子ガスの濃度を高くすることができる。このＧａＮ系半導体素子においては、２次元正孔ガスの濃度をＰs （ｃｍ-2）、２次元電子ガスの濃度をＮs （ｃｍ-2）、Ａｌx Ｇａ1-x Ｎ層の厚さをｔ（ｃｍ）と表したとき、ｘ、ｙ、ｚ、ｔが下記式を満たす。
Ｐs ＝ｂ1 ｘ＋ｂ2 ｙ−ｂ3 ／ｔ≧２×１０12
Ｎs ＝ｂ1 ｘ＋ｂ2 ｚ−ｂ3 ／ｔ≧２×１０12
ｂ1 ＝５．６６×１０13（ｃｍ-2）
ｂ2 ＝９．８１×１０13（ｃｍ-2）
ｂ3 ＝１．８９×１０7 （ｃｍ-1）
好適には、ｘ、ｙ、ｚ、ｔは下記式を満たす。
Ｐs ＝ｂ1 ｘ＋ｂ2 ｙ−ｂ3 ／ｔ≧５×１０12
Ｎs ＝ｂ1 ｘ＋ｂ2 ｚ−ｂ3 ／ｔ≧５×１０12
ｂ1 ＝５．６６×１０13（ｃｍ-2）
ｂ2 ＝９．８１×１０13（ｃｍ-2）
ｂ3 ＝１．８９×１０7 （ｃｍ-1）
好適には、Ａｌx Ｇａ1-x Ｎ層の厚さをｔ、Ｉｎy Ｇａ1-y Ｎ層の厚さをｑ、ｐ型Ｉｎw Ｇａ1-w Ｎ層の厚さをｒ、ｐ型Ｉｎw Ｇａ1-w Ｎ層のｐ型不純物の濃度をＮA 、Ａｌx Ｇａ1-x Ｎ層のｎ型不純物の濃度をＮD と表したとき、
ｘ＞０．０８
ｔ＞１５ｎｍ
ｑ＞０ｎｍ
ｒ＞８．０ｎｍ
ＮA ＞１×１０16ｃｍ-3
ＮD ＜４×１０18ｃｍ-3
が成立する。これらの条件を満たすことにより、Ｐs ≧２×１０12ｃｍ-2、Ｎs ≧２×１０12ｃｍ-2とすることができる。
より好適には、Ａｌx Ｇａ1-x Ｎ層の厚さをｔ、Ｉｎy Ｇａ1-y Ｎ層の厚さをｑ、ｐ型Ｉｎw Ｇａ1-w Ｎ層の厚さをｒ、ｐ型Ｉｎw Ｇａ1-w Ｎ層のｐ型不純物の濃度をＮA 、Ａｌx Ｇａ1-x Ｎ層のｎ型不純物の濃度をＮD と表したとき、
ｘ＞０．１３
ｔ＞２５ｎｍ
ｑ＞１ｎｍ
ｒ＞１０ｎｍ
ＮA ＞８×１０17ｃｍ-3
ＮD ＜３×１０18ｃｍ-3
が成立する。これらの条件を満たすことにより、Ｐs ≧５×１０12ｃｍ-2、Ｎs ≧５×１０12ｃｍ-2とすることができる。
このＧａＮ系半導体素子においては、必要に応じて、Ｉｎy Ｇａ1-y Ｎ層とＡｌx Ｇａ1-x Ｎ層との間、および／または、Ｉｎz Ｇａ1-z Ｎ層とＡｌx Ｇａ1-x Ｎ層との間にＡｌu Ｇａ1-u Ｎ層（０＜ｕ＜１、ｕ＞ｘ）、例えばＡｌＮ層が設けられる。Ｉｎy Ｇａ1-y Ｎ層とＡｌx Ｇａ1-x Ｎ層との間にＡｌu Ｇａ1-u Ｎ層を設けることで、Ｉｎy Ｇａ1-y Ｎ層とＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分におけるＩｎy Ｇａ1-y Ｎ層に形成される２次元正孔ガスのＡｌx Ｇａ1-x Ｎ層側への染み込みを少なくすることができ、正孔の移動度を格段に増加させることができる。また、Ｉｎz Ｇａ1-z Ｎ層とＡｌx Ｇａ1-x Ｎ層との間にＡｌu Ｇａ1-u Ｎ層を設けることで、Ｉｎz Ｇａ1-z Ｎ層とＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分におけるＩｎz Ｇａ1-z Ｎ層に形成される２次元電子ガスのＡｌx Ｇａ1-x Ｎ層側への染み込みを少なくすることができ、電子の移動度を格段に増加させることができる。このＡｌu Ｇａ1-u Ｎ層またはＡｌＮ層は一般的には十分に薄くてよく、例えば１〜２ｎｍ程度で足りる。このＧａＮ系半導体素子においては、典型的には、例えば、Ａｌx Ｇａ1-x Ｎ層の上部、Ｉｎy Ｇａ1-y Ｎ層およびｐ型Ｉｎw Ｇａ1-w Ｎ層にメサ部が形成され、このメサ部の両側の部分のＡｌx Ｇａ1-x Ｎ層上にゲート電極およびドレイン電極が形成され、ゲート電極に関してメサ部と反対側の部分のＡｌx Ｇａ1-x Ｎ層上にソース電極が形成され、メサ部のゲート電極側の部分のｐ型Ｉｎw Ｇａ1-w Ｎ層上にソース電極と電気的に接続された電極が形成される。
この発明によれば、Ｓｉ基板を用いて高耐圧高出力のＧａＮ系半導体素子を高歩留まりで製造することができる。
この発明の第１の実施の形態によるＧａＮ系ＨＦＥＴを示す断面図である。 この発明の第１の実施の形態によるＧａＮ系ＨＦＥＴの製造方法を説明するための断面図である。 この発明の第１の実施の形態によるＧａＮ系ＨＦＥＴの製造方法を説明するための断面図である。 実施例１によるＧａＮ系ＨＦＥＴの製造方法を説明するための断面図である。 実施例１によるＧａＮ系ＨＦＥＴの製造方法を説明するための略線図である。 実施例１によるＧａＮ系ＨＦＥＴの製造方法を説明するための断面図である。 実施例１によるＧａＮ系ＨＦＥＴの動作を説明するための断面図およびエネルギーバンド図である。 実施例１によるＧａＮ系ＨＦＥＴの動作を説明するためのエネルギーバンド図である。 実施例１によるＧａＮ系ＨＦＥＴの動作を説明するためのエネルギーバンド図である。 この発明の第２の実施の形態によるＧａＮ系ＨＦＥＴを示す断面図である。 この発明の第２の実施の形態によるＧａＮ系ＨＦＥＴの製造方法を説明するための断面図である。 実施例２によるＧａＮ系ＨＦＥＴを示す断面図である。 この発明の第３の実施の形態によるＧａＮ系ＨＦＥＴを示す断面図である。 第１の従来例のＧａＮ系ＨＦＥＴを示す断面図である。 第２の従来例のＧａＮ系ＨＦＥＴを示す断面図である。 第３の従来例のＧａＮ系ＨＦＥＴを示す断面図である。 第４の従来例のＧａＮ系ＨＦＥＴを示す断面図である。 第５の従来例のＧａＮ系ＨＦＥＴを示す断面図である。
以下、発明を実施するための形態（以下、実施の形態と言う。）について説明する。
〈第１の実施の形態〉
第１の実施の形態によるＧａＮ系ＨＦＥＴについて説明する。
図１に示すように、このＧａＮ系ＨＦＥＴにおいては、熱伝導性および／または電気伝導性の基板１１上に誘電体層１２が積層され、この誘電体層１２上にＳｉ層１３が積層されている。このＳｉ層１３上に反応防止層１４、バッファ層１５、ＧａＮ層１６、ＡｌＧａＮ層１７およびＧａＮキャップ層１８が順次積層されている。ここで、歪による分極効果により、ＡｌＧａＮ層１７とＧａＮ層１６との間のＡｌＧａＮ／ＧａＮ界面に２ＤＥＧ（図示せず）が自動的に発生し、それが電子チャネルとして用いられる。これらのＳｉ層１３、反応防止層１４、バッファ層１５、ＧａＮ層１６、ＡｌＧａＮ層１７およびＧａＮキャップ層１８には、高抵抗層からなる素子分離領域１９が誘電体層１２に達する深さまで設けられている。ＧａＮキャップ層１８上には、表面保護膜となる絶縁膜２０が積層されている。ＧａＮキャップ層１８および絶縁膜２０の所定部分には開口２１、２２が設けられている。そして、それぞれ開口２１、２２を通じてソース電極２３およびドレイン電極２４がＡｌＧａＮ層１７とオーミック接触している。ソース電極２３とドレイン電極２４との間の部分における絶縁膜２０上にゲート電極２５が設けられている。
熱伝導性および／または電気伝導性の基板１１は、素子層であるＧａＮ系半導体層を支持するとともに、素子動作時に発生する熱を伝導させ、あるいは、電気伝導を行うためのものである。良熱伝導性の基板１１を用いることにより、素子動作時に発生する熱を迅速に伝導させて効果的に放熱を行うことができる。また、良電気伝導性の基板１１を用い、この基板１１をＧａＮ系ＨＦＥＴの基準電圧と同電圧に設定することにより、ＧａＮ系ＨＦＥＴの安定動作を確保することができる。また、良電気伝導性の基板１１を用いることにより、電磁気的な遮蔽効果を得ることができ、電流コラプスを抑制することができる。基板１１としては、例えば、Ｓｉ、ＳｉＮ、ＡｌＮ、Ａｕ、Ｎｉ、Ｆｅ、Ｃｒ、Ａｌ、Ｃｕ、Ｍｏ、Ｔｉ、Ｍｇ、Ｗ、ステンレス鋼、炭素系複合材料などの熱伝導性および／または電気伝導性の材料からなるものを用いることができ、好適には、これらの中でも良熱伝導性の材料からなるものを用いる。基板１１としては、熱膨張率を制御したＣｕ／Ｍｏ複合膜などを用いてもよい。基板１１の厚さは必要に応じて選ばれるが、例えば１００μｍ〜５００μｍである。
誘電体層１２は、素子と基板１１との間の電流を遮断し、動作時に印加される動作電圧の一部を担い、高耐圧化するためのものである。誘電体層１２としては、ＡｌＮ膜、ＳｉＮ膜、Ａｌ2 Ｏ3 膜、ＳｉＯ2 膜、ＳｉＣ膜、ポリイミド膜、ポリカーボネート膜、エポキシ樹脂膜あるいはこれらの膜の中から選ばれた二種類以上の膜を積層した多層膜などを用いることができる。誘電体層１２の厚さは、このＧａＮ系ＨＦＥＴの設計耐圧などに応じて適宜選ばれるが、例えば、耐圧が２００〜３０００ＶのＧａＮ系ＨＦＥＴでは０．１〜３０μｍ程度である。
Ｓｉ層１３は、好適にはｐ型Ｓｉ層であるが、これに限定されるものではない。このＳｉ層１３の厚さは、素子動作時に基板１１とドレイン電極２４との間に印加される電圧により空乏化し、電界が３００ｋＶ／ｃｍの破壊電圧を超えないように選ばれるが、具体的には、例えば３０ｎｍ〜１００μｍ、典型的には１００ｎｍ〜５０μｍである。
反応防止層１４は、ＧａＮ系半導体層の成長時にＧａＮ系半導体とＳｉ層１３（より詳細には後述のＳｉ基板２６）との間の化学反応を防止するためのものである。この反応防止層１４としては、例えば、ＡｌＮ膜などのＧａＮ系半導体膜を用いることができる。この反応防止層１４の厚さは必要に応じて選ばれるが、例えば３０〜２００ｎｍである。
バッファ層１５は、その上に成長させるＧａＮ系半導体層の結晶品質を向上させたり、反りやクラックを阻止するためのものである。バッファ層１５としては、例えば、ＡｌＮ／ＧａＮまたはＡｌＮ／ＡｌＧａＮのペア、例えば、厚さが５ｎｍ／２０ｎｍのペアを複数層積層したものを用いることができる。このペアの積層数およびバッファ層１５の総厚は必要に応じて選ばれるが、ペアの積層数は例えば１０〜３００層程度、バッファ層１５の総厚は例えば５μｍ程度である。
ＧａＮ層１６はチャネル層である。このＧａＮ層１６の厚さは必要に応じて選ばれるが、例えば５００ｎｍ〜１．５μｍである。
ＡｌＧａＮ層１７の厚さは必要に応じて選ばれるが、例えば１０〜５０ｎｍ、典型的には２０〜３０ｎｍである。
ＧａＮキャップ層１８は、ＡｌＧａＮ層１７の表面を覆って大気との接触を防止することにより、ＡｌＧａＮ層１７を構成するＡｌの酸化を防止するためのもの、言い換えるとＡｌＧａＮ層１７の安定化のためのものである。
次に、このＧａＮ系ＨＦＥＴの製造方法について説明する。
図２に示すように、Ｓｉ基板２６上にＡｌＮ膜などのＧａＮ系半導体膜からなる反応防止層１４、バッファ層１５、ＧａＮ層１６、ＡｌＧａＮ層１７およびＧａＮキャップ層１８を例えばＭＯＣＶＤ法などにより順次成長させる。
次に、ＧａＮキャップ層１８上に例えばＣＶＤ法などにより表面保護膜としてＳｉＮ膜やＳｉＯ2 膜などの絶縁膜２０を形成する。
次に、絶縁膜２０上に、フォトリソグラフィーにより、素子分離領域形成部に対応する部分に開口を有するレジストパターンを形成した後、このレジストパターンをマスクとして、Ｂ、Ｇａ、Ｎ、Ｃ、Ｃｒ、Ｆｅなどの元素をイオン注入することにより、レジストパターンの開口の部分の反応防止層１４、バッファ層１５、ＧａＮ層１６、ＡｌＧａＮ層１７およびＧａＮキャップ層１８を高抵抗化し、高抵抗層からなる素子分離領域１９を形成する。
次に、フォトリソグラフィーにより、ソース電極およびドレイン電極の形成部に対応する部分に開口を有するレジストパターンを形成した後、このレジストパターンをマスクとして絶縁膜２０およびＧａＮキャップ層１８を順次エッチングすることにより開口２１、２２を形成する。
次に、基板全面にオーミック金属を蒸着した後、リフトオフ法により、レジストパターンをその上に形成されたオーミック金属膜とともに除去する。リフトオフ後には、ＡｌＧａＮ層１７上のソース電極およびドレイン電極の形成部に開口２１、２２と同一形状のオーミック金属膜が残される。この後、オーミック金属膜のオーミック接触特性の改善のために熱処理を施す。こうして、ソース電極２３およびドレイン電極２４が形成される。
次に、絶縁膜２０上にゲート電極２５を形成する。この後、図示は省略するが、取り出し電極の形成およびその取り出し電極の低抵抗化のためのメッキ処理を行う。
次に、基板表面にゲート電極２５を覆うように十分な厚さのＳｉＯ2 膜などの誘電体からなる保護膜２７を形成する。
次に、図３に示すように、保護膜２７上にキャリー基板２８を貼り合わせた後、Ｓｉ基板２６を裏面側から研削やエッチングなどにより所望の厚さに薄化する。キャリー基板２８は、特に限定されず、必要に応じて選ばれるが、例えばＳｉ基板などが用いられる。これによって、Ｓｉ層１３が形成される。
一方、基板１１上に誘電体層１２を形成したものを用意し、この基板１１の誘電体層１２とＳｉ層１３とを接合して貼り合わせる。このとき、誘電体層１２をＳｉ層１３と接合しているので、ＧａＮ系半導体層と直接接合する場合と異なり、ＧａＮ系半導体層の汚染や劣化により接合界面が伝導性となるおそれがなく、ひいてはＧａＮ系ＨＦＥＴの歩留まりの向上を図ることができる。
以上により、目的とするＧａＮ系ＨＦＥＴが製造される。
［実施例１］
Ｓｉ基板２６としてｐ型Ｓｉ（１１１）基板を用いた。このｐ型Ｓｉ（１１１）基板上に、ＭＯＣＶＤ法により、反応防止層１４として厚さ５０ｎｍのＡｌＮ膜、バッファ層１５としてＡｌＮ（５ｎｍ）／ＡｌＧａＮ（２０ｎｍ）ペアを４０ペア（総厚約２μｍ）、ＧａＮ層１６として厚さ約１μｍのＧａＮ層、ＡｌＧａＮ層１７としてＡｌ組成比が０．２５で厚さが２５ｎｍのＡｌＧａＮ層、ＧａＮキャップ層１８として厚さ５ｎｍのＧａＮ層を順次成長させた。このＧａＮ系半導体層の成長においては、Ａｌ原料ガスとしてＴＭＡ（トリメチルアルミニムウム）、Ｇａ原料ガスとしてＴＭＧ（トリメチルガリウム）、Ｎ原料ガスとしてアンモニア（ＮＨ3 ）、キャリアガスとして窒素（Ｎ2 ）と水素（Ｈ2 ）とを用いた。成長温度は概ね１１００℃から１１５０℃とした。ＧａＮ系半導体層の総厚は約３．２μｍであった。
次に、ＧａＮキャップ層１８としてのＧａＮ層上にＣＶＤ法により、絶縁膜２０として厚さ約１０ｎｍのＳｉＮ膜および厚さ約５μｍのＳｉＯ2 膜を順次形成した。次に、このＳｉＯ2 膜上に、厚膜有機レジスト膜を用いたフォトリソグラフィー法により、素子分離領域形成部に対応する部分に開口を有するレジストパターンを形成した後、このレジストパターンをマスクとして、Ｂをイオン注入することにより、レジストパターンの開口の部分のＧａＮ系半導体層に高抵抗層からなる素子分離領域を形成した。
次に、上記のレジストパターンを除去した後、露出したＳｉＯ2 膜をエッチング除去した。
次に、フォトリソグラフィーにより、ソース電極およびドレイン電極の形成部に対応する部分に開口を有するレジストパターンを形成した後、このレジストパターンをマスクとして絶縁膜２０としてのＳｉＮ膜およびＧａＮキャップ層１８としてのＧａＮ層を順次エッチングすることにより開口２１、２２を形成した。
次に、基板全面にオーミック金属としてＴｉ／Ａｌ／Ｔｉ／Ａｕ膜を蒸着した後、リフトオフ法により、レジストパターンをその上に形成されたＴｉ／Ａｌ／Ｔｉ／Ａｕ膜とともに除去した。この後、７５０℃、１０分間の熱処理を行い、ＡｌＧａＮ層にＴｉ／Ａｌ／Ｔｉ／Ａｕ膜をオーミック接触させた。こうして、Ｔｉ／Ａｌ／Ｔｉ／Ａｕ膜からなるソース電極２３およびドレイン電極２４を形成した。
次に、ＳｉＮ膜上にリフトオフ法によりＮｉ／Ａｕ膜からなるゲート電極２５を形成した。
次に、Ｔｉ／Ａｌ／Ｔｉ／Ａｕ膜からなるソース電極２３およびドレイン電極２４にＡｕの厚膜メッキを施した。その後、保護膜２７としてＳｉＯ2 膜を形成し、その上にキャリー基板２８としてＳｉ基板を貼り合わせた。
次に、ｐ型Ｓｉ（１１１）基板を裏面側から研削および強アルカリ溶液を用いたウエットエッチングを行うことにより、厚さ５０μｍに薄化した。こうして、Ｓｉ層１３として厚さ５０μｍのｐ型Ｓｉ（１１１）層を形成した。
一方、基板１１として、図４に示すように、Ｃｕ膜３１ａ、Ｍｏ膜３１ｂおよびＣｕ膜３１ｃからなる厚さ約３００μｍの熱伝導性および電気伝導性のＣｕ／Ｍｏ／Ｃｕ複合基板３１の表面を鏡面研磨した後、その上に誘電体層１２として厚さ２０μｍのＡｌＮ膜３２をスパッタリング法により形成したものを用意した。
次に、図５に示すように、図４に示すＣｕ／Ｍｏ／Ｃｕ複合基板３１とｐ型Ｓｉ（１１１）層を形成した素子基板とを高真空に排気された処理室中に置き、Ｃｕ／Ｍｏ／Ｃｕ複合基板３１のＡｌＮ膜３２の表面と素子基板のｐ型Ｓｉ（１１１）層の表面とにそれぞれ粒子線照射装置４１からＡｒイオンビーム４２を照射することにより表面の清浄化および活性化処理を行った。処理室内の圧力は、上述のようにして清浄化および活性化処理を行ったＣｕ／Ｍｏ／Ｃｕ複合基板３１のＡｌＮ膜３２の表面と素子基板のｐ型Ｓｉ（１１１）層の表面との活性状態が数十秒から数分間維持されるように１×１０-6〜１×１０-7Ｐａに維持した。Ａｒイオンビーム４２はｐ型Ｓｉ（１１１）層に照射され、ＧａＮ系半導体層には照射されないため、ＧａＮ系半導体層がスパッタリングされたり、損傷が生じたりするのを防止することができることから、ソース電極２３とドレイン電極２４との間の電流リークを防止することができ、素子特性の劣化を防止することができる。
次に、処理室内において、Ｃｕ／Ｍｏ／Ｃｕ複合基板３１のＡｌＮ膜３２の表面と素子基板のｐ型Ｓｉ（１１１）層の表面との活性状態が維持されている間（数分以内）に常温で両者を接触させて接合した（常温接合）。こうして、図６に示すように、Ｃｕ／Ｍｏ／Ｃｕ複合基板３１のＡｌＮ膜３２と素子基板のｐ型Ｓｉ（１１１）層とを貼り合わせ、その後、キャリー基板２８としてのＳｉ基板を剥離した。
なお、接合を容易にするために、必要に応じて、Ｃｕ／Ｍｏ／Ｃｕ複合基板３１のＡｌＮ膜３２の表面または素子基板のｐ型Ｓｉ（１１１）層の表面に厚さ数ｎｍ〜数十ｎｍ程度のＴｉ、Ａｌ、Ｎｉ、Ｃｒ、Ａｕなどからなる金属膜を形成してから接合を行ってもよい。こうすることで、接合強度の向上を図ることができる。
次に、このＧａＮ系ＨＦＥＴの動作について説明する。
まず、Ｓｉ層１３を介しての電流リークパスについて説明する。ここでは、Ｓｉ層１３がｐ型Ｓｉ層であるとする。
図７Ａにおいて、ＧａＮ系半導体層はｎ型伝導性を呈するため、ｐ型Ｓｉ層を介しての潜在的な電流パス（電子のリークパスを図中の矢印で示す）は、ソース電極２３とドレイン電極２４との間にｎ／ｐ／ｎ構造が挟まれた２端子構造、あるいは、ベースをオープンとしたｎｐｎバイポーラトランジスタと見なすことができる。この場合、ｐ型Ｓｉ層が空乏化しない限り、ｐ型Ｓｉ層を通ってソース電極２３からドレイン電極２４に電子は流れない。ソース電極２３とドレイン電極２４との間に高電圧が印加されたとき、この電流パスを通って電流が流れるのは、ｐ型Ｓｉ層が空乏化してパンチスルー状態になったときである。ソース電極２３とドレイン電極２４との間の距離、言い換えればチャネル長は一般に数１０μｍ程度と非常に長いことを考えれば、ソース電極２３とドレイン電極２４との間に高電圧が印加されたときでも、ソース電極２３の直下のｐ型Ｓｉ層が空乏化することは考えられない。従って、ｐ型Ｓｉ層の存在によって、素子のリーク特性やソース電極２３とドレイン電極２４との間の耐圧特性が劣化することはない。図７Ｂはこのことをエネルギーバンド図で示したものであり、ソース電極２３（図中、Ｓで示す）からドレイン電極２４（図中、Ｄで示す）までの伝導帯を示す（Ｅc は伝導帯の下端のエネルギー）。ただし、ＧａＮ系半導体層は単一のＡｌＧａＮ層と仮定している。図７Ｂに示すように、ソース電極２３からの電子は、ｐ型Ｓｉ層によるエネルギー障壁（高さ約１ｅＶ）を乗り越えられない。
図８は、基板１１が金属基板、誘電体層１２が厚さ２００００ｎｍ（２０μｍ）のＡｌＮ膜、Ｓｉ層１３が厚さ２００００ｎｍ（２０μｍ）のｐ型Ｓｉ層、反応防止層１４がＡｌＮ膜、バッファ層１５が厚さ３０００ｎｍ（３μｍ）のＡｌＧａＮ膜、厚さ１０００ｎｍ（１μｍ）のＧａＮ層１６、厚さ２５ｎｍのＡｌＧａＮ層１７を用いたＧａＮ系ＨＦＥＴの、基板と素子電極との間の電圧が０Ｖ（平衡状態）のときの縦方向（基板の面に垂直方向）のエネルギーバンド図を示す。ここで、ｐ型Ｓｉ層とＧａＮとのバンド接続は、伝導帯の下端のエネルギーＥc が一致していると仮定した。ＳｉとＡｌＮとのバンド接続は、上記の接続を仮定すると、概略１．５ｅＶ程度となる。誘電体層１２としてのＡｌＮ膜は多結晶であるが、簡単化のため単結晶のバンドを採用した。ｐ型Ｓｉ層のキャリア濃度は１×１０16ｃｍ-3程度の濃度を仮定した。
図８において、ハッチングを施した領域は電子の存在を示す。中央の横線はフェルミレベル（ＥF ）を示している。ＡｌＧａＮ／ＧａＮヘテロ界面に２ＤＥＧの存在が示されている。ｐ型Ｓｉ層は、価電子帯の上端（その上端のエネルギーをＥv で示す）に正孔が蓄積していることが示されている。この図８では、ＡｌＧａＮバッファ層とＡｌＮとがキャリアのない高抵抗層であることが示されている。
さて、ドレイン電極２４に、基板１１に対して正の電圧を印加したときのエネルギーバンド図を図９に示す。図９において、点線が電圧無印加時のエネルギーバンド図、実線が電圧印加時のエネルギーバンド図である。エネルギーバンド図で、電界強度はバンドの傾きで示される。電気伝導物質は電流が流れていない時には電圧はかからないので、ｐ型Ｓｉ層のバンドはフラットのままである。主に電圧のかかる層はＡｌＧａＮバッファ層とＡｌＮ誘電体層である。層の厚みにほぼ比例して印加電圧が分配されるとしてよい。印加電圧が極端に大きくなったときにはｐ型Ｓｉ層の端は一部空乏化する。これはＡｌＧａＮバッファ層を絶縁膜と見立てたＭＯＳ構造として考えることができる。
ドレイン電極２４に基板に対して正の電圧が印加されたとき、素子側のｐ型Ｓｉ層のＭＩＳ界面が空乏化される。界面が強反転になっても、キャリアの供給源がないので、リークしない。ドレイン・基板間の印加電圧はｐ型Ｓｉ層の下側のＡｌＮ膜が受け持つ。ＡｌＮ膜の厚さは大きければ大きいほどよい。
以上のように、この第１の実施の形態によれば、Ｓｉ基板上へのＧａＮ系半導体層の成長を利用して高耐圧高出力のＧａＮ系ＨＦＥＴを高歩留まりで実現することができる。
〈第２の実施の形態〉
第２の実施の形態によるＧａＮ系ＨＦＥＴについて説明する。
図１０に示すように、このＧａＮ系ＨＦＥＴにおいては、熱伝導性および／または電気伝導性の基板１１上に誘電体層１２が積層され、この誘電体層１２上に例えば半絶縁性のＳｉＣ層５１が積層されている。そして、このＳｉＣ層５１上に反応防止層１４、バッファ層１５、ＧａＮ層１６、ＡｌＧａＮ層１７およびＧａＮキャップ層１８が順次積層されている。
このＧａＮ系ＨＦＥＴの上記以外の構成は第１の実施の形態によるＧａＮ系ＨＦＥＴと同様である。
次に、このＧａＮ系ＨＦＥＴの製造方法について説明する。
図１１に示すように、Ｓｉ基板５２上にＳｉＣ層５１を形成した基板を用い、この基板上に第１の実施の形態と同様にしてＧａＮ系半導体層を成長させる。
次に、第１の実施の形態と同様に工程を進め、保護層２７の形成まで終えた後、Ｓｉ基板５２を研削およびウエットエッチングにより除去し、ＳｉＣ層５１だけを残す。ここで、Ｓｉ基板５２とＳｉＣ層５１とはウエットエッチングにより完全にエッチング選択性があるため、Ｓｉ基板５２を完全に除去し、ＳｉＣ層５１だけを残すことは容易である。
次に、第１の実施の形態と同様にして、図１２に示すように、基板１１上に形成された誘電体層１２とＳｉＣ層５１とを接合し、貼り合わせる。
［実施例２］
Ｓｉ基板５２上にＳｉＣ層５１を形成した基板として、Ｓｉ（１１１）基板上に厚さ３μｍの３Ｃ−ＳｉＣ層をエピタキシャル成長させた基板を用いた。この基板上に、ＭＯＣＶＤ法により、実施例１と同様にしてＧａＮ系半導体層を成長させた。この後、実施例１と同様にして、保護膜２７の形成まで終え、さらにその上にキャリー基板としてＳｉ基板を貼り合わせた。次に、研削および強アルカリ溶液を用いたウエットエッチングによりＳｉ（１１１）基板を除去した。このとき、３Ｃ−ＳｉＣ層は強アルカリ溶液に対して耐エッチング性を有するため、このウエットエッチングによってもエッチングされず、選択的に残された。
一方、基板１１として、ステンレス鋼製基板（ＳＵＳ基板）上に誘電体層１２としてＣＶＤ法により厚さ５μｍのＳｉＮ膜を形成した基板を用い、この基板を用いて実施例１と同様にしてＳＵＳ基板上のＳｉＮ膜と３Ｃ−ＳｉＣ層を形成した素子基板とを接合して貼り合わせた。
この第２の実施の形態によれば、第１の実施の形態と同様な利点に加えて、次のような利点を得ることができる。すなわち、ＳｉＣ層５１のバンドギャップおよび破壊電界はＳｉ層１３よりも大きいので、基板１１と素子との間の耐圧をより高くすることができる。特に、誘電体層１２として同じくバンドギャップおよび破壊電界がＳｉ層１３よりも高いＳｉＮ膜を用いることにより、基板１１と素子との間の耐圧をより一層高くすることができる。さらに、基板１１として安価なＳＵＳ基板を用いることにより、ＧａＮ系ＨＦＥＴの低コスト化を図ることができる。
〈第３の実施の形態〉
第３の実施の形態によるＧａＮ系ＨＦＥＴについて説明する。
図１３に示すように、このＧａＮ系ＨＦＥＴにおいては、ドレイン電極２４、素子分離領域１９およびＳｉＣ層５１を貫通する貫通ビアホール５３が形成され、この貫通ビアホール５３の内部に例えばＣｕやＡｕなどの金属などからなる導電材料５４が埋められている。また、誘電体層１２を貫通するコンタクトホール５５が形成され、このコンタクトホール５５の内部に例えばＣｕやＡｕなどの金属などからなる導電材料５６が埋められている。導電材料５４と導電材料５６とは互いに電気的に接続されている。ここで、基板１１としては、電気伝導性を有し、好適には更に熱伝導性、特に良熱伝導性を有するものが用いられる。
このＧａＮ系ＨＦＥＴの上記以外の構成は第２の実施の形態によるＧａＮ系ＨＦＥＴと同様である。
次に、このＧａＮ系ＨＦＥＴの製造方法について説明する。
Ｓｉ基板５２上にＳｉＣ層５１を形成した基板を用い、この基板上に第１の実施の形態と同様にしてＧａＮ系半導体層を成長させる。
次に、第１の実施の形態と同様に工程を進め、ゲート電極２５まで形成する。次に、フォトリソグラフィーにより、ドレイン電極２４の中央部に所定形状の開口を有するレジストパターンを形成した後、このレジストパターンをマスクとして、ドライエッチング法、例えば反応性イオンエッチング（ＲＩＥ）法によりドレイン電極２４、素子分離領域１９およびＳｉＣ層５１を順次エッチングして貫通ビアホール５３を形成する。次に、この貫通ビアホール５３の内部に例えばＣｕやＡｕなどの金属などからなる導電材料５４を埋める。次に、保護層２７を形成し、さらにその上にキャリー基板を貼り合わせた後、Ｓｉ基板５２を研削およびウエットエッチングにより除去し、ＳｉＣ層５１だけを残す。
一方、基板１１上に形成された誘電体層１２のうちの上記の貫通ビアホール５３に対応する部分にコンタクトホール５５を形成した後、このコンタクトホール５５の内部に例えばＣｕやＡｕなどの金属などからなる導電材料５６を埋める。
次に、基板１１上に形成された誘電体層１２とＳｉＣ層５１とを、貫通ビアホール５３とコンタクトホール５５とを位置合わせした状態で接合し、貼り合わせる。このとき、貫通ビアホール５３の内部に埋められた導電材料５４とコンタクトホール５５の内部に埋められた導電材料５６とが互いに接触し、互いに電気的に導通する。
［実施例３］
Ｓｉ基板５２上にＳｉＣ層５１を形成した基板として、Ｓｉ（１１１）基板上に厚さ３μｍの３Ｃ−ＳｉＣ層をエピタキシャル成長させた基板を用いた。この基板上に、ＭＯＣＶＤ法により、実施例１と同様にしてＧａＮ系半導体層を成長させた。この後、実施例１と同様にして、ゲート電極２５の形成まで終えた。
次に、フォトリソグラフィーにより、ドレイン電極２４の中央部に所定形状の開口を有するレジストパターンを形成した後、このレジストパターンをマスクとして、ＲＩＥ法によりドレイン電極２４、素子分離領域１９および３Ｃ−ＳｉＣ層を順次エッチングして貫通ビアホール５３を形成した。次に、メッキによってこの貫通ビアホール５３の内部にＣｕを充填し、ドレイン電極２４と電気的に接触させた。この後、保護層２７としてＳｉＯ2 膜を形成し、その上にキャリー基板としてＳｉ基板を貼り合わせた。この後、Ｓｉ基板を研削および強アルカリ溶液を用いたウエットエッチングにより除去し、３Ｃ−ＳｉＣ層だけを残した。
一方、基板１１として、ＳＵＳ基板上に誘電体層１２としてＣＶＤ法により厚さ５μｍのＳｉＮ膜を形成した基板を用い、このＳｉＮ膜にＲＩＥ法によりコンタクトホール５５を形成した後、メッキによってこのコンタクトホール５５の内部にＣｕを充填した。
この後、この基板を用いて実施例１と同様にしてＳＵＳ基板上のＳｉＮ膜と３Ｃ−ＳｉＣ層を形成した素子基板とを接合して貼り合わせ、キャリー基板としてのＳｉ基板を剥離した。
この第３の実施の形態によれば、第２の実施の形態と同様な利点に加えて、次のような利点を得ることができる。すなわち、ドレイン電極２４は、貫通ビアホール５３の内部に埋められた導電材料５４およびコンタクトホール５５の内部に埋められた導電材料５６によって電気伝導性の基板１１と電気的に接続されているため、基板１１をドレイン電極２４の取り出し電極として用いることができる。このため、ＧａＮ系ＨＦＥＴの表面側の取り出し電極は、ソース電極２３用の取り出し電極およびゲート電極２５用の取り出し電極だけで済む。これによって、ＧａＮ系ＨＦＥＴの面積使用効率および信頼性の向上を図ることができる。
以上、この発明の実施の形態および実施例について具体的に説明したが、この発明は、上述の実施の形態および実施例に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施の形態および実施例において挙げた数値、構造、形状、材料などはあくまでも例に過ぎず、必要に応じてこれらと異なる数値、構造、形状、材料などを用いてもよい。
また、第１〜第３の実施の形態において、ＧａＮ系ＨＦＥＴのソース電極２３、ドレイン電極２４およびゲート電極２５の形成は、誘電体層１２を形成した基板１１との貼り合わせを行った後に行うようにしてもよい。
１１…基板、１２…誘電体層、１３…Ｓｉ層、１４…反応防止層、１５…バッファ層、１６…ＧａＮ層、１７…ＡｌＧａＮ層、１８…ＧａＮキャップ層、１９…素子分離領域、２０…絶縁膜、２１、２２…開口、２３…ソース電極、２４…ドレイン電極、２５…ゲート電極、２６…Ｓｉ基板、２７…保護膜、２８…キャリー基板、３１…Ｃｕ／Ｍｏ／Ｃｕ複合基板、３１ａ…Ｃｕ膜、３１ｂ…Ｍｏ膜、３１ｃ…Ｃｕ膜、３２…ＡｌＮ膜、４１…粒子線照射装置、４２…Ａｒイオンビーム、５１…ＳｉＣ層、５２…Ｓｉ基板、５３…貫通ビアホール、５４…導電材料、５５…コンタクトホール、５６…導電材料

Claims (17)

  1. ＧａＮ系半導体成長用基板上にＧａＮ系半導体からなる素子層を形成する工程と、
    上記ＧａＮ系半導体成長用基板をその裏面側から薄化することによりＧａＮ系半導体成長用基層を形成する工程と、
    熱伝導性および／または電気伝導性の基板上に形成された誘電体層と上記ＧａＮ系半導体成長用基層とを互いに接合する工程とを有するＧａＮ系半導体素子の製造方法。
  2. 上記ＧａＮ系半導体成長用基板はＳｉ基板またはＳｉ基板上にＳｉＣ層を形成したものである請求項１記載のＧａＮ系半導体素子の製造方法。
  3. 上記ＧａＮ系半導体成長用基層は、上記Ｓｉ基板を薄化することにより形成されたＳｉ層または上記Ｓｉ基板上にＳｉＣ層を形成したものから上記Ｓｉ基板を除去した後に残された上記ＳｉＣ層である請求項１または２記載のＧａＮ系半導体素子の製造方法。
  4. 上記Ｓｉ層または上記ＳｉＣ層の厚さは１０ｎｍ以上１００μｍ以下である請求項３記載のＧａＮ系半導体素子の製造方法。
  5. 上記Ｓｉ層はｐ型である請求項３または４記載のＧａＮ系半導体素子の製造方法。
  6. 上記素子層は、ＧａＮ層とこのＧａＮ層上のＡｌＧａＮ層とのヘテロ接合を含む請求項１〜５のいずれか一項記載のＧａＮ系半導体素子の製造方法。
  7. 上記基板は、金属、金属多層膜、半導体、誘電体、炭素系複合材料または導電性ポリマーからなる請求項１〜６のいずれか一項記載のＧａＮ系半導体素子の製造方法。
  8. 上記基板は、Ａｕ、Ｎｉ、Ｆｅ、Ｃｒ、Ａｌ、Ｃｕ、Ｍｏ、Ｔｉ、ＭｇおよびＷからなる群より選ばれた少なくとも一種の金属、Ａｕ、Ｎｉ、Ｆｅ、Ｃｒ、Ａｌ、Ｃｕ、Ｍｏ、Ｔｉ、ＭｇおよびＷからなる群より選ばれた少なくとも一種の金属からなる互いに異なる二種類以上の金属膜を積層した金属多層膜、ステンレス鋼、Ｓｉ、ＳｉＮまたはＡｌＮからなる請求項１〜６のいずれか一項記載のＧａＮ系半導体素子の製造方法。
  9. 上記誘電体層の厚さは０．１μｍ以上３０μｍ以下である請求項１〜８のいずれか一項記載のＧａＮ系半導体素子の製造方法。
  10. 上記誘電体層は、ＡｌＮ膜、ＳｉＮ膜、ＳｉＯ2 膜、Ａｌ2 Ｏ3 膜、ＳｉＣ膜、ポリイミド膜、ポリカーボネート膜、エポキシ樹脂膜またはこれらの中から選ばれた二種類以上の膜を積層した多層膜である請求項１〜９のいずれか一項記載のＧａＮ系半導体素子の製造方法。
  11. 上記誘電体層の表面と上記ＧａＮ系半導体成長用基層の表面とをそれぞれ粒子線照射により清浄化および活性化した後、上記誘電体層と上記ＧａＮ系半導体成長用基層とを互いに接合する請求項１〜１０のいずれか一項記載のＧａＮ系半導体素子の製造方法。
  12. 上記粒子線はＡｒイオンビームである請求項１１記載のＧａＮ系半導体素子の製造方法。
  13. 熱伝導性および／または電気伝導性の基板と、
    上記基板上の誘電体層と、
    上記誘電体層上のＧａＮ系半導体成長用基層と、
    上記ＧａＮ系半導体成長用基層上のＧａＮ系半導体からなる素子層とを有するＧａＮ系半導体素子。
  14. 上記ＧａＮ系半導体成長用基層はＳｉ層またはＳｉＣ層である請求項１３記載のＧａＮ系半導体素子。
  15. 上記Ｓｉ層はｐ型である請求項１４記載のＧａＮ系半導体素子。
  16. 上記基板は、金属、金属多層膜、半導体、誘電体、炭素系複合材料または導電性ポリマーからなる請求項１３〜１５のいずれか一項記載のＧａＮ系半導体素子。
  17. 上記基板は、Ａｕ、Ｎｉ、Ｆｅ、Ｃｒ、Ａｌ、Ｃｕ、Ｍｏ、Ｔｉ、ＭｇおよびＷからなる群より選ばれた少なくとも一種の金属、Ａｕ、Ｎｉ、Ｆｅ、Ｃｒ、Ａｌ、Ｃｕ、Ｍｏ、Ｔｉ、ＭｇおよびＷからなる群より選ばれた少なくとも一種の金属からなる互いに異なる二種類以上の金属膜を積層した金属多層膜、ステンレス鋼、Ｓｉ、ＳｉＮまたはＡｌＮからなる請求項１３〜１５のいずれか一項記載のＧａＮ系半導体素子。
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