KR20210082523A - 화합물 반도체 장치, 화합물 반도체 기판, 및 화합물 반도체 장치의 제조방법 - Google Patents

화합물 반도체 장치, 화합물 반도체 기판, 및 화합물 반도체 장치의 제조방법 Download PDF

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에어 워터 가부시키가이샤
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Abstract

기계적 강도를 향상시킬 수 있고, 제조시의 수율을 향상시킬 수 있고, 또는 대면적의 디바이스를 실현할 수 있는 화합물 반도체 장치, 화합물 반도체 기판, 및 화합물 반도체 장치의 제조방법을 제공한다.
화합물 반도체 장치(100)는, 평면적으로 본 경우에 구멍(21)을 에워싼 형상을 갖는 Si 기판(1)과, Si 기판(1)의 상면(1a)에 형성되고, 또한 구멍(21)을 덮는 SiC층(3)과, SiC층(3)의 상면측에 형성된 Ga을 포함하는 질화물층(10)과, 질화물층(10)의 상면측에 형성된 소스 전극(13), 드레인 전극(15) 및 게이트 전극(17)을 구비한다. 소스 전극(13)과 드레인 전극(15) 사이에 흐르는 전류는, 게이트 전극(17)에 인가되는 전압에 의해 제어 가능하다. Si 기판(1)의 상면(1a)에 대하여 직교하는 방향에서 보아 소스 전극(13), 드레인 전극(15) 및 게이트 전극(17)과 겹치는 영역(RG)에는, Si 기판은 존재하지 않는다.

Description

화합물 반도체 장치, 화합물 반도체 기판, 및 화합물 반도체 장치의 제조방법
본 발명은, 화합물 반도체 장치, 화합물 반도체 기판, 및 화합물 반도체 장치의 제조방법에 관한 것으로, 보다 특정적으로는, 기계적 강도를 향상시킬 수 있는 화합물 반도체 장치, 화합물 반도체 기판, 및 화합물 반도체 장치의 제조방법에 관한 것이다.
휴대전화 등의 급속한 발전에 의해, 차세대 무선 인프라로서, 고주파, 고출력의 무선 송수신기(위성 통신 기기나 기지국 등)가 필요하게 된다. GaN(질화갈륨)은 Si(규소)과 비교하여 절연 파괴 전계값이 높고, 포화 전자 속도가 크며, 또한 디바이스 구조로서 HEMT(고전자 이동도 트랜지스터)를 사용한 경우에는, 전자 이동도도 높다. 이 때문에 GaN을 사용한 디바이스는, 종래의 Si를 사용한 전자 디바이스와 비교하여 고내압화가 가능하고 고출력 용도에 적합하다. 또한, GaN은 SiC(탄화규소)와 비교하여 포화 전자 속도가 크고, 또한 디바이스 구조로서 HEMT(고전자 이동도 트랜지스터)를 사용한 경우에는, 전자 이동도도 높다. 따라서, GaN은, 고주파수의 신호에 의해 동작하고, 큰 전력을 취급하는 파워 트랜지스터 등의 고주파 디바이스로서의 적용이 진행되고 있다.
특히 휴대전화의 기지국으로서 사용되는 고주파 디바이스는, 통신 기계의 고출력화, 고주파수화가 진행되고 있고, 종래의 Si가나 GaAs(갈륨비소)를 사용한 디바이스에서는 물리적인 한계 성능에 가까워져 있으므로, GaN을 사용한 디바이스로 치환되어 있다.
현재, 고주파 디바이스로서 사용되는 GaN층을 성장시킬 때의 하지(下地) 기판으로서는, SiC 벌크 기판 또는 Si 기판이 사용되고 있다. 고주파 디바이스에서는, 하지 기판과 표면 전극 사이에 의도하지 않은 기생 용량이나 기생 저항이 형성되고, 이로써 고주파 특성이 떨어지고, 전력 손실이 생길 우려가 있다. 이러한 고주파 특성의 열화 및 전력 손실은, 하지 기판이 충분히 고저항 또는 충분히 저저항인 경우에는 작지만, 그 중간의 저항 범위에서는 커지는 경향이 있다. 일반적인 Si 기판이나 도전성의 SiC 기판을 하지 기판으로서 사용한 경우에는, 하지 기판의 비저항이 고주파 특성의 열화를 발생시키는 범위 내가 되어, 전력 손실이 커져 있었다.
하지 기판의 비저항을 전력 손실이 적은 범위로 하기 위해, 반절연성 SiC기판이나 고저항의 Fz-Si 기판(부유대 용융(FZ)법에 의해 단결정 육성한 Si 기판)을 하지 기판으로서 사용하는 것도 가능하다. 그러나, 반절연성 SiC 기판에는, 다른 기판과 비교하여 제조가 곤란하고 제조 비용이 높다는 문제가 있었다. 고저항의 Fz-Si의 기판을 사용한 경우에는, 반절연의 SiC에 비하여, 특히 고온 동작시의 고주파 특성이 떨어진다는 문제가 있었다.
하기 특허문헌 1 및 2 등에는, 고주파 디바이스의 기생 용량 및 기생 저항을 저감하고 양호한 고주파 특성을 실현할 수 있는 기술이 개시되어 있다. 하기 특허문헌 1에는, 버퍼층, 전자 주행층 및 전자 공급층 등을 포함하는 화합물 반도체 영역이 도전성 SiC 기판 위에 형성되고, 화합물 반도체 영역의 활성 영역과 정합하는 개구부가 도전성 SiC 기판에 형성된 반도체 장치가 개시되어 있다.
하기 특허문헌 2에는, Si 기판 위에 SiC층을 형성한 기판을 사용하고, 이 기판 위에 소자를 형성하는 반도체 장치의 제조방법이 개시되어 있다. 이러한 제조방법에서는, 계속해서 Si 기판을 제거하고, 그 후 SiC층과, Si 기판과는 별도의 기판을 첩합한다.
또한 비특허문헌 1에는, 디바이스 바로 아래의 도전성 기판의 부분을 제거하여 얻어지는 종래의 디바이스가, 수 백 μm 제곱 정도의 사이즈를 갖는다는 사실이 개시되어 있다. 또한 특허문헌 3은, 환상의 평면 형상을 갖는 Si 기판과, Si 기판의 한쪽의 주면에 형성되고, 20nm 이상 10μm 이하의 두께를 갖는 SiC막을 구비한 화합물 반도체 기판이 개시되어 있다.
일본 공개특허공보 특개2010-98251호 일본 공개특허공보 특개2013-243275호 일본 공개특허공보 특개2017-1500064호
P. Strivastava et al., "Record Breakdown Voltage(2200V) of GaN DHFETs on Si With 2-μm Buffer Thickness by Local Substrate Removal", IEEE Electron Device Lett., vol.32, No.1, pp.30-32, Jan.2011.
그러나, 특허문헌 1의 기술에서는, 도전성 SiC 기판에 개구부를 형성할 때에, SiC의 경도가 단단하여 천공 가공이 곤란하여, 수율이 낮고, 천공 가공에 장시간을 요한다는 문제가 있었다.
특허문헌 2의 기술에는, 화합물 반도체 장치의 제조시의 수율이 낮다는 문제가 있었다. 특허문헌 2의 기술에는, Si 기판을 제거하는 공정에 앞서, 소자를 지지하는 부분의 강도를 확보하기 위해 소자의 형성면측에 캐리 기판을 첩합하고, 그 후, 소자의 형성면과 반대면에 지지 기반을 첩합하는 제조방법이 제1 실시형태로서 개시되어 있다. 이러한 제1 실시형태에 의하면, 상기 2회의 첩합 공정에 더하여, 캐리 기판을 박리시키는 공정이 필요해져, 공정이 복잡해진다는 문제가 있었다.
또한 특허문헌 2의 기술에는, Si의 기판을 제거하는 공정에 앞서, 소자의 형성면측에 캐리 기판을 첩합하지 않고, 소자의 형성면과 반대면에 지지 기판을 첩합하는 제조방법이 제2 실시형태로서 개시되어 있다. 이러한 제2 실시형태에서는, 지지 기판을 첩합할 때, 소자를 지지하는 부분이 일시적으로 SiC층만이 된다. 이 때문에, 상기 첩합 공정에 있어서 소자의 기계적 강도가 저하되어, 디바이스층이 파손되기 쉬웠다.
또한, 얻어지는 화합물 반도체 장치의 기계적 강도가 낮다는 문제 및 제조시의 수율이 낮다는 문제는, GaN을 구비한 고주파 용도의 화합물 반도체 장치 특유의 문제가 아니라, Ga(갈륨)을 포함하는 와이드 갭 반도체층(Ga2O3(산화갈륨) 등)을 구비한 화합물 반도체 장치 전반에서 생길 수 있는 문제이다. 또한 여기에서는, 와이드 갭 반도체층은, 2.2eV 이상의 밴드 갭을 갖는 반도체층이라고 정의한다.
또한, 종래의 기술에는, 상기한 바와 같이 화합물 반도체 장치의 기계적 강도가 낮다는 문제 및 제조시의 수율이 낮다는 문제가 있기 때문에, 종래의 디바이스의 사이즈는 수 백 μm 제곱 정도였다(비특허문헌 1). 종래의 기술에서는, 대면적 디바이스를 실현하는 것은 곤란하였다.
본 발명은, 상기 과제를 해결하기 위한 것으로, 이의 하나의 목적은, 기계적 강도를 향상시킬 수 있는 화합물 반도체 장치, 화합물 반도체 기판, 및 화합물 반도체 장치의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은, 제조시의 수율을 향상시킬 수 있는 화합물 반도체 장치, 화합물 반도체 기판, 및 화합물 반도체 장치의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 대면적의 디바이스를 실현할 수 있는 화합물 반도체 장치, 화합물 반도체 기판, 및 화합물 반도체 장치의 제조방법을 제공하는 것이다.
본 발명의 한 국면에 따른 화합물 반도체 장치는, 평면적으로 본 경우에 구멍을 에워싼 형상을 갖는 Si 기판과, Si 기판의 상면에 형성되고, 또한 구멍을 덮는, 공유 결합성 결정층과, 결정층의 상면측에 형성된 Ga을 포함하는 와이드 갭 반도체층과, 와이드 갭 반도체층의 상면측에 형성된 제1, 제2 및 제3 전극을 구비하고, 제1 전극과 제2 전극 사이에 흐르는 전류는, 제3 전극에 인가되는 전압에 의해 제어 가능하고, Si 기판의 상면에 대하여 직교하는 방향에서 보아 제1, 제2 및 제3 전극과 겹치는 영역에는 Si 기판은 존재하지 않는다.
상기 화합물 반도체 장치에서 바람직하게는, 결정층은, 다이아몬드 구조, 2H육방정, 3C 입방정, 4H 육방정, 6H 육방정 및 15R 능면체정 중 적어도 어느 하나의 결정 구조를 갖는다.
상기 화합물 반도체 장치에서 바람직하게는, 결정층은, C를 포함하는 결정층 또는 BN(질화붕소)으로 이루어진다.
상기 화합물 반도체 장치에서 바람직하게는, 결정층은, 3C-SiC로 이루어진다.
상기 화합물 반도체 장치에서 바람직하게는, 결정층의 상면은 (111)면이다.
상기 화합물 반도체 장치에서 바람직하게는, 결정층은, N형 도펀트인 질소 및 인, P형 도펀트인 Al(알루미늄) 및 B(붕소) 및 반절연성을 발현시키는 도펀트인 전이 금속 중 적어도 어느 1종류를 불순물로서 포함하는 SiC로 이루어지고, N형 도펀트의 농도를 농도 N(개/㎤), P형 도펀트의 농도를 농도 P(개/㎤), 반절연성을 발현시키는 도펀트의 농도를 농도 I(개/㎤)로 하는 경우에, 농도 N, P 및 I의 사이에 하기 수학식 (1) 내지 (3) 중 어느 하나의 관계가 성립된다.
｜N － P｜≤1×1016 … (1)
N ＋ P ＜ I ＜ 1×1021 … (2)
1×1018≤｜N － P｜≤1×1021 및 I ＜ N ＋ P … (3)
상기 화합물 반도체 장치에 있어서 바람직하게는, 결정층은, 100Ω·cm 이상 또는 100mΩ·cm 이하의 비저항을 갖는다.
상기 화합물 반도체 장치에 있어서 바람직하게는, 구멍의 저부에 형성된 금속층을 추가로 구비한다.
상기 화합물 반도체 장치에 있어서 바람직하게는, 금속층과 제1 전극은 전기적으로 접속된다.
상기 화합물 반도체 장치에 있어서 바람직하게는, 결정층과 와이드 갭 반도체층 사이에 형성된, Ga을 포함하지 않는 질화물층을 추가로 구비한다.
본 발명의 다른 국면에 따른 화합물 반도체 기판은, 평면적으로 본 경우에 복수의 구멍을 에워싼 형상을 갖는 Si 기판과, Si 기판의 상면에 형성되고, 또한 복수의 구멍을 덮는, 공유 결합성 결정층을 구비하고, 복수의 구멍 각각의 저부에 노출된 결정층은 파손되어 있지 않다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 결정층의 상면측에 형성된 Ga을 포함하는 와이드 갭 반도체층을 추가로 구비한다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 복수의 구멍 각각에 대응하여 와이드 갭 반도체층의 상면측에 형성된 제1, 제2 및 제3 전극을 추가로 구비하고, 제1 전극과 제2 전극 사이에 흐르는 전류는, 제3 전극에 인가되는 전압에 의해 제어 가능하고, Si 기판의 상면에 대하여 직교하는 방향에서 보아 제1, 제2 및 제3 전극과 겹치는 영역에는 Si 기판은 존재하지 않는다.
본 발명의 다른 국면에 따른 화합물 반도체 장치의 제조방법은, Si 기판의 상면에 공유 결합성 결정층을 형성하는 공정과, 결정층의 상면측에 Ga을 포함하는 와이드 갭 반도체층을 형성하는 공정과, Si 기판의 하면에 구멍을 형성하고, 구멍의 저부에 결정층을 노출시키는 공정과, 와이드 갭 반도체층의 상면측에 제1, 제2 및 제3 전극을 형성하는 공정을 구비하고, 제1 전극과 제2 전극 사이에 흐르는 전류는, 제3 전극에 인가되는 전압에 의해 제어 가능하다.
상기 제조방법에 있어서 바람직하게는, 결정층을 노출시키는 공정은, Si 기판의 일부를 에칭하는 공정을 포함하고, 결정층을 노출시키는 공정은, 와이드 갭 반도체층을 형성하는 공정보다도 나중에 행해진다.
[도 1] 본 발명의 제1 실시형태에서의 화합물 반도체 장치(100)의 각 부재의 평면 레이아웃으로서, Si 기판(1)의 상면(1a)에 대하여 직교하는 방향에서 본 경우의 평면 레이아웃을 나타내는 도면이다.
[도 2] 본 발명의 제1 실시형태에서의 화합물 반도체 장치(100)의 구성을 나타내는 단면도로서, 도 1 중 II-II선에 따른 단면도이다.
[도 3] 본 발명의 제1 실시형태에서의 화합물 반도체 장치(100)의 제조방법의 제1 공정을 나타내는 단면도이다.
[도 4] 본 발명의 제1 실시형태에서의 화합물 반도체 장치(100)의 제조방법의 제2 공정을 나타내는 단면도이다.
[도 5] 본 발명의 제1 실시형태에서의 화합물 반도체 장치(100)의 제조방법의 제3 공정을 나타내는 단면도이다.
[도 6] 본 발명의 제1 실시형태에서의 화합물 반도체 장치(100)의 제조방법의 제4 공정을 나타내는 단면도이다.
[도 7] 본 발명의 제1 실시형태에서의 화합물 반도체 장치(100)의 제조방법의 제5 공정을 나타내는 단면도이다.
[도 8] 본 발명의 제1 실시형태에서의 화합물 반도체 장치(100)의 제조방법의 제6 공정을 나타내는 단면도이다.
[도 9] 본 발명의 제1 실시형태의 제1 변형예에서의 화합물 반도체 장치(100)의 제조방법을 나타내는 단면도이다.
[도 10] 본 발명의 제1 실시형태의 제2 변형예에서의 화합물 반도체 장치(100)의 구성을 나타내는 단면도이다.
[도 11] 본 발명의 제2 실시형태에서의 화합물 반도체 기판(101)의 구성을 나타내는 평면도로서, Si 기판(1)의 하면측에서 본 경우의 평면도이다.
[도 12] 본 발명의 제2 실시형태에서의 화합물 반도체 기판(101)의 구성을 나타내는 단면도로서, 도 11의 XII―XII선에 따른 단면도이다.
이하, 본 발명의 실시형태에 대하여, 도면에 기초하여 설명한다.
[제1 실시형태]
도 1은, 본 발명의 제1 실시형태에서의 화합물 반도체 장치(100)의 각 부재의 평면 레이아웃으로서, Si 기판(1)의 상면(1a)에 대하여 직교하는 방향에서 본 경우의 평면 레이아웃을 나타내는 도면이다. 도 2는, 본 발명의 제1 실시형태에서의 화합물 반도체 장치(100)의 구성을 나타내는 단면도로서, 도 1 중 II-II선에 따른 단면도이다.
도 1 및 도 2를 참조하여, 본 실시형태에서의 화합물 반도체 장치(100)(화합물 반도체 장치의 일례)는, 반도체 디바이스로서 GaN-HEMT(High Electron Mobility Transistor)를 포함하고 있다. 이 HEMT는, 고주파 용도의 것(수 기가헤르츠 정도의 높은 주파수의 전압이 게이트 전극에 인가되는 것)인 것이 바람직하다. 단, 본 발명은, 고주파 용도 이외의 반도체 디바이스에도 적용할 수 있는 것은 말할 것도 없다.
화합물 반도체 장치(100)는, Si 기판(1)(Si 기판의 일례)과, SiC층(3)(결정층의 일례)과, AlN(질화알루미늄) 버퍼층(5)(Ga을 포함하지 않는 질화물층의 일례)과, AlGaN(질화알루미늄갈륨) 버퍼층(7)과, GaN층(9)과, AlGaN층(11)과, 소스 전극(13)(제1 전극의 일례)과, 드레인 전극(15)(제2 전극의 일례)과, 게이트 전극(17)(제3 전극의 일례)과, 절연층(19)을 구비하고 있다. GaN층(9) 및 AlGaN층(11)은, Ga을 포함하는 질화물층인 Ga 질화물층(10)(와이드 갭 반도체층의 일례)을 구성하고 있다. Ga 질화물층(10)에는 HEMT가 형성되어 있다.
Si 기판(1)은, 평면적으로(Si 기판의 상면(1a)에 대하여 직교하는 방향에서) 본 경우에, 구멍(관통 구멍)(21)(구멍의 일례)을 에워싼 환상의 평면 형상을 갖고 있다. Si 기판(1)의 상면(1a)에는 (111)면이 노출되어 있다. Si 기판(1)의 상면(1a)에는 (100)면이나 (110)면이 노출되어 있어도 좋다. 구멍(21)은, 임의의 평면 형상을 갖고 있으면 좋고, 직사각형의 평면 형상이라도 좋고, 원형의 평면 형상을 갖고 있어도 좋다. 구멍(21)의 저부의 면적과 동일한 면적을 갖는 원을 상정한 경우, 이 원은 1mm 이상 50mm 이하의 직경을 갖고 있고, 바람직하게는 10mm 이하의 직경을 갖고 있다. 구멍(21)의 크기는, 화합물 반도체 장치(100)에 요구되는 기계적 강도 등에 따라서 결정되어도 좋다. Si 기판(1)은, 200μm 이상 1.5mm 이하의 두께(Si 기판의 상면(1a)에 대하여 직교하는 방향의 길이)를 갖고 있다.
SiC층(3)은, Si 기판(1)에 접촉하고 있고, Si 기판(1)의 상면(1a)에 형성되어 있다. SiC층(3)은 구멍(21)을 덮고 있고, SiC층(3)의 하면(3b)은 구멍(21)의 저부에 노출되어 있다. SiC층(3)은, Si 기판(1)의 구멍(21)의 측면에는 형성되어 있지 않다.
SiC층(3)은, 예를 들어 2H(육방정)-SiC, 3C(입방정)-SiC, 4H(육방정)-SiC, 6H(육방정)-SiC 또는 15R(능면체정)-SiC 중 적어도 어느 하나의 결정 구조를 갖고 있는 것이 좋다. 특히, SiC층(3)이 Si 기판(1)의 상면(1a)에 에피택셜 성장된 것인 경우, 일반적으로, SiC층(3)은 3C-SiC으로 이루어져 있고, SiC층(3)의 상면은 (111)면이다. 또한, SiC층(3)의 상면은, (110)면이나 (-1-1-1)면 등, (111)면 이외라도 좋다. SiC층(3)은, 20nm 이상 10μm 이하의 두께를 갖고 있다. SiC층(3)의 두께는, 바람직하게는 100nm 이상 3.5μm 이하이다. SiC층(3)의 두께는, 보다 바람직하게는 500nm 이상 2μm 이하이다. SiC층(3)은, 단결정(3C-SiC)으로 이루어져 있지만, 일부의 영역에서 다결정 SiC나 아몰퍼스 SiC를 포함하고 있어도 좋다.
SiC층(3)은 결정층의 일례이다. 이러한 결정층은, 공유 결합성 결정층이면 좋고, SiC층 이외에, 다이아몬드나 BN 등이라도 좋다. SiC 및 다이아몬드는 C를 포함하는 결정층으로서 분류된다. BN은, 육방정 층상 구조, 입방정 섬아연광 구조 또는 육방정 우르츠광 구조 등의 결정 구조를 갖고 있다. 고주파 특성을 개선하는 관점에서, 이 결정층은 100Ω·cm 이상 또는 100mΩ·cm 이하의 비저항을 갖는 것이 바람직하다. 이 결정층은 1,000Ω·cm 이상 또는 10mΩ·cm 이하의 비저항을 갖는 것이 보다 바람직하고, 10,000Ω·cm 이상 또는 1mΩ·cm 이하의 비저항을 갖는 것이 더욱 바람직하고, 10.000Ω·cm 이상 또는 100μΩ·cm 이하의 비저항을 갖는 것이 더욱 바람직하다. 결정층이 상기 범위의 비저항을 갖는 경우에는, 화합물 반도체 장치(100) 내의 기생 용량이나 기생 저항을 저감할 수 있어, 화합물 반도체 장치(100)의 고주파 특성이 특히 양호해진다.
또한, 결정층은, N형 도펀트인 질소 및 인, P형 도펀트인 Al 및 B, 및 반절연성을 발현시키는 도펀트인 전이 금속 중 적어도 어느 1종류를 불순물로서 포함하는 SiC로 이루어지고, 또한 N형 도펀트의 농도 N(개/㎤), P형 도펀트의 농도 P(개/㎤) 및 반절연성을 발현시키는 도펀트의 농도 I(개/㎤)의 사이에 하기 수학식 (1) 내지 (3) 중 어느 하나의 관계가 성립되는 것이라도 좋다. 이러한 전이 금속으로서는, Sc(스칸듐) 및 Ti(티탄)이나 V(바나듐), Cr(크롬) 등의 도펀트를 들 수 있다. 또한, SiC에 의도적인 도핑을 하지 않는 경우라도, SiC 중에는 환경 물질인 질소가 통상 미량으로 포함되어 있다. 이 환경 물질인 질소도, 상기 도펀트에 포함된다.
｜N － P｜≤1×1016 … (1)
N ＋ P ＜ I ＜ 1×1021 … (2)
1×1018≤｜N － P｜≤1×1021 및 I ＜ N ＋ P … (3)
상기 수학식 (1) 및 (2)는 SiC층을 고저항화할 경우에 충족해야 할 조건이고, 상기 수학식 (3)은 SiC층을 저저항화할 경우에 충족해야 할 조건이다.
AlN 버퍼층(5)은, SiC층(3)에 접촉되어 있고, SiC층(3)의 상면에 형성되어 있다. AlN 버퍼층(5) 및 AlGaN 버퍼층(7)은, SiC층(3)과 GaN층(9)과의 격자 상수의 차 및 열팽창계수의 차를 완화하는 버퍼층으로서의 기능을 한다. AlN 버퍼층(5)은, 예를 들어 5nm 이상 2μm 이하의 두께를 갖고 있고, 보다 바람직하게는 100nm 이상 1μm 이하의 두께를 갖고 있다.
AlGaN 버퍼층(7)은, AlN 버퍼층(5)에 접촉되어 있고, AlN 버퍼층(5)의 상면에 형성되어 있다. AlGaN 버퍼층(7)은, 예를 들어 500nm 이상 2μm 이하의 두께를 갖고 있고, 보다 바람직하게는 900nm 이상 2μm 이하의 두께를 갖고 있다. 또한, AlGaN 버퍼층(7)은 생략되어도 좋다. 또한, AlGaN 버퍼층(7)은 초격자 구조 등의 다른 버퍼 구조로 치환되어도 좋다.
GaN층(9)은, AlGaN 버퍼층(7)에 접촉되어 있고, AlGaN 버퍼층(7)의 상면에 형성되어 있다. GaN층(9)은 메사 구조를 갖고 있고, 볼록부(9a)를 포함하고 있다. GaN층(9)의 AlGaN층(11)과의 계면 부근에는 불순물이 의도적으로는 도입되어 있지 않은 것이 바람직하고, GaN층(9)과 AlGaN층(11)과의 계면은 HEMT의 전자 주행층이 된다. GaN층(9)은, 예를 들어 200nm 이상 9μm 이하의 두께를 갖고 있다. GaN층(9)은, 보다 바람직하게는 550nm 이상 3μm 이하의 두께를 갖고 있다. 또한, GaN층(9) 중에 AlN이나 AlGaN의 박막층이 적절히 삽입되어도 좋다. 삽입되는 층의 총 수는 9층 이하인 것이 바람직하고, 5층 이하인 것이 보다 바람직하고, 3층 이하인 것이 더욱 바람직하다.
AlGaN층(11)은, GaN층(9)의 볼록부(9a)의 상면에 접촉되어 있고, 볼록부(9a)에 의해 구획된 영역(제2 소자 분리 영역)(RG2)에 형성되어 있다. AlGaN층(11)은, HEMT의 장벽층이 된다. AlGaN층(11)은, 예를 들어 10nm 이상 50nm 이하 두께를 갖고 있고, 보다 바람직하게는 20nm 이상 40nm 이하의 두께를 갖고 있다.
SiC와 Ga을 포함하는 질화물은 격자 상수가 근사(近似)하고 있다. 따라서 SiC층(3)은 Ga 질화물층(10)의 하지층으로서의 역할을 한다. 또한, Ga 질화물층(10)은 SiC층(3)의 상면측에 형성되면 좋다. 본 실시형태에서는, SiC층(3)과 Ga 질화물층(10) 사이에, AlN 버퍼층(5) 및 AlGaN 버퍼층(7)이 형성되어 있고, SiC층(3)을 구성하는 SiC과 GaN층(9)을 구성하는 GaN과의 격자 상수 및 열팽창계수의 차이가 AlN 버퍼층(5) 및 AlGaN 버퍼층(7)에 의해 완화되어 있다. 또한, AlN 버퍼층(5) 및 AlGaN 버퍼층(7)이 생략되고, SiC층(3)의 상면에 Ga 질화물층(10)이 직접 형성되어도 좋다.
소스 전극(13), 드레인 전극(15) 및 게이트 전극(17) 각각은 Ga 질화물층(10)의 상면측에 형성되어 있다. 소스 전극(13) 및 드레인 전극(15) 각각은 AlGaN층(11)의 상면에 서로 간격을 두어 형성되어 있다. 게이트 전극(17)은, AlGaN층(11)의 상면에서, 소스 전극(13)과 드레인 전극(15) 사이에 형성되어 있다. 소스 전극(13), 드레인 전극(15) 및 게이트 전극(17) 각각은 GaN층(9)의 상면으로까지 뻗어 있다. 소스 전극(13) 및 드레인 전극(15) 각각은 AlGaN층(11)에 오믹 접촉되어 있다. 게이트 전극(17)은, 예를 들어 AlGaN층(11)에 쇼트 키 접촉되어 있다. 소스 전극(13) 및 드레인 전극(15) 각각은 예를 들어, AlGaN층(11)측으로부터 차례로 Ti(티탄)층 및 Al층을 적층한 구조를 갖고 있다. 게이트 전극(17)은, 예를 들어, AlGaN층(11)측으로부터 차례로 Ni(니켈)층 및 Au(금)층을 적층한 구조를 갖고 있다.
화합물 반도체 장치(100)와, 인접하는 다른 화합물 반도체 장치와의 사이에는 분리홈(22)이 형성되어 있다. 화합물 반도체 장치(100)는, 분리홈(22)에 의해 인접하는 화합물 반도체 장치와의 사이가 전기적으로 분리되어 있다. 복수의 화합물 반도체 장치(100) 각각은, 분리홈(22)에 의해 구획된 영역(제1 소자 분리 영역)(RG1)에 형성되어 있다. 분리홈(22)은, 절연층(19)의 상면으로부터 Si 기판(1)의 상면(1a)에 달하는 깊이까지 형성되어 있다. 또한, 화합물 반도체층(100)을 구획하는 분리홈은, AlGaN층(11)과 GaN층(9)과의 경계에 달하는 깊이까지 형성되어 있는 것이 바람직하고, AlGaN 버퍼층(7)에 달하는 깊이인 것이 더욱 바람직하고, AlN 버퍼층(5)에 달하는 깊이인 것이 더욱 바람직하고, SiC층(3)에 달하는 깊이인 것이 더욱 바람직하고, Si 기판(1)의 상면(1a)에 달하는 깊이까지 형성되어 있는 것이 더욱 바람직하다. 분리홈(22)은, 반드시 형성되지는 않아도 좋다. 또한 절연층(19)도 반드시 형성되지는 않아도 좋다. 또한, 분리홈(22)을 형성하는 대신에, 상기 영역의 질화물층에 이온 주입을 행하고, 이로써 상기 영역을 고저항화시켜서 이것을 분리층으로 해도 좋다.
절연층(19)은, 분리홈(22) 안을 메우도록 GaN층(9) 및 AlGaN층(11) 위에 형성되어 있다. 절연층(19)의 필요한 개소에는 개구부(19a)가 형성되어 있고, 개구부(19a)의 저부에는 소스 전극(13) 및 드레인 전극(15)이 노출되어 있다. 절연층(19)은, 예를 들어 SiN(질화규소)나 SiO2(산화규소) 등으로 이루어져 있다.
화합물 반도체 장치(100)를 구성하는 각 층의 두께는, 예를 들어 분광 엘립소미터를 사용하여 측정된다. 분광 엘립소미터는, 편광인 입사광을 측정 대상에 조사하여 측정 대상으로부터의 반사광을 수광한다. S 편광과 P 편광에서는 위상의 어긋남이나 반사율의 차이가 있기 때문에, 반사광의 편광 상태는 입사광의 편광 상태와는 다른 것이 되어 있다. 이 편광 상태의 변화는, 입사광의 파장, 입사 각도, 막의 광학 상수 및 막 두께 등에 의존한다. 분광 엘립소미터는, 얻어진 반사광으로부터, 입사광의 파장이나 입사각에 기초하여 막의 광학 상수나 막 두께를 산출한다. 또한, 분광 반사법, 단면 SEM 관찰 또는 단면 TEM 관찰 등에서도 각 층의 두께를 측정할 수 있는 것은 말할 것도 없다.
본 실시형태의 HEMT의 동작은 다음과 같다. 소스 전극(13)은 항상 접지 전위(기준이 되는 전위)로 유지된다. 게이트 전극(17)에 전압이 인가되어 있지 않은 상태에서는, GaN층(9)과 AlGaN층(11)과의 밴드 갭의 차이 및 AlGaN층(11)의 분극이나 응력에 기인하여, GaN층(9)과 AlGaN층(11)과의 헤테로 접합 계면에, 2차원 전자 가스가 형성된다. 한편, 게이트 전극(17)에 충분한 음의 전압을 가하면, 상기 2차원 전자 가스가 GaN층(9)과 AlGaN층(11)과의 헤테로 접합 계면으로부터 배제되고, 이에 의해 드레인 전극(15)에서 소스 전극(13)으로의 전류는 흐르지 않는다. 한편, 게이트 전극(17)에 양의 전압이 인가되면, 전계 효과에 의해 2차원 전자 가스의 농도가 높아진다. 이에 의해, 드레인 전극(15)에서 소스 전극(13)으로 흐르는 전류가 증가된다. 따라서, 소스 전극(13)과 드레인 전극(15) 사이에 흐르는 전류는, 게이트 전극(17)에 인가되는 전압에 의해 제어 가능하다.
HEMT가 형성되는 경우의 Ga 질화물층(10)은, 제1 질화물층과, 제1 질화물층의 표면에 형성되고 제1 질화물층의 밴드 갭보다도 넓은 밴드 갭을 갖는 제2 질화물층을 포함하고 있는 것이면 좋고, GaN과 AlGaN의 조합 이외의 질화물 반도체 재료의 조합(예를 들어, Al 조성비가 다른 2종류의 AlGaN층)에 의해 구성되어 있어도 좋다.
도 1을 참조하여, Si 기판(1)의 상면(1a)에 대하여 직교하는 방향에서 보아 소스 전극(13), 드레인 전극(15) 및 게이트 전극(17)과 겹치는 영역(HEMT의 바로 아래의 영역)에는, 구멍(21)이 형성되어 있고, Si 기판(1)은 존재하고 있지 않다. 이와 같이, 화합물 반도체 장치(100)에서는, 반도체 장치의 바로 아래의 Si 기판이 제거되어 있다.
Si 기판은, 겨우 200℃ 정도의 온도에서 금속화하기 때문에, 화합물 반도체 장치의 바로 아래에 하지 Si 기판이 존재하는 경우에는, 화합물 반도체 장치의 동작시에 반도체 장치가 발열하면, 고저항의 하지 Si 기판의 비저항은 서서히 저하되어, 전력 손실이 커지는 비저항의 범위를 통과한다. 이 때문에, 화합물 반도체 장치의 전력 손실을 억제하는 것이 곤란하다. 그러나, 본 실시형태에서의 화합물 반도체 장치(100)에서는, 이러한 Si 기판이 화합물 반도체 장치(100)의 바로 아래에 존재하지 않기 때문에, 화합물 반도체 장치가 발열해도 전력 손실을 억제 가능한 구성으로 할 수 있다. 이로써, 양호한 고주파 특성을 갖는 HEMT를 실현할 수 있다.
Si 기판이 제거된 영역(구멍(21))의 측벽의 내측에 복수의 기능 소자를 만들어 넣어도 좋다.
이어서, 본 실시형태에서의 화합물 반도체 장치(100)의 제조방법에 대하여, 도 3 내지 도 8을 사용하여 설명한다.
도 3을 참조하여, 예를 들어 원판상의 (구멍(21)(도 1)이 형성되어 있지 않은) Si 기판(1)을 준비한다. 그리고, Si 기판(1)의 상면(1a)에, SiC층(3), AlN 버퍼층(5), AlGaN 버퍼층(7), GaN층(9) 및 AlGaN층(11)을 이러한 순서로 형성한다.
SiC층(3)은, Si 기판(1)의 상면(1a)을 탄화함으로써 얻어진 SiC로 이루어진 하지층 위에, MBE(Molecular Beam Epitaxy)법, CVD(Chemical Vapor Deposition)법 또는 LPE(Liquid Phase Epitaxy)법 등을 이용하여 SiC를 호모 에피택셜 성장시킴으로써 형성되어도 좋다. SiC층(3)은, Si 기판(1)의 표면을 탄화하는 것만에 의해 형성되어도 좋다. 또한, SiC층(3)은, Si 기판(1)의 표면 위에 SiC를 헤테로 에피택셜 성장시킴으로써 형성되어도 좋다. 또한, 상기 헤테로 에피택셜 성장에 앞서, 버퍼층을 형성하여도 좋다.
AlN 버퍼층(5)은, 예를 들어 MOCVD(Metal Organic Chemical Vapor Deposition)법을 이용하여 형성된다. AlN 버퍼층(5)의 성장 온도는, 예를 들어 1,000℃ 이상 Si 융점 미만이다. 이때, Al원 가스로서는, 예를 들어 TMA(Tri Methyl Aluminium)나 TEA(Tri Ethyl Aluminium), DMAH(Di Methyl Aluminium Hydride) 등이 사용된다. 질소원 가스로서는, 예를 들어 NH3(암모니아)가 사용된다.
AlGaN 버퍼층(7)은, 예를 들어 MOCVD법을 사용하여 형성된다. AlGaN 버퍼층(7)의 성장 온도는, 예를 들어 1,000℃ 이상 Si 융점 미만이다. 이때, Al원 가스로서는, 예를 들어 TMA나 TEA 등이 사용된다. Ga원 가스로서는, 예를 들어 TMG(Tri Methyl Gallium)나 TEG(Tri Ethyl Gallium) 등이 사용된다. 질소원 가스로서는, 예를 들어 NH3가 사용된다.
GaN층(9)은 예를 들어 MOCVD법을 사용하여 형성된다. GaN층(9)의 성장 온도는, 예를 들어 900℃ 이상 1,200℃ 이하이다. 이때, Ga원 가스로서는, 예를 들어 TMG나 TEG 등이 사용된다. 질소원 가스로서는, 예를 들어 NH3가 사용된다.
AlGaN층(11)은, 예를 들어 MOCVD법 또는 MBE법 등에 의해 형성된다.
도 4를 참조하여, 다음에 AlGaN층(11)의 상면측으로부터 에칭을 행함으로써, 필요한 영역의 AlGaN층(11) 및 GaN층(9)을 제거한다. 이로써, GaN층(9) 내에 볼록부(9a)가 형성되고, 볼록부(9a)의 상면 이외에 존재하는 여분의 AlGaN층(11)이 제거된다.
도 5를 참조하여, 다음에 GaN층(9)의 상면으로부터 Si 기판(1)의 상면(1a)에 달하는 분리홈(22)을 형성한다. 분리홈(22)은, 기계적 연삭이나 에칭 등의 방법에 의해 형성된다.
도 6을 참조하여, 다음에 통상의 사진 제판 기술 및 에칭 기술을 이용하여, 소스 전극(13) 및 드레인 전극(15) 각각을 AlGaN층(11) 및 GaN층(10) 각각의 상면의 필요한 영역에 형성한다. 다음에, 통상의 사진 제판 기술 및 에칭 기술을 이용하여, 게이트 전극(17)을 AlGaN층(11) 및 GaN층(10) 각각의 상면의 필요한 영역에 형성한다. 소스 전극(13), 드레인 전극(15) 및 게이트 전극(17) 각각은, 예를 들어 증착법, MOCVD법 또는 스퍼터법 등에 의해 형성된다.
도 7을 참조하여, 다음에, Si 기판(1)의 하면(1b)의 중앙부의 Si를 제거함으로써 구멍(21)을 형성한다. Si의 제거는 Si 기판(1)의 Si를 기계적으로 연삭함으로써 행해진다. 또한 Si의 제거는, Si 기판(1)의 하면(1b)에 환상으로 포토레지스트를 형성하고, 형성한 포토레지스트를 마스크로 하여 Si 기판(1)의 Si를 에칭함으로써 행해져도 좋다. 또한 Si의 제거는, 기계적 연삭이나 웨트 에칭 등의 복수의 방법의 조합에 의해 행해져도 좋다. Si가 제거된 결과, 구멍(21)의 저부에는 SiC층(3)의 하면(3b)이 노출된다. 또한, SiC층(3)의 하면(3b)을 노출시키는 최종 공정은, 웨트 에칭 또는 드라이 에칭에 의한 방법이 바람직하다. 또한, 상기 Si의 제거 공정에 앞서, 전극 형성면측의 표면에 보호층을 형성 또는 첩부하는 것이 바람직하다. 보호층으로서는, 예를 들어 포토레지스트나 폴리이미드제의 도포제 또는 폴리이미드제 필름, PVC제 필름 등이 있다. 상기 보호막은, 구멍의 형성 후 또는 구멍의 형성 도중(기계적 연삭 후 등)에 박리시킨다. 박리 후에는 필요에 따라서 유기 세정 등 전극 형성면의 세정을 행한다.
특히, 웨트 에칭에 의해 구멍(21)이 형성된 경우에는, Si 기판(1)이 등방적으로 에칭된다. 그 결과, 도 7 점선에서 나타내는 바와 같이 Si 기판(1)에서의 구멍(21)의 내벽면은 경사지고, SiC층(3)에서 멀어짐에 따라 Si 기판(1)의 폭(도 7 중 가로 방향의 길이)은 좁아진다.
또한 구멍(21)은, SiC층(3) 형성 후의 임의의 타이밍으로 형성되면 좋다. 구멍(21)의 형성을 행한 후에, 소스 전극(13), 드레인 전극(15) 및 게이트 전극(17) 각각을 형성해도 좋다.
도 8을 참조하여, 다음에 분리홈(22)의 내부를 메우고, GaN층(9), AlGaN층(11), 소스 전극(13) 및 드레인 전극(15) 각각을 덮도록 절연층(19)을 형성한다.
도 2를 참조하여, 그 후, 통상의 사진 제판 기술 및 에칭 기술을 이용하여, 절연층(19)의 필요한 영역에 개구부(19a)를 형성하여, 도 1 및 도 2에 나타내는 화합물 반도체 장치(100)가 완성된다.
또한, 분리홈(22) 안은 절연층으로 메우지 않아도 좋다. 분리홈(22)은 반드시 형성되지는 않아도 좋다. 분리홈(22)을 형성하는 대신에, 상기 영역의 질화물층에 이온 주입을 행하고, 이로써 상기 영역을 고저항화시켜서 이것을 분리층으로 해도 좋다.
다음에, 본 실시형태의 효과에 대하여 설명한다.
Ga 질화물층(10)은, 이온성 결정으로 이루어져 있고, Ga 질화물층(10) 내의 각 원자는 전기적인 인력에 의해 상호 연결되어 있다. 일반적으로 이온성 결정은, 단단한 성질을 갖고 있지만, 벽개성(물러서 깨지기 쉬운 성질)을 갖고 있다. 이 때문에, Ga 질화물층(10)에 외력이 가해지면 Ga 질화물층(10)에는 크랙이 발생하기 쉽다. 한편, SiC층(3)은 공유 결합성 결정으로 이루어져 있고, SiC층(3) 내의 각 원자는 공유 결합에 의해 상호 연결되어 있다. 일반적으로 공유 결합성 결정은, 벽개성이 낮고, 공유 결합성 결정의 크랙의 발생 원리는 이온성 결정에 대한 크랙의 발생 원리와는 다르다. 그 결과, Ga 질화물층(10)에 대한 크랙의 발생이 SiC층(3)에 의해 억지되고, 화합물 반도체 장치(100)의 기계적 강도를 향상시킬 수 있다.
또한, 여기에서는, 수소·할로겐족 원소·희가스 원소를 제외한 전형 비금속 원소만으로 구성되는 결정을 공유 결합성 결정이라고 정의한다. 즉, B(붕소), C(탄소), Si(규소), N(질소), P(인), As(비소), O(산소), S(황), Se(셀레늄), Te(텔루륨)만으로 구성되는 결정을 공유 결합성 결정이라고 정의한다.
또한, SiC층(3)은, 환상의 평면 형상을 갖는 Si 기판(1)에 의해 아래쪽으로부터 지지되어 있다. 이 때문에, SiC층(3)의 기계적 강도를 Si 기판(1)에 의해 보강할 수 있고, 화합물 반도체 장치(100)의 기계적 강도를 향상시킬 수 있다.
또한, 제조 공정에 있어서, Si 기판(1)에 구멍(21)을 형성하고, 구멍(21)의 저부에 SiC층(3)을 노출시키는 공정(도 7의 공정) 시에는, SiC층(3)은, 환상의 평면 형상을 갖는 Si 기판(1)에 의해 지지되어 있다. 이 때문에, SiC층(3)의 기계적 강도를 Si 기판(1)에 의해 보강할 수 있고, 구멍(21)의 형성시의 SiC층(3)에 대한 크랙의 발생을 억지할 수 있다. 그 결과, 화합물 반도체 장치(100)의 제조시의 수율을 향상시킬 수 있다.
또한, 상기한 바와 같이, 화합물 반도체 장치(100)의 기계적 강도를 향상시킬 수 있고, 화합물 반도체 장치(100)의 제조시의 수율을 향상시킬 수 있으므로, 구멍(21)의 크기를 확대할 수 있고, Si 기판이 존재하지 않는 구조 위에 대면적의 디바이스를 실현할 수 있다. Si 기판이 존재하지 않는 디바이스는, 고온 동작시의 고주파 특성의 열화가 적고, 또한, 대면적의 디바이스에 의하면 게이트 폭을 길게 할 수 있으므로, 디바이스가 동작 가능한 전류값을 증가시킬 수 있다. 따라서, 고온 동작시의 고주파 특성의 열화가 적고, 대전류에서 동작 가능한 디바이스를 고수율로 제조 가능해진다.
또한, 제1 실시형태에 있어서, 구멍(21)의 상부 영역에서는 Si 기판(1)이 제거되어 있으므로, Si 기판(1)의 내부를 통한 가로 방향 전류 경로가 없는 구조가 형성된다. 이 때문에, 제1 실시형태에서, AlN 버퍼층(5), AlGaN 버퍼층(7), GaN층(9)에 C나 전이 금속을 도핑함으로써, 또는 이들 층에 의도적인 도핑을 행하지 않음으로써, 이들 층을 충분히 고저항인 층으로 하면, 구멍(21)을 형성하지 않는 경우에 비해, 화합물 반도체 장치(100)의 소스 전극(13)과 드레인 전극(15) 간의 기생 전도를 충분히 억제할 수 있고, 따라서 디바이스의 내압도 향상시킬 수 있다.
[제1 실시형태의 변형예]
도 9는, 본 발명의 제1 실시형태의 제1 변형예에서의 화합물 반도체 장치(100)의 제조방법을 나타내는 단면도이다.
도 9를 참조하여, 제1 변형예는, 상기 실시형태의 화합물 반도체 장치(100)의 제조방법의 변형예이다. 제1 변형예에서는, SiC층(3)을 형성한 후로써, Ga 질화물층(10) 등을 형성하기 전에, Si 기판(1)의 하면(1b)의 중앙부의 Si를 제거함으로써, 복수의 구멍(21)을 형성한다.
상기한 바와 같이, SiC층(3)은, 환상의 평면 형상을 갖는 Si 기판(1)에 의해 지지되어 있고, SiC층(3)의 기계적 강도는 Si 기판(1)에 의해 보강되어 있다. Ga 질화물층(10)을 형성하기 전이라도, Si 기판(1) 및 SiC층(3)은 충분한 기계적 강도를 갖고 있고, SiC층(3)으로의 크랙의 발생을 억지할 수 있다. 이로써, Si 기판의 상면에 복수의 구멍(21)이 형성되고, 또한, 상기 복수의 구멍(21) 각각의 저부에 노출된 SiC층이 어느 것도 파손되어 있지 않은 구조를 실현할 수 있다.
또한, SiC층(3)으로의 크랙의 발생을 가능한 한 억지한다는 관점에서는, 상기 실시형태와 같이, Ga 질화물층(10) 등을 형성한 후에 구멍(21)을 형성하는 것이 바람직하다. Si 기판(1) 및 Ga 질화물층(10) 등에 의해 SiC층(3)의 기계적 강도가 보강된 상태에서 구멍(21)을 형성할 수 있기 때문이다.
도 10은, 본 발명의 제1 실시형태의 제2 변형예에서의 화합물 반도체 장치(100)의 구성을 나타내는 단면도이다.
도 10을 참조하여, 제2 변형예에서의 화합물 반도체 장치(100)는, 금속층(23)(금속층의 일례)을 추가로 구비하고 있는 점에서, 도 1 및 도 2에 나타내는 상기 실시형태의 화합물 반도체 장치와는 다르다. 금속층(23)은, 적어도 구멍(21)의 저부에 형성되어 있고, SiC층(3)의 하면(3b)에 접촉되어 있다. 금속층(23)은 소스 전극(13)과 전기적으로 접속되어 있다. 금속층(23)은 접지되어 있는 것이 바람직하다. 금속층(23)은, 예를 들어 증착법, MOCVD법 또는 스퍼터법 등에 의해 형성된다.
또한, 금속층(23)과 소스 전극(13)을 전기적으로 접속할 때에는, 금속층(23)과 소스 전극(13)을 연결하기 위한 비아홀을 기판에 형성하고, 거기에 금속을 매립하여 접속하는 방법이 바람직하다.
또한, 금속층(23)은 소스 전극(13) 대신에 드레인 전극(15)과 전기적으로 접속되어 있어도 좋다.
상기 이외의 제2 변형예의 화합물 반도체 장치(100)의 구성은, 도 1에 나타내는 제1 실시형태의 화합물 반도체 장치의 구성과 동일하므로, 동일한 부재에는 동일한 부호를 붙이고, 이의 설명은 반복하지 않는다.
제2 변형예에 의하면, 반도체 디바이스의 바로 아래에 금속층(23)이 형성되어 있고, 상기 금속층을 접지함으로써, 고주파 전력의 손실을 방지할 수 있는 접지 면(전기적 그라운드)이 디바이스의 바로 아래에 형성된다. SiC층(3), AlN 버퍼층(5), AlGaN 버퍼층(7), GaN층(9)의 비저항을 전력 손실이 커지는 비저항의 범위에서 벗어난 값으로 설정하고, 금속층(23)과 조합함으로써, 기생 용량 및 기생 저항을 저감할 수 있고, 양호한 고주파 특성을 갖는 HEMT를 실현할 수 있다.
[제2 실시형태]
도 11은, 본 발명의 제2 실시형태에서의 화합물 반도체 기판(101)의 구성을 나타내는 평면도로서, Si 기판(1)의 하면측에서 본 경우의 평면도이다. 도 12는, 본 발명의 제2 실시형태에서의 화합물 반도체 기판(101)의 구성을 나타내는 단면도로서, 도 11의 XII―XII선에 따른 단면도이다.
도 11 및 도 12를 참조하여, 본 실시형태에서의 화합물 반도체 기판(101)(화합물 반도체 기판의 일례)은, 제1 실시형태에서의 화합물 반도체 장치를 제조하는 과정에서 나타나는 구조인 중간체 구조(101a)를 복수개 포함하고 있다. 화합물 반도체 기판(101)은 2인치에서 12인치 정도, 보다 바람직하게는 4인치에서 8인치의 평면 사이즈(직경)를 갖는 Si 기판(1)과, SiC층(3)과, AlN 버퍼층(5)과, AlGaN 버퍼층(7)과, GaN층(9)을 구비하고 있다. Si 기판(1)은, 평면적으로(Si 기판의 상면(1a)에 직교하는 방향에서) 본 경우에, 구멍(Si 기판에 대한 관통 구멍)(21)을 에워싼 형상을 갖고 있다. 중간체 구조(101a)는 복수의 구멍(21) 각각에 대응하여 형성되어 있다. SiC층(3), AlN 버퍼층(5), AlGaN 버퍼층(7) 및 GaN층(9)은, 이러한 순서로 Si 기판(1)의 상면(1a)에 형성되어 있다. 특히 SiC층(3)은, Si 기판(1)의 상면(1a)에 형성되어 있고, 복수의 구멍(21)을 덮고 있다. 복수의 구멍(21)의 저부에는 SiC층(3)의 하면(3b)이 노출되어 있다. 복수의 구멍(21) 각각의 크기 및 형상은 동일해도 좋고 서로 달라도 좋다.
본 실시형태의 화합물 반도체 기판(101)에 있어서, 필요한 영역의 AlGaN층(11) 및 GaN층(9)을 제거하고, 소스 전극(13), 드레인 전극(15) 및 게이트 전극(17) 각각을 형성하고, 절연층(11)을 형성하고, 필요한 홈(11a)을 형성함으로써, 복수의 화합물 반도체 장치(100)를 얻을 수 있다.
또한 화합물 반도체 기판(101)에는 분리홈(22)이 형성되어 있지 않아도 좋다(즉, 분리홈(22)은 화합물 반도체 기판(101)의 완성 후에 형성되어도 좋다). 또한, 화합물 반도체 기판(101)은, 도 1에 나타내는 소스 전극(13), 드레인 전극(15) 및 게이트 전극(17)을 추가로 구비하고 있어도 좋다. 이 경우, Si 기판(1)의 상면(1a)에 대하여 직교하는 방향에서 보아 소스 전극(13), 드레인 전극(15) 및 게이트 전극(17)과 겹치는 영역에는, 구멍(21)이 존재하고 있고, Si 기판(1)은 존재하지 않는다. 화합물 반도체 기판(101)은, 적어도 Si 기판(1)과 SiC층(3)을 구비하고 있으면 좋다.
또한, 상기 이외의 화합물 반도체 기판(101)의 구성은, 제1 실시형태에서의 화합물 반도체 장치(100)의 구성과 동일하기 때문에, 이의 설명은 반복하지 않는다.
본 실시형태에 의하면, 화합물 반도체 기판(101)은 복수의 중간체 구조(101a)를 포함하고 있으므로, 제1 실시형태에서의 화합물 반도체 장치와 동일한 효과를 얻을 수 있다. 특히, SiC층(3)은 Si 기판(1)으로 아래쪽에서 지지되어 있으므로, 제조시의 SiC층(3) 및 Ga 질화물층(10)에 대한 크랙의 발생이 억지되고, 복수의 구멍(21) 각각의 저부에 노출된 SiC층(3)는 파손되어 있지 않다. 따라서, 제조시의 수율을 향상시킬 수 있다. 또한, 소스 전극(13), 드레인 전극(15) 및 게이트 전극(17)의 형성 과정이나 분리홈(22)의 형성 공정은 발진(發塵)되면 안되므로, 예를 들어 클린 룸 등의 청정 환경 하에서 실시된다. 도 10 및 도 11에 나타내는 화합물 반도체 기판(101)에 있어서, 가령 복수의 구멍(21)의 저부에 노출된 SiC층(3)의 하나에서라도 파손이 있으면, 파손부로부터 발진이 발생하여 클린 룸 환경 자체를 오염시킨다. 이 때문에, 상기 파손이 있는 화합물 반도체 기판을 클린 룸에 투입하여 전극 형성이나 분리홈(22)의 형성을 행하는 것은, 클린 룸 등의 청정 환경을 유지한다는 관점에서, 공업적으로는 극히 곤란하다. 따라서, 화합물 반도체 기판(101)에 있어서, 복수의 구멍(21) 각각의 저부에 노출된 SiC층(3)이 어느 것도 파손되어 있지 않은 것은, 도 1 및 도 2에 나타내는 화합물 반도체 장치(100)를 공업적으로 실현하기 위해, 본질적으로 필요 불가결한 요건이다.
[기타]
상기 실시형태에서는, Ga을 포함하는 와이드 갭 반도체층(2.2eV 이상의 밴드 갭을 갖는 반도체층)이 Ga 질화물층(10)인 경우에 대하여 나타냈지만, Ga을 포함하는 와이드 갭 반도체층은 GaN과 같은 질화물 이외에, Ga2O3와 같은 산화물이라도 좋다. Ga2O3는, SiC나 GaN보다도 큰 밴드 갭 에너지를 갖고 있어, 차세대의 화합물로서 기대되고 있다. Ga2O3는, GaN보다도 내압 특성이 우수하므로, Ga을 포함하는 와이드 갭 반도체층으로서 Ga2O3를 채용한 화합물 반도체 장치는 파워 디바이스에 적합하다. 한편, GaN는 Ga2O3보다도 이동도가 높기 때문에, Ga을 포함하는 와이드 갭 반도체층으로서 GaN을 채용한 화합물 반도체 장치는 고주파 디바이스에 적합하다.
상기 실시형태에서는, 화합물 반도체 장치가 반도체 디바이스로서 HEMT를 포함하는 경우에 대하여 나타내었지만, 화합물 반도체 장치는, MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor), MISFET(Metal-Insulator-Semiconductor Field-effect Transistor) 또는 JFET(Junction Field Effect Transistor) 등의 반도체 디바이스를 포함하고 있어도 좋다. 또한, 화합물 반도체 장치는, 질화물 반도체층의 두께 방향에 전류를 흘리는 타입의 세로형의 장치로 하는 것도 가능하다.
상기 실시형태 및 변형예는 적절히 조합하는 것이 가능하다.
상기 실시형태 및 변형예는 모든 점에서 예시이며 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기 설명이 아니라 특허청구범위에 의해 나타나며, 특허청구범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
1 Si(규소) 기판(Si 기판의 일례)
1a Si 기판의 상면
1b Si 기판의 하면
3 SiC(탄화규소)층(결정층의 일례)
3b SiC층의 하면
5 AlN(질화알루미늄) 버퍼층(Ga을 포함하지 않는 질화물층의 일례)
7 AlGaN(질화알루미늄갈륨) 버퍼층
9 GaN(질화갈륨)층
9a GaN층의 볼록부
10 Ga(갈륨)질화물층(와이드 갭 반도체층의 일례)
11 AlGaN층
13 소스 전극(제1 전극의 일례)
15 드레인 전극(제2 전극의 일례)
17 게이트 전극(제3 전극의 일례)
19 절연층
19a 절연층의 개구부
21 구멍(구멍의 일례)
22 분리홈
23 금속층(금속층의 일례)
100 화합물 반도체 장치(화합물 반도체 장치의 일례)
101 화합물 반도체 기판(화합물 반도체 기판의 일례)
101a 중간체 구조
RG1, RG2 소자 분리 영역

Claims (15)

  1. 평면적으로 본 경우에 구멍을 에워싼 형상을 갖는 Si 기판과,
    상기 Si 기판의 상면에 형성되고 또한 상기 구멍을 덮는, 공유 결합성 결정층과,
    상기 결정층의 상면측에 형성된 Ga을 포함하는 와이드 갭 반도체층과,
    상기 와이드 갭 반도체층의 상면측에 형성된 제1, 제2 및 제3 전극을 구비하고,
    상기 제1 전극과 상기 제2 전극 사이에 흐르는 전류는, 상기 제3 전극에 인가되는 전압에 의해 제어 가능하고,
    상기 Si 기판의 상면에 대하여 직교하는 방향에서 보아 상기 제1, 제2 및 제3 전극과 겹치는 영역에는 상기 Si 기판은 존재하지 않는, 화합물 반도체 장치.
  2. 제1항에 있어서, 상기 결정층은, 다이아몬드 구조, 2H 육방정, 3C 입방정, 4H 육방정, 6H 육방정 및 15R 능면체정 중 적어도 어느 하나의 결정 구조를 갖는, 화합물 반도체 장치.
  3. 제1항에 있어서, 상기 결정층은, C를 포함하는 결정층 또는 BN으로 이루어지는, 화합물 반도체 장치.
  4. 제3항에 있어서, 상기 결정층은, 3C-SiC로 이루어지는, 화합물 반도체 장치.
  5. 제4항에 있어서, 상기 결정층의 상면은 (111)면인, 화합물 반도체 장치.
  6. 제4항에 있어서, 상기 결정층은, N형 도펀트인 질소 및 인, P형 도펀트인 Al 및 B, 및 반절연성을 발현시키는 도펀트인 전이 금속 중 적어도 어느 1종류를 불순물로서 포함하는 SiC로 이루어지고, 또한 상기 N형 도펀트의 농도를 농도 N(개/㎤), 상기 P형 도펀트의 농도를 농도 P(개/㎤), 상기 반절연성을 발현시키는 도펀트의 농도를 농도 I(개/㎤)로 한 경우에, 상기 농도 N, P 및 I의 사이에 하기 수학식 (1) 내지 (3) 중 어느 하나의 관계가 성립되는, 화합물 반도체 장치.
    ｜N － P｜≤1×1016 … (1)
    N ＋ P ＜ I ＜ 1×1021 … (2)
    1×1018≤｜N － P｜≤1×1021 및 I ＜ N ＋ P … (3)
  7. 제1항에 있어서, 상기 결정층은, 100Ω·cm 이상 또는 100mΩ·cm 이하의 비저항을 갖는, 화합물 반도체 장치.
  8. 제1항에 있어서, 상기 구멍의 저부에 형성된 금속층을 추가로 구비한, 화합물 반도체 장치.
  9. 제8항에 있어서, 상기 금속층과 상기 제1 전극은 전기적으로 접속되는, 화합물 반도체 장치.
  10. 제1항에 있어서, 상기 결정층과 상기 와이드 갭 반도체층 사이에 형성된, Ga을 포함하지 않는 질화물층을 추가로 구비한, 화합물 반도체 장치.
  11. 평면적으로 본 경우에 복수의 구멍을 에워싼 형상을 갖는 Si 기판과,
    상기 Si 기판의 상면에 형성되고, 또한 상기 복수의 구멍을 덮는, 공유 결합성 결정층을 구비하고,
    상기 복수의 구멍 각각의 저부에 노출된 상기 결정층은 파손되어 있지 않은, 화합물 반도체 기판.
  12. 제11항에 있어서, 상기 결정층의 상면측에 형성된 Ga을 포함하는 와이드 갭 반도체층을 추가로 구비한, 화합물 반도체 기판.
  13. 제12항에 있어서, 상기 복수의 구멍 각각에 대응하여 상기 와이드 갭 반도체층의 상면측에 형성된 제1, 제2 및 제3 전극을 추가로 구비하고,
    상기 제1 전극과 상기 제2 전극 사이에 흐르는 전류는, 상기 제3 전극에 인가되는 전압에 의해 제어 가능하고,
    상기 Si 기판의 상면에 대하여 직교하는 방향에서 보아 상기 제1, 제2 및 제3 전극과 겹치는 영역에는 상기 Si 기판은 존재하지 않는, 화합물 반도체 기판.
  14. Si 기판의 상면에 공유 결합성 결정층을 형성하는 공정과,
    상기 결정층의 상면측에 Ga을 포함하는 와이드 갭 반도체층을 형성하는 공정과,
    상기 Si 기판의 하면에 구멍을 형성하고, 상기 구멍의 저부에 상기 결정층을 노출시키는 공정과,
    상기 와이드 갭 반도체층의 상면측에 제1, 제2 및 제3 전극을 형성하는 공정을 구비하고,
    상기 제1 전극과 상기 제2 전극 사이에 흐르는 전류는, 상기 제3 전극에 인가되는 전압에 의해 제어 가능한, 화합물 반도체 장치의 제조방법.
  15. 제14항에 있어서, 상기 결정층을 노출시키는 공정은, 상기 Si 기판의 일부를 에칭하는 공정을 포함하고,
    상기 결정층을 노출시키는 공정은, 상기 와이드 갭 반도체층을 형성하는 공정보다도 나중에 행해지는, 화합물 반도체 장치의 제조방법.
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