JP2013544022A - フローティングおよびグランドされた基板領域を備えるｈｅｍｔ - Google Patents
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Abstract
ＩＩＩ族窒化物のＨＥＭＴ（２００、８００、１４００）のＳｉ基板（２１０、８１０、１４１０）は、Ｓｉ基板（２１０、８１０、１４１０）の上部領域（２１４、８１６、１４１４）をＳｉ基板（２１０、８１０、１４１０）の下部領域（２１２、８１２、１４１２）から電気的に絶縁するｐｎ接合を画定する層に形成される。その結果、Ｓｉ基板（２１０、８１０、１４１０）の上部領域（２１４、８１６、１４１４）が電気的にフロートされ得、これにより、全バッファ降伏電圧を獲得し、他方、Ｓｉ基板（２１０、８１０、１４１０）の下部領域（２１２、８１２、１４１２）を導電性エポキシによってパッケージに取り付けることができ、これにより、ＩＩＩ族窒化物のＨＥＭＴ（２００、８００、１４００）の熱導電率を顕著に改善し、不所望のフローティング電圧の領域を最小化する。
Description
本発明は、ＩＩＩ族窒化物（ＩＩＩ−Ｎ）の高電子移動度トランジスタ（ＨＥＭＴ）に関し、特に、フローティング基板領域とグランドされた基板領域とを備えるＩＩＩ族窒化物のＨＥＭＴに関する。
ＩＩＩ族窒化物の高電子移動度トランジスタ（ＨＥＭＴ）は、より広いバンドギャップおよび優れた電子移動特性があるため、パワーエレクトロニクスに潜在的な優位性を示してきた。これらの材料特性は、高い降伏電圧、低いオン抵抗、および高速スイッチングを実現する。ＩＩＩ族窒化物のＨＥＭＴはまた、シリコンベースのトランジスタよりも高い温度で動作し得る。これらの特性により、ＩＩＩ族窒化物のＨＥＭＴは、照明および車両制御のような高効率の電力レギュレーションのアプリケーションに良好に適している。
図１は、従来のＩＩＩ族窒化物のＨＥＭＴ１００を例示する断面図を示す。図１に示されるように、ＩＩＩ族窒化物のＨＥＭＴ１００は、基板１１０と、基板１１０の上面に形成された積層された領域１１２とを含む。積層された領域１１２は、頂部にバリア層１１４、中間にチャンネル層１１６、および基板１１０とチャンネル層１１６との間にある底部にバッファ層１１８を含む。バリア層１１４、チャンネル層１１６、およびバッファ層１１８はそれぞれ、Ｉｎ、Ｇａ、およびＡｌのうちの１つもしくは複数を含むＩＩＩ族を有する、１つもしくは複数の連続的なＩＩＩ族窒化物層で典型的に実装される。バリア層１１４は、通常、ＡｌＧａＮから形成され、チャンネル層１１６は、通常、ＧａＮから形成される。
下記文献１において説明されるように、ＨＥＭＴのチャンネル層およびバリア層は、チャンネル層の頂部にある二次元電子ガス（２ＤＥＧ）の形成を誘発する、異なる分極特性およびバンドギャップを有する。高濃度の電子を有する２ＤＥＧは、従来の電界効果トランジスタ（ＦＥＴ）のチャンネルと類似している。これらの電子は、ドーパント不純物と不所望な衝突をしないことと組み合わされた材料の特徴的な高い移動性のために、シリコンＭＯＦＳＥＴにおけるよりも比較的高速で移動する。
Mishra et al., "AlGaN/GaN HEMTs − An Overview of Device Operation and Applications", Proceedings of the IEEE, Vol. 90, No. 6, June 2002, pp. 1022-1031
Mishra et al., "AlGaN/GaN HEMTs − An Overview of Device Operation and Applications", Proceedings of the IEEE, Vol. 90, No. 6, June 2002, pp. 1022-1031
天然のＩＩＩ族窒化物の基板は容易に入手することができないので、積層された領域１１２は、従来、有機金属化学気相成長法（ＭＯＣＶＤ）や分子線エピタキシー法（ＭＢＥ）などのエピタキシャル蒸着技術を使用して、基板１１０上に成長される。バッファ１１８は、格子定数の差に対処しかつ最小転位の成長表面を提供するために、基板１１０とチャンネル層１１６との間に遷移層を提供する。
ＳｉＣが妥当な低い格子不整合（〜３％）と高い熱伝導率を有するため、基板１１０は、ＳｉＣで一般に実装される。しかしながら、ＳｉＣ基板は、高価でありサイズが制限される。また、Ｓｉの低コストおよびＳｉ処理インフラテクチャーの利用しやすさのため、基板１１０は、Ｓｉでも一般に実装される。しかしながら、Ｓｉ基板は、ウエハのストレスおよびそれに伴うたわみにより、６インチの基板上でのバッファ層１１８の厚さが２−３μｍに制限される。
２−３μｍのバッファの厚さの制限の１つは、薄いバッファ層がデバイスの降伏電圧に制限を与える点である。例えば、２μｍの厚さのバッファは３００Ｖで降伏する。バッファ降伏電圧を増加させるひとつのアプローチは、基板をフローとさせることである。基板をフローティングにすることで、ドレインからソースへのバッファ降伏電圧は、電圧が２つのバッファ層の厚さによって支持されるので、２倍の６００Ｖとなる。
例えば、図１に示されるように、Ｓｉ基板がフローティングされドレイン−ソースが降伏すると、降伏電流が、降伏通路部分Ａ、Ｂ、Ｃを含む、ドレインからソースへの通路を流れる。降伏通路部分ＡおよびＣはそれぞれ約３００Ｖの降伏電圧を有するのに対し、降伏通路部分Ｂはオーミック（ohmic）である。それ故、全降伏電圧（６００Ｖ）を達成するためには、基板１１０は、半分の降伏電圧（３００Ｖ）までフロートすることができなければならない。
しかしながら、基板をフローティングするための要件は、パッケージングの大きな問題を引き起こす。もし、従来のパッケージが使用されるならば、ＩＩＩ族窒化物のＨＥＭＴは、非導電性エポキシを使用して取り付けられる。しかしながら、非導電性エポキシは、導電性エポキシよりも熱伝導率が悪い。このことは、ＩＩＩ族窒化物のデバイスが電力アプリケーションに意図されるために重要な問題を引き起こし、かつ良質なヒートシンクを持つ必要性が生じる。ＡｌＮのような高い熱伝導率を持つ中間の絶縁層を使用する、改良されたヒートシンクを有するパッケージがある。しかしながら、これらは高価であり、しかも導電性エポキシで直接取付けるよりも、なお低い熱伝導率を有する。
パッケージングに加えて、フローティング基板のための必要性には他のいくつかの問題がある。フローティング基板は、隣接するデバイス間の容量結合からクロストークを生じさせ得る。また、もし、フローティング電圧が急激に変化するならば、ＥＭＩ放射が懸念される。さらに、基板が直接接触されていないので、フローティング基板の電圧が制御されない。規制されない電圧は、回路設計において好ましくない。それ故、ＩＩＩ族窒化物のＨＥＭＴを形成する代替的なアプローチが必要である。
本発明のトランジスタは、バッファ降伏電圧を提供し、他方で熱伝導率を改善する。本発明のトランジスタは、第１導電型の第１の層と、第１の層の上面に接する第２導電型の第２の層とを含む多層の基板構造を含む。さらに、多層の基板構造は上面を有する。トランジスタはまた、多層の基板構造の上面に接するバッファ層と、バッファ層の上面に接触するチャンネル層とを有する。バッファ層のどの部分も第１の層には接触しない。さらに、バッファ層とチャンネル層のそれぞれが上面有し、かつＩＩＩ族窒化物を含む。トランジスタはさらに、チャンネル層の上面に接するバリア層と、チャンネル層に接触する離間された金属のソースおよびドレイン領域とを含む。バリア層はＩＩＩ族窒化物を含む。
本発明のトランジスタを形成する方法は、第１導電型の第１の層と、第１の層の上面に接する第２導電型の第２の層とを有する多層の基板構造を形成することを含む。さらに、多層の基板構造は上面を有する。当該方法はまた、多層の基板構造の上面に接するバッファ層を形成すること、およびバッファ層の上面に接するチャンネル層を形成することを含む。バッファ層のどの部分も第１の層には接触しない。さらに、バッファ層とチャンネル層のそれぞれは、上面を有し、かつＩＩＩ族窒化物を含む。当該方法はさらに、チャンネル層の上面に接するバリア層を形成すること、およびチャンネル層に接触する離間された金属のソースおよびドレイン領域を形成することを含む。バリア層はＩＩＩ族窒化物を含む。
図２ないし図６は、本発明によるＩＩＩ族窒化物のＨＥＭＴ２００を形成する方法の一例を説明する一連の断面図を示す。以下により詳細に述べるように、本発明の方法は、シリコン基板内にｐｎ接合を形成するものであり、これは、Ｓｉ基板の上部を電気的にフロートさせ、他方、Ｓｉ基板の下部を導電性エポキシパッケージでパッケージに接続されることを可能にする。
図２に示されるように、本発明の方法は、ｐ型の下部層２１２とｎ型の上部層２１４とを含む多層の基板構造２１０を形成することにより始まる。ｐ型の下部層２１２は、実質的に均一の厚さを有し、当該下部層２１２は、ｎ型の上部層２１４よりも実質的に厚く、上部層２１４は実質的に均一の厚さを有する。その結果、ｐ型の下部層２１２の底面と、ｎ型の上部層２１４の底面は、実質的に並行の面にある。
好ましい５００Ｖの実施例では、ｐ型の下部層２１２は、５×１０１５ｃｍ−３にドープされ、他方、ｎ型の上部層２１４は、７５μｍの厚さに成長され、かつ５×１０１４ｃｍ−３にドープされる。さらに、ｎ型の上部層２１４の上面は、例えば、１０１８ないし１０１９の高濃度にドープされる。多層の基板構造２１０は、いくつかの異なる方法で形成されてもよい。
例えば図３に示されるように、第１の実施例では、多層の基板構造２１０は、従来通り形成される低濃度にドープされたｐ型の＜１１１＞のような単結晶Ｓｉ基板２２０を使用し、リンおよび／またはヒ素のようなｎ型ドーパントをＳｉ基板２２０の上面にブランケットインプラントすることによって始まる方法で形成され得る。ブランケットインプラントの後には、ｐ型の底部層２２４に接触するｎ型の上部層２２２を形成するべく、インプラントを拡散しかつ活性化するアニールが続く。
代替的に、図４に示されるように、第２の実施例では、多層の基板構造２１０は、従来通り形成される低濃度にドープされたｐ型の＜１１１＞のような単結晶Ｓｉ基板２３０を使用し、かつＳｉ基板２３０の上面にｎ型のＳｉ層２３２をエピキャシタル成長することによって始まる方法で形成され得る。
図５に示されるように、多層の基板構造２１０が形成されると、積層された領域２４０が基板構造２１０上に形成される。積層された領域２４０は、バッファ層２４２、チャンネル層２４４、およびバリア層２４６を含む。バッファ層２４２、チャンネル層２４４、およびバリア層２４６は、Ｉｎ、ＧａおよびＡｌのうちの１つもしくは複数を含むＩＩＩ族を有する、１つもしくは複数の連続的なＩＩＩ族窒化物の層で実装され得る。例えば、バッファ層２４２は、ＡｌＮ（熱的に安定した材料）、ＡｌＧａＮ、およびＧａＮの連続した層で実装され得る。さらに、チャンネル層２４４は、例えばＧａＮで実装され得、バリア層２４６は、例えばＡｌＧａＮで実装され得る。
積層された領域２４０は、従来の方法で形成され得、この方法では、例えば、ＭＯＣＶＤリアクタに多層の基板構造２１０を配置し、基板構造２１０の上面にバッファ層２４２、バッファ層２４２の上面にチャンネル層２４４、チャンネル層２４４の上面にバリア層２４６をエピキャシタル成長させる。
図６に示されるように、積層された領域２４０の従来通りの形成に続いて、方法は、デバイス間にあるバリア層２４６およびチャンネル層２４４をインプラント絶縁もしくは除去し、金属ゲート領域２５０、金属ソース領域２５２、および金属ドレイン領域２５４を従来の方法で形成することによって、ＩＩＩ族窒化物のＨＥＭＴ２００の形成を完了する。
金属ゲート領域２５０は、ショットキー接触するように形成され、他方、金属ソース領域２５２および金属ドレイン領域２５４は、チャンネル層２４４とオーミック接触するよう形成される。代替的に、図６の点線で示されるように、ゲート２５０は、絶縁層ＩＳＯによってバリア層２４６から絶縁され得る。
図７は、本発明によるＩＩＩ族窒化物のＨＥＭＴ２００の動作を例示する断面図を示す。図７に示されるように、多層の基板構造２１０のｐ型の下部層２１２およびｎ型の上部層２１４は、ｎ型の上部層２１４をｐ型の下部層２１２から電気的に絶縁する空乏領域２６２を有するｐｎ接合２６０を形成し、これにより、ｎ型の上部層２１４を電気的にフロート（浮遊）することを可能にする。その結果、ドレイン対ソースの材料が降伏したとき、降伏通路部分Ａ、Ｂ、およびＣを含む、金属ドレイン領域２５４から金属ソース領域２５２までの通路を降伏電流が流れる。
それ故、本発明の効果の一つは、ｎ型の上部層２１４を電気的にフローティングすることによって、ＩＩＩ族窒化物のＨＥＭＴ２００が、従来のフローティングＳｉ基板によって得られる全降伏電圧（６００Ｖ）を提供することである。ｎ型の上部層２１４を電気的にフロートすることを可能にするのは、ｐｎ接合２６０の逆バイアス降伏電圧である。その結果、ｎ型の上部層２１４（ｎ型の層２２２もしくはｎ型Ｓｉ層２３２）を形成するのに使用されるドーパント濃度は、ｐｎ接合２６０の逆バイアス降伏電圧が通路部分Ｃの降伏電圧と等しいかそれよりも大きいことを保証にするよう選択される。
さらに、ｎ型の上部層２１４は薄すぎてもいけない。例えば、バッファ層２４２のＡｌＧａＮの成長は、シリコンへのＡｌあるいはＧａの拡散を生じさせ得る。拡散は、ｎ型の上部層２１４を介して広がるｐ型の領域を形成することができ、それゆえ、もしｎ型の上部層２１４が薄すぎるならば、ｐｎ接合２６０を短絡させる。その結果、これを避けるために、ｎ型の上部層２１４は、十分な厚みがありかつ十分なドーピングを有することが必要とされる。
本発明の別の効果は、多層の基板構造２１０がｐ型の下部層２１２を電気的にグランド（接地）させることを可能にすることである。その結果、非導電性エポキシよりも良好な熱伝導率を提供する導電性エポキシが、ＩＩＩ族窒化物のＨＥＭＴ２００をパッケージに取り付けるのに使用され得る。本発明のさらに別の効果は、多層の基板構造２１０が、隣接するデバイス間の容量結合からのクロストークの可能性を減らし、かつ、フローティング電圧が急激に変化する場合に、ＥＭＩ放射の可能性もまた減らすことである。
図８ないし図１３は、本発明の第１の代替的な実施例によるＩＩＩ族窒化物のＨＥＭＴ８００の形成する方法の一例を例示する一連の断面図を示す。図８に示されるように、第１の代替的な実施例の方法は、ｐ型の下部層８１２、ｎ型の中間層８１４、およびｐ型の上部層８１６を含む多層の基板構造８１０を形成することから始まる。従って、基板構造８１０は、基板構造８１０がｐ型の上部層を含む点で基板構造２１０と異なる。
ｐ型の下部層８１２は実質的に均一の厚さを有し、ｎ型の中間層８１４は実質的に均一の厚さを有し、ｐ型の上部層８１６は実質的に均一の厚さを有する。その結果、ｐ型の下部層８１２の底面、ｎ型の中間層８１４の底面、およびｐ型の上部層８１６の底面は、実質的に並行な面にある。多層の基板構造８１０は、いくつかの異なる方法で形成されてもよい。
例えば、図９に示されるように、第１の実施例では、多層の基板構造８１０は、従来通り形成される低濃度にドープされたｐ型の＜１１１＞のような単結晶Ｓｉ基板８２０を使用し、かつリンおよび／またはヒ素のようなｎ型のドーパントをＳｉ基板８２０の上面にブランケットインプラントすることによって始まる方法で形成され得る。
ｎ型の層２１４を形成するインプラントとは違って、インプラントエネルギーは、Ｓｉ基板８２０の上面より下方にドーパントを駆動するのに十分でなければならない。ブランケットインプラントの後に、ｐ型の下部層８２４とｐ型の上部層８２６との間にあるｎ型の埋め込み層８２２を形成するべくインプラントを拡散しかつ活性化するアニールが後に続く。
代替的に、図１０に示されるように、第２の実施例では、多層の基板構造８１０は、従来通り形成される低濃度にドープされたｐ型の＜１１１＞のような単結晶Ｓｉ基板８３０を使用し、かつ、Ｓｉ基板８３０の上面にｎ型のＳｉ層８３２をエピタキシャル成長することによって始まる方法で形成され得る。これに続いて、ｐ型のＳｉ層８３４が、ｎ型の層８３２の上面にエピタキシャル成長される。
図１１に示されるように、多層の基板構造８１０が形成されると、積層された領域８４０が基板構造８１０上に形成される。積層された領域８４０は、バッファ層８４２、チャンネル層８４４、およびバリア層８４６を含む。バッファ層８４２、チャンネル層８４４、およびバリア層８４６は、Ｉｎ、Ｇａ、およびＡｌのうちの１つもしくは複数を含むＩＩＩ族を有する、１つもしくは複数の連続的なＩＩＩ族窒化物層で実装され得る。
例えば、バッファ層８４２は、ＡｌＮ、ＡｌＧａＮ、およびＧａＮの連続した層で実装され得る。さらに、チャンネル層８４４は、例えばＧａＮで実装され得、かつバリア層８４６は例えばＡｌＧａＮで実装され得る。また、図１１にさらに示されるように、バッファ層８４２のどの部分もｎ型の中間層８１４に接触しない。
積層された領域８４０は、積層された領域２４０が形成されるのと同じ従来の方法で形成され得、この方法では、例えば、多層の基板構造８１０をＭＯＣＶＤリアクタに配置し、基板構造８１０の上面にバッファ層８４２、バッファ層８４２の上面上にチャンネル層８４４、チャンネル層８４４の上面にバリア層８４６をエピタキャシル成長させる。
図１２に示されるように、積層された領域８４０の従来通りの形成に続いて、方法は、デバイス間にあるバリア層８４６とチャンネル層８４４とをインプラント絶縁もしくは除去し、金属ゲート領域８５０、金属ソース領域８５２、および金属ドレイン領域８５４を従来の方法で形成することによって、ＩＩＩ族窒化物のＨＥＭＴ８００の形成を完了する。
金属ゲート領域８５０は、ショットキー接触をするように形成され、他方で金属ソース領域８５２および金属ドレイン領域８５４は、チャンネル層８４４とオーミック接触するよう形成される。代替的に、図１２の点線で示されるように、ゲート８５０は、絶縁層ＩＳＯによってバリア層８４６から絶縁され得る。
図１３は、本発明によるＩＩＩ族窒化物のＨＥＭＴ８００の動作を例示する断面図を示す。図１３に示されるように、多層の基板構造８１０のｐ型の下部層８１２とｎ型の中間層８１４とは、ｐ型の上部層８１６をｐ型の下部層８１２から電気的に絶縁する空乏領域８６２を有するｐｎ接合８６０を形成し、これにより、ｐ型の上部層８１６を電気的にフローティングすることを可能にする。その結果、ドレイン対ソースの材料が降伏するとき、降伏通路部分Ａ、Ｂ、およびＣを含む、金属ドレイン領域８５４から金属ソース領域８５２までの通路を降伏電流が進む。
それ故、本発明の効果の１つは、ｐ型の上部層８１６を電気的にフローティングさせることによって、ＩＩＩ族窒化物８００が、従来のフローティングＳｉ基板によって得られる全体の降伏電圧（６００Ｖ）を提供することである。ｐ型の層８１６を電気的にフローティングすることを可能にするのは、ｐｎ接合８６０の逆バイアス降伏電圧である。
その結果、ｎ型の中間層８１４（ｎ型の埋め込み層８２２もしくはｎ型のＳｉ層８３２）を形成するのに使用されるドーパント濃度は、ｐｎ接合８６０の逆バイアス降伏電圧が、通路部分Ｃの降伏電圧と等しいかそれよりも大きいことを保証するよう選択される。
ｐ型の上部層８１６を有する理由は、バッファ層８４２のＡｌＧａＮの成長がシリコンへのＡｌあるいはＧａの拡散を引き起こし得るためである。拡散は、その特性が変化し得るｐ型の領域を形成する。ｐ型の上部層８１６は、この意図しない拡散を包含するのに十分な厚さであり、これにより基板内に良好に規定された接合を提供する。
本発明の他の効果は、多層の基板構造８１０がｐ型の下部層８１２を電気的にグランドされることを可能にすることである。その結果、ＩＩＩ族窒化物８００をパッケージに取り付けるために、非導電性エポキシよりも高い熱伝導率を提供する導電性エポキシが使用され得る。
図１４ないし図１９は、本発明の第２の代替的な実施例によるＩＩＩ族窒化物１４００を形成する方法の一例を例示する一連の断面図を示す。図１４に示すように、第２の代替的な実施例の方法は、ｐ型の下部層１４１２とｎ型の上部層１４１４とを含む多層の基板構造１４１０を形成することから始まる。
実質的に均一の厚さを有するｐ型の下部層１４１２は、ｎ型の上部層１４１４よりも実質的に薄く、上部層１４１４は実質的に均一的な厚さを有する。その結果、ｐ型の下部層１４１２の底面とｎ型の上部層１４１４の底面とが、実質的に平行な面にある。多層の基板構造１４１０は、いくつかの異なった方法で形成されてもよい。
例えば、図１５に示されるように、第１の実施例では、多層の基板構造１４１０は、従来通り形成される低濃度にドープされたｎ型の＜１１１＞のような単結晶Ｓｉ基板１４２０を使用し、ホウ素のようなｐ型ドーパントをＳｉ基板１４２０の底面にブランケットインプラントすることで始まる方法で形成され得る。ブランケットインプラントの後には、ｐ型の下部層１４２２を形成するべくインプラントを拡散しかつ活性化するアニールが後に続く。
代替的に、図１６に示されるように、第２の実施例では、多層の基板構造１４１０は、従来通り形成される、二重研磨された、低濃度にドープされたｎ型の＜１１１＞のような単結晶Ｓｉ基板１４３０を使用し、Ｓｉ基板１４３０の底面にｐ型のＳｉ層１４３２をエピキャシタル成長することを含む方法で形成され得る。
図１７に示されるように、多層の基板構造１４１０が形成された後に、保護層１４３４がｐ型の下部層１４１２上に形成される。保護層１４３４は、例えばシリコン窒化物で実装され得る。保護層１４３４は、ｐ型の下部層１４１２を処理中のスクラッチ（引っ掻き）から保護するものであり、パッケージング前に除去される。
図１８に示されるように、保護層１４３４が形成されると、積層された領域１４４０が基板構造１４１０上に形成される。積層された領域１４４０は、バッファ層１４４２、チャンネル層１４４４、およびバリア層１４４６を含む。バッファ層１４４２、チャンネル層１４４４、およびバリア層１４４６は、Ｉｎ、Ｇａ、およびＡｌのうちの１つもしくは複数を含むＩＩＩ族を有する、１つもしくは複数の連続的なＩＩＩ族窒化物層でそれぞれ実装され得る。
例えば、バッファ層１４４２は、ＡｌＮ、ＡｌＧａＮ、およびＧａＮの連続した層で実装され得る。さらに、チャンネル層１４４４は、例えばＧａＮで実装され得、バリア層１４４６は、例えばＡｌＧａＮで実装され得る。また、図１８にさらに示されるように、バッファ層１４４２のどの部分もｐ型の下部層１４１２に接触しない。
積層された領域１４４０は、積層された領域２４０が形成される従来と同じ方法で形成され、この方法では、例えば、多層の基板構造１４１０をＭＯＣＶＤリアクタに配置し、基板構造１４１０の上面にバッファ層１４４２、バッファ層１４４２の上面にチャンネル層１４４４、チャンネル層１４４４の上面にバリア層１４４６をエピタキシャル成長させる。
図１９に示されるように、積層された領域１４４０の従来の形成に続いて、方法は、デバイス間にあるバリア層１４４６とチャンネル層１４４４とをインプラント絶縁もしくは除去し、そして金属ゲート領域１４５０、金属ソース領域１４５２、および金属ドレイン領域１４５４を従来の方法で形成することによって、ＩＩＩ族窒化物のＨＥＭＴ１４００の形成が完了する。
金属ゲート領域１４５０はショットキー接触するように形成され、他方で金属ソース領域１４５２および金属ドレイン領域１４５４は、チャンネル層１４４４にオーミック接触するように形成される。代替的には、図１９の点線で示されるように、ゲート１４５０は、絶縁層ＩＳＯによってバリア層１４４６から絶縁され得る。
図２０は、本発明によるＩＩＩ族窒化物のＨＥＭＴ１４００の動作を例示する断面図を示す。図２０に示されるように、多層の基板構造１４１０のｐ型の下部層１４１２とｎ型の上部層１４１４とは、ｐ型の下部層１４１２からｎ型上部層１４１４を電気的に絶縁する空乏領域１４６２を有するｐｎ接合１４６０を形成し、これによりｎ型の上部層１４１４を電気的にフローティングすることを可能にする。その結果、ドレイン対ソースの材料が降伏するとき、降伏通路部分Ａ、Ｂ、およびＣを含む、金属ドレイン領域１４５４から金属ソース領域１４５２への通路を降伏電流が進む。
それゆえ、本発明の効果の１つは、ｎ型の上部層１４１４を電気的にフローティングさせることによって、ＩＩＩ族窒化物のＨＥＭＴ１４００が従来のフローティングＳｉ基板によって得られる全体の降伏電圧（６００Ｖ）を提供することである。ｎ型の上部層１４１４を電気的にフローティングさせることを可能にするのは、ｐｎ接合１４６０の逆バイアスの降伏電圧である。その結果、ｐ型の下部層１４１２（ｐ型の下部層１４２２もしくはｐ型のＳｉ層１４３２）と、ｎ型の上部層１４１４（ｎ型の基板１４２０もしくはｎ型の基板１４３０）とを形成するのに使用されるドーパント濃度は、ｐｎ接合１４６０の逆バイアス降伏電圧が通路部分Ｃの降伏電圧と同等かそれよりも大きいことを保証するよう選択される。
本発明の別の効果は、多層の基板構造１４１０がｐ型の下部層１４１２を電気的にグランドさせることを可能にする点である。その結果、ＩＩＩ族窒化物のＨＥＭＴ１４００をパッケージに取り付けるために、非導電性エポキシよりも高い熱伝導率を提供する導電性エポキシが使用され得る。
本発明の代替的な実施例の別の効果は、ｐｎ接合１４６０がパッケージに近接して置かれ、パッケージがヒートシンクとして機能することである。ヒートシンクに近接してｐｎ接合１４６０を配置することは、ｐｎ接合１４６０の温度を減少させる。Ｓｉ接合は、典型的に２００℃を超えると十分に機能しないが、これに対し、ＩＩＩ族窒化物のＨＥＭＴはより高い温度を取り扱うことができる。その結果、代替的な実施例は、ＩＩＩ族窒化物のＨＥＭＴ１４００がより高い最大の動作温度を持つことを可能にする。
ＩＩＩ族窒化物のＨＥＭＴ２００、８００、および１４００は、個別のデバイスとして、あるいは集積回路の一部として形成され得、多数の同一の個別のデバイスあるいは同一の集積回路がウエハ上に形成される。ウエハ上の個別のデバイスあるいは集積回路が製造された後、最終処理工程の一つは、個々の個別のデバイスまたは集積回路を物理的に分離するためにウエハを切断もしくはダイシングすることである。物理的に分離された個別のデバイスあるいは集積回路は、その後、個別のデバイスあるいは集積回路を実装するパッケージに取り付けられる。
図２１は、本発明によるダイ２１００の一例を例示する断面図を示す。図２１に示されるように、ダイ２１００は、ＩＩＩ族窒化物のＨＥＭＴ２００と、上面２１１０と、底面２１１２と、上面２１１０から底面２１１２へ延在するエッジ２１１４とを含む。エッジ２１１４は、ウエハからダイ２１００を形成したクリービング（へき開）あるいは切断操作により形成されたものである。
図２１にさらに示されるように、多層の基板構造２１０のｐ型の下部層２１２とｎ型の上部層２１４との間のｐｎ接合は、エッジ２１１４へ延在し、エッジ２１１４にポイントＡで接触する。その結果、エッジ２１１４は、ｐ型の下部層２１２とｎ型の上部層２１４との間のｐｎ接合を露出させる。
ダイのエッジで露出されたｐｎ接合はまた、切断の結果生じるエッジの欠陥の存在が原因で、典型的にバルク中のｐｎ接合よりも低い電界で降伏する。その結果、ｐ型の下部層２１２とｎ型の上部層２１４との間のｐｎ接合は、典型的に、ＩＩＩ族窒化物のＨＥＭＴ２００の直下に存在する領域で降伏する前に、エッジ２１１４で降伏する。
図２２は、本発明によるダイ２２００の一例を例示する断面図を示す。図２２に示されるように、ダイ２２００は、ＩＩＩ族窒化物のＨＥＭＴ２００と、上面２２１０と、底面２２１２と、上面２２１０から底面２２１２へ延在するベベル加工された（beveled）エッジ２２１４とを含む。
ベベル加工されたエッジ２２１４は、接合のより高濃度でドープされた側からよりも、接合のより低濃度でドープされた側からより多くの量を取り除くよう形成される。本実施例では、ｐ型の下部層２１２は、ｎ型の上部層２１４のドーパント濃度（例えば、５×１０１４ｃｍ−３）よりもより高いドーパント濃度（例えば、５×１０１５ｃｍ−３）を有する。その結果、ベベル加工されたエッジ２２１４が、ダイ２２００の幅が深さとともにより広くなるように形成され、これは正のベベル角として知られる。
さらに図２２に示されるように、より低濃度でドープされたｎ型の上部層２１４のより多くの部分を取り除く結果、空乏領域２６２は上方にカーブし、エッジ２１１４でより広くなる。空乏領域２６２の増加した幅は、エッジ２２１４での接合降伏電圧を実質的に増加させ、これにより、切断に起因するエッジ２２１４での欠陥の存在を補償する。
図２３は、本発明によるダイ２３００の一例を例示する断面図を示す。図２３に示されるように、ダイ２３００は、ＩＩＩ族窒化物のＨＥＭＴ２００と、上面２３１０と、底面２３１２と、上面２３１０から底面２３１２へ延在するベベル加工されたエッジ２３１４とを含む。
上記のように、ベベル加工されたエッジ２３１４は、接合のより高濃度でドープされた側からよりも、接合のより低濃度でドープされた側からより多くを除去するよう形成される。本実施例では、ｐ型の下部層２１２は、ｎ型の上部層２１４のドーパント濃度（例えば、５×１０１５ｃｍ−３）よりもより低いドーパント濃度（例えば、５×１０１４ｃｍ−３）を有する。その結果、ベベル加工されたエッジ２３１４が、ダイ２３００の幅が深さとともにより狭くなるように形成され、これは負のベベル角として知られる。
図２３にさらに示されるように、より低濃度でドープされたｐ型の下部層２１２のより多くの部分を除去する結果、空乏領域２６２は下方にカーブし、エッジ２３１４でより広くなる。空乏領域２６２の増加した幅は、エッジ２３１４での接合降伏電圧を実質的に増加させ、これにより切断に起因するエッジ２３１４での欠陥の存在を補償する。
ベベル加工されたエッジはまた、ＩＩＩ族窒化物のＨＥＭＴ８００を有するダイおよびＩＩＩ族窒化物のＨＥＭＴ１４００を有するダイにも適用することができる。図２４は、本発明によるダイ２４００の一例を例示する断面図を示す。図２４に示されるように、ダイ２４００は、ＩＩＩ族窒化物のＨＥＭＴ８００と、上面２４１０と、底面２４１２と、上面２４１０から底面２４１２へ延在する正のベベル加工されたエッジ２４１４とを含む。
ダイ２４００では、ｐ型の下部層８１２は、ｎ型の上部層８１４のドーパント濃度よりも高いドーパント濃度を有する。それゆえ、ベベル加工はより低濃度でドープされたｎ型の上部層８１４のより多くの部分を除去する。より低濃度にドープされたｎ型の上部層８１４のより多くの部分を除去する結果、空乏領域８６２は上方にカーブし、エッジ２４１４でより広くなる。空乏領域８６２の増加した幅は、エッジ２４１４での接合降伏電圧を増加させ、これにより、切断に起因するエッジ２４１４の欠陥の存在を補償する。
図２５は、本発明によるダイ２５００の一例を例示する断面図を示す。図２５に示されるように、ダイ２５００は、ＩＩＩ族窒化物のＨＥＭＴ１４００と、上面２５１０と、底面２５１２と、上面２５１０から底面２５１２へ延在する正のベベル加工されたエッジ２５１４とを含む。
ダイ２５００では、ｐ型の下部層１４１２は、ｎ型の上部層１４１４のドーパント濃度よりも高いドーパント濃度を有する。それゆえ、ベベル加工は、より低濃度でドープされたｎ型の上部層１４１４のより多くの部分を除去する。より低濃度にドープされたｎ型の上部層１４１４のより多くの部分を除去する結果、空乏領域１４６２は上方にカーブし、エッジ２５１４でより広くなる。空乏領域１４６２の増加した幅は、エッジ２５１４で接合の降伏電圧を増加させ、これにより、切断に起因するエッジ２５１４での欠陥の存在を補償する。
ベベル加工されたエッジ２２１４、２３１４、２４１４、および２５１４は、従来の方法で形成される。例えば、ウエハのエッジは、グリットのような研磨材でスプレーされ得、他方でウエハはヒートシンク（例えばモリブデン）に取付けられて回転される。スプレーの角度は、好ましくは３０度から６０度であり、これは、ベベル加工の角度を決定する。
ウエハが切断された後、エッジ２１１４、２２１４、２３１４、２４１４、および２５１４は、ダイ２１００、２２００、２３００、２４００、および２５００がパッケージされる前に不動態化（パッシベート）される。米国特許番号４，９８０，３１５および下記非特許文献２に開示されるように、ベベル加工された、もしくはメサ型の半導体構造のｐｎ接合は、二酸化シリコンおよび／またはシリコンナイトライドのような誘電体をデポジットすることによってパッシベーション化され得る。米国特許番号４、９８０、３１５は、Einthoven等に対して１９９０年１２月２５日に登録されたものであり、参照によりここに含まれる。
米国特許番号４，９８０，３１５
V. Obreja, "The semiconductor-dielectric interface from PN junction edge and the voltage dependence of leakage reverse current", International Semiconductor Device Research Symposium (ISDRS) December 2007
さらに、下記非特許文献３で説明されるように、平坦なあるいはメサ型の高電圧シリコン接合のパッシベーション化の従来技術にあるものなど、シリコンゴム化合物あるいはポリイミドが代替的に使用され得る。
V. Obreja and C. Codreanu, "Experimental investigation on the leakage reverse current component flowing at the semiconductor PN junction periphery", Int. Conf. on Thermal and Multiphysics (EuroSimE) 2006
V. Obreja and C. Codreanu, "Experimental investigation on the leakage reverse current component flowing at the semiconductor PN junction periphery", Int. Conf. on Thermal and Multiphysics (EuroSimE) 2006
さらに、米国特許番号３，８５９，２１７で説明されるように、高抵抗性の多結晶シリコンは、メサ型の半導体装置の接合をパッシベーション化するためにデポジットされ得る。米国特許番号３，８５９，２１７は、１９７５年１月７日にLehnerに対して登録されたものであり、参照によりここに含まれる。下記非特許文献４もまた、平坦なあるいはメサ型の出力装置のｐｎ接合のパッシベーション化を説明するものである。
米国特許番号３，８５９，２１７
B. J. Baliga, "Fundamentals of Power Semiconductor Devices", Springer, 2008
上記説明が本発明の例示であり、本明細書に記載された発明の様々な代替物が発明を実施するにあたり採用され得ることが理解されるべきである。例えば、ＩＩＩ族窒化物のＨＭＴは、デプレーションモードのデバイスとして従来通り形成されるが、エンハンスメントモードのデバイスとしても形成され得る。
本発明は、デバイスの基板とバッファ層の構造が同じであるため、エンハンスメントモードのデバイスにも均等に十分に適用される。それゆえ、以下の請求項が発明の範囲を規定し、これらの請求項の範囲内の構造および方法とその均等物とがカバーされることが意図される。
Claims (20)
- 第１導電型の第１の層、および第１の層の上面に接する第２導電型の第２の層を有する多層の基板構造であって、当該多層の基板構造が上面を有する、前記多層の基板構造と、
前記多層の基板構造の上面と接するバッファ層であって、当該バッファ層のいずれの部分も前記第１の層に接触せず、当該バッファ層が上面およびＩＩＩ族の窒化物を含む、前記バッファ層と、
前記バッファ層の上面に接するチャンネル層であって、ＩＩＩ族の窒化物と上面を含む、前記チャンネル層と、
前記チャンネル層の上面に接するバリア層であって、ＩＩＩ族の窒化物を含む、前記バリア層と、
前記チャンネル層に接する離間された金属ソースおよびドレイン領域と、
を含むトランジスタ。 - 前記金属ドレイン領域が前記第２の層から離間される、請求項１に記載のトランジスタ。
- 前記多層の基板構造の幅が深さとともに変化する、請求項１に記載のトランジスタ。
- 前記第１の層が前記第２の層よりも実質的に厚い、請求項１に記載のトランジスタ。
- 前記第１の層が前記第２の層よりも実質的に薄い、請求項１に記載のトランジスタ。
- 前記多層の基板構造はさらに、前記第２の層の上面に接する第１導電型の第３の層を含む、請求項１に記載のトランジスタ。
- 前記バッファ層が前記第３の層の上面に接する、請求項６に記載のトランジスタ。
- 前記バッファ層のいずれの部分も前記第２の層に接触しない、請求項７に記載のトランジスタ。
- 前記第１の層がｐ型であり、前記第２の層がｎ型であり、前記第３の層がｐ型である、請求項８に記載のトランジスタ。
- 前記第１の層がｐ型であり、前期第２の層がｎ型であり、前記バッファ層が前記第２の層の上面に接する、請求項５に記載のトランジスタ。
- トランジスタの製造方法であって、
第１導電型の第１の層と当該第１の層の上面に接する第２導電型の第２の層を有する多層の基板構造を形成することであって、当該多層の基板構造は上面を有しており、
前記多層の基板構造の上面に接するようにバッファ層を形成することであって、当該バッファ層のいずれの部分も前記第１の層に接触せず、当該バッファ層が上面とＩＩＩ族窒化物を含んでおり、
前記バッファ層の上面に接するようにチャンネル層を形成することであって、当該チャンネル層がＩＩＩ族窒化物と上面とを含んでおり、
前記チャンネル層の上面に接するようにバリア層を形成することであって、当該バリア層がＩＩＩ族窒化物を含んでおり、
前記チャンネル層に接触する離間された金属ソースおよびドレイン領域を形成すること、
を含む方法。 - 前記金属ドレイン領域が前記第２の層から離間される、請求項１１に記載の方法。
- 前記方法がさらに、前記多層の基板構造の幅を深さとともに変化させるように、前記多層の基板構造のエッジを研磨材でスプレーすることを含む、請求項１１に記載の方法。
- 前記第１の層が前記第２の層よりも実施的に厚い、請求項１１に記載の方法。
- 前記第１の層が前記第２の層よりも実施的に薄い、請求項１１に記載の方法。
- 前記多層の基板構造がさらに、前記第２の層の上面に接する第１導電型の第３の層を含む、請求項１１に記載の方法。
- 前記バッファ層が、前記第３の層の上面に接する、請求項１６に記載の方法。
- 前記バッファ層のいずれもの部分も前記第２の層に接触しない、請求項１７に記載の方法。
- 前記第１の層がｐ型であり、前記第２の層がｎ型であり、前記第３の層がｐ型である、請求項１８に記載の方法。
- 前記第１の層がｐ型であり、前記第２の層がｎ型であり、前記バッファ層が前記第２の層の上面に接する、請求項１５に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
| JP2013026321A (ja) * | 2011-07-19 | 2013-02-04 | Sharp Corp | 窒化物系半導体層を含むエピタキシャルウエハ |
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| CN112201693A (zh) * | 2020-09-30 | 2021-01-08 | 锐石创芯（深圳）科技有限公司 | 一种氮化镓半导体器件和制造方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07273307A (ja) * | 1994-03-31 | 1995-10-20 | Hitachi Ltd | 高耐圧半導体装置 |
| JPH08227872A (ja) * | 1995-02-20 | 1996-09-03 | Takaoka Electric Mfg Co Ltd | ベベルエッチング方法 |
| WO1998013881A1 (fr) * | 1996-09-24 | 1998-04-02 | Mitsubishi Denki Kabushiki Kaisha | Dispositif a semi-conducteur et son procede de production |
| JP2005217049A (ja) * | 2004-01-28 | 2005-08-11 | Sanken Electric Co Ltd | 半導体装置 |
| JP2007273649A (ja) * | 2006-03-30 | 2007-10-18 | Eudyna Devices Inc | 半導体装置および半導体装置製造用基板並びにその製造方法 |
| WO2010001607A1 (ja) * | 2008-07-03 | 2010-01-07 | パナソニック株式会社 | 窒化物半導体装置 |
| JP2010267958A (ja) * | 2009-04-21 | 2010-11-25 | Infineon Technologies Austria Ag | 横型ｈｅｍｔおよび横型ｈｅｍｔの製造方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3029366A (en) | 1959-04-22 | 1962-04-10 | Sprague Electric Co | Multiple semiconductor assembly |
| US3697829A (en) * | 1968-12-30 | 1972-10-10 | Gen Electric | Semiconductor devices with improved voltage breakdown characteristics |
| JPS501990B1 (ja) * | 1970-06-02 | 1975-01-22 | ||
| US3859127A (en) | 1972-01-24 | 1975-01-07 | Motorola Inc | Method and material for passivating the junctions of mesa type semiconductor devices |
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| US7550783B2 (en) | 2004-05-11 | 2009-06-23 | Cree, Inc. | Wide bandgap HEMTs with source connected field plates |
| US7800097B2 (en) * | 2004-12-13 | 2010-09-21 | Panasonic Corporation | Semiconductor device including independent active layers and method for fabricating the same |
| US11791385B2 (en) | 2005-03-11 | 2023-10-17 | Wolfspeed, Inc. | Wide bandgap transistors with gate-source field plates |
| JP2007095858A (ja) * | 2005-09-28 | 2007-04-12 | Toshiba Ceramics Co Ltd | 化合物半導体デバイス用基板およびそれを用いた化合物半導体デバイス |
| US7566918B2 (en) | 2006-02-23 | 2009-07-28 | Cree, Inc. | Nitride based transistors for millimeter wave operation |
| US20080001173A1 (en) * | 2006-06-23 | 2008-01-03 | International Business Machines Corporation | BURIED CHANNEL MOSFET USING III-V COMPOUND SEMICONDUCTORS AND HIGH k GATE DIELECTRICS |
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-
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07273307A (ja) * | 1994-03-31 | 1995-10-20 | Hitachi Ltd | 高耐圧半導体装置 |
| JPH08227872A (ja) * | 1995-02-20 | 1996-09-03 | Takaoka Electric Mfg Co Ltd | ベベルエッチング方法 |
| WO1998013881A1 (fr) * | 1996-09-24 | 1998-04-02 | Mitsubishi Denki Kabushiki Kaisha | Dispositif a semi-conducteur et son procede de production |
| JP2005217049A (ja) * | 2004-01-28 | 2005-08-11 | Sanken Electric Co Ltd | 半導体装置 |
| JP2007273649A (ja) * | 2006-03-30 | 2007-10-18 | Eudyna Devices Inc | 半導体装置および半導体装置製造用基板並びにその製造方法 |
| WO2010001607A1 (ja) * | 2008-07-03 | 2010-01-07 | パナソニック株式会社 | 窒化物半導体装置 |
| JP2010267958A (ja) * | 2009-04-21 | 2010-11-25 | Infineon Technologies Austria Ag | 横型ｈｅｍｔおよび横型ｈｅｍｔの製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016031997A (ja) * | 2014-07-28 | 2016-03-07 | エア・ウォーター株式会社 | 半導体装置 |
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