JP5972917B2 - 空間的に閉じ込められた誘電体領域を含む半導体構造 - Google Patents

空間的に閉じ込められた誘電体領域を含む半導体構造 Download PDF

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Description

本出願は、２０１３年１月１４日に「III-Nitride Transistor Including Spatially Defined Buried Dielectric」という名称で出願された米国特許仮出願第６１／７５２，２５８号の優先権の利益を主張する。この継続中の仮出願の開示内容は参照することにより本出願に全て組み込まれる。
さらに、下記の米国特許及び特許出願の各々も参照することによりその全体が本出願に組み込まれる。
米国特許第６，６４９，２８７号（発効日02/22/2011;名称「Gallium Materials and Methods」）
米国特許第７，８９２，９３８号（発効日02/22/2011;名称「Structure and Method for III-Nitride Monolithic power IC」）
米国特許第７，９１５，６４５号（発効日03/29/2011;名称「Monolithic Vertically Integrated Composite Group III-V and group IV Semiconductor Device and Method for fabricating Same」）
米国特許第７，９９９，２８８号（発効日08/16/2011;名称「High Voltage Durability III-Nitride Semiconductor Device」）
米国特許第８，１５９，００３号（発効日04/17/2012;名称「III-Nitride Wafer and Devices Formed in a III-Nitride Wafer」）
米国特許出願第１３／１９７，５１４号（出願日08/03/2011;名称「High Voltage III-Nitride Transistor」）
米国特許出願第１３／１９７，６７６号（出願日08/03/2011;名称「High Voltage III-Nitride Transistor」）
米国特許出願第１３／５４４，８２９号（出願日07/09/2012;名称「Composite Semiconductor Device With a SOI Substrate Having an Integrated Diode」）
米国特許出願第１３／９４５，２７６号（出願日07/18/2013;名称「Integrated III-Nitride and Silicon Device」）
定義
本明細書で使用される、用語「III−Ｖ族」は少なくとも１つのIII族元素と少なくとも１つのＶ族元素を含む化合物半導体を意味する。例えば、III−Ｖ族半導体は、III族窒化物半導体の形を取り得る。「III族窒化物」又は「III−Ｎ」は窒素とアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）及びボロン（Ｂ）などの少なくとも１つのIII族元素を含む化合物半導体を意味し、例えば窒化アルミニウムガリウム（ＡｌｘＧａ(1-x)Ｎ、窒化インジウムガリウムＩｎｙＧａ(1-y)Ｎ、窒化アルミニウムインジウムガリウムＡｌxＩｎｙＧａ(1-x-y)Ｎ、砒化リン化窒化ガリウム（ＧａＡｓａＰｂＮ(1-a-b)）、砒化リン化窒化アルミニウムインジウムガリウム（ＡｌｘＩｎｙＧａ(1-x-y)ＡｓａＰｂＮ(1-a-b)）などの合金を含むが、これらに限定されない。また、III族窒化物は一般に、Ｇａ極性、Ｎ極性、半極性又は非極性結晶方位などの任意の極性を有するが、これらに限定されない。また、III族窒化物材料は、ウルツ鉱型、閃亜鉛鉱型、あるいは混合ポリタイプ（結晶多形）のいずれかを含むことができ、単結晶又はモノクリスタル、多結晶、または非結晶の結晶構造を含むことができる。本明細書で使用される、「窒化ガリウム」、「ＧａＮ」はIII族窒化物化合物半導体を意味し、III族元素は若干量又は相当量のガリウムを含むが、ガリウムに加えて他のIII族元素も含むことができる。
さらに、本明細書で使用される、用語「IV族」はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）及び炭素（Ｃ）などの少なくとも１つのIV族の元素を意味し、例えばシリコンゲルマニウム（ＳｉＧｅ）及び炭化シリコン（ＳｉＣ）などの化合物半導体も含む。また、IV族は歪化されたIV族材料を生成するためにIV族元素の２つ以上の層又はIV族元素のドーピングを含む半導体材料も意味し、例えばシリコン・オン・インシュレータ（ＳＯＩ）、酸素注入分離基板（ＳＩＭＯＸ）及びシリコンオンサファイヤ（ＳＯＳ）などのIV族ベースの複合基板又はシリコン複合基板も含み得る
III族窒化物材料のようなIII−Ｖ族半導体は、比較的広いバンドギャップを有するとともに強い圧電分極を有することができ、高い降伏電界、高い飽和速度及び２次元電子ガス（２ＤＥＧ）の生成を可能にする半導体化合物である。その結果、III族窒化物材料及び他のIII−Ｖ族半導体は、多くのマイクロ電子応用において高電子移動度トランジスタ（ＨＥＭＴ）のようなヘテロ構造ＦＥＴ（ＨＦＥＴ）を含む電界効果トランジスタ（ＦＥＴ）として適している。
III族窒化物は広いバンドギャップ材料として知られているが、酸化シリコン（ＳｉＯ２）に比較して相対的に高い誘電率を有する。例えば、約３．９のＳｉＯ２の誘電率に比較して、砒化ガリウム（ＧａＮ）は約９．５の誘電率を有し、窒化アルミニウム（ＡｌＮ）は約９．１の誘電率を有する。その結果、III族窒化物ベースのＦＥＴを高電圧スイッチング用に使用するとき、装置基板に達するまでのIII族窒化物材料の下層間の寄生容量のために所定の電圧においてスイッチング時間が遅くなるとともにスイッチング電荷が高くなり得る。従って、ＦＥＴのソースとＦＥＴの基板との間の寄生容量の増大がＦＥＴの高いスイッチング性能に対して望ましくない結果をもたらし得る。
従来技術において、基板内のソース及びドレイン領域を変更することによってIII族窒化物装置の降伏電圧を増大する様々な方法が開発されているが、それらの方法は他の性能上の不利益を被る。一つのこのような技術は、基板の背面をIII族窒化物装置のソース及び／又はドレイン領域の下部で部分的にエッチ除去する。この技術は装置の降伏電圧を増大するが、逆にIII族窒化物装置の生成が悪い熱特性及び不安定な表面状態で行われるという不利益をもたらす。
従来使用されている第２の技術は、基板内にIII族窒化物装置のドレイン領域の下部に位置するＰＮ接合を形成する。しかしながら、この方法は一般にＰＮ接合リークを特に高温で生じ、相対的に高い基板結合容量も生じ得る。従って、安定な高電圧、高い温度性能を低減された対基板寄生容量とともに維持しながら、速いスイッチング時間及び低いスイッチング電荷を示すIII族窒化物電力装置を形成する代替方法が依然として必要とされている。
本出願は、空間的に閉じ込められた誘電体領域含む半導体構造を目的とし、この半導体構造は少なくとも１つの図面に示され及び／又は該図面と関連して説明され、請求の範囲により完全に特定される。
従来の半導体構造の断面図を示す。 本発明の一実施形態による、空間的に閉じ込められた誘電体領域を含む模範的な半導体構造の断面図を示す。 本発明の一実施形態による、複数の空間的に閉じ込められた誘電体領域を含む模範的な半導体構造の上面図を示す。 図３Ａの模範的な半導体構造の断面図を示す。 本発明の別の実施形態による、複数の空間的に閉じ込められた誘電体領域を含む模範的な半導体構造の断面図を示す。
以下の説明には本発明の実施形態に関連する具体的な情報が含まれる。当業者に明らかなように、本発明は本明細書に具体的に記載される態様と異なる態様で実施することができる。本願の添付図面及びそれらの詳細説明は模範的な実施形態を対象にしているにすぎない。特に断らない限り、図中の同等もしくは対応する構成要素は同等もしくは対応する参照番号で示されている。更に、本願の図面及び説明図は一般に正しい寸法比で示されておらず、実際の相対寸法に対応するものではない。
図１は従来の半導体構造１００の断面図を示す。半導体構造１００は基板１１０の上に製造された電界効果トランジスタ（ＦＥＴ）１２０を含む。図１に示されるように、ＦＥＴ１２０はソース１３２、ドレイン１３４及びゲート１３６を含む。図１に示す例では、ＦＥＴ１２０は基板１１０の上に製造されたIII族窒化物ＦＥＴ、例えばIII族窒化物高電子移動度トランジスタ（ＨＥＭＴ）又は他のタイプのIII族窒化物へテロ構造ＦＥＴ（ＨＦＥＴ）として実装される。基板１１０はＦＥＴ１２０の支持基板として使用するのに適した任意のタイプの基板とすることができる。従って、基板１１０は、例えばシリコン基板などのIV族基板とすることができる。
実質的に全体がＨＦＥＴ構造の場合には、半導体構造１００を横切って幾つかの電流路及びリーク電流が存在する。図１は、寄生結合キャパシタ１２４（ＣIII-N）として表示されているドレイン１３４対基板１１０の容量結合による１つのこのような通路を示している。多くの実装例において、例えばソース１３２を基板１２４に結合する場合に、半導体構造１００と関連する追加の寄生容量が存在し得るが、一般には寄生結合キャパシタ１２４で表されるドレイン対基板寄生容量が特に心配される点に留意されたい。
上述したように、III族窒化物材料は広いバンドギャップ材料として知られているが、酸化シリコン（ＳｉＯ２）に比較して相対的に高い誘電率を有する。例えば、上述したように、ＳｉＯ２の約３．９の誘電率に比較して、砒化ガリウム（ＧａＮ）は約９．５の誘電率を有し、窒化アルミニウム（ＡｌＮ）は約９．１の誘電率を有する。その結果、III族窒化物ベースのＦＥＴを高電圧スイッチング用に使用するとき、基板１１０に達するまでのＦＥＴ１２０のIII族窒化エピタキシャル下層の間の寄生容量（寄生結合キャパシタ１２４として表されている）のために所定の電圧においてスイッチング時間が遅くなるとともにスイッチング電荷量が高くなる。従って、寄生結合キャパシタ１２４で表されるドレイン対基板容量がＦＥＴ１２０の高いスイッチング（速度及び電荷）性能に対して望ましくない結果をもたらし得る。
寄生結合キャパシタ１２４で表される寄生容量を低減する１つの従来の方法は、ＦＥＴ１２０で使用されるIII族窒化物層の厚さを大きくするものである。しかしながら、半導体装置の大規模製造においては大きな直径の基板が一般に使用されている。さらに、大きな直径の基板上に形成されるIII族窒化物層の厚さは一般にＦＥＴ１２０を形成するために使用されるIII族窒化物材料並びに基板１１０に生じる応力により制限される。
半導体構造１００内に生じるこれらの応力は、ＦＥＴ１２０に使用されるIII族窒化物層と基板１１０を提供するために使用されるシリコン又は他の非ネイティブ（非III族窒化物）材料との間の格子定数の不一致及び／又は熱膨張係数の不一致に起因する。これらの応力は基板に過度のゆがみやそりを生じ、またＦＥＴ１２０のIII族窒化物層に亀裂を生じ得る。従って、所定の定格電圧のＦＥＴ１２０の形成に使用されるIII族窒化物層の厚さを実質的に増大する必要なしに寄生結合キャパシタ１２４で表される寄生容量を低減する代替方法が必要とされる。上述したように、従来実行されている基板領域を局部的にエッチ除去する方法又は基板の内部でIII族窒化物ＦＥＴのドレイン領域の下部にＰＮ接合を形成する方法は他の装置性能の制限をもたらす。
本出願はドレイン対基板容量結合及びソース対基板容量結合が低減されたＦＥＴを含む半導体構造を目的とする。本出願に開示される解決方法は、同時にＦＥＴと基板との間の適度の熱移動性能を提供するとともに、改善された高電圧スイッチング性能及び従って改善されたスタンドオフ電圧性能を有するＦＥＴを提供する。本出願に開示されるように、このような解決方法は、基板内にてＦＥＴドレイン及び／又はＦＥＴソースの下部に形成された１以上の空間的に閉じ込められた誘電体領域の使用によって達成することができる。
図２を参照すると、図２は、一実施形態による、空間的に閉じ込められた誘電体領域２４０を含む模範的な半導体構造２００の断面図を示す。半導体構造２００は基板２１０の上に製造されたＦＥＴ２２０を含む。図２に示されるように、ＦＥＴ２２０はソース２３２、ドレイン２３４及びゲート２３６を含み、基板２１０の主表面２１４の上に製造される。図２に示す模範的な実施形態によれば、空間的に閉じ込められた誘電体領域２４０はＦＥＴ２２０のドレイン２３４の下部の基板２１０内に厚さ２４２まで形成される。図２には、ドレイン２３４対基板２１０の容量結合（即ちドレイン対基板容量結合２５０）に寄与するIII族窒化物寄生キャパシタ２２４及び誘電体寄生キャパシタ２４４並びに空間的に閉じ込められた誘電体領域２４０の上側面２４６も示されている。
基板２１０は、IV族材料（例えば、Ｓｉ，ＳｉＣ，Ｇｅ，ＳｉＧｅ等）、III族窒化物材料、サファイヤ、又は他の適切な材料のような材料を用いて形成することができる。基板２１０は単結晶又は多結晶とすることができ、また複合基板として形成することもできる。さらに、本出願で使用される「シリコン基板」はシリコン表面を有する任意の基板も指す。適切なシリコン基板の例は、特にほぼ全体がシリコンからなる基板（バルクシリコンウェハ）及びシリコン・オン・サファイヤ基板を含む。適切なシリコン基板は、ダイアモンド、ＡｌＮ又は他の多結晶材料等の別の材料に結合されたしウェハを有する複合基板も含む。一部の実施形態においては、異なる結晶配向を有するシリコン基板を使用することができる。例えば、ある場合には、シリコン（１１１）基板が基板２１０のために好ましい。他の場合には、シリコン（１００）又は（１１０）基板が基板２１０のために好ましい。
ＦＥＴ２２０は複数のIII族窒化物又は他のIII−Ｖ族材料層を含むことができる。例えば、ＦＥＴ２２０は基板２１０の上に形成された１以上のIII族窒化物遷移層及び／又はバッファ層を含むことができる。さらに、ＦＥＴ２２０は少なくとも１つの活性層を含む。一実施形態においては、例えばＦＥＴ２２０は基板２１０の上に形成された遷移層及び／又はバッファ層の上に形成されたIII−Ｖ族へテロ構造を含むＨＥＭＴとすることができる。III−Ｖ族へテロ構造は、III−Ｖ族チャネル層の上に形成され、該III−Ｖ族チャネル層に２ＤＥＧを生じさせるIII−Ｖバリア層を含むとともに、III−Ｖバリア層の上に形成される１以上のキャップ層及び／又はパッシベーション層を含むことができる。
空間的に閉じ込められた誘電体領域２４０は、例えばＳｉＯ２で形成でき、基板２１０への酸素注入によって基板２１０内に形成することができる。例えば、酸素はシリコン基板内に約１×１０１８／ｃｍ２の濃度で注入することができる。空間的に閉じ込められた誘電体領域２４０を形成し得る幾つかの方法があり、特に酸素の拡散、ウェハボンディング、及びシリコン横方向成長技術がある。しかしながら、一部の実施形態においては、酸素の注入による分離（ＳＩＭＯＸ）が有利であり、また望ましい。
ＳｉＯ２の空間的に閉じ込められた誘電体領域２４０は基板２１０上のＦＥＴ２２０のIII族窒化物エピタキシャル層の成長前に形成するか、或いはIII族窒化物エピタキシャル層の成長中にほぼ同時に形成することができる。従って、一部の実施形態においては、ＦＥＴ２２０のIII族窒化物エピタキシャル層の形成に必要とされる高い成長温度を利用して注入酸素の近傍のシリコンを消費させてＳｉＯ２の空間的に閉じ込められた誘電体領域２４０を形成する。例えば、空間的に閉じ込められた誘電体領域２４０はシリコン基板２１０の主表面２１４より下に位置させることができるため、III族窒化物のエピタキシャル核生成に必要とされるように、主表面２１４にシリコンのほぼ均一な層を存在させることができる。しかしながら、ＦＥＴ２２０のIII族窒化物材料が高い温度で堆積される間に、空間的に閉じ込められた誘電体領域２４０は基板２１０の主表面に向かって成長又は膨張するため、空間的に閉じ込められた誘電体領域２４０の上側面２４６はＦＥＴ２２０のIII族窒化物材料とインタフェースする。
図２に示されるように、一部の実施形態においては、空間的に閉じ込められた誘電体領域２４０はドレイン２３４の下部にほぼ中心に位置する。さらに、空間的に閉じ込められた誘電体領域２４０は基板２１０の主表面２１４にほぼ平行な平面内で横方向に閉じ込めることができる。空間的に閉じ込められた誘電体領域２４０は基板２１０内の埋め込み誘電体領域とすることができ、また基板２０内を主表面２１４まで垂直方向に延在させることもできる。言い換えれば、一部の実施形態においては、空間的に閉じ込められた誘電体領域２４０のすべての側面を半導体基板２１０により包囲することができるが、他の実施形態においては、図２に示すように、空間的に閉じ込められた誘電体領域２４０の上側面は基板２１０で覆われないようにすることができる。
空間的に閉じ込められた誘電体領域２４０は上述したようにＳｉ０２からなるものとし得るが、他の誘電体を使用することもできる。例えば、シリコン半導体製造においては、様々な半導体層間の寄生容量を低減するために低誘電率（low-k）誘電体が使用されている。本明細書で使用する「low-k誘電体」はＳｉＯ２シリコンの誘電率より低い誘電率を有する誘電体材料を指す。上述したように、ＳｉＯ２の誘電率は約３．９である。従って、空間的に閉じ込められた誘電体領域２４０を形成するために、他のlow-k誘電体のうち炭素ドープ又はフッ素ドープＳｉＯ２等のlow-k誘電体を使用することができる。
空間的に閉じ込められた誘電体領域２４０の厚さ２４２はＦＥＴ２２０の電圧レンジに部分的に依存する。例えば、約千ボルト（１０００Ｖ）に耐えるためには、ＳｉＯ２の空間的に閉じ込められた誘電体領域２４０の厚さ２４２は約１マイクロメートル（１．０μｍ）である。様々な実施形態において、空間的に閉じ込められた誘電体領域２４０の厚さ２４２は約０．１μｍから約３．０μｍの範囲とすることができる。
さらに図２に示されるように、空間的に閉じ込められた誘電体領域２４０の形成は、III族窒化物寄生キャパシタ２２４及び誘電体寄生キャパシタ２４４がＦＥＴ２２０のドレイン２３４と基板２１０との間に直列に結合された等価回路を生じる。この模範的な実施形態によれば、III族窒化物寄生キャパシタ２２４と直列の誘電体寄生キャパシタ２４４の付加は所定の電圧に対する総ドレイン対基板容量結合２５０を有利に低減する。その結果、基板２１０内の空間的に閉じ込められた誘電体領域２４０の存在はＦＥＴ２２０のスイッチング時間及びスイッチング電荷性能を高める。
図２に示す模範的な実施形態はドレイン２３４の下部に形成された空間的に閉じ込められた誘電体領域２４０を示しているが、他の実施形態においては空間的に閉じ込められた誘電体領域２４０はＦＥＴ２２０のソース２３２の下部に、又はドレイン２３４及びソース２３２の両方の下部に形成することができることに留意されたい。空間的に閉じ込められた誘電体領域２４０がソース２３２の下部にて基板２１０内に形成される実施形態においては、空間的に閉じ込められた誘電体領域２４０はソース２３２対基板２１０の容量結合を低減する。さらに、空間的に閉じ込められた誘電体領域２４０がドレイン２３４及びソース２３２の両方の下部にて基板２１０内に形成される実施形態においては、空間的に閉じ込められた誘電体領域２４０はドレイン２３４及びソース２３２対基板２１０の容量結合を低減する。
さらに、空間的に閉じ込められた誘電体領域２４０はＦＥＴ２２０のドレイン２３４及び／又はソース２３２の下部にのみ位置するように形成する必要はないが、それらの実施形態はＦＥＴ２２０により発生される熱の放散に関して有利であることに留意されたい。基板２１０内の埋め込み誘電体材料の存在は、熱が発生するＦＥＴ２２０と熱が主として放出される基板２１０の底面との間の熱通路を妨げるという望ましくない結果をもたらし得る。従って、連続する誘電体層よりはむしろ空間的に閉じ込められた誘電体領域２４０を使用することは、ドレイン２３４及び／又はソース２３２対基板２１０の容量結合を低減すると同時に、ＦＥＴ２２０に対する効率的な熱管理を提供するために従来の熱管理技術の使用が可能になるという利点をもたらす。
続いて図３Ａ及び図３Ｂにつき説明すると、図３Ａは複数の空間的に閉じ込められた誘電体領域３４０を含む模範的な半導体構造３００の上面図を示し、図３Ｂは模範的な半導体構造３００の断面図を示す。図３Ｂに示されるように、半導体構造３００は基板３１０の上に製造されたＦＥＴ３２０を含む。図３Ａ及び図３Ｂに示されるように、ＦＥＴ３２０はソース領域３３２、ドレイン領域３３４及びゲート３３６を含み、基板３１０の主表面３１４の上に製造される。図３には、空間的に閉じ込められた誘電体領域３４０の幅３４８、及びＦＥＴ３２０のピッチ３３８、即ち直接隣接する又は近接するソース領域３３２間の距離も示されている。さらに、ＦＥＴ３２０のドレイン接点の幅は間隔３３５により概念的に示され、ＦＥＴ３２０の生成に使用されるIII族窒化物又は他のIII−Ｖ族材料層の厚さは図３Ｂに厚さ３２８として示されている。
概念上明確にするために図３Ａ及び図３Ｂに示されていないが、半導体構造３００は、パッシベーション及び絶縁層、フィールドプレート（ソース，ゲート及びドレイン）などの追加の被覆層、並びに金属ボンドパッド、トレース及び相互接続ビアを含むことができる。図３Ａ及び図３Ｂに示されるように、空間的に閉じ込められた誘電体領域３４０はそれぞれのドレイン領域３３４の下部に中心に位置し、両方向にゲート３３６の方へ横方向に延在する。ソース領域３３２、ドレイン領域３３４及びゲート３３６を含むＦＥＴ３２０は概して図２のソース２３２、ドレイン２３４及びゲート２３６を含むＦＥＴ２２０に対応する。さらに、図３Ａ及び図３Ｂの基板３１０及び空間的に閉じ込められた誘電体領域３４０は、図２の基板２１０及び空間的に閉じ込められた誘電体領域２４０にそれぞれ対応し、上記の対応する特徴に起因する特性のいずれも共有することができる。
一部の実施形態においては、空間的に閉じ込められた誘電体領域３４０の幅３４８はＦＥＴ３２０のピッチ３３８に基づいて決定するのが有利又は望ましい。例えば、一実施形態においては、幅３４８はＦＥＴ３２０のピッチ３３８の約半分（０．５倍）未満に制限するのが有利又は望ましい。他の実施形態においては、空間的に閉じ込められた誘電体領域３４０の幅３４８はＦＥＴ３２０の形成に使用されるIII族窒化物又は他のIII−Ｖ族層の厚さ３２８並びにＦＥＴ３２０上に形成されるドレイン接点の幅に対応する間隔３３５に基づいて決定するのが有利又は望ましい。例えば、空間的に閉じ込められた誘電体領域３４０の幅３４８はおよそ厚さ３２８の１〜２倍に間隔３３５を加えたものとするのが有利又は望ましい。特定の例として、様々な実施形態においては、空間的に閉じ込められた誘電体領域３４０の幅３４８は約５μｍから約３０μｍの範囲内とすることができる。
図４に移り説明すると、図４は別の実施形態による、複数の空間的に閉じ込められた誘電体領域４４０を含む模範的な半導体構造４００の断面図を示す。半導体構造４００は複合基板４１０の上に製造されたＦＥＴ４２０を含む。図４に示されるように、ＦＥＴ４２０はソース領域４３２、ドレイン領域４３４及びゲート４３６を含み、複合基板４１０の主表面４１４の上に製造される。図４にさらに示されるように、複合基板４１０はその基板内に形成された空間的に閉じ込められた誘電体領域４４０を有する第１の基板層４１１、及び第１の基板層４１１の上及びＦＥＴ４２０の下に形成された第２の基板層４１２を含む。ソース領域４３２、ドレイン領域４３４及びゲート４３６を含むＦＥＴ４２０は概して図２のソース２３２、ドレイン２３４及びゲート２３６を含むＦＥＴ２２０に対応する。さらに、図４の空間的に閉じ込められた誘電体領域４４０は、図２の空間的に閉じ込められた誘電体領域２４０に対応し、上記の対応する特徴に起因する特性のいずれも共有することができる。
空間的に閉じ込められた誘電体領域４４０は複合基板４１０の第１の基板層４１１の上面４１８に形成することができる。次に、シリコンエピタキシャル横方向過成長法を用いて、シリコンを第２の基板層４１２上に空間的に閉じ込められた誘電体領域４４０と第１の基板層４１１の上面４１８との間及びそれらの上方で再成長させ、続いて第２の基板層４１２の上面で標準の化学機械研磨（ＣＭＰ）を用いる平坦化によって複合基板４１０の主表面４１４を提供することができる。一部の実施形態においては、複合基板４１０の主表面４１４をIII族窒化物準備層として形成するために、ＣＭＰ表面上にシリコンの薄い最終エピタキシャル層を成長させることができる。その結果、図４に示すように、一部の実施形態においては、空間的に閉じ込められた誘電体領域４４０の全側面を複合基板４１０で包囲することができる。
ＦＥＴのドレイン及び／又はソース対基板の結合容量を改善するのに加えて、本出願に開示された空間的に閉じ込められた誘電体領域は所定のIII族窒化物エピタキシャル層の厚さでＦＥＴのスタンドオフ電圧性能を高めることができる。このような性能の向上は、高電界領域の一部分がシリコン基板自体より高いブレークダウン特性を有する空間的に閉じ込められた誘電体領域と交差することによって生じる。これは所定のスタンドオフ電圧を維持するためにＦＥＴに必要とされるIII族窒化物エピタキシャル層の厚さを低減するという追加の利点をもたらす。この概念は所定のスタンドオフ電圧を維持すためにより薄いIII族窒化物層の使用を可能にするため、この概念はさらに、ＦＥＴ２２０の製造のためにより大きな直径のウェハを使用すること及び／又はエピタキシャルスループットを増大することを可能にする。
従って、本出願はドレイン−基板間及び／又はソース−基板間の容量結合を低減したＦＥＴを含む半導体構造を開示する。その結果、本出願により開示された解決方法は、ＦＥＴと基板の間に適度の熱移動性能を提供しながら、向上したスタンドオフ電圧性能及び向上した高電圧スイッチング性能を有するＦＥＴを提供する。上で説明したように、本明細書に開示する解決方法は１以上の空間的に閉じ込められた誘電体領域をＦＥＴのドレイン及び／又はソースの下部の基板内に形成することによって達成される。
以上の説明から明らかなように、本願に記載の発明の概念は本発明の概念の範囲を逸脱することなく種々の技術を用いて実施することができる。更に、特に幾つかの実施形態について本発明の概念を説明したが、当業者であれば、それらの形態及び細部に本発明の概念の精神及び範囲を逸脱することなく種々な変更を加えることができることは理解されよう。従って、上述した実施形態はあらゆる点において例示的なものであり、限定的なものではないと考慮されたい。更に、本発明は上述した特定の実施形態に限定されず、本発明の範囲から逸脱することなしに、本発明に多くの再配置、変形及び置換を行い得ることを理解されたい。

Claims (16)

  1. IV族基板上に製造されたドレイン、ソース及びゲートを含むIII族窒化物電界効果トランジスタ（ＦＥＴ）、及び
    前記基板内に前記ドレインの下部に形成された、空間的に閉じ込められた誘電体領域を備え、該空間的に閉じ込められた誘電体領域は、前記III族窒化物電界効果トランジスタ（ＦＥＴ）内のIII族窒化物層の厚さに基づく幅を有し、
    前記空間的に閉じ込められた誘電体領域が前記ドレイン対前記基板の容量結合を低減し、
    前記空間的に閉じ込められた誘電体領域の全側面が前記基板により包囲されている、
    ことを特徴とする半導体構造。
  2. 前記空間的に閉じ込められた誘電体領域は前記ドレインの下部にほぼ中心に位置する、請求項１記載の半導体構造。
  3. 前記空間的に閉じ込められた誘電体領域はシリコン酸化物を備える、請求項１記載の半導体構造。
  4. 前記基板はIV族半導体基板を備える、請求項１記載の半導体構造。
  5. 前記基板はシリコン基板及び複合シリコン基板のうちの１つである、請求項１記載の半導体構造。
  6. 前記III族窒化物ＦＥＴはIII族窒化物高電子移動度トランジスタ（ＨＥＭＴ）を備える、請求項１記載の半導体構造。
  7. IV族基板上に製造されたドレイン、ソース及びゲートを含むIII族窒化物電界効果トランジスタ（ＦＥＴ）、及び
    前記基板内に前記ソース及び前記ドレインの各々の下部に形成された、空間的に閉じ込められた誘電体領域を備え、該空間的に閉じ込められた誘電体領域は、前記III族窒化物電界効果トランジスタ（ＦＥＴ）内のIII族窒化物層の厚さに基づく幅を有し、
    前記空間的に閉じ込められた誘電体領域が前記ソース及び前記ドレイン対前記基板の容量結合を低減し、
    前記空間的に閉じ込められた誘電体領域の全側面が前記基板により包囲されている、
    ことを特徴とする半導体構造。
  8. 空間的に閉じ込められた誘電体領域をIV族基板内に形成するステップ、
    前記基板上にドレイン、ソース及びゲートを含むIII族窒化物電界効果トランジスタ（ＦＥＴ）を製造するステップ、及び
    前記空間的に閉じ込められた誘電体領域の上及び前記III族窒化物ＦＥＴの下にシリコン横方向エピタキシャル過成長層を形成するステップを備え、前記基板はシリコンを含み、
    前記III族窒化物ＦＥＴの前記ドレインは、前記ドレイン対前記基板の結合容量を低減するために、前記空間的に閉じ込められた誘電体領域の上方に形成され、前記空間的に閉じ込められた誘電体領域は、前記III族窒化物電界効果トランジスタ（ＦＥＴ）内のIII族窒化物層の厚さに基づく幅を有する、
    ことを特徴とする方法。
  9. 前記空間的に閉じ込められた誘電体領域は前記基板への酸素注入によって形成される、請求項８記載の方法。
  10. 前記空間的に閉じ込められた誘電体領域は前記ドレインの下部にほぼ中心に位置する、請求項８記載の方法。
  11. 前記基板はIV族半導体基板を備える、請求項８記載の方法。
  12. 前記基板はシリコン基板及び複合シリコン基板のうちの１つである、請求項８記載の方法。
  13. 空間的に閉じ込められた誘電体領域をIV族基板内に形成するステップ、
    前記基板上にドレイン、ソース及びゲートを含むIII族窒化物電界効果トランジスタ（ＦＥＴ）を製造するステップ、及び
    前記空間的に閉じ込められた誘電体領域の上及び前記III族窒化物ＦＥＴの下にシリコン横方向エピタキシャル過成長層を形成するステップを備え、
    前記III族窒化物ＦＥＴの前記ドレイン及び前記ソースの各々は、前記ドレイン及び前記ソース対前記基板の結合容量を低減するために、前記それぞれ１つの空間的に閉じ込められた誘電体領域の上方に形成され、前記空間的に閉じ込められた誘電体領域は、前記III族窒化物電界効果トランジスタ（ＦＥＴ）内のIII族窒化物層の厚さに基づく幅を有する、
    ことを特徴とする方法。
  14. 前記空間的に閉じ込められた誘電体領域は前記基板への酸素注入によって形成される、請求項１３記載の方法。
  15. 前記基板はIV族半導体基板を備える、請求項１３記載の方法。
  16. 前記基板はシリコン基板及び複合シリコン基板のうちの１つである、請求項１３記載の方法。
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