JPH0493037A - Ｍｏｓ集積回路 - Google Patents

Ｍｏｓ集積回路

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JPH0493037A
JPH0493037A JP2211101A JP21110190A JPH0493037A JP H0493037 A JPH0493037 A JP H0493037A JP 2211101 A JP2211101 A JP 2211101A JP 21110190 A JP21110190 A JP 21110190A JP H0493037 A JPH0493037 A JP H0493037A
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JP
Japan
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type
source
drain
insulating layer
layer
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JP2211101A
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Inventor
Tadashi Iwasaki
正 岩崎
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＯＳ集積回路に関するものである。
〔従来の技術〕
従来技術によるＭＯＳ集積回路について、第４〜６図を
参照して説明する。
はじめに通常のＮチャネルＭ　ＯＳ　Ｆ”　ｌ−、′ｒ
は、第４図に示すようにフィールド酸化膜２て囲んなＰ
型シリコン基板］の上に、ゲート酸化膜３を介してポリ
シリコンケート電極４が形成され、Ｎ型ソース６ａとＮ
型１〜レイン６１：）とが形成されている。
つきにＳ　ＯＴ　（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎ５ｕｌ
ａｆ、ｏｒ）型のＮチャネルＭＯ８ＦＥＴは、第６図に
示すようにザファイアなどからなる絶縁基板１］の表面
にエピタキシャル成長された１〕型チヤイ・ル層１２の
上にケート酸化膜３を介してポリシリコンゲート電極４
か形成され、側面にはＮ型ソース６ａとＮ型ドレイン６
ｂとが形成されている。
〔発明か解決しようとする課題〕
第４図に示す従来のＭ　ＯＳ　Ｆ”　Ｅ　Ｔにおいては
、Ｎ型ソース６ａおよびＮ型１〜レイン６　ｂかＰ型シ
リコン基板］とＰ−Ｎ接合となって、空間電荷領域によ
る空乏層か拡かっている。
空乏層幅を極板間隔とし、Ｉ−）−Ｎ接合面積を極板面
積とする平行平板コンデンサに相当する寄生容量かソー
スおよびドレインに生しる。
例えはＮ型ソース６ａおよびＮ型ドレイン６１）のドナ
ー濃度をＮＤ−］×］０２θＣｍ−３、Ｐ型シリコン基
板］のアクセプタ濃度をＮＡ＝１．Ｘｌ、０１７ｃｍツ
、Ｎ型ソース６ａおよびＮ型ドレイン６ｂとＰ型シリコ
ン基板］との間のＰ−Ｎ接合が階段接合であると仮定し
て、拡散電位による空乏層幅は約０．］μｍになる。こ
のためＮ型ソース６およびＮ型ドレイン６ｂとＰ型シリ
コン基板］との間に単位面積当り約９．２ｘｌＯ−４ｐ
Ｆ／ｍｍ２の寄生容量が生じる。
第５図の等価回路図に示すように、ソース側のＣ５Ｂと
ドレイン側のＣＤＢとが付加されて、スイッチング動作
の高速化を妨ける要因となっている。
ＮチャネルＭ　ＯＳ　ＦＥ　ＴとＰチャネルＭ　ＯＳ　
ＦＥＴとから構成されるＣ　Ｍ　ＯＳ　（Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙＭＯＳ）テバイスてはＰ−Ｎ−Ｐ−Ｎ構
造ができるため、ザイリスタ作用によるラッチアップ現
象の抑制が課題となっている。
また第６図に示すＳＯＴ型のＭＯＳＦＥＴにおいては、
Ｎ型ソース６ａおよびＮ型ドレイン６　ｂとが絶縁基板
１１の上に形成されて絶縁されているので、寄生容量や
ラッチアップの問題は解消される。しかしゲー１へ酸化
膜３の下の■〕型チャネル層１２が浮遊電位になるため
、ソース−１〜レイン間電圧か上昇するにつれて、衝突
電離によって発生しな正孔か１−ン型チャネル層］２に
蓄積され、絶縁基板１］の電位を高める。そのためソー
ス側の電位障壁が低下し、ソース−ドレイン耐圧が低下
するという問題がある。
〔課題を解決するための手段〕
本発明のＭＯ８集積回路において、ソース拡散層および
１〜レイン拡散層の直下に絶縁層が形成されている。
〔実施例〕
本発明の第１の実施例について、第１図の平面図とその
Ａ−Ｂ断面図である第２図とを参照して説明する。
フィールド酸化膜２て囲まれたＰ型シリコン基板１の上
に、グー１〜酸化膜３を介してポリシリコフケ−１〜電
極４が形成されている。
ゲート電Ｗ！、４０両側にＮ型ソース６ａとＮ型ドレイ
ン６ｂとが形成され、その直１ｑには酸素イオン注入に
よって絶縁層５を形成している。
Ｎ型ソース６ａおよびＮ型ドレイン６ｂの接合深さを０
．２μｒｎとし、例えは酸素イオンをエネルギー１３０
　ｋ　ｅ　Ｖ、２５０ｋｅＶ、５００ｋｅＶで３段イオ
ン注入して、深さ方向に約１μｍの幅をもつイオン注入
絶縁層５ができる。
こうしてＮ型ソース６ａおよびＮ型ドレイン６ｂの寄生
容量を従来技術に比べて１／１ｏに低減することがてき
た。
つぎに本発明の第２の実施例としてＣＭＯＳ集積回路へ
の適用例について第３図を参照して説明する。
ＮヂャネルＭＯＳＦＥＴにおいてＰ型シリコン基板］の
電位を固定するため、ＶＳｓ端子用のＰ型ウェルコンタ
クト１０が形成されている。
ＰチャネルＭ　ＯＳ　Ｆ　Ｅ　ＴはＮウェル７の中にグ
ー１〜酸化膜３を介してポリシリコソゲ−１〜電極４が
形成され、ケート電極４の両側にＰ型ソース９ａおよび
Ｐ型１〜レイン９ｂが形成され、その直下には酸素イオ
ン注入によって絶縁層５ａを形成している。
さらにＮウェル７の電位を固定するため、■ＤＤ端子用
のＮ型ウェルコンタク１〜８が形成されている。
ここでＮウェル７をベース、■→ヂャネルＭ　ＯＳｌ”
　ト：　’Ｔ”のソース−ドレイン９ａ、９１〕をエミ
ッタ、Ｐ型シリコン基板］を：ルクタとする縦型■］Ｎ
Ｐバイポーラトランジスタと、Ｐ型シリコン基＆］をベ
ース、ＮチャネルＭ　ＯＳ　Ｆ　Ｅ　”Ｆのソース、ｌ
・レイン６ａ、６ｂをエミッタ、Ｎウェル７をコレクタ
とする横型Ｎ　Ｉ）　Ｎバイポーラ１ヘランジスタとが
寄生的に形成されている。例えは出力端子（ＶＯＩＩＴ
）か何らかの要因で電源電圧（Ｖｎｎ）以」−に持ち上
けられると、ＰチャネルＭ　ＯＳ　Ｉ”　Ｅ′１゛のド
レイン９ｂとＮウェル７との間のエミッタヘース間が順
バイアスされ、ベース−エミッタ電流か流れ出してラッ
チアップ現象が引き起される。
本実施例ではＮ型ソース６ａおよびＮ型ドレイン６１）
とＰ型シリコン基板１とがイオン注入絶縁層５により、
またＰ型ソース９ａおよびＰ型ドレイン９ｂとＮウェル
７とがイオン注入絶縁層５；ｉにより底面が深さ方向に
分離されているので、Ｌ）Ｎ接合の面積は側面のみに制
限されている。
その結果エミッターベース間を流れる電流を大幅に削減
し、ラッチアップ耐量を著しく向」ニすることがてきな
。
本発明はこのほかバイポーラトランジスタを組み込んた
Ｂ　ｊ−ＣＭＯＳ集積回路に適用しても、同様の効果を
得ることかてきる。
〔発明の効果〕
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔのソース−ドレインの直下にイオ
ン注入絶縁層を形成することにより、ソース−ドレイン
層と半導体基板との間に形成される寄生容量を低減する
ことかてきた。その結果スイッチング動作の高速化か達
成された。
さらにＣＭＯＳ集積回路においては、寄生バイポーラト
ランジスタのエミツタ−ペース間の接合面積か小さくな
って、ラッチアップ耐量を向上することかできた。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示す平面図、第２図は
第１図のＡ−Ｂ断面図、第３図は本発明の第２の実施例
を示す断面図、第４図は従来波＜Ｉｌ：ｉによるＭＯＳ
ドＥＴを示す断面図、第５図は従来技術によるＭ　ＯＳ
　Ｆ’　Ｅ　Ｔの等価回路図、第６図はＳＯＩ型Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔの断１−ｆｉｉ図である。 １・Ｐ型シリコン基板、２・・フィールド酸化膜、３・
・ゲー）−酸化膜、４・・ポリシリコフケ−１〜電極、
５，５ａ・・イオン注入絶縁層、６ａ・・・Ｎ型ソース
、６Ｆ）・・・Ｎ型Ｉ〜レイン、７・・・Ｎウェル、８
・・Ｎウェルコンタクト、９ａ・ト）型ソース、９１．
）・Ｐ型ドレイン、］０・・Ｐウェルコンタク１へ、１
１−・・絶縁基板、１２−　’Ｐ型チャネル層。

Claims (1)

    【特許請求の範囲】
  1. 　ソース拡散層およびドレイン拡散層の直下に絶縁層が
    形成されているＭＯＳＦＥＴを含んでいることを特徴と
    するＭＯＳ集積回路。
JP2211101A 1990-08-09 1990-08-09 Ｍｏｓ集積回路 Pending JPH0493037A (ja)

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JP2211101A JPH0493037A (ja) 1990-08-09 1990-08-09 Ｍｏｓ集積回路

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ID=16600427

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JP2211101A Pending JPH0493037A (ja) 1990-08-09 1990-08-09 Ｍｏｓ集積回路

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014160807A (ja) * 2013-01-14 2014-09-04 Internatl Rectifier Corp 空間的に閉じ込められた誘電体領域を含む半導体構造

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014160807A (ja) * 2013-01-14 2014-09-04 Internatl Rectifier Corp 空間的に閉じ込められた誘電体領域を含む半導体構造

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