KR100282523B1 - 정전방전 보호 특성을 개선한 에스오아이 반도체 소자 및 그 제조방법 - Google Patents
정전방전 보호 특성을 개선한 에스오아이 반도체 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR100282523B1 KR100282523B1 KR1019980047107A KR19980047107A KR100282523B1 KR 100282523 B1 KR100282523 B1 KR 100282523B1 KR 1019980047107 A KR1019980047107 A KR 1019980047107A KR 19980047107 A KR19980047107 A KR 19980047107A KR 100282523 B1 KR100282523 B1 KR 100282523B1
- Authority
- KR
- South Korea
- Prior art keywords
- silicon substrate
- bulk silicon
- film
- oxide film
- buried oxide
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 69
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 69
- 239000010703 silicon Substances 0.000 claims abstract description 69
- 239000000758 substrate Substances 0.000 claims abstract description 64
- 238000000034 method Methods 0.000 claims description 9
- 229910052760 oxygen Inorganic materials 0.000 claims description 7
- 239000001301 oxygen Substances 0.000 claims description 7
- 230000008569 process Effects 0.000 claims description 7
- -1 oxygen ions Chemical class 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims 2
- 238000002955 isolation Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 최근 주목을 받고 있는 에스오아이 기술을 이용한 반도체 소자 및 그 제조방법에 관한 것으로 특히 그 에스오아이 반도체 소자의 정전방전 보호특성을 개선을 목적으로 하고 있다.
본발명의 목적을 달성하기 위하여, 실리콘 기판(300)내에 집적회로소자(T1)를 제조하기 위한 제1영역(A1)에는 상대적으로 매립 산화막을 얕게 형성하고, 정전방전 보호소자(T2)를 제조하기 위한 제2 영역(A2)에는 상대적으로 매립 산화막을 깊게 형성한 에스오아이 기판(300')을 제조하고, 그러한 에스오아이 기판(300')을 이용하여 제1영역에는 집적회로 소자(T1)를 제2영역에는 정전방전 보호 소자(T2)를 제조한다.
Description
본 발명은 에스오아이(SOI; silicon on insulateor) 기판을 이용하여 제조한 에스오아이 반도체 소자에 관한 것으로, 특히 정전방전(ESD; electrostatic discharge) 보호 성능을 개선한 에스오아이 반도체 소자 및 그 제조방법에 관한 것이다.
VLSI회로의 성능향상을 위한 기술로서 SOI기술이 주목을 받고 있다. SOI기술은 집적회로의 요소 회로들(circuit elements)이 매립산화막에 의해 분리되기 때문에 트랜지스터의 래치업이 없어지고, 접합 용량이 줄어든다. 따라서 SOI 반도체 소자는 기생용량의 감소로 인하여 같은 치수(dimension)의 벌크 실리콘 기판에 형성된 집적회로 소자에 비하여 동작 속도가 빠른 장점이 있다. 또한 SOI 기판을 이용한 반도체 소자는 쇼트 채널 효과의 개선, 방사선(radiation)에 대한 강한 내성, 공정의 단순함과, 뛰어나고 확실한 소자 분리 특성으로 인하여 0.1㎛ 이하의 모스페트(MOSFET) 트랜지스터를 제작하는데 적용가능성이 높을 것으로 평가되고 있다.
그러나 현재까지 SOI 기판을 사용하여 집적회로 소자를 제조하는데 있어서 가장 큰 문제점은, 반도체 칩을 구성하는 집적회로 소자에 대해서는 우수한 성능을 갖도록 하는 매립 절연막이, ESD 보호 특성에 대해서는 오히려 악영향을 미치고 있다는 것이며, 이 점이 SOI 기판이 벌크 실리콘 기판을 대체하는데 장애가 되고 있다.
참고로, 벌크 실리콘 기판에서의 ESD 보호 특성과 SOI 기판에서의 ESD 보호특성에 대해 비교한 내용이 Proceedings of 1994 IEEE/IRPS, pp292-298, "Comparison of ESD Protection Capability of SOI and Bulk CMOS Output Buffers"에서 Mansun Chan, Selina S. Yuen, Zhi-Zian Ma, Chenming Hu등에 의해 발표되었다. 상기 참조 자료에 의하면, SOI 기판에서 ESD 보호 특성이 악화되는 이유로서, 벌크 실리콘 기판에서의 ESD 보호 트랜지스터는 기판과 드레인간 p-n 접합에 의해 낮은 직렬저항(low series resistance)이 형성되는데 비하여, SOI 기판에 형성된 ESD 보호 트랜지스터의 경우에는 드레인 아래에 매립 절연막(SiO2)이 형성되어 있기 때문에 그러한 p-n 접합이 형성되지 못하며 따라서 직렬 저항 성분이 없기 때문인 것으로 분석하고 있다. 또, ESD 발생(ESD event) 동안, 열이 발생되는데 이때 매립 산화막인 실리콘 산화막의 열방출(heat sink) 능력이 벌크 실리콘에 비하여 떨어지는 것도 또다른 이유이다. 따라서, 상기와 같은 점을 고려할 때, SOI기판을 이용하여 ESD 보호소자를 제조할 때, 매립 산화막 위의 실리콘 필름의 두께가 두꺼울수록 ESD 보호 특성이 좋아진다고 한다. 도1은 상기 참조자료에서 제시한 실리콘 필름의 두께에 따른 ESD 파괴 전압의 변화를 도시하고 있다. 도1의 X축에 나타난 숫자는 SOI기판의 매립 절연막 위에 형성되어 있는 실리콘 필름의 두께를 나타낸 것으로 X축의 오른쪽으로 갈수록 두께가 두꺼워 진다. Y축에 나타난 숫자는 ESD 파괴 전압을 나타내고 있다. 도1에 도시된 바와 같이, SOI 기판위에 형성된 ESD 보호소자에서 매립 산화막위의 실리콘 필름의 두께가 두꺼워 질수록 ESD 파괴 전압이 높아짐을 알 수 있다. 즉 실리콘 필름의 두께가 두꺼울수록 더 높은 전압의 정전 방전에 대해서도 견딜 수 있다는 것을 의미한다. 따라서 상기 ESD 파괴 전압이 높을수록 ESD보호의 신뢰성이 높다고 할 수 있다.
본 발명은 상기와 같은 문제점에 근거하여 안출된 것으로, 본발명의 목적은 매립 산화막이 상대적으로 얕게 형성된 영역과 상대적으로 깊게 형성된 영역을 갖는 SOI 기판에 있어서, 매립산화막의 깊이가 깊은 영역에는 ESD보호소자가 형성되고 매립 산화막의 깊이가 얕은 영역에는 집적회로 소자를 형성된 ESD보호 특성을 개선한 SOI 반도체 소자를 제공하는 것을 목적으로 한다.
본발명은 상기 목적을 달성하기 위하여, 벌크 실리콘 기판을 준비하고, 상기 벌크 실리콘 기판 내부에 소정 영역에는 상대적으로 깊은 곳에 매립 산화막을 형성하고 다른 영역에는 상대적으로 얕은 곳에 매립산화막을 형성하고, 상기 상대적으로 매립 산화막의 깊이가 깊은 영역에는 ESD보호 소자를 형성하고 상대적으로 매립 산화막의 깊이가 얕은 영역에는 집적회로 소자를 제조하는 공정으로 이루어진 SOI 반도체 소자의 제조방법을 제공한다.
도1. 실리콘 필름의 두께에 따른 정전방전 파괴 전압의 변화를 도시한 그래프.
도2. 본발명에 따른 SOI반도체 소자의 개략적인 종단면도.
도3a 내지 도3g. 본발명에 따른 SOI 반도체 소자의 제조공정 순서도.
***** 도면부호의 설명 *****
A1 : 제1영역 A2 : 제2영역
T1 : 집적회로소자 T2 : ESD 보호 소자
D1, D2 : SOI기판 표면으로부터 매립 절연막까지의 깊이
11 : 게이트전극 12 : 소스
13 : 드레인 21 : 게이트 전극
22 : 소스 23 : 드레인
200 : SOI 기판 201 : 매립 산화막
202a, 202b : 실리콘 필름
203 : 벌크 실리콘
300 : 벌크 실리콘 기판 300' : 에스오아이 기판
301 : 절연막 301a : 절연막 패턴
302 : 매립산화막 303, 303a, 303b : 실리콘 필름
304 : 소자 분리용 절연막 306 : 게이트 절연막
307a, 307b : 게이트 전극 308a, 308b : 소스/드레인
본발명의 SOI반도체 소자에 관하여 도2를 참조하여 설명하면 다음과 같다. 본 발명은, ESD 보호 특성이 실리콘 필름의 두께가 두꺼울수록 뛰어나다는 데 착안하여 다음과 같이 구성되어 있다.
먼저 SOI기판(200)이 준비되어 있다. SOI기판(200)은 벌크 실리콘 기판내에 매립 산화막(201)(일반적으로 실리콘 산화막)을 형성함으로써 제조된다. 상기 벌크 실리콘 기판내의 매립산화막(201)은 그 상부측의 실리콘 필름(202a, 202b)과 그 하부측의 벌크 실리콘(203)을 전기적으로 분리하는 역할을 한다. 또한, 상기 매립산화막(201)은 집적 회로를 구성하는 소자들이 형성되는 제1영역(A1)에서의 매립 깊이(D1)와 ESD 보호 소자를 형성하기 위한 제2영역(A2)에서의 매립깊이(D2)가 다르도록 형성된다. 즉 ESD 보호 소자를 형성하기 위한 제2영역(A2)의 매립 깊이(D2)가 제1영역(A1)의 매립 절연막(201)의 매립깊이(D1) 보다 깊게 형성되어 있으며, 따라서, 제2영역(A2)의 실리콘 필름(202b)의 두께가 제1영역(A1)의 실리콘 필름(202a)의 두께보다 두껍다. 상기 제1영역(A1)에는 일반적인 집적 회로 소자(T1)가 형성되어 있고, 제2영역(A2)에는 ESD 보호 소자(T2)가 형성되어 있고, 상기 집적회로 소자(T1)와 ESD보호소자(T2)간을 분리용 절연막(isolating insulator)(203)이 전기적으로 분리하고 있다.
상기 집적 회로 소자(T1)는 실리콘 필름(202a)의 상부에 형성된 게이트 전극(11)과 상기 게이트 전극(11)의 양측 실리콘 필름(202a)내에 형성된 소스(12) 및 드레인(13)으로 구성되어 있다. 한편 ESD 보호 소자(T2)는 실리콘 필름(202b)의 상부에 형성된 게이트 전극(21)과 상기 게이트 전극(21)의 양측 실리콘 필름(202b)내에 형성된 소스(22) 및 드레인(23)으로 구성되어 있다.
상기와 같은 본발명의 SOI 반도체 소자의 제조공정을 도3a 내지 도3h를 이용하여 설명하면 다음과 같다.
먼저 도3a와 같이 벌크 실리콘 기판(300)위에 절연막(301)을 형성한다. 상기 절연막(301)은 실리콘 산화막 또는 질화막등으로 형성한다. 상기 절연막(301)의 재료는 상기 벌크 실리콘 기판(300)과 식각 선택비가 큰 재료인 것이 바람직하다.
다음으로, 사진식각 공정을 이용하여 ESD 보호 소자를 형성하기 위한 영역(A2)(제2영역)의 절연막(301)을 부분적으로 제거하여 도3b와 같이 집적회로 소자를 제조하기 위한 영역(A1)(제1영역)위에 절연막(301) 패턴(301a)을 형성한다.
다음으로, 상기 도3b의 전체 구조에 대해 산소 이온주입공정을 실시한다. 이때, 절연막 패턴(301a)이 형성되어 있는 곳에서는 산소 이온이 벌크 실리콘 기판(300)의 얕은 곳에 주입되고, 절연막 패턴(201a)으로 덮여 있지 않은 제2영역(A2)에서는 산소이온이 벌크 실리콘 기판(300)의 깊은 곳까지 침투하게 되어 도3c의 구조가 된다. 도3c에서 벌크 실리콘 기판(300)내의 점으로 표시된 부분이 산소 이온이 존재하는 영역이다.
다음으로, 상기 도3c의 기판(300)을 고온열처리한다. 상기 고온열처리 공정에 의하여 상기 산소이온과 벌크 실리콘 기판(300)내의 실리콘이 반응하여 도3d와 같이 실리콘 산화막(302)이 형성되어 SOI 기판(300')이 제조된다. 이때, 상기 실리콘 산화막(302)을 매립 절연막(302) 또는 매립 산화막(302)이라고 한다. 상기 벌크 실리콘 기판(300)에서 매립 산화막(302) 윗부분이 반도체 소자(집적회로 소자 및 ESD 보호소자)가 형성될 곳이며 이하 실리콘 필름(303)이라고 한다. 또 이하에서 설명의 편의를 위하여 집적회로 소자를 형성하기 위한 얇은 제1영역(A1)의 얇은 실리콘 필름을 도면부호(303a)로 나타내고 또 ESD 보호소자가 제조될 영역인 제2영역(A2)의 두꺼운 실리콘 필름을 도면부호(303b)로 각각 나타내었다.
다음으로, 도3e와 같이 각 단위 소자를 분리하기 위한 소자 분리용 절연막(304)을 형성한다. 도3e에서는 소자 분리용 절연막(304)으로서 LOCOS법에 의하여 필드산화막(304)을 형성한 예를 도시하였다. 그러나, 소자 분리용 절연막(304)는 일반적으로 잘 알려진 얕은 트렌치 분리법(shallow trench isolation process)으로 형성할 수도 있으며, 기타 다른 소자 분리방법을 적용하여 형성할 수 있다.
다음으로 도3e의 상기 실리콘 필름(303a, 303b)위에 게이트 절연막(306)을 형성한 후, 상기 게이트 절연막(303a, 303b) 상면 소정부위에 도3f와 같이, 집적회로 소자의 게이트 전극(307a)과 ESD 보호 소자의 게이트 전극(307b)을 각각 형성한다.
다음으로 도3g와 같이, 상기 게이트 전극(307a, 307b)의 양측 실리콘 필름(303a, 303b)내에 불순물 이온을 주입하여 각 소스/드레인(308a, 308b)을 형성함으로써 본발명의 SOI 반도체 소자 제조를 완료한다.
상기와 같이 구성된 본발명의 SOI반도체 소자 및 제조방법에 따르면, SOI반도체 소자의 장점( 래치업 및 기생 용량의 감소로 인한 집적 회로 소자의 빠른 동작 특성, 쇼트 채널 효과의 개선으로 인한 집적도의 증가 및 뛰어난 소자 분리 특성등 )을 가지면서, ESD 보호 특성이 개선되기 때문에 뛰어난 신뢰성과 성능을 갖는 반도체 소자를 제공하여 시장에서의 제품 경쟁력을 한층 높일 수 있는 효과가 있다.
Claims (6)
- 벌크 실리콘 기판과;상기 벌크 실리콘 기판에 매립 깊이가 다르게 매립되어 있는 매립산화막과;상기 벌크 실리콘 기판내에 상대적으로 깊게 매립되어 있는 매립산화막 상부에 형성된 정전방전 보호소자와;상기 벌크 실리콘 기판내에 상대적으로 얕게 매립되어 있는 매립 산화막 상부에 형성된 집적회로 소자를 갖는 에스오아이 반도체 소자.
- 벌크 실리콘 기판 내부에 매립산화막을 갖고, 상기 매립 산화막 소정영역 상부에 상대적 얇은 실리콘 필름을 갖고, 상기 매립 산화막의 다른 영역 상부에 상대적으로 두꺼운 실리콘 필름을 갖는 에스오아이 기판과;상기 상대적으로 두꺼운 실리콘 필름을 이용하여 형성된 정전방전 보호소자와;상기 상대적으로 얇은 실리콘 필름을 이용하여 형성된 집적회로 소자를 갖는 에스오아이 반도체 소자.
- 벌크 실리콘 기판 소정부위에 상대적으로 깊게 형성된 매립산화막과 다른 소정 부위에 상대적으로 얕게 형성된 매립산화막을 갖는 에스오아이 기판을 제조하는 공정과;상기 에스오아이 기판위에 게이트 절연막을 형성하는 공정과;상기 상대적으로 깊게 형성된 매립산화막 상방의 상기 게이트 절연막위에는 정전방전 보호소자의 게이트 전극을 그리고 상기 상대적으로 얕게 형성된 매립 산화막 상방의 상기 게이트 절연막 위에는 집적회로소자의 게이트 전극을 형성하는 공정과;상기 각 게이트 전극 양방측 에스오아이 기판내에 집적회로 소자 및 정전방전 소자의 소스/드레인을 형성하는 공정을 포함하는 에스오아이 반도체 소자 제조방법.
- 제3항에 있어서, 상기 에스오아이 기판을 제조하는 공정은,상기 벌크 실리콘 기판위에 절연막을 형성하는 공정과;상기 절연막을 패터닝하여 절연막 패턴을 형성하면서 상기 벌크 실리콘 기판 상면 소정부위를 노출시키는 공정과;상기 노출된 부위의 벌크 실리콘 기판 내부 및 상기 절연막 패턴 하부의 벌크 실리콘 기판내부에 산소이온을 주입하는 공정과;상기 벌크 실리콘 기판을 열처리하여 상기 벌크 실리콘 기판내에 매립 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 에스오아이 반도체 소자 제조방법.
- 벌크 실리콘 기판내에 깊이가 다른 매립산화막이 형성되어 있고, 상기 매립산화막위의 소정부위 위에 상대적으로 얇은 실리콘 필름을 갖고 다른 소정부위에는 상대적으로 두꺼운 실리콘 필름을 갖는 에스오아이 기판을 제조하는 공정과;상기 에스오아이 기판위에 게이트 절연막을 형성하는 공정과;상기 상대적으로 두꺼운 실리콘 필름위의 상기 게이트 절연막위에는 정전방전 보호소자의 게이트 전극을 그리고 상기 상대적으로 얇은 실리콘 필름 위의 상기 게이트 절연막 위에는 집적회로소자의 게이트 전극을 형성하는 공정과;상기 각 게이트 전극 양방측 에스오아이 기판내에 집적회로 소자 및 정전방전 소자의 소스/드레인을 형성하는 공정을 포함하는 에스오아이 반도체 소자 제조방법.
- 제5항에 있어서, 상기 에스오아이 기판을 제조하는 공정은,상기 벌크 실리콘 기판위에 절연막을 형성하는 공정과;상기 절연막을 패터닝하여 절연막 패턴을 형성하면서 상기 벌크 실리콘 기판 상면 소정부위를 노출시키는 공정과;상기 노출된 부위의 벌크 실리콘 기판 내부 및 상기 절연막 패턴 하부의 벌크 실리콘 기판내부에 산소이온을 주입하는 공정과;상기 벌크 실리콘 기판을 열처리하여 상기 벌크 실리콘 기판내에 매립 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 에스오아이 반도체 소자 제조방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980047107A KR100282523B1 (ko) | 1998-11-04 | 1998-11-04 | 정전방전 보호 특성을 개선한 에스오아이 반도체 소자 및 그 제조방법 |
US09/257,299 US6063652A (en) | 1998-11-04 | 1999-02-25 | Silicon-on-insulator semiconductor device improving electrostatic discharge protection capability and fabrication method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980047107A KR100282523B1 (ko) | 1998-11-04 | 1998-11-04 | 정전방전 보호 특성을 개선한 에스오아이 반도체 소자 및 그 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20000031195A KR20000031195A (ko) | 2000-06-05 |
KR100282523B1 true KR100282523B1 (ko) | 2001-02-15 |
Family
ID=19557110
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019980047107A KR100282523B1 (ko) | 1998-11-04 | 1998-11-04 | 정전방전 보호 특성을 개선한 에스오아이 반도체 소자 및 그 제조방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6063652A (ko) |
KR (1) | KR100282523B1 (ko) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6150697A (en) * | 1998-04-30 | 2000-11-21 | Denso Corporation | Semiconductor apparatus having high withstand voltage |
US6476445B1 (en) * | 1999-04-30 | 2002-11-05 | International Business Machines Corporation | Method and structures for dual depth oxygen layers in silicon-on-insulator processes |
US6333532B1 (en) * | 1999-07-16 | 2001-12-25 | International Business Machines Corporation | Patterned SOI regions in semiconductor chips |
JP4202563B2 (ja) * | 1999-11-18 | 2008-12-24 | 株式会社東芝 | 半導体装置 |
US6166420A (en) * | 2000-03-16 | 2000-12-26 | International Business Machines Corporation | Method and structure of high and low K buried oxide for SoI technology |
US6787422B2 (en) * | 2001-01-08 | 2004-09-07 | Chartered Semiconductor Manufacturing Ltd. | Method of body contact for SOI mosfet |
US6589823B1 (en) * | 2001-02-22 | 2003-07-08 | Advanced Micro Devices, Inc. | Silicon-on-insulator (SOI)electrostatic discharge (ESD) protection device with backside contact plug |
US6835983B2 (en) * | 2002-10-25 | 2004-12-28 | International Business Machines Corporation | Silicon-on-insulator (SOI) integrated circuit (IC) chip with the silicon layers consisting of regions of different thickness |
US7173309B2 (en) * | 2003-04-29 | 2007-02-06 | Via Technologies Inc. | SOI single crystalline chip structure with multi-thickness silicon layer |
JP4167565B2 (ja) * | 2003-07-31 | 2008-10-15 | 株式会社東芝 | 部分soi基板の製造方法 |
US7235433B2 (en) * | 2004-11-01 | 2007-06-26 | Advanced Micro Devices, Inc. | Silicon-on-insulator semiconductor device with silicon layers having different crystal orientations and method of forming the silicon-on-insulator semiconductor device |
US7666721B2 (en) * | 2006-03-15 | 2010-02-23 | International Business Machines Corporation | SOI substrates and SOI devices, and methods for forming the same |
US20080128797A1 (en) * | 2006-11-30 | 2008-06-05 | International Business Machines Corporation | Structure and method for multiple height finfet devices |
US7985633B2 (en) * | 2007-10-30 | 2011-07-26 | International Business Machines Corporation | Embedded DRAM integrated circuits with extremely thin silicon-on-insulator pass transistors |
US7956415B2 (en) * | 2008-06-05 | 2011-06-07 | International Business Machines Corporation | SOI transistor having a carrier recombination structure in a body |
US9324792B1 (en) | 2015-03-31 | 2016-04-26 | International Business Machines Corporation | FinFET including varied fin height |
US10748934B2 (en) * | 2018-08-28 | 2020-08-18 | Qualcomm Incorporated | Silicon on insulator with multiple semiconductor thicknesses using layer transfer |
CN111129054B (zh) * | 2019-12-23 | 2023-09-05 | 上海集成电路研发中心有限公司 | 一种cmos图像传感器结构及制造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5212397A (en) * | 1990-08-13 | 1993-05-18 | Motorola, Inc. | BiCMOS device having an SOI substrate and process for making the same |
US5773326A (en) * | 1996-09-19 | 1998-06-30 | Motorola, Inc. | Method of making an SOI integrated circuit with ESD protection |
-
1998
- 1998-11-04 KR KR1019980047107A patent/KR100282523B1/ko not_active IP Right Cessation
-
1999
- 1999-02-25 US US09/257,299 patent/US6063652A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6063652A (en) | 2000-05-16 |
KR20000031195A (ko) | 2000-06-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100282523B1 (ko) | 정전방전 보호 특성을 개선한 에스오아이 반도체 소자 및 그 제조방법 | |
US5489792A (en) | Silicon-on-insulator transistors having improved current characteristics and reduced electrostatic discharge susceptibility | |
US5266515A (en) | Fabricating dual gate thin film transistors | |
KR100956716B1 (ko) | Dc 소스/드레인 아래 산화물 홀을 갖는 차별적 soi | |
JP3455452B2 (ja) | 半導体デバイス及びその製造方法 | |
KR20000016934A (ko) | 에스오아이전계효과트랜지스터및그제조방법 | |
KR20010092309A (ko) | 디커플링 캐패시터 및 그 제조 방법 | |
US11121042B2 (en) | Production of semiconductor regions in an electronic chip | |
KR19980058391A (ko) | Soi 반도체 소자 및 그의 제조방법 | |
KR0159141B1 (ko) | 다수의 불순물층을 포함하고 있는 반도체장치 및 그 제조방법 | |
EP0989613B1 (en) | SOI transistor with body contact and method of forming same | |
JPH11111972A (ja) | 半導体デバイス及びその製造方法 | |
JP2001085533A (ja) | 半導体装置及びその製造方法 | |
JP2004072063A (ja) | 半導体装置及びその製造方法 | |
JP3425043B2 (ja) | Mis型半導体装置の製造方法 | |
US7859063B2 (en) | Semiconductor device using SOI-substrate | |
US7335549B2 (en) | Semiconductor device and method for fabricating the same | |
US5939751A (en) | MOSFET having double junction structures in each of source and drain regions | |
JP4091895B2 (ja) | 半導体装置およびその製造方法 | |
JPH08316335A (ja) | 半導体装置およびその製造方法 | |
US6303441B1 (en) | Semiconductor device and method for fabricating the same | |
JP2001085514A (ja) | 半導体装置およびその製造方法 | |
US6541348B1 (en) | Semiconductor device and manufacturing method thereof | |
JPH10163338A (ja) | 半導体装置とその製造方法 | |
KR100344736B1 (ko) | 전계 효과 트랜지스터 구조체 및 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20111024 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
Payment date: 20121022 Year of fee payment: 13 |
|
LAPS | Lapse due to unpaid annual fee |