JP4091895B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造方法に係り、特にＳＯＩ（Ｓilicon Ｏn Ｉnsulator）基板にＭＯＳトランジスタを形成した半導体装置およびその製造方法に関する。

従来、ＰｃｈトランジスタやＮｃｈトランジスタをＳＯＩ基板に形成したＭＯＳ構造の半導体装置が各種の用途に利用されている。特に、プラズマディスプレイの駆動回路に利用される半導体装置として、高耐圧特性を確保すべく、オフセット構造のＭＯＳトランジスタを採用したものが特許文献１に開示されている。

図６は、特許文献１に開示される半導体装置と同様に、オフセット構造のトランジスタを有する従来の半導体装置の断面図である。図６に示される半導体装置においては、オフセット構造を有するＭＯＳトランジスタであるＮチャネルトランジスタおよびＰチャネルトランジスタが共通のＳＯＩ基板上に形成されている。

図６に示すように、上記従来の半導体装置は、支持基板１０１（シリコン基板）上に設けられた埋込酸化膜１０２と、埋め込み酸化膜１０２上に設けられた半導体層１０３と、半導体層１０３を複数の活性領域１０３ａ，１０３ｂ，…に区画するためのトレンチ分離領域１０４と、ＬＯＣＯＳ法によって形成されたフィールド酸化膜１０５ａ〜１０５ｄと、半導体層１０３を覆う層間絶縁膜１０６とを備えている。

この従来の半導体装置におけるＳＯＩ基板は、埋込酸化膜１０２を介して接合された，低濃度のＰ型不純物を含む２枚のシリコン基板のうちの一方のシリコン基板を薄くなるまで研磨することにより形成されている。

ここで、第１の活性領域１０３ａには、Ｎチャネルトランジスタが設けられており、Ｎチャネルトランジスタは、高濃度のＰ型不純物を含むバックゲートコンタクト領域１１１と、金属からなるソース電極１１２と、高濃度のＮ型不純物を含むソース領域１１３と、多結晶シリコンからなるゲート電極１１４ａと、金属からなる引き出しゲート電極１１４ｂと、金属からなるドレイン電極１１５と、低濃度のＰ型不純物を含むボディ領域１１６と、薄いシリコン酸化膜からなるゲート酸化膜１１８と、低濃度のＮ型不純物を含むドレインオフセット領域１１９と、高濃度のＮ型不純物を含むドレインコンタクト領域１２０とを備えている。ここで、このＮチャネルトランジスタにおいては、ゲート電極１１４ａが、ゲート酸化膜１１８だけでなくフィールド酸化膜１０５ａにも跨っている。つまり、フィールド酸化膜１０５ａの一部がゲート絶縁膜として機能している。

Ｎチャネルトランジスタは、支持基板１０１上において、埋込酸化膜１０２の上に設けられた，低濃度Ｐ型不純物を含む半導体層１０３の所定領域をトレンチ分離領域１０４によって囲んで、周辺の素子と絶縁分離された第１の活性領域１０３ａを形成することにより、その第１の活性領域１０３ａ内に作り込まれている。

ボディ領域１１６は、第１の活性領域１０３ａの表面領域に中濃度のＰ型不純物（例えばボロン）をイオン注入して浅く形成されており、表面付近で最大濃度を示し表面から遠ざかるほど濃度が低くなる不純物濃度プロファイルを有している。ボディ領域１１６内の表面領域に形成された高濃度のＮ型不純物を含むソース領域１１３は、ボディ領域１１６と電気的に接続されている。その電気的接続状態を良好にするために、高濃度のＰ型不純物を含むバックゲートコンタクト領域１１１が設けられており、ソース電極１１２によってソース領域１１３とボディ領域１１６とが電気的に接続されている。

ドレインオフセット領域１１９は、第１の活性領域１０３ａ内にＮ型不純物であるリンをイオン注入して形成されたＮウエルであり、表面付近で最大濃度を示し表面から遠ざかるほど濃度が低くなる不純物濃度プロファイルを有している。ドレインオフセット領域１１９は、第１の活性領域１０３ａ内におけるボディ領域１１６とは少し離間した位置に形成されている。ドレインコンタクト領域１２０は、ドレインオフセット領域１１９内の表面領域に高濃度のＮ型不純物（砒素）をイオン注入して形成され、ドレインコンタクト領域１２０はドレイン電極１１５と接触している。

フィールド酸化膜１０５は、第１の活性領域１０３ａ上におけるソース領域１１３とドレインコンタクト領域１２０との間で、ドレインコンタクト領域１２０に近い側に設けられ、ゲート酸化膜１１８は、第１の活性領域１０３ａ上におけるソース領域１１３とドレインコンタクト領域１２０との間で、ソース領域１１３に近い側に設けられている。ゲート電極１１４ａは、ゲート酸化膜１１８上とフィールド酸化膜１０５ａの一部の上とに亘って形成されている。ゲート電極１１４ａは、ソース領域１１３の近傍での電界集中が起きにくくするために、フィールド酸化膜１０５ａの端部とつながるように形成されており、一種のフィールドプレート的な役割も果たしている。

また、第２の活性領域１０３ｂ内には、Ｐチャネルトランジスタが設けられており、Ｐチャネルトランジスタは、高濃度のＮ型不純物を含むバックゲートコンタクト領域１２１と、金属からなるソース電極１２２と、高濃度のＰ型不純物を含むソース領域１２３と、多結晶シリコンからなるゲート電極１２４ａと、金属からなる引き出しゲート電極１２４ｂと、金属からなるドレイン電極１２５と、低濃度のＮ型不純物を含むボディ領域１２６と、ゲート絶縁膜として機能するフィールド酸化膜１０５ｄと、低濃度のＰ型不純物を含むドレインオフセット領域１２９と、高濃度のＰ型不純物を含むドレインコンタクト領域１３０とを備えている。ここで、このＰチャネルトランジスタにおいてはＮチャネルトランジスタにおける薄いシリコン酸化膜からなるゲート酸化膜は設けられておらず、ゲート電極１２４ａ全体がフィールド酸化膜１０５ｄ上に設けられている。

Ｐチャネルトランジスタは、支持基板１０１上において、埋込酸化膜１０２の上に設けられた，低濃度Ｐ型不純物を含む半導体層１０３の所定領域をトレンチ分離領域１０４によって囲んで、周辺の素子と絶縁分離された第２の活性領域１０３ｂを形成することにより、その第２の活性領域１０３ｂ内に作り込まれている。

ドレインオフセット領域１２９は、第２の活性領域１０３ｂ内にＰ型不純物であるボロンをイオン注入して形成されたＰウエルであり、表面付近で最大濃度を示し表面から遠ざかるほど濃度が低くなる不純物濃度プロファイルを有している。ドレインコンタクト領域１３０は、ドレインオフセット領域１２９内の表面領域に高濃度のＰ型不純物（ボロン）をイオン注入して形成され、ドレインコンタクト領域１３０はドレイン電極１２５と接触している。
特許第３１１１９４７号公報（図１，それに関する説明）

上述した従来の半導体装置では、Ｎチャネルトランジスタにおけるドレインオフセット領域１１９の延在距離（ドレインコンタクト領域１２０からゲート電極１１４ａ直下のドレインオフセット領域１１９端部までの距離）を大きくすることにより、Ｎチャネルトランジスタのドレイン・ソース間の耐圧を増大させている。しかしながら、耐圧特性は良好であるものの、電流駆動能力に限界があった。ところが、ＰＤＰ（プラズマ・ディスプレイ・パネルの略称）用ＩＣの出力トランジスタのように、Ｎチャネルトランジスタには高耐圧特性だけでなく、電流駆動能力も必要であることが多い。

そこで、オン抵抗を小さくして電流駆動能力を確保すべく、ドレインオフセット領域１１９の延在距離を小さくすると、十分な耐圧特性が得られないというトレードオフが生じていた。

また、Ｎチャネルトランジスタのオン抵抗を小さくする別の手段として、延在方向と直交する横方向の距離を大きくすることが考えられるが、デバイスの大きさ（平面方向の面積）が大きくなり、支持基板１０１と第１の活性領域１０３ａとの間の寄生容量が大きくなるため、トランジスタのスイッチング特性が損なわれるという不具合が生じる。

本発明者達が行なったシミュレーションや実験によると、上述のような不具合は、半導体素子のスイッチング動作の高速化を図るために、現在実用化されている５〜６μｍ厚の半導体層の厚みを薄くして、第１，第２の活性領域１０３ａ，１０３ｂの寄生容量を小さくしようとする時、特に顕著に現れることがわかった。

一方、Ｐチャネルトランジスタは、その出力トランジスタをプリドライブする回路に使用されるため、電流駆動能力はあまり必要ないが、高耐圧特性は必要である。そして、ドレイン・ソース間耐圧の他にゲート耐圧も必要であるが、ゲート耐圧はゲート絶縁膜として膜厚の厚いフィールド酸化膜を採用することにより対処することができる。しかし、この場合にも、あまり大きい電流駆動能力が得られないという不具合があった。

本発明者達の調べたところによると、上述のような不具合は、ドレインオフセット領域１１９を形成した後に、フィールド酸化膜１０５ａを形成すると、不純物濃度の濃い部分がフィールド酸化膜１０５ａに吸収されてしまい、フィールド酸化膜１０５ａ直下にはドレインオフセット領域１１９のうち不純物濃度の低い部分のみが残存するため、トランジスタのオン抵抗が増大することに起因すると考えられる。

本発明の目的は、上述のような原因の究明に基づいて、小さいオン抵抗と高耐圧特性を満足する半導体装置およびその製造方法を提供することにある。

本発明の第１の半導体装置は、いわゆるＳＯＩ基板を用いて形成される半導体装置であって、埋込絶縁膜の上方の半導体層の第１の活性領域に設けられた，第１導電型チャネルを有する第１のトランジスタが、ドレイン側に、ＬＯＣＯＳ法によって形成されたゲート絶縁膜の厚膜部の下面からある深さ範囲だけ下方に位置する深部に不純物濃度のピークを有する第１導電型の第１のドレインオフセット領域を有している。

これにより、第１のドレインオフセット領域内の第１導電型不純物の高濃度の部分がＬＯＣＯＳ膜に吸収されることなく残存しているので、第１のトランジスタのオン抵抗をできるだけ小さく維持することができる。

その場合、第１のドレインオフセット領域の深部は、第１のトランジスタのオン抵抗が第１の設定値以下になる範囲にあればよい。例えば、半導体層の厚膜部下方の領域の厚さが３．２μｍの場合、厚膜部の下面からの深さで０．４μｍから１．５μｍの範囲（一般的には、半導体層の厚膜部下方における厚みの１０％から６０％の範囲）にあることが好ましく、厚膜部の下面からの深さで０．６μｍから１．２μｍの範囲（すなわち、半導体層の厚膜部下方における厚みの２０％から４０％の範囲）にあることがより好ましい。

さらに、第１のドレインオフセット領域の深部は、第１のトランジスタのソース・ドレイン間の耐圧が第２の設定値以上になる範囲にもあることが好ましい。例えば、半導体層の厚膜部下方の領域の厚さが３．２μｍの場合、第１のドレインオフセット領域の深部は、厚膜部の下面からの深さで０．８μｍから１．８μｍの範囲（一般的には、半導体層の厚膜部下方における厚みの２５％から６０％の範囲）にあることが好ましい。

また、第２のトランジスタが、ソース側に、第２のゲート絶縁膜の下面からある深さ範囲だけ下方に位置する深部に不純物濃度のピークを有する第１導電型の第２のボディ領域を備えていることにより、第２のトランジスタのソース・ドレイン間の耐圧が向上する。

本発明の第２の半導体装置は、いわゆるＳＯＩ基板を用いて形成される半導体装置であって、埋込絶縁膜の上方の半導体層の第２の活性領域に設けられた，第２導電型チャネルを有する第２のトランジスタが、ソース側に、半導体層の上面からある深さ範囲だけ下方に位置する深部に不純物濃度のピークを有する第１導電型の第２のボディ領域を有している。

これにより、第２のトランジスタのソース・ドレイン間の耐圧が向上する。

本発明の半導体装置の製造方法は、いわゆるＳＯＩ基板を用いて形成される半導体装置の製造方法であって、第１のドレインオフセット領域形成領域に、第１導電型不純物イオンを高エネルギー条件で注入した後、熱処理により、第１のボディ領域を第２導電型不純物濃度のピークが半導体層の表面領域にあるように形成する一方、第１のドレインオフセット領域を、第１導電型不純物濃度のピークが後に形成される第１のゲート絶縁膜の厚膜部の下面からある深さ範囲だけ下方に位置する深部にあるように形成する方法である。

これにより、第１の半導体装置の構造が得られる。

第１のドレインオフセット領域への不純物イオンの注入は、第１のドレインオフセット領域の上記深部が、第１のトランジスタのオン抵抗が第１の設定値以下になる範囲にあるように行なうことが好ましい。

また、第１のトランジスタの第１のドレインオフセット領域形成領域への第１導電型不純物イオンの注入の際に、第２のトランジスタの第２のボディ領域への第１導電型不純物イオンの注入をも行なうことにより、ソース・ドレイン間耐圧の高い第２のトランジスタが、簡素化された工程で得られることになる。

本発明の半導体装置又はその製造方法によると、ＬＯＣＯＳ法によって形成されるゲート絶縁膜の厚膜部の下方に設けられるドレインオフセット領域又はボディ領域において、第１導電型不純物濃度のピークがゲート絶縁膜の厚膜部の下面はある深さだけ下方に位置する深部にあるようにしたので、第１のトランジスタのオン抵抗を小さくしたり、ソース・ドレイン間の耐圧を高く維持することができる。

以下、本発明を実施するための最良の形態に係る半導体装置およびその製造方法について、図面を参照しながら詳細に説明する。ただし、本発明は以下の実施形態に限定されるものではない。

図１は、本発明の実施形態に係る半導体装置の断面図である。図１に示されるように、本実施形態の半導体装置は、オフセット構造を有するＭＯＳトランジスタであるＮチャネルトランジスタおよびＰチャネルトランジスタが共通のＳＯＩ基板上に形成されている。

図１に示すように、本実施形態の半導体装置は、支持基板１（シリコン基板）上に設けられた厚さ約１．５μｍの埋込酸化膜２と、埋込酸化膜２上に設けられた厚さ３．５μｍ（ＬＯＣＯＳ膜５ａの下方における厚さ３．２μｍ）の半導体層３と、半導体層３を複数の活性領域３ａ，３ｂ，…に区画するためのトレンチ分離領域４ａ，４ｂ，…（素子分離領域）と、半導体層３内への入り込み量が約０．３μｍのＬＯＣＯＳ膜５ａ〜５ｄ（厚膜部）と、半導体層３を覆う層間絶縁膜６とを備えている。埋込酸化膜２に代えて、シリコン窒化膜，シリコン酸窒化膜からなる埋込絶縁膜を設けてもよい。

−Ｎチャネルトランジスタの構造−
ここで、第１の活性領域３ａには、Ｎチャネルトランジスタが設けられており、Ｎチャネルトランジスタ（第１の導電型トランジスタ）は、高濃度のＰ型不純物を含むバックゲートコンタクト領域１１と、金属からなるソース電極１２と、高濃度のＮ型不純物を含むソース領域１３（第１のソース領域）と、多結晶シリコンからなるゲート電極１４ａ（第１のゲート電極）と、金属からなる引き出しゲート電極１４ｂと、金属からなるドレイン電極１５と、低濃度のＰ型不純物を含むボディ領域１６（第１のボディ領域）と、比較的高濃度のＰ型不純物を含むＶｔ制御拡散層１７と、熱酸化によって形成された厚さ約１０ｎｍの酸化シリコン薄膜１８（薄膜部）と、低濃度のＮ型不純物を含むドレインオフセット領域１９（第１のドレインオフセット領域）と、高濃度のＮ型不純物を含むドレインコンタクト領域２０（第１のドレイン領域）とを備えている。ここで、このＮチャネルトランジスタにおいては、ゲート電極１４ａが、酸化シリコン薄膜１８（薄膜部）だけでなくＬＯＣＯＳ膜５ａ（厚膜部）にも跨っている。つまり、ＬＯＣＯＳ膜５ａの一部がゲート絶縁膜として機能している。

Ｎチャネルトランジスタは、支持基板１上において、埋込酸化膜２の上に設けられた，低濃度Ｐ型不純物を含む半導体層３の所定領域をトレンチ分離領域４によって囲んで、周辺の素子と絶縁分離された第１の活性領域３ａを形成することにより、その第１の活性領域３ａ内に作り込まれている。

ボディ領域１６は、第１の活性領域３ａに低濃度のＰ型不純物（ボロン）をイオン注入して深く形成されており、表面付近で最大濃度を示し表面から遠ざかるほど濃度が低くなる不純物濃度プロファイルを有している。ボディ領域１６内の表面領域に形成された高濃度のＮ型不純物（リン又は砒素）を含むソース領域１３は、ボディ領域１６と電気的に接続されている。その電気的接続状態を良好にするために、高濃度のＰ型不純物を含むバックゲートコンタクト領域１１が設けられており、ソース電極１２によってソース領域１３とボディ領域１６とが電気的に接続されている。

ドレインオフセット領域１９は、第１の活性領域３ａ内にＮ型不純物であるリンを高エネルギーでイオン注入した後、加熱による拡散処理を行なって形成された特殊なＮウエルであり、第１の活性領域３ａ内におけるボディ領域１６に隣接した位置に形成されている。そして、ドレインオフセット領域１９は、ＬＯＣＯＳ膜５ａの下面からある深さ範囲だけ下方に位置する深部（たとえば、Ｎチャネルトランジスタのオン抵抗が第１の設定値以下になるように定められた領域、あるいは、ＬＯＣＯＳ膜５ａの下面からの距離が０．４μｍ〜１．５μｍにある領域）に不純物濃度のピークを有し、その不純物濃度のピークから上面及び底面に向かって濃度が低くなるような不純物濃度プロファイルを有している。この点が、本実施形態の特徴である。

ドレインコンタクト領域２０は、ドレインオフセット領域１９内の表面領域に高濃度のＮ型不純物（砒素）をイオン注入して形成され、ドレインコンタクト領域２０はドレイン電極１５と接触している。

ＬＯＣＯＳ膜５ａは、第１の活性領域３ａ上におけるソース領域１３とドレインコンタクト領域２０との間で、ドレインコンタクト領域２０に近い側（ドレイン側）に設けられており、ＬＯＣＯＳ膜５ａの図１に示す断面における横方向寸法は、８〜１８μｍ（例えば１０μｍ）である。酸化シリコン薄膜１８は、第１の活性領域３ａ上におけるソース領域１３とドレインコンタクト領域２０との間で、ソース領域１３に近い側（ソース側）に設けられており、酸化シリコン薄膜１８の図１に示す断面における横方向寸法は、約４μｍである。ゲート電極１４ａは、酸化シリコン薄膜１８上とＬＯＣＯＳ膜５ａの一部の上とに亘って形成されている。ゲート電極１４ａは、ソース領域１３の近傍での電界集中が起きにくくするために、ＬＯＣＯＳ膜５ａの端部とつながるように形成されており、一種のフィールドプレート的な役割も果たしている。

なお、ソース領域１３と重複するようにボディ領域１６内に比較的高濃度のＰ型不純物で形成されたＶｔ制御拡散層１７は、Ｎチャネルトランジスタの閾値電圧Ｖｔを最適値に設定するために形成するものであり、必ずしも必要なものではない。

本実施形態の半導体装置中のＮチャネルトランジスタのオン動作時には、電流が主にドレインオフセット領域１９内の高濃度領域を流れる。上述のように、ドレインオフセット領域１９において、不純物濃度のピークが半導体層３の厚み方向の深部にあるため、ドレインオフセット領域１９中の不純物がＬＯＣＯＳ膜５ａに殆ど吸収されない。すなわち、ＬＯＣＯＳ膜５ａの形成時におけるドレインオフセット領域１９中の高濃度領域の不純物濃度の低下を効果的に抑制することができ、トランジスタのオン抵抗を小さくすることができる。

それに対し、上記従来の半導体装置中のＮチャネルトランジスタにおいては、ドレインオフセット領域１１９において、不純物濃度のピークが半導体層１０３の厚み方向の表面付近に位置するため、ＬＯＣＯＳ膜１０５ａの形成時に、ドレインオフセット領域１１９中の不純物がＬＯＣＯＳ膜１０５ａに殆ど吸収されてしまう結果、ドレインオフセット領域１１９中に、抵抗の小さい領域があまり残存してなかったものと考えられる。

また、本実施形態の半導体装置中のＮチャネルトランジスタにおいては、Ｐ型不純物を含むボディ領域１６内の不純物濃度のピークが表面領域にあり、Ｎ型不純物を含むドレインオフセット領域１９内の不純物濃度のピークが半導体層３の厚み方向の深部にあることから、これら不純物濃度のピーク部同士の接近による不純物の相殺が避けられる。また、ドレインオフセット領域１９もボディ領域１６も全体としては不純物濃度の低いウエルであるため、それらを互いに隣接させても、ドレインオフセット領域１９からボディ領域１６に至る領域の濃度勾配（単位距離当たりの不純物濃度の変化量）を小さくすることができ、局部的な電界集中が避けられ、ソース・ドレイン間の耐圧を向上させることができる。

従って、本実施形態のＮチャネルトランジスタは、酸化シリコン薄膜１８の膜厚が薄いためにゲート耐圧は低いが、ドレイン・ソース間耐圧が大きく、かつオン抵抗の小さいトランジスタ特性を得ることができる。また、従来のトランジスタと同じ電流駆動能力でも良いのであれば、トランジスタの平面形状を小さくすることが可能であり、トランジスタ形状を小さくすることにより、トランジスタに付随する寄生容量を小さくして、トランジスタのスイッチング動作の高速化を図ることも可能になる。

−Ｐチャネルトランジスタ−
第２の活性領域３ｂ内には、Ｐチャネルトランジスタが設けられており、Ｐチャネルトランジスタ（第２導電型トランジスタ）は、高濃度のＮ型不純物を含むバックゲートコンタクト領域２１と、金属からなるソース電極２２と、高濃度のＰ型不純物を含むソース領域２３（第２のソース領域）と、多結晶シリコンからなるゲート電極２４ａ（第２のゲート電極）と、金属からなる引き出しゲート電極２４ｂと、金属からなるドレイン電極２５と、低濃度のＮ型不純物を含むボディ領域２６（第２のボディ領域）と、高濃度のＰ型不純物を含む中間ソース領域２７（第３のソース領域）と、ゲート絶縁膜として機能するＬＯＣＯＳ膜５ｄと、低濃度のＰ型不純物を含むドレインオフセット領域２９（第２のドレインオフセット領域）と、高濃度のＰ型不純物を含むドレインコンタクト領域３０とを備えている。ここで、このＰチャネルトランジスタにおいてはＮチャネルトランジスタにおける薄いシリコン酸化膜からなるゲート酸化膜は設けられておらず、ゲート電極２４ａ全体がＬＯＣＯＳ膜５ｄ上に設けられている。

Ｐチャネルトランジスタは、支持基板１上において、埋込酸化膜２の上に設けられた，低濃度Ｐ型不純物を含む半導体層３の所定領域をトレンチ分離領域４ｃ，４ｄによって囲んで、周辺の素子と絶縁分離された第２の活性領域３ｂを形成することにより、その第２の活性領域３ｂ内に作り込まれている。

低濃度のＰ型不純物を含むドレインオフセット領域２９は、第２の活性領域３ｂ内にＰ型不純物であるボロンをイオン注入した後、加熱による拡散処理を行なうことにより、半導体層３の表面から埋込酸化膜２の近傍まで深く形成されたＰウエルであり、表面付近に不純物濃度のピーク位置を有し、表面から遠ざかるほど濃度が低くなる不純物濃度プロファイルを有している。従って、Ｎチャネルトランジスタのボディ領域１６と同じ拡散工程で同時に形成することが可能である。

ドレインコンタクト領域３０は、ドレインオフセット領域２９内の表面領域に高濃度のＰ型不純物（ボロン）をイオン注入して形成され、ドレインコンタクト領域３０はドレイン電極２５と接触している。

また、低濃度のＮ型不純物を含むボディ領域２６は、第２の活性領域３ｂ内にリンを高エネルギでイオン注入した後、加熱による拡散を行なって形成される特殊なＮウエルである。そして、ボディ領域２６は、半導体層３の厚み方向における深部（例えば、Ｐチャネルトランジスタのソース・ドレイン間の耐圧が第３の設定値以上になるように定められた領域、あるいは、厚膜部の下面からの距離が０．８μｍ〜１．８μｍにある領域）に不純物濃度のピークを有し、その不純物濃度のピークから上面及び底面に向かって濃度が低くなるような不純物濃度プロファイルを有している。この点が、本実施形態の特徴である。

また、ボディ領域２６は、第２の活性領域３ｂ内におけるドレインオフセット領域２９から離間した位置に形成されており、ボディ領域２６内の表面領域には高濃度のＮ型不純物を含むバックゲートコンタクト領域２１と、高濃度のＰ型不純物を含むソース領域２３とが形成され、これらはソース電極２２と接続されている。

さらに、中間ソース領域２７は、ソース領域２３と連なり、かつＬＯＣＯＳ膜５ｄのソース側端部の直下方に位置するボディ領域２６の表面領域に形成されている。なお、中間ソース領域２７は、ソース領域２３とは別の拡散工程で形成されるものであり、本文中では説明を割愛した低耐圧のＣＭＯＳ（図示せず）をも含めて同一のＳＯＩ基板に形成する場合、その低耐圧のＣＭＯＳに用いられたＬＯＣＯＳ膜（図示せず）直下に形成されるチャンネルストッパ（図示せず）と同一の拡散工程で形成しても構わない。

また、第２の活性領域３ｂ上におけるソース領域２３とドレインコンタクト領域３０との間には、ＬＯＣＯＳ膜５ｄが形成されており、ＬＯＣＯＳ膜５ｄは、ドレインオフセット領域２９の一部と、ボディ領域２６のうち中間ソース領域２７とドレインオフセット領域２９との間に位置する領域とに跨っている。そして、ゲート電極２４ａは、ＬＯＣＯＳ膜５ｄの上に形成されており、ＬＯＣＯＳ膜５ｄはＰチャネルトランジスタのゲート絶縁膜としての役割も果たしている。ＬＯＣＯＳ膜５ｄは、その膜厚が３００ｎｍ以上であって、通常のトランジスタのゲート酸化膜に比べて桁違いに大きいため、ゲート耐圧は極めて大きいものとなる。

本実施形態の半導体装置中のＰチャネルトランジスタは、ゲート電極２４ａの直下方におけるＬＯＣＯＳ膜５ｄの厚みが大きいため、極めて大きなゲート耐圧を有している。

また、本実施形態の半導体装置中のＰチャネルトランジスタにおいては、Ｐ型不純物を含むドレインオフセット領域２９内の不純物濃度のピークが表面領域にあり、Ｎ型不純物を含むボディ領域２６内の不純物濃度のピークが半導体層３の厚み方向の深部にあることから、これら不純物濃度のピーク部同士の接近による不純物の相殺が避けられる。したがって、ボディ領域２６からドレインオフセット領域２９に至る領域の濃度勾配（単位距離当たりの不純物濃度の変化量）を小さくすることができ、局部的な電界集中が避けられ、ソース・ドレイン間の耐圧を向上させることができる。

また、オン抵抗が小さい高耐圧のＮチャネルトランジスタ用の拡散工程と、Ｐチャネルトランジスタ用の拡散工程とを兼用して、ＮチャネルとＰチャネルの２種類のトランジスタを１つのＳＯＩ基板にローコストで集積化することが可能である。

なお、ＮチャネルトランジスタとＰチャネルトランジスタとを同一のＳＯＩ基板に形成する場合のトレンチ分離領域４は、低耐圧仕様の場合と高耐圧仕様の場合とで構成を異ならせる方が好ましく、例えば、５０Ｖ以下の低耐圧仕様の場合には、ＮチャネルトランジスタとＰチャネルトランジスタとの間にはトレンチ分離領域４が１つ存在すれば、電気的絶縁が保たれる。しかし、８０Ｖ〜２００Ｖのような高耐圧仕様の場合には、２つのトレンチ分離領域４ｂと４ｃとの間に分離用領域３ｃを設けて、その分離用領域３ｃにＮチャネルおよびＰチャネルトランジスタに与えられる最高電位と最低電位との中間電位を与えると、高電圧による回路動作でも電気的絶縁を保つことができる。

−半導体装置の製造工程−
次に、図１に示す構造を有する本実施形態の半導体装置を製造する方法について、図面を参照しながら詳細に説明する。図２（ａ）〜（ｄ），図３（ａ）〜（ｃ）及び図４（ａ），（ｂ）は、本実施形態に係る半導体装置の製造工程を示す断面図である。

先ず、図２（ａ）に示す工程で、Ｐ型不純物を含むシリコン基板である支持基板１の上に、熱酸化法により、厚さ１．５μｍの埋込酸化膜２の形成と、低濃度のＰ型不純物を含む他のシリコン基板と埋込酸化膜２との接合と、他のシリコン基板の研磨とを経て形成されたＳＯＩ基板を準備する。このＳＯＩ基板は、支持基板１と、支持基板１の上に設けられた厚さ１．５μｍの埋込酸化膜２と、埋込酸化膜２の上に設けられた厚さ３．５μｍの半導体層３とを有している。

次に、図２（ｂ）に示す工程で、半導体層３の上面上に厚さ約１μｍのレジスト膜７を形成した後、そのレジスト膜７における第１の所定箇所（Ｎチャネルトランジスタのボディ領域形成領域）および、第２の所定箇所（Ｐチャネルトランジスタのドレインオフセット領域形成領域）を開口した後、レジスト膜７をマスクとして、加速電圧が５０〜２００ｋｅＶという通常レベルの加速電圧でドーズ量が２×１０¹²ｃｍ^-2の条件で、半導体層３内にＰ型不純物であるボロンのイオン（Ｂ⁺）を注入する。このような通常レベルの加速電圧によるイオン注入では、イオンを打ち込む加速エネルギが小さいため、注入されたボロンは半導体層３表面からごく浅い領域である不純物注入領域１６ａ，２９ａに存在する。この状態では、拡散層として活性化していない。イオン注入が完了した後、マスクとして用いたレジスト膜７をエッチングにより除去する。

次に、図２（ｃ）に示す工程で、厚さの厚いレジスト膜８を半導体層３の上面上に形成する。レジスト膜８の厚みは２μｍ〜３．５μｍである。そして、レジスト膜８の第３の所定箇所（Ｎチャネルトランジスタのドレインオフセット領域形成領域）と、第４の所定箇所（Ｐチャネルトランジスタのボディ領域形成領域）とを開口した後、レジスト膜８をマスクとして、半導体層３の表面付近から内部に亘ってＮ型不純物であるリンを、加速電圧が５００ＫｅＶ〜２ＭｅＶという高い加速電圧で、ドーズ量が１×１０¹²ｃｍ^-2〜５×１０¹²ｃｍ^-2という条件で、イオン注入する。ここでは、このような高い加速電圧でイオン注入することを高エネルギ注入という。これにより、半導体層３の上面からの深さ０．７μｍ〜１．８μｍである領域にリンが注入される。すなわち、半導体層３の厚み方向の深部に不純物注入領域１９ａ，２６ａが形成される。この段階では、これらの不純物注入領域１９ａ，２６ａは拡散層として活性化されていない。そして、このイオン注入が完了すると、レジスト膜８をエッチングして除去する。

ここで、高エネルギ注入について詳細に説明する。不純物イオンが注入される深さは加速電圧に応じて変化し、加速電圧を大きくすると注入された不純物は表面から深く入り込む。イオン注入により、下地層の材質に関係なく、下地層の表面からほぼ同じ深さに不純物が打ち込まれるため、表面から深い位置に不純物を打ち込む高エネルギ注入を行う際には、不純物を注入したくない領域を厚いレジスト膜で覆っておく必要がある。したがって、加速電圧を大きくする場合には、その加速電圧の大きさに応じてレジスト膜を厚く形成する。レジスト膜を厚くするためには、レジスト膜用の原液の粘度を高めるか、レジスト膜用の原液の塗布を複数回行えばよい。

次に、図２（ｄ）に示す工程で、ＳＯＩ基板を１１００℃〜１２００℃の高温で１２０分〜１８０分間の加熱して拡散処理を施し、不純物を半導体層内で拡散させることにより、不活性状態の不純物を活性化させて、Ｐウエルであるボディ領域１６及びドレインオフセット領域２９と、Ｎウエルであるボディ領域２６及びドレインオフセット領域１９を形成する。

上述したボディ領域１６およびドレインオフセット領域２９においては、不純物濃度のピーク位置は半導体層３の表面付近に存在し、表面から遠ざかるほど濃度が小さくなる不純物プロファイルを示す。一方、ボディ領域２６およびドレインオフセット領域１９においては、不純物濃度のピーク位置は、注入領域２６ａ，１９ａの中心位置、すなわち、半導体層３の厚み方向の深部にあり、そこから半導体層３の表面や半導体層３の底面に向かうほど不純物濃度が低下する不純物プロファイルを示す。ここで、深部と定義するのは、ＬＯＣＯＳ膜５ａの下面から０．４μｍから１．５μｍの範囲にある領域である。高エネルギ注入によって不純物が半導体層３の中に入り込む深さは、イオン注入する際の加速電圧のレベルによって設定すればよい。

次に、図３（ａ）に示す工程で、半導体層３の上に、中間ソース領域を形成しようとする領域を開口したレジスト膜（図示せず）を形成した後、Ｐ型不純物であるボロンをイオン注入し、イオン注入が完了した後、レジスト膜（図示せず）を除去する。その後、加熱処理を施して、注入された不純物を活性化することにより、高濃度Ｐ型の中間ソース領域２７を形成する。

次に、半導体層３のうちＬＯＣＯＳ膜５ａ，５ｂ，５ｃ，５ｄ，…を形成する領域が開口されたナイトライド膜（図示せず）を形成した後、水蒸気を導入しつつＳＯＩ基板に加熱処理を行って、ナイトライド膜（図示せず）の開口領域にＬＯＣＯＳ膜５ａ，５ｂ，５ｃ，５ｄ，…を形成する。その際、シリコンの酸化が進んでＬＯＣＯＳ膜５ａ，５ｂ，５ｃ，５ｄ，…の厚みが増大するに従って、半導体層３のシリコンがシリコン酸化膜に取り込まれていく。そして、ＬＯＣＯＳ膜５ａ，５ｂ，５ｃ，５ｄ，…が形成された後、ナイトライド膜（図示せず）を除去すると、テーパ状の端部，いわゆるバーズビークを有するＬＯＣＯＳ膜５ａ，５ｂ，５ｃ，５ｄ，…が得られる。

次に、図３（ｂ）に示す工程で、半導体層３及びＬＯＣＯＳ膜５ａ，５ｂ，５ｃ，５ｄ，…の上に、所定箇所を開口したレジスト膜（図示せず）を形成した後、Ｐ型不純物であるボロンのイオン注入を行うことにより、ボディ領域１６の表面領域に比較的高濃度のＰ型不純物を含むＶｔ制御拡散層１７を形成する。そして、膜厚が約１０ｎｍの酸化シリコン薄膜１８を形成した後、さらにその上にアモルファス状のシリコンを堆積してから加熱処理を行うことによってポリシリコン膜を形成する。その後、そのポリシリコン膜をパターニングしてゲート電極１４ａ，２４ａを形成する。

次に、図３（ｃ）に示す工程で、半導体層３の上に、不純物イオンを注入しようとする領域を開口したレジスト膜（図示せず）を形成した後、そのレジスト膜をマスクにして、Ｐ型不純物であるボロンをイオン注入して、高濃度のＰ型不純物を含むバックゲートコンタクト領域１１と、高濃度Ｐ型のソース領域２３と、高濃度Ｐ型のドレインコンタクト領域３０とを同時に形成する。そのイオン注入が完了した後、レジスト膜（図示せず）を除去する。同様の手順により、所定箇所を開口したレジスト膜を用いて、Ｎ型不純物である砒素をイオン注入して、高濃度Ｎ型のソース領域１３と、高濃度Ｎ型のドレインコンタクト領域２０と、高濃度Ｎ型のバックゲートコンタクト領域２１とを同時に形成する。

次に、図４（ａ）に示す工程で、基板上に、溝を形成しようとする領域を開口したレジスト膜（図示せず）を形成した後、そのレジスト膜をマスクにして、半導体層３のエッチングを行って、半導体層３を貫通して埋込酸化膜２に到達する溝４０を形成する。

次に、図４（ｂ）に示す工程で、溝４０を含むＳＯＩ基板の表面上に酸化膜を形成し、さらにその上にポリシリコンを堆積して、溝４０の表面上に酸化膜を有し、溝４０の中心部にポリシリコンが充填されたトレンチ分離領域４ａ，４ｂ，４ｃ，４ｄを形成する。

その後の工程の図示は省略するが、ＳＯＩ基板上に絶縁膜６を形成し、絶縁膜６にコンタクトホールを形成し、蒸着による銅，アルミニウム等の金属膜の堆積と、金属膜のパターニングとを行なうことにより、ソース電極１２，２２と、ゲート電極１４ｂ，２４ｂと、ドレイン電極１５，２５とを形成する。以上の工程を経て図１に示す本実施形態の半導体装置の構造が得られる。

なお、以上に説明した本実施形態の半導体装置の製造方法において、Ｐウエル用のイオン注入工程と、Ｎウエル用の高エネルギ注入工程との順番は、入れ替えて実施しても構わない。

−本実施形態の効果及び適正なイオン注入条件−
図５は、本実施形態の半導体装置の構造におけるＮチャネルトランジスタのソース・ドレイン間の耐圧及びオン抵抗のイオン注入加速エネルギー依存性をシミュレーションした結果を示す図である。同図の横軸は、リンのイオン注入（図２（ｃ）に示す工程）における加速エネルギー（加速電圧）を表し、同図の左側の縦軸は、Ｎチャネルトランジスタのソース・ドレイン間の耐圧ＢＶds（Ｖ）を表し、同図の右側の縦軸はオン抵抗Ｒon（Ω）を表している。同図のシミュレーションに用いたＮチャネルトランジスタの構造は、図１に示す構造において、ゲート幅を１μｍとし、ＬＯＣＯＳ膜５ｄのゲート長方向の長さを５μｍとしたものである。また、ドーズ量は２．５×１０¹²ｃｍ^-2としている。また、図１に示すＬＯＣＯＳ膜５ａの熱酸化による形成時（図３（ｂ）に示す工程）の厚さは０．６μｍであり、ＬＯＣＯＳ膜５ａの半導体層３への入り込み量，つまり，ＬＯＣＯＳ膜５ａの下面の半導体層３の上面からの深さは、約０．３μｍである。熱酸化後のエッチング工程などによってＬＯＣＯＳ膜５ａの上部はエッチングされて厚みが薄くなるが、ＬＯＣＯＳ膜５ａの下面の半導体層３の上面からの深さは変化しない。

同図に示すように、従来のように加速エネルギーが２００ｋｅＶ程度の注入の場合、オン抵抗Ｒonは１０２０Ω程度であるのに対し、加速エネルギーが１０００ｋｅＶになると、オン抵抗Ｒonは９２０Ω程度であって、従来のＮチャネルトランジスタよりも本実施形態のＮチャネルトランジスタの方が、オン抵抗が約１０％程度小さくなっている。一方、ソース・ドレイン間の耐圧ＢＶdsは、従来のように加速エネルギーが２００ｋｅＶ程度の注入の場合には１７７（Ｖ）程度であるのに対し、加速エネルギーが１０００ｋｅＶ前後になると１８５（Ｖ）程度であり、本実施形態のＮチャネルトランジスタのほうが５％程度大きい。

すなわち、本実施形態のＮチャネルトランジスタにより、オン抵抗が小さく、かつ、ソース・ドレイン間の耐圧の高いＮチャネルトランジスタが得られることがわかる。

ここで、図５に示されるシミュレーション結果から、好ましいオン抵抗Ｒonが得られる，図２（ｃ）に示す工程における加速エネルギーの範囲は、５００〜２０００ｋｅＶである。なお、加速エネルギーが５００ｋｅＶの場合、ソース・ドレイン間の耐圧ＢＶdsは１８１（Ｖ）であるが、最大値（１８７Ｖ）との差は小さい（約５％）。加速エネルギーが５００ｋｅＶの場合、リン濃度のピークは半導体層３の上面から深さ約０．７μｍの位置にある。ＬＯＣＯＳ膜５ａの下面の半導体層３の上面からの深さは、約０．３μｍであるので、リン濃度のピークはＬＯＣＯＳ膜５ａの下面から深さ０．４μｍ程度の位置にあることになる。一方、加速エネルギーが２０００ｋｅＶの場合、リン濃度のピークは半導体層３の上面から深さ約１．８μｍの位置にある。ＬＯＣＯＳ膜５ａの下面の半導体層３の上面からの深さは、約０．３μｍであるので、この場合には、リン濃度のピークはＬＯＣＯＳ膜５ａの下面から深さ１．５μｍ程度の位置にあることになる。すなわち、低いオン抵抗を発揮するためには、Ｎチャネルトランジスタのドレインオフセット領域１９の上記深部の範囲、つまり、不純物濃度のピークの位置が存在する範囲は、半導体層３のＬＯＣＯＳ膜５ａ下方の領域の厚さが３．２μｍの場合、ＬＯＣＯＳ膜５ａの下面からの深さ０．４μｍから１．５μｍの間であることが好ましい。一般的には、不純物濃度のピークの位置は、ＬＯＣＯＳ膜５ａの下面からの深さで規定すると、半導体層３のＬＯＣＯＳ膜５ａ下方における厚みの１０％から６０％の範囲の深さにあることが好ましい。

また、図５に示されるシミュレーション結果から、より好ましいオン抵抗Ｒonが得られる，図２（ｃ）に示す工程における加速エネルギーの範囲は、８００〜１５００ｋｅＶである。加速エネルギーが８００ｋｅＶの場合、リン濃度のピークは半導体層３の上面から深さ約０．９μｍの位置にある。ＬＯＣＯＳ膜５ａの下面の半導体層３の上面からの深さは、約０．３μｍであるので、リン濃度のピークはＬＯＣＯＳ膜５ａの下面から深さ０．６μｍ程度の位置にあることになる。一方、加速エネルギーが１５００ｋｅＶの場合、リン濃度のピークは半導体層３の上面から深さ約１．５μｍの位置にある。ＬＯＣＯＳ膜５ａの下面の半導体層３の上面からの深さは、約０．３μｍであるので、この場合には、リン濃度のピークはＬＯＣＯＳ膜５ａの下面から深さ１．３μｍ程度の位置にあることになる。なお、ソース・ドレイン間の耐圧ＢＶdsは、加速エネルギーが１８００ｋｅＶのときに最大値１８７Ｖになるが、８００〜１５００ｋｅＶの範囲で加速エネルギーが変化しても、ソース・ドレイン間の耐圧ＢＶdsは、それほど変化するわけではないので、原則的には、オン抵抗の変化のみを考慮すれば足りる。すなわち、低いオン抵抗を発揮するためには、Ｎチャネルトランジスタのドレインオフセット領域１９の上記深部の範囲、つまり、不純物濃度のピークの位置が存在する範囲は、半導体層３のＬＯＣＯＳ膜５ａ下方の領域の厚さが３．２μｍの場合、ＬＯＣＯＳ膜５ａの下面からの深さ０．６μｍから１．３μｍの間であることがより好ましい。一般的には、不純物濃度のピークの位置は、ＬＯＣＯＳ膜５ａの下面からの深さで規定すると、半導体層３のＬＯＣＯＳ膜５ａ下方における厚みの２０％から４０％の範囲の深さにあることがより好ましい。

逆に、半導体装置の種類や型番などに応じて、Ｎチャネルトランジスタのオン抵抗を第１の設定値（例えば１０００Ω）以下になるように定めておいて、製造工程では、第１のドレインオフセット領域１９の深部の範囲が、Ｎチャネルトランジスタのオン抵抗が上記第１の設定値以下になるように、イオン注入条件を定めることができる。

また、リンのイオン注入後には、ＳＯＩ基板を１１００℃〜１２００℃の高温で１２０分〜１８０分間の加熱して拡散処理を施すことが好ましい。これにより、リンを半導体層３内で広く拡散させて、小さなオン抵抗と高い耐圧特性とを得ることができる。

一方、ソース・ドレイン間の耐圧特性は、主として図２（ｂ）に示す工程におけるボロンの注入によるボディ領域１６の不純物との相殺に起因するところが大きいと考えられる。すなわち、酸化シリコン薄膜１８の下方において、ドレインオフセット領域１９のリン濃度が薄くなると、逆電圧が印加したときの空乏層の伸びが小さくなって、ソース・ドレイン間の耐圧ＢＶdsが低下するものと考えられるからである。図５に示すデータでは、高い耐圧を維持するためには、図２（ｃ）に示す工程における加速エネルギーが１０００ｋｅＶ〜２４００ｋｅＶの範囲であることが好ましい。そして、加速エネルギーが１０００ｋｅＶの場合には、リン濃度のピークは半導体層３の上面から深さ約１．１μｍの位置にあり、加速エネルギーが２４００ｋｅＶの場合には、リン濃度のピークは半導体層３の上面から深さ約２．１μｍの位置にある。したがって、高い耐圧を維持するためには、Ｎチャネルトランジスタのドレインオフセット領域１９の上記深部の範囲、つまり、不純物濃度のピークの位置が存在する範囲は、半導体層３のＬＯＣＯＳ膜５ａ下方の領域の厚さが３．２μｍの場合、ＬＯＣＯＳ膜５ａの下面からの深さ０．８μｍから１．８μｍの間であることが好ましい。一般的には、不純物濃度のピークの位置は、ＬＯＣＯＳ膜５ａの下面からの深さで規定すると、半導体層３のＬＯＣＯＳ膜５ａ下方における厚みの２５％から６０％の範囲にあることが好ましい。

逆に、半導体装置の種類や型番などに応じて、Ｎチャネルトランジスタのソース・ドレイン領域間の耐圧を第２の設定値（例えば１８５Ｖ）以上になるように定めておいて、製造工程では、第１のドレインオフセット領域１９の深部の範囲が、Ｎチャネルトランジスタのソース・ドレイン領域間の耐圧が上記第２の設定値以上になるように、イオン注入条件を定めることができる。特に、製造工程では、第１のドレインオフセット領域１９の深部の範囲が、Ｎチャネルトランジスタのオン抵抗が上記第１の設定値以下で、Ｎチャネルトランジスタのソース・ドレイン領域間の耐圧が第２の設定値以上になるように、イオン注入条件を定めることができる。

したがって、例えばＬＯＣＯＳ膜５ａの厚み、つまり、ＬＯＣＯＳ膜５ａの半導体層３の上面からの入り込み量（及びＬＯＣＯＳ膜５ａの上面のエッチング量）を調整することにより、オン抵抗が小さく、かつ、ソース・ドレイン間の耐圧ＢＶdsが大きくなるような，最適なイオン注入条件（特に、加速エネルギー）を選択することが可能になる。

ただし、ソース・ドレイン間の耐圧は、酸化シリコン薄膜１８ゲート長方向の寸法や、ボディ領域１６に注入されるボロンのドーズ量，加速エネルギー，拡散条件などによっても、別途調整することが可能である。

また、本実施形態の半導体装置中のＰチャネルトランジスタにおいては、高い耐圧を維持するためには、図２（ｃ）に示す工程におけるボディ領域へのイオン注入の際の加速エネルギーが１０００ｋｅＶ〜２４００ｋｅＶの範囲であることが好ましい。そして、加速エネルギーが１０００ｋｅＶの場合には、リン濃度のピークは半導体層３の上面から深さ約１．１μｍの位置にあり、加速エネルギーが１４００ｋｅＶの場合には、リン濃度のピークは半導体層３の上面から深さ約１．５μｍの位置にある。したがって、高い耐圧を維持するためには、Ｐチャネルトランジスタのボディ領域２６の上記深部の範囲、つまり、不純物濃度のピークの位置が存在する範囲は、半導体層３のＬＯＣＯＳ膜５ａ下方の領域の厚さが３．２μｍの場合、ＬＯＣＯＳ膜５ａの下面からの深さ０．８μｍから１．８μｍの間であることが好ましい。一般的には、不純物濃度のピークの位置は、ＬＯＣＯＳ膜５ａの下面からの深さで規定すると、半導体層３のＬＯＣＯＳ膜５ａ下方における厚みの２５％から６０％の範囲にあることが好ましい。このようにすることにより、Ｐ型不純物を含むドレインオフセット領域２９内の高濃度領域が表面近傍にあり、Ｎ型不純物を含むボディ領域２６内の高濃度領域が半導体層３の厚み方向の深部にあることから、これら高濃度領域同士の接近による不純物の相殺が避けられるからである。そして、ボディ領域２６からドレインオフセット領域２９に至る領域の濃度勾配（単位距離当たりの不純物濃度の変化量）を小さくすることができる、局部的な電界集中が避けられ、ソース・ドレイン間の耐圧を向上させることができる。

逆に、半導体装置の種類や型番などに応じて、Ｐチャネルトランジスタのソース・ドレイン領域間の耐圧を第３の設定値以上になるように定めておいて、製造工程では、ボディ領域２６の深部の範囲が、Ｐチャネルトランジスタのソース・ドレイン領域間の耐圧が上記第３の設定値以上になるように、イオン注入条件を定めることができる。

−変形例−
上記実施形態においては、各ボディ領域１６，２６及び各ドレインオフセット領域１９，２９への不純物イオンの注入後における不純物拡散のためのアニール及びイオン注入を標準的な条件で製造した場合について説明し、図１はこの標準条件によって形成された半導体装置の構造を示している。図１に示すように、各ボディ領域１６，２６及び各ドレインオフセット領域１９，２９は、埋込酸化膜２に達しているが、製造条件によっては、実施形態と同程度の効果を維持しつつ、各ボディ領域１６，２６及び各ドレインオフセット領域１９，２９は、埋込酸化膜２に達していない半導体装置を形成することができる。

図７は、実施形態の変形例に係る半導体装置の断面図である。同図に示す変形例においては、各ボディ領域１６，２６及び各ドレインオフセット領域１９，２９に注入された不純物の拡散のためのアニールの加熱温度や加熱時間，又はイオン注入のエネルギーを標準条件よりも小さく設定している。この場合、各ボディ領域１６，２６及び各ドレインオフセット領域１９，２９が埋込酸化膜２に達せずに、各領域１６，１９，２６，２９の底部が埋込酸化膜２とは離間している。

また、プロセスの設定条件は実施形態と同じ標準条件であっても、製造工程上のバラツキ（ウエハ内位置によるバラツキやロット間のバラツキ）によって、図７に示すような構造が得られる場合もある。

本発明の半導体装置は、プラズマディスプレイの駆動回路などに利用される高耐圧の半導体装置として利用することができる。

本発明の実施形態に係る半導体装置の断面図である。 （ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造工程のうちボディ領域，ドレインオフセット領域等を形成する工程を示す断面図である。 （ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造工程のうちゲート絶縁膜，ゲート電極，ソース・ドレイン領域等を形成する工程を示す断面図である。 （ａ），（ｂ）は、本発明の実施形態に係る半導体装置の製造工程のうちトレンチ分離領域等を形成する工程を示す断面図である。 本実施形態の半導体装置の構造におけるＮチャネルトランジスタのソース・ドレイン間の耐圧及びオン抵抗のイオン注入加速エネルギー依存性をシミュレーションした結果を示す図である。 特許文献１に開示される半導体装置と同様に、オフセット構造のトランジスタを有する従来の半導体装置の断面図である。 実施形態の変形例に係る半導体装置の断面図である。

符号の説明

１ 支持基板
２ 埋込酸化膜
３ 半導体層
３ａ，３ｂ，３ｃ 活性領域
４ａ，４ｂ，４ｃ，４ｄ トレンチ分離領域
５ａ，５ｂ，５ｃ，５ｄ ＬＯＣＯＳ膜
６ 層間絶縁膜
１１ バックゲートコンタクト領域
１２ ソース電極
１３ ソース領域（第１のソース領域）
１４ａ，１４ｂ ゲート電極
１５ ドレイン電極
１６ ボディ領域
１７ Ｖｔ制御拡散層
１８ 酸化シリコン薄膜
１９ ドレインオフセット領域
２０ ドレインコンタクト領域
２１ バックゲートコンタクト領域
２２ ソース電極
２３ 第２のソース領域
２４ａ，２４ｂ ゲート電極
２５ ドレイン電極
２６ ボディ領域
２７ ソース領域
２９ ドレインオフセット領域
３０ ドレインコンタクト領域

Claims (21)

1. 基板上の埋込絶縁膜の上に設けられた半導体層と、上記半導体層を複数の活性領域に区画する素子分離領域と、上記複数の活性領域のうち第１の活性領域に第１導電型チャネルを有する第１のトランジスタを配置し、上記複数の活性領域のうち第２の活性領域に第２導電型チャネルを有する第２のトランジスタを配置した半導体装置であって、
   上記第１のトランジスタは、
   上記第１の活性領域内に形成された第１導電型の第１のソース領域と、
   上記第１の活性領域内における上記第１のソース領域とは離間した位置に形成された第１導電型の第１のドレイン領域と、
   上記第１の活性領域内において上記第１のソース領域に隣接して設けられ、かつ、不純物濃度のピークが表面領域にあり、表面から遠ざかるほど濃度が低くなる不純物濃度プロファイルを有する第２導電型の第１のボディ領域と、
   上記活性領域の上で、ソース側にゲート酸化により形成された薄膜部を有し、ドレイン側にＬＯＣＯＳ法により形成された，上記薄膜部につながる厚膜部を有する第１のゲート絶縁膜と、
   上記第１の活性領域内における上記第１のドレイン領域に隣接して設けられ、かつ、上記第１のゲート絶縁膜の厚膜部の下面からある深さ範囲だけ下方に位置する深部に不純物濃度のピークを有する第１導電型の第１のドレインオフセット領域と、
   上記第１のゲート絶縁膜の上記薄膜部と上記厚膜部の一部とに跨って設けられたゲート電極とを備え、
   上記第１のボディ領域と上記第１のドレインオフセット領域は、互いに隣接して設けられ、かつ、上記半導体層の厚み方向における不純物濃度のピーク位置が互い異なる，半導体装置。
2. 請求項１記載の半導体装置において、
   上記第１のボディ領域と上記第１のドレインオフセット領域とは、上記埋込絶縁膜に達している，半導体装置。
3. 請求項１記載の半導体装置において、
   上記第１のドレインオフセット領域の上記深部は、第１のトランジスタのオン抵抗が第１の設定値以下になる範囲にある，半導体装置。
4. 請求項１〜３のうちいずれか１つに記載の半導体装置において、
   上記第１のドレインオフセット領域の上記深部は、上記厚膜部の下面からの深さで上記半導体層の厚膜部下方における厚みの１０％から６０％の範囲にある，半導体装置。
5. 請求項１〜３のうちいずれか１つに記載の半導体装置において、
   上記第１のドレインオフセット領域の上記深部は、上記厚膜部の下面からの深さで上記半導体層の厚膜部下方における厚みの２０％から４０％の範囲にある，半導体装置。
6. 請求項１又は２に記載の半導体装置において、
   上記第１のドレインオフセット領域の上記深部は、第１のトランジスタのソース・ドレイン間の耐圧が第２の設定値以上になる範囲にある，半導体装置。
7. 請求項１、２、６のうちいずれか１つに記載の半導体装置において、
   上記第１のドレインオフセット領域の上記深部は、上記厚膜部の下面からの深さで上記半導体層の厚膜部下方における厚みの２５％から６０％の範囲にある，半導体装置。
8. 請求項１〜７のうちいずれか１つに記載の半導体装置において、
   上記第２のトランジスタは、
   上記第２の活性領域内に形成された第２導電型の第２のソース領域と、
   上記第２の活性領域内における上記第２のソース領域とは離間した位置に形成された第２導電型の第２のドレイン領域と、
   上記活性領域のうち上記第２のソース領域と上記第２のドレイン領域との間に位置する領域の上に設けられ、ＬＯＣＯＳ法によって形成された第２のゲート絶縁膜と、
   上記第２の活性領域内において上記第２のソース領域に隣接して設けられ、かつ、上記第２のゲート絶縁膜の下面からある深さ範囲だけ下方に位置する深部に不純物濃度のピークを有する第１導電型の第２のボディ領域と、
   上記第２の活性領域内における上記第２のドレイン領域に隣接して設けられた第２導電型の第２のドレインオフセット領域と、
   上記第２のゲート絶縁膜の上に設けられたゲート電極と
   を備えている半導体装置。
9. 請求項８記載の半導体装置において、
   上記第２のボディ領域の上記深部は、第２のトランジスタのソース・ドレイン間の耐圧が第３の設定値以上になる範囲にある，半導体装置。
10. 基板上の埋込絶縁膜の上に設けられた半導体層と、上記半導体層を複数の活性領域に区画する素子分離領域と、上記複数の活性領域のうち第１の活性領域に第１導電型チャネルを有する第１のトランジスタを配置し、上記複数の活性領域のうち第２の活性領域に第２導電型チャネルを有する第２のトランジスタを配置した半導体装置であって、
    上記第２のトランジスタは、
    上記第２の活性領域内に形成された第２導電型の第２のソース領域と、
    上記第２の活性領域内における上記第２のソース領域とは離間した位置に形成された第２導電型の第２のドレイン領域と、
    上記活性領域のうち上記第２のソース領域と上記第２のドレイン領域との間に位置する領域の上に設けられ、ＬＯＣＯＳ法によって形成された第２のゲート絶縁膜と、
    上記第２の活性領域内において上記第２のソース領域に隣接して設けられ、かつ、上記第２のゲート絶縁膜の下面からある深さ範囲だけ下方に位置する深部に不純物濃度のピークを有する第１導電型の第２のボディ領域と、
    上記第２の活性領域内における上記第２のドレイン領域に隣接して設けられ、かつ、不純物濃度のピークが表面領域にあり、表面から遠ざかるほど濃度が低くなる不純物濃度プロファイルを有する第２導電型の第２のドレインオフセット領域と、
    上記第２のゲート絶縁膜の上に設けられたゲート電極とを備え、
    上記第２のボディ領域と上記第２のドレインオフセット領域は、上記半導体層の厚み方向における不純物濃度のピーク位置が互いに異なる，半導体装置。
11. 請求項１０記載の半導体装置において、
    上記第２のボディ領域と上記第２のドレインオフセット領域とは、上記埋込絶縁膜に達している，半導体装置。
12. 請求項１０記載の半導体装置において、
    上記第２のボディ領域の上記深部は、第２のトランジスタのソース・ドレイン間の耐圧が第３の設定値以上になる範囲にある，半導体装置。
13. 請求項１０〜１２のうちいずれか１つに記載の半導体装置において、
    上記第２のボディ領域の上記深部は、上記第２のゲート絶縁膜の下面からの深さで上記半導体層の第２のゲート絶縁膜下方における厚みの２５％から６０％の範囲にある，半導体装置。
14. 基板上の埋込絶縁膜の上に設けられた半導体層と、上記半導体層を複数の活性領域に区画する素子分離領域と、上記複数の活性領域のうち第１の活性領域に第１導電型チャネルを有する第１のトランジスタを配置し、上記複数の活性領域のうち第２の活性領域に第２導電型チャネルを有する第２のトランジスタを配置した半導体装置の製造方法であって、
    上記第１の活性領域の第１のボディ領域形成領域に、第２導電型不純物イオンを注入する工程（ａ）と、
    上記第１の活性領域のうち上記第１のボディ領域とは離間した第１のドレインオフセット領域形成領域に、第１導電型不純物イオンを、上記工程（ａ）におけるよりも高エネルギー条件で注入する工程（ｂ）と、
    熱処理により、上記第１のボディ領域を、第２導電型不純物濃度のピークが上記半導体層の表面領域にあるように形成する一方、上記第１のドレインオフセット領域を、第１導電型不純物濃度のピークが後に形成される厚膜部の下面からある深さ範囲だけ下方に位置
    する深部にあるように形成する工程（ｃ）と、
    ＬＯＣＯＳ法により、上記第１のドレインオフセット領域の両端部を除く領域かつドレイン側の領域上に第１のゲート絶縁膜の厚膜部を形成する工程（ｄ）と、
    上記第１のボディ領域から第１のドレインオフセット領域のソース側端部に亘る領域上に、ゲート酸化法により、上記厚膜部につながる，第１のゲート絶縁膜の薄膜部を形成する工程（ｅ）とを含み、
    上記第１のボディ領域と上記第１のドレインオフセット領域は、互いに隣接して設けられ、かつ、上記半導体層の厚み方向における不純物濃度のピーク位置が互いに異なる，半導体装置の製造方法。
15. 請求項１４記載の半導体装置の製造方法において、
    上記第１のボディ領域と上記第１のドレインオフセット領域とは、上記工程（ｃ）の終了後に上記埋込絶縁膜に達している，半導体装置の製造方法。
16. 請求項１４記載の半導体装置の製造方法において、
    上記工程（ｂ）における不純物イオンの注入は、上記工程（ｄ）の終了後における上記第１のドレインオフセット領域の上記深部が、第１のトランジスタのオン抵抗が第１の設定値以下になる範囲にあるように行なわれる，半導体装置の製造方法。
17. 請求項１４〜１６のうちいずれか１つに記載の半導体装置の製造方法において、
    上記工程（ｂ）における不純物イオンの注入は、上記工程（ｄ）の終了後における上記第１のドレインオフセット領域の上記深部が、上記厚膜部の下面からの深さで上記半導体層の厚膜部下方における厚みの１０％から６０％の範囲にあるように行なわれる，半導体装置の製造方法。
18. 請求項１４〜１６のうちいずれか１つに記載の半導体装置の製造方法において、
    上記工程（ｂ）における不純物イオンの注入は、上記工程（ｄ）の終了後における上記第１のドレインオフセット領域の上記深部が、上記厚膜部の下面からの深さで上記半導体層の厚膜部下方における厚みの２０％から４０％の範囲にあるように行なわれる，半導体装置の製造方法。
19. 請求項１４又は１５に記載の半導体装置の製造方法において、
    上記工程（ｂ）における不純物イオンの注入は、上記工程（ｄ）の終了後における上記第１のドレインオフセット領域の上記深部が、第１のトランジスタのソース・ドレイン間の耐圧が第２の設定値以上になる範囲にあるように行なわれる，半導体装置の製造方法。
20. 請求項１４、１５、１９のうちいずれか１つに記載の半導体装置の製造方法において、
    上記工程（ｂ）における不純物イオンの注入は、上記工程（ｄ）の終了後における上記第１のドレインオフセット領域の上記深部が、上記厚膜部の下面からの深さで上記半導体層の厚膜部下方における厚みの２５％から６０％の範囲にあるように行なわれる，半導体装置の製造方法。
21. 請求項１４〜２０のうちいずれか１つに記載の半導体装置の製造方法において、
    上記工程（ａ）では、上記第２の活性領域の第２のドレインオフセット領域形成領域にも、第２導電型不純物イオンを注入し、
    上記工程（ｂ）では、上記第２の活性領域のうち上記第２のドレインオフセット領域とは離間した第２のボディ領域形成領域にも、第１導電型不純物イオンを注入し、
    上記工程（ｃ）では、上記第２のドレインオフセット領域を、第２導電型不純物濃度のピークが上記半導体層の表面領域にあるように形成する一方、上記第２のボディ領域を、第１導電型不純物濃度のピークが上記半導体層の上面からある深さだけ下方に入り込んだ位置にあるように形成する，半導体装置の製造方法。

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