JP2001060634A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
る半導体装置およびその製造方法を提供する。 【解決手段】SOI基板1のシリコン層4においてアッ
プドレインMOSFET8とNPNトランジスタ9とダ
ブルウエルCMOS10が形成されている。ダブルウエ
ルCMOS10で使用するpウエル領域50およびnウ
エル領域58が、アップドレインMOSFET形成領域
およびバイポーラトランジスタ形成領域においてもそれ
ぞれ形成され、pウエル領域13,31およびnウエル
領域18,37にてアップドレインMOSFET8とN
PNトランジスタ9が構成されている。
Description
板上にパワーデバイスとBiCMOSを形成した半導体
装置に係り、例えば、自動車用コントローラに使われる
複合ICに適用できるものである。
スクリートのパワーMOSFETには縦型DMOS(以
下、VDMOS)があるが、パワーMOSFETにバイ
ポーラトランジスタやCMOSを1チップ上に集積し
た、いわゆる、複合ICの分野では、その集積のし易さ
からVDMOSの基板底面のドレインを基板表面にもっ
てくるアップドレイン(UpDrain)型のパワーM
OSFET、あるいはドレイン・ソースを交互に配置し
たLDMOSがよく利用される。図23にはパワーデバ
イスとしてアップドレインMOSFETを用いた場合の
縦断面図を、図24には同じくパワーデバイスとしてL
DMOSFETを用いた場合の縦断面図を示す。また、
図25には、複合ICとしてパワーデバイスとBiCM
OSを形成した場合におけるBiCMOSを構成するN
PNトランジスタの縦断面図を、図26には同じくBi
CMOSを構成すべくPNPトランジスタを用いた場合
の縦断面図を示す。
抗を有するパワーデバイスを形成するには、CMOS工
程にはないチャネルpウエル領域200(図23,24
参照)、アップドレインMOSFET用nウエル領域2
10(図23参照)、LDMOSFET用ウエル領域2
20(図24参照)といったパワーデバイス専用のウエ
ル領域の形成が必要であった。また、バイポーラトラン
ジスタを形成するにはベース領域230、エミッタ領域
240(図25,26参照)といった専用工程が必要
で、このため工程数が多く、製造コストが高いという問
題があった。
的は、新規な構成にてコストダウンを図ることができる
半導体装置およびその製造方法を提供することにある。
よれば、ダブルウエルCMOSにおいては第1および第
2導電型のウエル領域が使用され、この第1および第2
導電型のウエル領域が、パワーデバイス形成領域および
バイポーラトランジスタ形成領域においてもそれぞれ形
成される。このウエル領域にてパワーデバイスおよびバ
イポーラトランジスタが構成される。
びバイポーラトランジスタの専用マスクを使わずに、半
導体基板にパワーデバイス、バイポーラトランジスタを
形成することができる。その結果、同一の半導体基板上
にパワーデバイスとBiCMOSを形成した半導体装置
において、コストダウンを図ることができる。
板の上に配置した第1のマスクを用いて、パワーデバイ
スとバイポーラトランジスタとダブルウエルCMOSの
それぞれの形成領域に同時に第1導電型のウエル領域が
形成される。さらに、半導体基板の上に配置した第2の
マスクを用いて、パワーデバイスとバイポーラトランジ
スタとダブルウエルCMOSのそれぞれの形成領域に同
時に第2導電型のウエル領域が形成される。その後、パ
ワーデバイスおよびダブルウエルCMOSの形成領域に
同時にゲート電極が配置される。
およびバイポーラトランジスタの専用マスクを使わず
に、半導体基板にパワーデバイス、バイポーラトランジ
スタを形成することができる。その結果、同一の半導体
基板上にパワーデバイスとBiCMOSを形成した半導
体装置において、コストダウンを図ることができる。
の形態を図面に従って説明する。図1に、本実施の形態
における複合ICの縦断面図を示す。この複合ICは自
動車用コントローラを構成する部材として使用されるも
のであって、フューエルインジェクタ(電磁弁)等の負
荷を駆動するためのものである。
ain)MOSFET8、NPNトランジスタ9、CM
OS10が集積化されている。MOS構造を有するパワ
ーデバイスであるアップドレインMOSFET8の仕様
は数アンペア、数10ボルトのオーダーであり、NPN
トランジスタ9およびCMOS10の仕様(BiCMO
Sの仕様)はミリアンペアのオーダーで、印加電圧が1
0ボルト程度である。また、CMOS10は、nMO
S,pMOSともウエル内に形成された、ダブルウエル
CMOSである。
板1が使用されており、SOI基板1はp型シリコン基
板2の上にシリコン酸化膜3を介して薄膜のシリコン層
4を配置した構成となっている。シリコン層4において
は、n- 型シリコン層6の下にn+ 型シリコン層5が埋
め込まれている。n+ 型シリコン層5はアンチモン(S
b)をドープしたものである。
その内壁面にはシリコン酸化膜が形成されるとともに同
トレンチ7内にはポリシリコンが充填されている。この
トレンチ7により多数の島が区画形成されている。各島
に、アップドレインMOSFET8、NPNトランジス
タ9、CMOS10を構成するnMOS,pMOSがそ
れぞれ形成されている。
成を図2に示す。また、図1のNPNトランジスタ9の
詳細な構成を図3に示す。さらに、図1のCMOS10
の詳細な構成を図4に示す。
る。nMOS形成島において、n- 型シリコン層6の表
層部にはpウエル領域50が形成されている。n- 型シ
リコン層6の上にはゲート酸化膜51を介してポリシリ
コンゲート電極52が形成されている。pウエル領域5
0の内部においてその表層部にはn+ 型領域53とn+
型領域54が離間した位置に形成されている。n- 型シ
リコン層6上のLOCOS酸化膜55の上にはソース電
極(アルミ層)56およびドレイン電極(アルミ層)5
7が配置され、このソース電極(アルミ層)56はn+
型領域53と、また、ドレイン電極(アルミ層)57は
n+ 型領域54と接触している。
- 型シリコン層6の表層部にはnウエル領域58が形成
され、nウエル領域58はn- 型シリコン層6の表層部
からn+ 型シリコン層5に達している。nウエル領域5
8の上にはゲート酸化膜59を介してポリシリコンゲー
ト電極60が形成されている。nウエル領域58の内部
においてその表層部にはp+ 型領域61とp+ 型領域6
2が離間した位置に形成されている。n- 型シリコン層
6上のLOCOS酸化膜55の上にはドレイン電極(ア
ルミ層)63およびソース電極(アルミ層)64が配置
され、このドレイン電極(アルミ層)63はp+ 型領域
61と、また、ソース電極(アルミ層)64はp+ 型領
域62と接触している。
いて説明する。シリコン層4の上にはゲート酸化膜11
を介してポリシリコンゲート電極12が配置されてい
る。ポリシリコンゲート電極12の端部でのn- 型シリ
コン層6の表層部にはpウエル領域13が形成されてい
る。このpウエル領域13はダブルウエルCMOS10
(図4)のpウエル領域50と同時に形成されたもので
ある。pウエル領域13の内部においてその表層部には
n+ 型領域14およびp+ 型領域15が形成されてい
る。前述のポリシリコンゲート電極12の上はシリコン
酸化膜16にて覆われている。シリコン酸化膜16の上
にはソース電極(アルミ層)17が配置され、このソー
ス電極(アルミ層)17はn+ 型領域14およびp+ 型
領域15と接触している。
ースセル間にはnウエル領域18が形成され、nウエル
領域18はn- 型シリコン層6の表層部からn+ 型シリ
コン層5に達している。このnウエル領域18はダブル
ウエルCMOS10(図4)のnウエル領域58と同時
に形成されたものである。さらに、n型シリコン層5,
6の表層部にはディープn+ 型領域19がnウエル領域
18よりも深く形成されている。ディープn+ 型領域1
9の内部においてその表層部にはn+ 型領域20が形成
されている。n型シリコン層5,6上のLOCOS酸化
膜21の上にはドレイン電極(アルミ層)22が配置さ
れ、このドレイン電極(アルミ層)22はn+ 型領域2
0と接触している。ドレイン電極(アルミ層)22およ
びソース電極(アルミ層)17の上にはシリコン酸化膜
23が形成されている。
においては、ポリシリコンゲート電極12への電圧印加
により、ソース電極(アルミ層)17から電流が、n+
型領域14およびp+ 型領域15→pウエル領域13の
表層部→nウエル領域18→n+ 型シリコン層5→ディ
ープn+ 型領域19→n+ 型領域20→ドレイン電極
(アルミ層)22へと流れる。
する。n- 型シリコン層6の表層部にはpウエル領域3
1が形成されている。このpウエル領域31はダブルウ
エルCMOS10(図4)のpウエル領域50と同時に
形成されたものである。pウエル領域31の内部におい
てその表層部にはn+ 型領域32とp+ 型領域33が離
間した位置に形成されている。n- 型シリコン層6上の
LOCOS酸化膜34の上にはエミッタ電極(アルミ
層)35およびベース電極(アルミ層)36が配置さ
れ、このエミッタ電極(アルミ層)35はn+ 型領域3
2と、また、ベース電極(アルミ層)36はp+ 型領域
33と接触している。
ウエル領域37が形成され、nウエル領域37はn- 型
シリコン層6の表層部からn+ 型シリコン層5に達して
いる。このnウエル領域37はダブルウエルCMOS1
0(図4)のnウエル領域58と同時に形成されたもの
である。さらに、nウエル領域37の内部においてその
表層部にはn+ 型領域38が形成され、LOCOS酸化
膜34の上のコレクタ電極(アルミ層)39と接触して
いる。
5を用いて説明する。まず、図5に示すように、SOI
ウエハ(SOI基板)1を用意する。シリコン層4の厚
さは約13μmであり、埋め込まれたn+ 層5は厚さが
約3μm、濃度が約1×1015cm-3、ρsが約20Ω
/□である。そして、このウエハ1に対し、素子分離の
ためのトレンチ7を形成する。詳しくは、ドライエッチ
ングで埋め込み酸化膜3に達する深さまで分離溝を掘
り、ケミカルドライエッチング(CDE)を行い、さら
に、アニールを行ってダメージを回復させる。、その
後、側壁酸化するとともに、ポリシリコン埋め込みを行
い、さらに、ケミカルメカニカルポリッシュ(CMP)
処理を行い不要なポリシリコンを除去する。その後、ト
レンチ上部を平坦化するとともに、埋め込みポリシリコ
ンの表面酸化を行う。
型領域19の形成のためにリン(P)をインプラ(1×
1015cm-2ドーズ)し、熱処理として1170℃で約
3時間行う。
(18,37,58)を形成すべく、ウエハ1上にマス
クM1を配置してリン(P)をインプラ(1×1012c
m-2)し、さらに、熱処理として1170℃で約3時間
行う。
域13,31,50を形成すべく、ウエハ1上にマスク
M2を配置してボロン(B)をインプラ(1×1013c
m-2)し、熱処理として1170℃で3時間程度行う。
この工程においてアップドレインMOSFET形成領域
においては、図15に示すように、マスク70を配置し
た状態で各ソースセルに開口した領域70aからイオン
注入にてシリコン層6に不純物が打ち込まれる。
LOCOS酸化膜21,34,55を同時に形成する。
さらに、図10に示すように、ゲート酸化を行い、膜厚
が約30nmのゲート酸化膜11,51,59を形成す
る。そして、全面に閾値調整用インプラ(ボロンを1×
1012cm-2ドーズ)し、熱処理を行う。その後、ゲー
トとなるポリシリコン膜を堆積し(厚さ約300n
m)、これをパターニングしてゲート電極12,52,
60を形成する。
s)を約5×1015インプラし、n + 型領域14,2
0,32,38,53,54を形成する。さらに、図1
2に示すように、ボロン(B)をインプラ(5×1015
cm-2ドーズ)し、p+ 型領域15,33,61,62
を形成する。これで、パワーMOS、バイポーラトラン
ジスタ、CMOSの全デバイス工程が終了する。
を堆積するとともにリフローし、さらに、エッチングに
よりコンタクトホール71を形成する。その後、図14
に示すように、アルミのスパッタにより、厚さ0.5μ
m程度のアルミ層(第1層目)を形成し、これをパター
ニングしてアルミ層22,17,35,36,39,5
6,57,63,64を形成する。
ルミ層(22等)の上に、厚さ1μm程度の絶縁膜(T
EOS膜)24を堆積し、この膜24に対しビアホール
形成用エッチングを行いビアホール25を形成する。さ
らにその上に、アルミのスパッタにより、厚さ1μm程
度のアルミ層(第2層目)を形成し、これをパターニン
グして2層目のアルミ層26を形成する。その後、厚さ
1.5μm程度のSiN膜をデポし、表面保護膜27を
形成する。そして、表面保護膜27に対しパッド部をエ
ッチングすることにより2層目のアルミ層26のパッド
部を露出させて配線が完了する。
レンチ7の形成工程はデバイスの形成工程の後でもよ
い。図2に示すアップドレインMOSFET8の代わり
に、同じく横型のMOSFETであるLDMOSFET
を用いてもよい。この例を図16に示す。図16におい
て、シリコン層4の上にはゲート酸化膜101を介して
ポリシリコンゲート電極102が配置されている。ポリ
シリコンゲート電極102の端部でのn- 型シリコン層
6の表層部にはpウエル領域103が形成されるととも
に、pウエル領域103の内部においてその表層部には
n+ 型領域104およびp+ 型領域105が形成されて
いる。前述のポリシリコンゲート電極102の上はシリ
コン酸化膜106にて覆われている。シリコン酸化膜1
06の上にはソース電極(アルミ層)107が配置さ
れ、このソース電極(アルミ層)107はn+ 型領域1
04およびp+ 型領域105と接触している。pウエル
領域103はダブルウエルCMOS10(図4)のpウ
エル領域50と同時に形成されたものである。
つまり、ソースセル間にはnウエル領域108が形成さ
れ、nウエル領域108はn- 型シリコン層6の表層部
からn+ 型シリコン層5に達している。nウエル領域1
08の内部での表層部にはn + 型領域109が形成さ
れ、n+ 型領域109はドレイン電極(アルミ層)11
0と接触している。nウエル領域108はダブルウエル
CMOS10(図4)のnウエル領域58と同時に形成
されたものである。
おいて、図17に示すように、マスク111を配置した
状態で各ソースセルに開口した領域111aからイオン
注入にてシリコン層6に不純物が打ち込まれる。
に、図18に示すPNPトランジスタを形成してもよ
い。つまり、n- 型シリコン層6の表層部にはpウエル
領域121,122が形成されている。pウエル領域1
21,122はダブルウエルCMOS10(図4)のp
ウエル領域50と同時に形成されたものである。また、
pウエル領域121の内部においてその表層部にはp+
型領域123が形成されている。シリコン層4上のLO
COS酸化膜124の上にはコレクタ電極(アルミ層)
125が配置され、このコレクタ電極(アルミ層)12
5はp+ 型領域123と接触している。pウエル領域1
22の内部においてその表層部にはp+ 型領域126が
形成され、エミッタ電極127と接している。
ウエル領域128が形成され、nウエル領域128はn
- 型シリコン層6の表層部からn+ 型シリコン層5に達
している。さらに、nウエル領域128の内部において
その表層部にはn+ 型領域129が形成され、LOCO
S酸化膜124の上のベース電極(アルミ層)130と
接触している。同じく、n- 型シリコン層6の表層部に
おけるpウエル領域121とpウエル領域122の間に
はnウエル領域131が形成されている。nウエル領域
128,131はダブルウエルCMOS10(図4)の
nウエル領域58と同時に形成されたものである。
ャネルpウエル領域13に図4のダブルウエルCMOS
10のpウエル領域50を、図2のアップドレインMO
SFET8のnウエル領域18、図16のLDMOSF
ETのウエル領域108に図4のダブルウエルCMOS
のnウエル領域58を部分的に入れることで必要な耐
圧、オン抵抗の最適設計を行う。たとえば、図23,2
4の従来のDSAMOS(Double diffus
ed Self Aligned MOS)においては
チャネルpウエル領域200は、ゲートポリシリコンを
マスクにインプラし熱拡散で形成していたのを、図8の
ように、ポリシリコン配置の前工程においてpウエル領
域13,31,50をポリシリコンの配置予定領域から
(ポリシリコンウィンドウから)、たとえば1μm程度
広げてインプラすることにより従来のチャネルpウエル
と同等のウエルを形成する。また、図2のアップドレイ
ンMOSFETのnウエル領域18は、図24に示すよ
うに、従来、素子領域全面にインプラし拡散させて形成
していたが、図2のごとく、単純に図4のCMOSのn
ウエル領域58に代えると、濃度が濃すぎるため、耐圧
が低下する。従って、図2のソースセルの間にだけ、C
MOSでのnウエル領域58の形成時に同時にインプラ
し熱拡散で下地の埋め込みn+ 拡散層5まで到達させる
ことにより、チャネル抵抗、エピ基板抵抗を削減でき、
耐圧を低下させることなく素子のオン抵抗だけを下げる
ことができる。
も、図24に示すように、従来、nウエルを素子領域全
面にいれて耐圧、オン抵抗の最適設計していたのを、図
4のCMOSでのnウエル領域58の形成時に同時にイ
ンプラしてnウエル領域108とすることで、濃いウエ
ルであっても耐圧、オン抵抗の最適化が図られる。
は、図25に示す従来のベース・エミッタを図4のCM
OSのpウエル領域50,n+ 領域53,54と同時に
形成する。また、図18のPNPトランジスタについて
はエミッタ・コレクタ領域(121,122)をCMO
Sのpウエル領域50で、さらに、ベース領域(12
8)をCMOSのnウエル領域58で形成する。こうす
ることで、工程削減、サイズ削減を行うことができる。
て言及する。まず、pウエル領域について説明する。従
来、複合IC工程のパワーMOSFET(アップドレイ
ン,LDMOS)は、パワーデバイス専用のウエル(チ
ャネルpウエル)をゲートポリシリコンをマスクにして
チャネル領域形成のためのイオン注入を行うとともに、
熱処理を行い、さらに、同じポリシリコンをマスクにし
てn+ ソース領域形成のためのイオン注入を行ってデバ
イスを形成していた。こうしたゲートポリシリコンをイ
ンプラ用拡散窓に利用した二重拡散MOS(DMOS:
Double diffused MOS)が開発され
たそもそもの理由は、開発当時(1970年頃)のIC
プロセス技術では露光装置をはじめデバイス加工精度が
悪く(開発当時の最小加工寸法は約10μm程度)、チ
ャネル抵抗の小さい、つまり、ゲートチャネル長が十分
短い(約1μm程度)MOSを作ることができず、その
ためゲートポリシリコンをマスクにしてチャネル領域お
よびn+ 領域形成のために二重拡散する方法が考え出さ
れた。この技術は、チャネル領域形成のためのイオン注
入層とゲートポリシリコンマスクのアライメントが自動
的にでき熱処理による不純物の拡散でチャネル長が決め
られ、短いチャネル長でも安定して製作できるので、V
DMOSやIGBTなどのディスクリートパワーデバイ
スでは現在でも利用されている。また、パワーデバイス
を形成する複合IC工程でもこうした従来のパワーMO
Sのデバイス設計、ゲートチャネル加工方法を踏襲して
きた。
クロン(約0.1μm程度)のゲート長を形成できるま
でに進歩しており、そのマスクアライメント精度も19
70年代とは比較にならないほど高い(標準偏差3σが
0.1μm以下)。バイポーラトランジスタ,CMO
S,パワーデバイスを1チップに形成する複合IC工程
も現在ではLSI工程と同じ高精度な加工、露光装置を
使用するので、必ずしも従来のようにポリシリコンをマ
スクにした二重拡散をする必要はなくなりつつある。つ
まり、DMOSのチャネル領域をCMOSのpウエル層
で代用して、LOCOS工程、ポリシリコン形成工程、
ソース用n+ 領域の形成工程といったCMOS工程順序
でDMOSを加工しても従来の二重拡散法と同様1μm
程度のチャネル長をもつ、つまり、チャネル抵抗の小さ
いパワーMOSを作ることが可能である。
についてその順序が従来と逆になるので、pウエル領域
のレイアウトには工夫が必要となる。つまり、チャネル
長を1μm程度に設計するには、ポリシリコンウィンド
ウに対して1μm以下のオーバーラップとなるサイズに
pウエル(図2の符号13)をインプラする必要がある
(図23の従来のチャネルはソースセル全面にイオン注
入していた)。
温度と時間で調整していたのを、pウエルの形成マスク
とポリシリコンマスクで決定することになる。マスク精
度(アライメント、最小寸法)は、0.1μm以下で、
チャネル長、セル内の対称性は十分確保できる。
いて説明する。エピ抵抗(アップドレインMOSFET
の場合)、ドリフト抵抗(LDMOSの場合)を下げる
目的でCMOSのnウエルを入れる場合、従来のように
パワーデバイス形成領域の全面にイオン注入するとチャ
ネル部のpウエル濃度がnウエルと重ね打ちされること
で低下し(例えば、図2のp領域13が全面に形成した
nウエル領域18にて重ね打ちされ)、チャネル部でパ
ンチスルーしやすくなりドレイン耐圧の低下を招く。な
ぜなら、一般にCMOSの閾値電圧Vth(約1ボル
ト)はDMOSのVth値(約2ボルト)より低いの
で、pウエル濃度は、従来、DMOSのチャネルpウエ
ル濃度より低く(ドーズ量で約1/5)、また逆にCM
OSのnウエルは全面にイオン注入していたDMOSの
従来のnウエル(アップドレインMOSでのnウエル,
LDMOSでのnウエル)より濃度が濃い(およそ約2
倍)からである。故に、nウエル(CMOS)はパワー
MOS全面ではなくチャネルウエル部にはかからないよ
うにイオン注入している。具体的には、図2のアップド
レインMOSならチャネルpウエル領域13とチャネル
pウエル領域13の間(つまり、隣接するソースセルの
間)、図16のLDMOSならソースセルと隣接したド
レインセルにだけ入れるなど工夫している。
域で、パワーMOSのチャネルpウエル、アップドレイ
ンMOSFETでのnウエル領域,LDMOSFETで
のnウエル領域を代用でき、ホト、インプラ工程、およ
びマスク削減ができる。
明を加える。図26に示した従来のラテラルのPNPト
ランジスタ構造では、エミッタ・コレクタ間の耐圧を維
持するために、ある程度その距離Lを大きくしてレイア
ウトする必要があった。詳しくは、NPNトランジスタ
のコレクタ耐圧(自動車用複合IC仕様ではコレクタ耐
圧Vceoが25ボルト以上)を確保するためにn-基
板濃度を約1×1015cm-3程度に下げているためn-
基板をそのままラテラルのPNPトランジスタのベース
層に利用する図26の従来のPNPトランジスタ構造で
は、コレクタ・エミッタ間がパンチスルーしやすいため
間隔を離す(Vceoが25ボルト以上なら約10μ
m)必要から、デバイスサイズを縮小するにはこうした
耐圧設計上の理由から限界があった。また同様の理由
で、n- ベース層の上にポリシリコン(図26の符号2
50)を配置してポリシリコン電位をエミッタ共通とす
ることで空乏層の延びを抑え、耐圧を確保するなどの特
別な工夫が必要であった。このポリシリコン250を逆
フィールドプレートとする方法では、コレクタ電圧がエ
ミッタ電圧より大きい場合のコレクタ・エミッタ間の耐
圧は確保できるが(Vceoが約60ボルト)、逆に、
エミッタ電圧がコレクタ電圧より大きい場合のエミッタ
・コレクタ間の耐圧は逆に低下する(Vecoが約6ボ
ルト)ため、電位関係を逆にしないなど回路設計に注意
を要していた。
の一部に、CMOSのnウエル領域131を入れること
で、n- 濃度を部分的に上げて空乏層の延びを抑える。
これにより、従来より狭い間隔(図18中のL寸法)で
エミッタ・コレクタ間の耐圧を確保し、かつポリシリコ
ン逆フィールドプレート方法のような耐圧の極性をもた
ない構造であるから回路設計が簡単でかつ素子サイズの
小さいPNPトランジスタが実現できる。電流増幅率に
関しては、nウエル領域131をエミッタ・コレクタ間
のほぼ中央に配置してエミッタ・ベース界面の濃度低下
を防ぐことでエミッタの注入効率を下げず、かつエミッ
タ・コレクタ間隔を狭めることからエミッタから注入さ
れたホールの輸送効率は実質ほとんど変わらないため電
流増幅率hfeの低下は殆ど起きない。
ス・エミッタに図4のCMOSのpウエル領域50およ
びソース・ドレイン領域53,54,61,62を使っ
ても、図25の従来の専用ベース・エミッタ工程のベー
ス活性層(ベース層230から重ね打ちしたエミッタ層
240を差し引いた部分)とCMOSのpウエル濃度が
近く(約1×1016cm-3)、さらにエミッタ層24
0、n+ ソース・ドレイン濃度も約1×1020cm-3と
同じなので注入効率、輸送効率は変わらず電流増幅率h
feは殆ど低下しない。また、図25の従来のエミッタ
層240の拡散深さが約2μmであり、これを、図3に
おいてCMOSのn+ を用いて拡散深さが約0.2μm
の領域32とすることで、ベースコンタクト・エミッタ
コンタクトの間隔(図3のL寸法)を縮小でき、素子サ
イズを小さくできる。
レンチ分離構造ではオンからオフ動作への遅延時間が支
配的になるが、これは、もともと酸化膜分離したデバイ
ス領域に溜まった残留ホールが原因であり、素子サイズ
が縮小すれば残留ホール数の絶対数も低減できるのでス
イッチング速度は増加する。
に必要なチャネルウエル、アップドレインMOSFET
でのnウエル,LDMOSFETでのウエルをすべてC
MOSのウエルで代用することにより、パワーデバイス
の専用工程を削減することができる。また、バイポーラ
トランジスタのベース、エミッタもCMOSのpウエ
ル、n+ で代用してバイポーラトランジスタの専用工程
を削減することで製造コストの低減を図ることができ
る。
有する。 (イ)同一のSOI基板1に、少なくともアップドレイ
ンMOSFET8とNPNトランジスタ9とダブルウエ
ルCMOS10が形成された半導体装置を製造すべく、
図7に示すように、SOI基板1の上に配置した第1の
マスクM1を用いて、アップドレインMOSFET8と
NPNトランジスタ9とダブルウエルCMOS10のそ
れぞれの形成領域に同時にnウエル領域(第1導電型の
ウエル領域)18,37,58を形成し、図8に示すよ
うに、SOI基板1の上に配置した第2のマスクM2を
用いて、アップドレインMOSFET8とNPNトラン
ジスタ9とダブルウエルCMOS10のそれぞれの形成
領域に同時にpウエル領域(第2導電型のウエル領域)
13,31,50を形成し、図10に示すように、アッ
プドレインMOSFET8およびダブルウエルCMOS
10の形成領域に同時にポリシリコンゲート電極12,
52,60を配置した。
CMOS10で使用するnおよびpウエル領域50,5
8を、アップドレインMOSFET8の形成領域および
NPNトランジスタ9の形成領域においてもそれぞれ形
成し、このウエル領域(13,18,31,37)にて
アップドレインMOSFET8およびNPNトランジス
タ9を構成した。
るパワーMOSFETには一般に、低コスト、低オン抵
抗、高耐量が要求されるが、アップドレインMOSFE
T8、NPNトランジスタ9の専用マスクを使わずにS
OI基板1にパワーデバイス8、バイポーラトランジス
タ9を形成することができる。その結果、同一のSOI
基板1上にパワーデバイス8とBiCMOSを形成した
複合ICにおいて、コストダウンを図ることができる。
が、PチャネルMOSについてもnウエルとpウエルを
交換すれば同じ効果が期待できる。また、パワーデバイ
スはMOSFETに限らずIGBT、サイリスタ等のパ
ワーデバイスについても同様である。
示すように、エミッタにおいてpウエル領域140を局
所的に形成するとともに、コレクタにおいてnウエル領
域141を局所的に形成する。従来のIGBTは図20
に示すように、SiO2 上のシリコン層での表層側にお
いてpウエル領域150が形成されるとともに、その表
層部にnウエル領域151が全面に形成されていたが、
図19の場合はCMOSでのウエルと同時に形成される
pウエル領域140およびnウエル領域141を用いて
IGBTを構成している。また、サイリスタに関して
は、図21に示すように、ゲート・カソードにおいてp
ウエル領域160を局所的に形成するとともに、ゲート
・カソード〜アノード間においてnウエル領域161を
局所的に形成する。従来のサイリスタは、図22に示す
ように、SiO2 上のシリコン層での表層側においてp
ウエル領域170が形成されるとともに、その表層部に
nウエル領域171が全面に形成されていたが、図21
の場合はCMOSでのウエルと同時に形成されるnウエ
ル領域161およびpウエル領域160を用いてサイリ
スタを構成している。
す縦断面図。
す縦断面図。
す縦断面図。
す縦断面図。
す縦断面図。
示す縦断面図。
示す縦断面図。
示す縦断面図。
示す縦断面図。
示す縦断面図。
図。
…NPNトランジスタ、10…ダブルウエルCMOS、
12…ポリシリコンゲート電極、13…pウエル領域、
18…pウエル領域、31…pウエル領域、37…nウ
エル領域、50…pウエル領域、52…ポリシリコンゲ
ート電極、58…nウエル領域、60…ポリシリコンゲ
ート電極、M1…マスク、M2…マスク。
Claims (7)
- 【請求項1】 同一の半導体基板に、少なくともパワー
デバイスとバイポーラトランジスタとダブルウエルCM
OSが形成された半導体装置であって、 ダブルウエルCMOSで使用する第1および第2導電型
のウエル領域を、パワーデバイス形成領域およびバイポ
ーラトランジスタ形成領域においてもそれぞれ形成し、
このウエル領域にてパワーデバイスおよびバイポーラト
ランジスタを構成したことを特徴とする半導体装置。 - 【請求項2】 前記パワーデバイスは、横型のMOSF
ETである請求項1に記載の半導体装置。 - 【請求項3】 前記パワーデバイスは、IGBTである
請求項1に記載の半導体装置。 - 【請求項4】 前記パワーデバイスは、サイリスタであ
る請求項1に記載の半導体装置。 - 【請求項5】 同一の半導体基板に、少なくとも、MO
S構造を有するパワーデバイスとバイポーラトランジス
タとダブルウエルCMOSが形成された半導体装置の製
造方法であって、 半導体基板の上に配置した第1のマスクを用いて、パワ
ーデバイスとバイポーラトランジスタとダブルウエルC
MOSのそれぞれの形成領域に同時に第1導電型のウエ
ル領域を形成する工程と、 半導体基板の上に配置した第2のマスクを用いて、パワ
ーデバイスとバイポーラトランジスタとダブルウエルC
MOSのそれぞれの形成領域に同時に第2導電型のウエ
ル領域を形成する工程と、 前記パワーデバイスおよびダブルウエルCMOSの形成
領域に同時にゲート電極を配置する工程と、を備えたこ
とを特徴とする半導体装置の製造方法。 - 【請求項6】 前記パワーデバイスは、横型のMOSF
ETである請求項5に記載の半導体装置の製造方法。 - 【請求項7】 前記パワーデバイスは、IGBTである
請求項5に記載の半導体装置の製造方法。
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-
1999
- 1999-08-20 JP JP23417399A patent/JP4304779B2/ja not_active Expired - Fee Related
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