JP2009522806A - 集積回路の縦型ｄｍｏｓデバイス - Google Patents

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Abstract

【課題】少なくとも１個の縦型伝導ＤＭＯＳと他の半導体デバイスを有する集積回路を提供する。
【解決手段】複数の半導体デバイスの少なくとも１つは、ゲート１６と、その一方サイドに位置するソース電極２６と、その対向サイドに位置するドレイン電極１８を含む縦型伝導ＤＭＯＳ３２である集積回路。
【選択図】図５

Description

本発明は、半導体デバイスに関し、より詳細には、共通ウエファにＤＭＯＳと他の半導体デバイスを有する集積回路（ＩＣ）デバイス及びその製造方法に関する。
ＭＯＳゲートデバイスは、汎用される半導体デバイスである。本明細書では、ＭＯＳゲートデバイスとは、ＭＯＳＦＥＴやＩＧＢＴ等を意味する。一般に、集積回路を備えるデバイスは、通例電力スイッチと転送のためのＭＯＳゲートデバイスを使用している。ＩＣは、他のデバイスとともにＤＭＯＳデバイスを有していることが望ましい。
本発明の集積回路は、半導体ウエファを有し、このウエファは、電気的に分離された複数の半導体デバイスを含んでいる。
本発明の一態様では、少なくとも１個のデバイスは、ゲートと、その一方のサイドに位置するパワー電極と、その対向するサイドに位置する他のパワー電極を備える縦型伝導ＤＭＯＳであり、このＤＭＯＳは、ＭＯＳＦＥＴであることが好ましい。本発明の一態様では、ＤＭＯＳは、埋め込み絶縁層と交差する溝状の絶縁壁により形成された絶縁タブ内に配置されている。各半導体デバイスは、それぞれの絶縁タブ内に配置されていることが好ましい。
本発明の他の態様では、ウエファは、第２のウエファに接続される第１ウエファを備えている。２個のウエファは、埋め込み絶縁層として機能する、二酸化珪素層のような絶縁層を介して接着されていることが好ましい。このようなウエファは、従来から、絶縁層上の珪素（ＳＯＩ）ウエファとして知られている。ＳＯＩウエファを形成するために、本発明の範囲を逸脱することなく、接着以外の技術を使用できることに注目すべきである。
本発明の方法では、少なくとも埋め込み絶縁体に達する複数の溝が、ＳＯＩウエファの第１の半導体ウエファに形成される。その後、溝に絶縁体を充填して、絶縁溝を形成し、これにより、半導体ボディの周囲に、絶縁壁と埋め込み絶縁体からなる絶縁タブが形成される。
本発明の一態様によると、溝の形成前に、複数の半導体デバイスの各々が、第１ウエファ内に形成され、これにより、溝に絶縁体を充填する前に、溝を、複数の半導体デバイスを互いに分離するために使用できる。
本発明の他の態様によると、縦型伝導ＤＭＯＳが、少なくとも１つの半導体ボディの中に形成され、第２のウエファの一部（珪素性であっても良い）及び埋め込み絶縁層の一部が、ＤＭＯＳの下から除去され、第２のパワー電極が、ＤＭＯＳの背面と接触するように形成され、単一ウエファ内に縦型伝導ＤＭＯＳが得られる。
次に、添付図面に示す好ましい態様に基づいて本発明を例示的に説明するが、本発明は、これらに限定されるものではない。
図中、類似の符号は類似の要素を示す。図１は、ＩＣ１０の部分断面図で、このＩＣ１０は、さらに加工して、本発明によるＩＣとされる。ＩＣ１０は、少なくともその１つが縦型伝導型の二重拡散型ＭＯＳデバイス（ＤＭＯＳ）３２である複数の半導体デバイスを含んでいる。本発明の好ましい態様におけるＩＣ１０は、１又は２以上の相補的ＭＯＳ（ＣＭＯＳ）３４デバイスを含むことができる。
ＩＣ１０は、好ましくはＳｉＯ2からなる埋め込み酸化物層２８を備える、例えば珪素製の半導体ウエファ８を含んでいる。本発明の一態様では、ウエファ８は、２枚のウエファを互いに接着して製造されている。具体的には、酸化体（例えばＳｉＯ2）が２枚のウエファの接着に使用される。その後、半導体デバイスがウエファ８内に形成される。
周知の通り、ＤＭＯＳ３２は、一方の伝導性のドリフト領域（ドレイン領域１８）、ドリフト領域１８内に形成された、逆の伝導性のチャンネル領域１２（ベース又はボディ領域と呼ばれることもある）、該チャンネル領域１２内に形成され、かつドリフト領域１８と同じ伝導性で、可逆チャンネルにより、ドリフト領域１８から分離されているソース領域１１、少なくとも可逆チャンネル上に形成されたゲート構造１６、及び前記ソース領域１１及びチャンネル領域１２にオーム接続されたソース電極２６を含んでいる。
ＤＭＯＳ３２は、溝状の絶縁壁３０及び埋め込み酸化物層２８の一部により、隣接するデバイスから電気的に分離されている。具体的には、埋め込み酸化物層２８は、溝状の分離壁３０と交差して、絶縁タブを形成し、ＤＭＯＳ３２を隣接するデバイスから絶縁している。埋め込み酸化物層３０に達する溝を形成し、この溝を酸化物（例えばＳｉＯ2）等で充填し、１又は２以上の絶縁タブを形成することにより、前記絶縁壁３０を製造できる。その後、複数の半導体デバイス（縦型伝導ＤＭＯＳの態様を含む）を、各絶縁タブ内の半導体ボディ内に形成することができる。別法として、まず半導体デバイスを形成し、次いで、絶縁壁３０を各半導体デバイスの周囲に形成して、絶縁タブを形成しても良い。
図１に示すように、ＤＭＯＳ３２のドリフト領域１８は、埋め込み酸化物層２８の下の塊状珪素の上方に位置し、かつ電気的に絶縁されている。本発明の一態様によると、下方のＤＭＯＳ３２からの塊状の珪素は、埋め込み酸化物層２８の少なくとも一部とともに除去され、これにより、ドレインコンタクトが形成されて、ドリフト領域１８とのオーム接触が形成される。その結果、縦型伝導ＤＭＯＳデバイスが、ＣＭＯＳデバイス等の他のデバイスとともに、ＩＣ内に形成される。
本発明によりＩＣの製造を開始するためには、フォトレジスト層３３を、ウエファ８の下面の絶縁層２０（ＳｉＯ2であることが好ましい）の下に付着させる。図２に示すように、ＤＭＯＳデバイス３２の下のフォトレジスト層３３の一部を除去して、開口３５を形成する。この開口は、絶縁層２０へのアクセスを可能にする。この開口３５は、エッチングで除去するべきエリアを定め、このエリアを通して、ＤＭＯＳデバイス３２のドリフト領域１８に到達しうるようにする。
次いで図３に示すように、フッ酸を使用して、フォトレジスト層３３における開口から露出している絶縁層２０を除去する。その後、ＤＭＯＳデバイス３２の下方の塊状珪素を、公知の方法により除去して、図３に示すプロフィールを得る。
図４に示すように、フッ酸を使用して、ウエファ８の下面から露出している絶縁層２０を除去し、かつドリフト領域１８の底部から、埋め込み酸化物層２８を除去する。埋め込み酸化物層２８を除去すると、埋め込み酸化物層１８に埋め込まれ、かつデバイス３２の真下にある珪素が露出する。
次に、フォトレジスト層３３を除去して、絶縁層２０を、図４に示すように残す。１つのＩＣに複数のデバイスが存在する場合には、絶縁層２０を残しておくと、電気的分離特性が改良されるため好ましい。複数のデバイス間の電気的分離特性を更に改良するためには、埋め込み酸化物層２８の下方の珪素として、高抵抗のものを選択する。
図５に示すように、比較的厚い、例えばアルミニウムや銅製の金属接点層３９を付着させ、ＤＭＯＳ３２のドリフト領域の露出珪素への接点を形成する。接点の金属は、スパッタリングで付着させることが好ましい。
図６は、他の態様によるＩＣを示し、これによると、本明細書の教示に従って、複数のＣＭＯＳデバイス３４と複数のＤＭＯＳデバイス３２が、好ましくは交互に、同一のウエファ８に形成されている。図６に示した各ＤＭＯＳデバイス３２は、別個のドレイン接続３９を有している。各ドレイン接続３９は、単一の接触層を形成し、かつ写真平版術を使用して形成できる。
本発明のＩＣは、微小電気機械システム（ＭＥＭＳ）、センサ、アクチュエータ、又は他のデバイスを含んでいても良い。
以上、本発明の特定の態様について述べてきたが、当業者に自明な、他の種々の変形や修正が可能であることは明らかであり、本発明は、上記した特定の開示に限定されるものではない。
本発明によるデバイス製造前の、ＤＭＯＳデバイス及び他の半導体デバイスを有するＩＣの断面図である。 本発明の一態様によるＩＣの製造方法の第１段階を示す縦断面図である。 本発明の一態様によるＩＣの製造方法の第２段階を示す縦断面図である。 本発明の一態様によるＩＣの製造方法の第３段階を示す縦断面図である。 本発明の一態様によるＩＣの製造方法の第４段階を示す縦断面図である。 他の態様によるＩＣを示す部分縦断面図である。
符号の説明
８ ウエファ
１０ ＩＣ
１１ ソース領域
１２ チャンネル領域
１６ ゲート構造
１８ ドリフト領域（ドレイン領域）
２０ 絶縁層
２６ ソース電極
２８ 埋め込み酸化物層
３０ 絶縁壁
３２ 縦型伝導ＤＭＯＳ
３３ フォトレジスト層
３４ ＣＭＯＳ
３５ 開口
３９ ドレイン接続（金属接点層）

Claims (16)

  1. それぞれが絶縁タブ内に位置する、複数の電気的に分離された半導体デバイスを含む半導体ウエファを備え、かつそれらの半導体デバイスの少なくとも１つが、ゲートと、その一方サイドに位置するソース電極と、その対向サイドに位置するドレイン電極を含む縦型伝導ＭＯＳＦＥＴであり、前記半導体ウエファは、第１のウエファと該第１のウエファに接続された第２のウエファを備え、両ウエファが珪素製であることを特徴とする集積回路。
  2. 複数の半導体デバイスの少なくとも１つは、ＣＭＯＳである請求項１に記載の集積回路。
  3. 複数の半導体デバイスの全ての下に位置する埋め込み絶縁層を更に備える請求項１に記載の集積回路。
  4. 埋め込み絶縁層が二酸化珪素である請求項３に記載の集積回路。
  5. 第１のウエファ及び第２のウエファは珪素製である請求項１に記載の集積回路。
  6. それぞれが、ゲート、その一方サイドに位置する第１のパワー電極と、その対向サイドに位置する第２のパワー電極を含む複数のＤＭＯＳデバイスを更に備える請求項１に記載の集積回路。
  7. 複数の半導体デバイスの少なくとも１つは、ＭＥＭＳである請求項１に記載の集積回路。
  8. 複数の半導体デバイスの少なくとも１つは、センサである請求項１に記載の集積回路。
  9. 複数の半導体デバイスの少なくとも１つは、アクチュエータである請求項１に記載の集積回路。
  10. 第１の半導体ウエファを第２の半導体ウエファに絶縁体を使用して接続して埋め込み絶縁体を有する単一のウエファを形成し、
    前記第１の半導体ウエファ内に複数の溝を、各溝が少なくとも前記埋め込み絶縁体に達するように形成し、かつ
    各溝を絶縁体で充填して絶縁壁を形成し、これにより、該絶縁壁をもって、各半導体の周囲に絶縁タブを形成する
    ことを特徴とする集積回路の製造方法。
  11. 埋め込み絶縁体は、二酸化珪素製である請求項１０に記載の方法。
  12. 絶縁壁は、二酸化珪素製である請求項１０に記載の方法。
  13. 第１ウエファ及び第２ウエファは、珪素製である請求項１０に記載の方法。
  14. 各半導体内に半導体デバイスを更に備える請求項１０に記載の方法。
  15. 絶縁体でそれ自身を充填する前に、半導体デバイスを互いに分離するために使用する溝を形成する前に、複数の半導体デバイスを第１ウエファ内に形成することを更に含む請求項１０に記載の方法。
  16. 縦型伝導ＤＭＯＳが半導体ボディの少なくとも１つの中に形成され、該ＤＭＯＳは、ゲート構造及び第１のパワー電極を含み、前記方法は、更に第２のウエファ及び埋め込み絶縁層の一部をＤＭＯＳの下から除去し、かつ第２のパワー電極を形成して、単一ウエファ内に縦型伝導ＤＭＯＳを形成することを含む請求項１０に記載の方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5353036B2 (ja) * 2007-11-01 2013-11-27 富士電機株式会社 半導体装置の製造方法
KR100937599B1 (ko) * 2007-12-17 2010-01-20 한국전자통신연구원 반도체 장치 및 그 형성 방법
KR101332228B1 (ko) * 2008-12-26 2013-11-25 메키트 에퀴지션 코포레이션 전력 관리 집적 회로들을 갖는 칩 패키지들 및 관련 기술들
WO2012051133A2 (en) * 2010-10-12 2012-04-19 Io Semiconductor, Inc. Vertical semiconductor device with thinned substrate
US9159825B2 (en) 2010-10-12 2015-10-13 Silanna Semiconductor U.S.A., Inc. Double-sided vertical semiconductor device with thinned substrate
US9478507B2 (en) 2013-03-27 2016-10-25 Qualcomm Incorporated Integrated circuit assembly with faraday cage
US8748245B1 (en) 2013-03-27 2014-06-10 Io Semiconductor, Inc. Semiconductor-on-insulator integrated circuit with interconnect below the insulator
US9466536B2 (en) 2013-03-27 2016-10-11 Qualcomm Incorporated Semiconductor-on-insulator integrated circuit with back side gate
US9666703B2 (en) * 2014-12-17 2017-05-30 Great Wall Semiconductor Corporation Semiconductor devices with cavities
US9899527B2 (en) * 2015-12-31 2018-02-20 Globalfoundries Singapore Pte. Ltd. Integrated circuits with gaps
CN108946656A (zh) * 2017-05-25 2018-12-07 联华电子股份有限公司 半导体制作工艺

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01128562A (ja) * 1987-11-13 1989-05-22 Nissan Motor Co Ltd 半導体装置
JPH05109882A (ja) * 1991-10-14 1993-04-30 Nippondenso Co Ltd 半導体装置の製造方法
US5356822A (en) * 1994-01-21 1994-10-18 Alliedsignal Inc. Method for making all complementary BiCDMOS devices
JP2001060634A (ja) * 1999-08-20 2001-03-06 Denso Corp 半導体装置およびその製造方法
JP2001345377A (ja) * 2000-06-01 2001-12-14 Unisia Jecs Corp 半導体装置
JP2002100672A (ja) * 2000-09-21 2002-04-05 Nec Corp 素子分離用トレンチの形成方法
JP2004134762A (ja) * 2002-09-19 2004-04-30 Denso Corp 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2788269B2 (ja) * 1988-02-08 1998-08-20 株式会社東芝 半導体装置およびその製造方法
US5171699A (en) * 1990-10-03 1992-12-15 Texas Instruments Incorporated Vertical DMOS transistor structure built in an N-well CMOS-based BiCMOS process and method of fabrication
DE19816245A1 (de) * 1998-04-11 1999-10-21 Fraunhofer Ges Forschung Verfahren zur Kontaktierung eines elektrischen Bauelements und elektrisches Bauelement
DE19823768A1 (de) * 1998-05-28 1999-12-02 Bosch Gmbh Robert Smartpower-Bauelement
EP1319252B1 (en) * 2000-09-21 2012-02-15 Cambridge Semiconductor Limited Semiconductor device and method of forming a semiconductor device
EP1717195B1 (en) * 2001-11-09 2011-09-14 WiSpry, Inc. Trilayered beam MEMS switch and related method
US6861341B2 (en) * 2002-02-22 2005-03-01 Xerox Corporation Systems and methods for integration of heterogeneous circuit devices
US6902872B2 (en) * 2002-07-29 2005-06-07 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01128562A (ja) * 1987-11-13 1989-05-22 Nissan Motor Co Ltd 半導体装置
JPH05109882A (ja) * 1991-10-14 1993-04-30 Nippondenso Co Ltd 半導体装置の製造方法
US5356822A (en) * 1994-01-21 1994-10-18 Alliedsignal Inc. Method for making all complementary BiCDMOS devices
JP2001060634A (ja) * 1999-08-20 2001-03-06 Denso Corp 半導体装置およびその製造方法
JP2001345377A (ja) * 2000-06-01 2001-12-14 Unisia Jecs Corp 半導体装置
JP2002100672A (ja) * 2000-09-21 2002-04-05 Nec Corp 素子分離用トレンチの形成方法
JP2004134762A (ja) * 2002-09-19 2004-04-30 Denso Corp 半導体装置

Also Published As

Publication number Publication date
WO2007081573A2 (en) 2007-07-19
TW200735362A (en) 2007-09-16
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