JP2001077368A5

JP2001077368A5 -

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Publication number: JP2001077368A5
Application number: JP1999250475A
Authority: JP
Filing date: 1999-09-03
Publication date: 2006-10-12

Description

【特許請求の範囲】
【請求項１】半導体基板、絶縁層、及び半導体層がこの順に積層された積層構造を有するＳＯＩ基板と、
前記ＳＯＩ基板の素子分離領域において、前記半導体層の上面から前記絶縁層の上面に達しないように所定の深さに形成された第１の素子分離絶縁膜と、
前記ＳＯＩ基板の素子形成領域において、前記半導体層の前記上面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上から前記第１の素子分離絶縁膜上に延在して形成されたゲート電極と、
前記ゲート電極及び前記第１の素子分離絶縁膜上に形成された層間絶縁膜と、
前記ＳＯＩ基板の前記素子分離領域において、前記層間絶縁膜の上面と前記半導体層の前記上面との間で前記層間絶縁膜及び前記第１の素子分離絶縁膜を選択的に貫通し、前記第１の素子分離絶縁膜上に存在する前記ゲート電極に接触し、内部が導体で充填されたコンタクトホールと
を備える半導体装置。
【請求項２】前記ゲート電極は、自身の側壁部が前記第１の素子分離絶縁膜上に存在するように形成され、
前記コンタクトホールは、前記ゲート電極の前記側壁部に接触する、請求項１に記載の半導体装置。
【請求項３】前記コンタクトホールと接触する部分の前記半導体層の前記上面内に形成された不純物領域をさらに備え、
前記不純物領域の不純物濃度は前記半導体層の不純物濃度よりも高いことを特徴とする、請求項１又は２に記載の半導体装置。
【請求項４】前記半導体装置は複数であり、
隣接する前記半導体装置同士の間に形成され、前記半導体層の前記上面から前記絶縁層の前記上面に達する第２の素子分離絶縁膜をさらに備える、請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】（ａ）半導体基板、絶縁層、及び半導体層がこの順に積層された積層構造を有するＳＯＩ基板を準備する工程と、
（ｂ）前記ＳＯＩ基板の素子分離領域において、前記半導体層の上面から前記絶縁層の上面に達しないように所定の深さに第１の素子分離絶縁膜を形成する工程と、
（ｃ）前記ＳＯＩ基板の素子形成領域において、前記半導体層の前記上面上にゲート絶縁膜を形成する工程と、
（ｄ）前記ゲート絶縁膜上から前記第１の素子分離絶縁膜上に延在するゲート電極を形成する工程と、
（ｅ）前記ゲート電極及び前記第１の素子分離絶縁膜上に層間絶縁膜を形成する工程と、
（ｆ）前記ＳＯＩ基板の前記素子分離領域において、前記層間絶縁膜の上面と前記半導体層の前記上面との間で前記層間絶縁膜及び前記第１の素子分離絶縁膜を選択的に貫通し、前記第１の素子分離絶縁膜上に存在する前記ゲート電極に接触するコンタクトホールを形成する工程と、
（ｇ）前記コンタクトホール内に導体を充填する工程と
を備える、半導体装置の製造方法。
【請求項６】（ｈ）前記工程（ｆ）と前記工程（ｇ）との間に実行され、前記コンタクトホールを介して前記半導体層の前記上面内に不純物を導入することにより、前記半導体層の不純物濃度よりも高い不純物濃度を有する不純物領域を形成する工程をさらに備える、請求項５に記載の半導体装置の製造方法。
【請求項７】（ｉ）前記工程（ｆ）よりも前に実行され、前記第１の素子分離絶縁膜の底面と前記半導体層の前記上面との間に、前記第１の素子分離絶縁膜の材質とは異なる材質から成る絶縁膜を形成する工程をさらに備え、
前記工程（ｆ）は、
（ｆ−１）前記絶縁膜をエッチングストッパとして、前記層間絶縁膜及び前記第１の素子分離絶縁膜を選択的に除去する工程と、
（ｆ−２）前記工程（ｆ−１）により露出した前記絶縁膜を除去する工程と
を有する、請求項５又は６に記載の半導体装置の製造方法。
【請求項８】前記工程（ｂ）は、
（ｂ−１）前記ＳＯＩ基板の深さ方向にエッチングレートの高い異方性エッチングにより、前記素子分離領域における前記半導体層の前記上面を掘り下げて凹部を形成する工程と、
（ｂ−２）前記凹部内を充填する前記第１の素子分離絶縁膜を形成する工程と
を有する、請求項５〜７のいずれか一つに記載の半導体装置の製造方法。
【請求項９】前記半導体装置は複数であり、
（ｊ）隣接する前記半導体装置同士の間に、前記半導体層の前記上面から前記絶縁層の前記上面に達する第２の素子分離絶縁膜を形成する工程をさらに備え、
前記工程（ｂ）及び（ｊ）は、
（ｘ−１）前記素子分離領域における前記半導体層の前記上面を掘り下げて、前記絶縁層の前記上面に達しない深さに第１の凹部を形成する工程と、
（ｘ−２）前記第１の凹部の底面を選択的に掘り下げて、前記絶縁層の前記上面に達する第２の凹部を形成する工程と、
（ｘ−３）前記第１及び第２の凹部内を絶縁膜によって充填する工程と
によって実行される、請求項５〜８のいずれか一つに記載の半導体装置の製造方法。
【請求項１０】前記半導体層の前記上面内に形成されるソース・ドレイン領域をさらに備え、
前記第１の素子分離絶縁膜は、平面視において前記ソース・ドレイン領域を囲み、
前記第２の素子分離絶縁膜は、平面視において前記第１の素子分離絶縁膜を囲む、請求項４に記載の半導体装置。
【請求項１１】前記半導体層の前記上面内に形成されるソース・ドレイン領域をさらに備え、
前記第１の素子分離絶縁膜は、前記コンタクトホールの周囲に形成され、
前記第２の素子分離絶縁膜は、平面視において前記ソース・ドレイン領域を囲む、請求項４に記載の半導体装置。
【請求項１２】前記半導体層の前記上面内に形成され、その底面が前記絶縁層の前記上面に達するソース・ドレイン領域をさらに備える、請求項１に記載の半導体装置。

このように本実施の形態１に係る半導体装置及びその製造方法によれば、ＳＯＩ基板を用いたＤＴＭＯＳに関して、素子分離絶縁膜として部分分離を採用し、ゲート電極のパッド部を素子分離絶縁膜上にまで延在して形成した。そして、ゲート電極のパッド部とＳＯＩ層（ボディー領域）とを、素子分離絶縁膜内に形成したコンタクトホール内を充填する導体によって互いに電気的に接続した。従って、ゲート電極のパッド部とボディー領域との間に素子分離絶縁膜が存在し、両者の間の距離が長いため、ゲート電極のパッド部とボディー領域との間に生じる寄生容量を低減でき、動作の遅延を抑制することができる。

また、コンタクトホールはＳＯＩ基板の素子分離領域に形成されるため、従来の半導体装置と比較すると、ＳＯＩ基板の素子形成領域の面積を半分程度に削減することができる。しかも、ゲート電極のパッド部の中央にコンタクトホールを形成するのではなく、ゲート電極のパッド部の側端部に接触するようにコンタクトホールを形成したため、ゲート電極のパッド部の面積を削減することもできる。