CN107068671A - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置包括从基板向上突出的第一和第二有源图案、交叉第一和第二有源图案且在第一方向上延伸的栅电极、在第一有源图案上且在栅电极的至少一侧的第一源极/漏极区域、以及在第二有源图案上且在栅电极的至少一侧的第二源极/漏极区域。第一和第二源极/漏极区域具有彼此不同的导电类型，并且第二源极/漏极区域具有与所述第二有源图案的顶表面接触的底表面，并且第二源极/漏极区域的底表面的高度低于第一源极/漏极区域的与第一有源图案的顶表面接触的底表面。第一有源图案具有小于第二有源图案的第二宽度的第一宽度。

Description

半导体装置及其制造方法
技术领域
本公开的示例性实施例涉及具有场效应晶体管的半导体装置及其制造方法。
背景技术
由于它们的相对小的尺寸、多功能和/或相对低成本的特性，半导体装置在电子工业中被认为是重要的元件。半导体装置可分成用于存储数据的存储装置、用于处理数据的逻辑装置和包括存储元件和逻辑元件二者的混合装置。为了满足对于具有相对高速度和/或相对低功耗的电子装置的增加的需要，要求具有相对高的可靠性、相对高的性能和/或多功能的半导体装置。为了满足这些技术要求，半导体装置要求提高的复杂性和/或集成密度。
发明内容
本发明构思的一些示例性实施例提供半导体装置，其中提供具有改进的电特性的场效应晶体管。
本发明构思的一些示例性实施例提供制造半导体装置的方法，其中提供具有改进的电特性的场效应晶体管。
根据本发明构思的一些示例性实施例，半导体装置包括从基板向上突出的第一和第二有源图案、交叉第一和第二有源图案且在第一方向上延伸的栅电极、在第一有源图案上且在栅电极的至少一侧的第一源极/漏极区域、以及在第二有源图案上且在栅电极的至少一侧的第二源极/漏极区域。第二源极/漏极区域可具有与第一源极/漏极区域不同的导电类型，并且第二源极/漏极区域可具有与第二有源图案的第二顶表面接触的第二底表面且该第二底表面高度上低于第一源极/漏极区域的与第一有源图案的第一顶表面接触的第一底表面。第一有源图案的第一顶表面可具有第一宽度，并且第二有源图案的第二顶表面可具有大于第一宽度的第二宽度。
根据本发明构思的一些示例性实施例，半导体装置可包括从基板向上突出的成对的第一有源图案和成对的第二有源图案、填充第一和第二有源图案之间的沟槽的器件隔离图案、交叉第一和第二有源图案且在第一方向上延伸的栅电极、在第一有源图案中的相应第一有源图案上且在栅电极的至少一侧的成对的第一源极/漏极区域、以及在第二有源图案中的相应第二有源图案上且在栅电极的至少一侧的成对的第二源极/漏极区域。第一源极/漏极区域的每一个具有与第一有源图案的相应第一顶表面接触的第一底表面。第二源极/漏极区域的每一个具有与第二有源图案的相应第二顶表面接触的第二底表面。第一有源图案的第一顶表面的每一个具有在第一方向上的第一宽度，并且第二有源图案的第二顶表面的每一个具有在第一方向上的大于第一宽度的第二宽度。
根据本发明构思的一些示例性实施例，半导体装置包括：包含彼此间隔开的第一区域和第二区域的基板；在基板的第一区域上且彼此间隔开第一距离的多个鳍形第一有源图案；在基板的第二区域上且彼此间隔开小于第一距离的第二距离的多个鳍形第二有源图案；交叉第一有源图案且在第一方向上延伸的第一栅电极；交叉第二有源图案且在第一方向上延伸的第二栅电极；在第一有源图案中的相应的第一有源图案上且在第一栅电极的至少一侧的第一源极/漏极区域；以及在第二有源图案中的相应的第二有源图案上且在第二栅电极的至少一侧的第二源极/漏极区域。第一和第二有源图案可具有相同的导电类型，第一源极/漏极区域可在第一方向上彼此间隔开，并且第二源极/漏极区域可彼此连接以形成布置在第一方向上的整体结构。
根据本发明构思的一些示例性实施例，制造半导体装置的方法包括：图案化基板的上部以形成从基板向上突出的第一和第二有源图案；形成牺牲栅极图案以交叉第一和第二有源图案且在第一方向上延伸；在牺牲栅极图案的至少一侧凹陷第一和第二有源图案的上部使第二有源图案具有低于第一有源图案的顶表面的顶表面；分别在第一和第二有源图案的凹陷的上部上形成第一和第二源极/漏极区域，第一和第二源极/漏极区域被掺杂为具有彼此不同的导电类型；以及用栅电极置换牺牲栅极图案。
根据本发明构思的一些示例性实施例，半导体装置包括第一MOSFET结构和第二MOSFET结构，第一MOSFET结构包括从基板向上突出的至少一个第一有源图案以及具有接触第一有源图案的第一顶表面的第一底表面的至少一个第一源极/漏极区域，第二MOSFET结构包括从基板向上突出的至少一个第二有源图案以及具有接触第二有源图案的第二顶表面且高度上低于第一底表面的第二底表面的至少一个第二源极/漏极区域，第二源极/漏极区域具有与第一源极/漏极区域不同的形状。第一有源图案的第一顶表面具有第一宽度，并且第二有源图案的第二顶表面具有大于第一宽度的第二宽度。
附图说明
通过以下结合附图的简要描述，示例性实施例将被更容易地理解。附图表示如这里所描述的非限定的示例性实施例。
图1是示出根据本发明构思一些示例性实施例的半导体装置的平面图。
图2A至2D是沿着图1的线A-A'、B-B'、C-C'、D-D'和E-E'剖取的截面图。
图3、5和8是示出根据本发明构思一些示例性实施例的半导体装置的制造方法的平面图。
图4A至4C是沿着图3的线A-A'、B-B'、C-C'和D-D'剖取的截面图。
图6A至6D是沿着图5的线A-A'、B-B'、C-C'、D-D'和E-E'剖取的截面图。
图7A至7D是沿着图5的线A-A'、B-B'、C-C'、D-D'和E-E'剖取的截面图。
图9A至9D是沿着图8的线A-A'、B-B'、C-C'、D-D'和E-E'剖取的截面图。
图10是沿着图1的线D-D'剖取的以示出根据本发明构思一些示例性实施例的半导体装置的截面图。
图11是沿着图1的线D-D'剖取的以示出根据本发明构思一些示例性实施例的半导体装置的截面图。
图12是沿着图1的线D-D'剖取的以示出根据本发明构思一些示例性实施例的半导体装置的截面图。
具体实施方式
图1是示出根据本发明构思一些示例性实施例的半导体装置的平面图。图2A至2D是沿着图1的线A-A'、B-B'、C-C'、D-D'和E-E'剖取的截面图。
参见图1和2A至2D，可提供具有第一区域R1和第二区域R2的基板100。基板100可以是半导体基板。在示例性实施例中，基板100可以是硅基板、锗基板或绝缘体上硅(SOI)基板。第一区域R1可以是存储单元区域的一部分，其上提供用于存储数据的多个存储单元。作为示例，多个6T SRAM单元(每一个包括六个晶体管)可提供在第一区域R1上。第二区域R2可以是逻辑单元区域的一部分，其上提供构成逻辑电路的逻辑晶体管。作为示例，用于处理器核或I/O终端的逻辑晶体管可提供在第二区域R2上。但是，本发明构思不限于此。在下文，将更加详细地描述第一区域R1。
返回参见图1和2A至2C，第一区域R1可包括第一NMOSFET区域NR1和第一PMOSFET区域PR1。第一NMOSFET区域NR1可以是用于n型晶体管的有源区域，并且第一PMOSFET区域PR1可以是用于p型晶体管的有源区域。在示例性实施例中，基板100可包括设置在第一方向D1上的多个第一NMOSFET区域NR1和多个第一PMOSFET区域PR1。
有源图案AP1和AP2可提供在第一区域R1上。例如，从基板100突出的第一有源图案AP1可提供在第一区域R1的第一NMOSFET区域NR1上。第一有源图案AP1可布置在第一方向D1上且可以是在交叉第一方向D1的第二方向D2上延伸的线形结构。
从基板100突出的第二有源图案AP2可提供在第一区域R1的第一PMOSFET区域PR1上。第二有源图案AP2可布置在第一方向D1上且可以是在第二方向D2上延伸的线形结构。当在第一方向D1上测量时，第一和第二有源图案AP1和AP2的宽度可随着距基板100的距离的增加而增加。
第一区域R1上的有源图案AP1和AP2可在第一方向D1上彼此间隔开，并且有源图案AP1和AP2之间的距离可彼此不同。例如，当在第一方向D1上测量时，第一NMOSFET区域NR1上的第一有源图案AP1之间的节距可以是第一长度L1。当在第一方向D1上测量时，第一PMOSFET区域PR1上的第二有源图案AP2之间的节距可以是第二长度L2。当在第一方向D1上测量时，相邻成对的第一和第二有源图案AP1和AP2之间的节距可以是第三长度L3。第二长度L2可长于第一长度L1，并且第三长度L3可长于第二长度L2。第一至第三长度L1、L2和L3的每一个可以是相邻成对的有源图案之间的中心至中心距离。
第二器件隔离图案ST2可提供为填充第一有源图案AP1之间以及第二有源图案AP2之间的沟槽。换言之，第二器件隔离图案ST2可提供为限定第一和第二有源图案AP1和AP2。第一和第二有源图案AP1和AP2可包括第一和第二有源鳍AF1和AF2，它们的顶表面高于第二器件隔离图案ST2。
第一器件隔离图案ST1可提供在第一NMOSFET区域NR1和第一PMOSFET区域PR1的相反侧。第一器件隔离图案ST1可提供为将图2所示的第一NMOSFET区域NR1和第一PMOSFET区域PR1与其它MOSFET区域分离。
第一和第二器件隔离图案ST1和ST2可基本上彼此连接以形成单个绝缘图案。第一器件隔离图案ST1的厚度可大于第二器件隔离图案ST2的厚度。在示例性实施例中，第一和第二器件隔离图案ST1和ST2可通过不同的工艺形成。在示例性实施例中，第一和第二器件隔离图案ST1和ST2可采用相同的工艺同时形成，并且可具有基本上相同的厚度。第一和第二器件隔离图案ST1和ST2可形成在基板100的上部中。第一和第二器件隔离图案ST1和ST2可由硅氧化物层形成或者包括硅氧化物层。
第二器件隔离图案ST2的每一个可包括第一部分P1和第二部分P2，第一部分P1提供在下面描述的栅电极GE之下，第二部分P2提供在栅电极GE的相对两侧。第二器件隔离图案ST2的第二部分P2的每一个可具有凹陷的顶表面。例如，第二部分P2可提供为限定凹陷区域RS1、RS2和RS3。返回参见图2C，凹陷区域RS1、RS2和RS3可包括在第一有源图案AP1之间的第一凹陷区域RS1、在第二有源图案AP2之间的第二凹陷区域RS2以及在彼此相邻的第一和第二有源图案AP1和AP2之间的第三凹陷区域RS3。
第一至第三凹陷区域RS1-RS3可提供为具有取决于图案密度的凹陷深度。例如，凹陷深度在以小距离分隔的第一有源图案AP1之间可以比在以大距离分隔的有源图案之间更小。作为示例，第一凹陷区域RS1的底表面可高于第二凹陷区域RS2的底表面。这是因为第二长度L2长于第一长度L1。另外，第二凹陷区域RS2的底表面可高于第三凹陷区域RS3的底表面。这是因为第三长度L3长于第二长度L2。
栅电极GE可提供在第一和第二有源图案AP1和AP2上以在第一方向D1上延伸且交叉第一和第二有源图案AP1和AP2。栅电极GE可覆盖第一和第二有源图案AP1和AP2的顶表面和侧表面。栅电极GE可在第二方向D2上彼此间隔开。栅电极GE可在第一方向D1上延伸以交叉第一和第二器件隔离图案ST1和ST2二者。
界面层IL可分别插设在第一和第二有源图案AP1和AP2与栅电极GE之间。栅极绝缘图案GI可提供在对应的成对的界面层IL和栅电极GE之间。栅极间隔物GS可提供在栅电极GE的每一个的相对两侧。覆盖图案GP可提供为覆盖栅电极GE的每一个的顶表面。界面层IL可直接覆盖有源图案AP1和AP2的顶表面(例如，下面描述的沟道区域CH1和CH2的顶表面)。栅极绝缘图案GI可设置在栅电极GE和栅极间隔物GS之间。栅极绝缘图案GI可从有源图案AP1和AP2沿着栅电极GE水平地延伸以直接覆盖第二器件隔离图案ST2的第一部分P1的顶表面。
在示例性实施例中，尽管没有示出，但是当在第二方向D2上截取的截面图中看时，栅极间隔物GS可具有'L'形截面。例如，栅极间隔物GS的每一个可包括覆盖栅电极GE的侧表面的垂直部分和覆盖有源图案AP1或AP2的顶表面的水平部分。
栅电极GE可包括掺杂半导体材料、导电金属氮化物(例如，钛氮化物或钽氮化物)或金属(例如，铝或钨)的至少一个。界面层IL可包括硅氧化物层。栅极绝缘图案GI可包括硅氧化物层、硅氧氮化物层和介电常数高于硅氧化物层的高k介电层(例如，铪氧化物、铪硅化物、锆氧化物或锆硅化物)的至少一个。覆盖图案GP和栅极间隔物GS的每一个可包括硅氧化物层、硅氮化物层或硅氮氧化物层的至少一个。
源极/漏极区域SD1和SD2可提供在位于栅电极GE的每一个的相对两侧的第一和第二有源图案AP1和AP2上。例如，第一源极/漏极区域SD1可提供在栅电极GE的每一个的相对两侧的第一有源图案AP1上。第二源极/漏极区域SD2可提供在栅电极GE的每一个的相对两侧的第二有源图案AP2上。作为示例，第一NMOSFET区域NR1上的第一源极/漏极区域SD1可具有n型导电性，并且第一PMOSFET区域PR1上的第二源极/漏极区域SD2可具有p型导电性。
第一有源图案AP1上的第一有源鳍AF1可具有插设在第一源极/漏极区域SD1之间的第一沟道区域CH1。第二有源图案AP2上的第二有源鳍AF2可具有插设在第二源极/漏极区域SD2之间的第二沟道区域CH2。第一沟道区域CH1的每一个可彼此连接成对的第一源极/漏极区域SD1。第二沟道区域CH2的每一个可彼此连接成对的第二源极/漏极区域SD2。第一和第二沟道区域CH1和CH2可设置在栅电极GE之下且与其交叠。
第一和第二源极/漏极区域SD1和SD2可以是外延图案，可采用第一和第二有源图案AP1和AP2作为籽层而分别生长。在示例性实施例中，第一源极/漏极区域SD1可包括能对第一沟道区域CH1施加张应力的材料，并且第二源极/漏极区域SD2可包括能对第二沟道区域CH2施加压应力的材料。例如，在基板100为硅基板的情况下，第一源极/漏极区域SD1可包括晶格常数小于Si的SiC层或者与基板100具有基本上相同晶格常数的Si层。第二源极/漏极区域SD2可包括晶格常数大于Si的SiGe层。
在截面图中，第一源极/漏极区域SD1与第二源极/漏极区域SD2可具有不同的形状，如图2C所示。如上所述，这是因为第一和第二源极/漏极区域SD1和SD2由通过外延生长工艺生长的不同材料形成。例如，第一源极/漏极区域SD1的在第一方向D1上的最大宽度可以是第三宽度W3，并且第二源极/漏极区域SD2的在第一方向D1上的最大宽度可以是与第三宽度W3不同的第四宽度W4。
在示例性实施例中，第一源极/漏极区域SD1可提供为具有彼此不同的最大宽度W3。例如，在第一源极/漏极区域SD1由Si形成的情况下，第一源极/漏极区域SD1可以以不规则的方式生长。结果，第一源极/漏极区域SD1可具有根据其位置而变化的形状或尺寸。另外，尽管在图2C中，第四宽度W4图示为大于第三宽度W3，但本发明构思不限于此。例如，第三宽度W3可大于第四宽度W4。
第一源极/漏极区域SD1的底表面可设置在第一高度BL1，并且第二源极/漏极区域SD2的底表面可设置在第二高度BL2。这里，第一高度BL1可高于第二高度BL2。另外，第一和第二高度BL1和BL2二者可高于凹陷区域RS1-RS3的底表面。
第一有源图案AP1可包括与第一源极/漏极区域SD1的底表面直接接触的第一顶表面TSa1和用作第一沟道区域CH1的顶表面的第二顶表面TSa2。第二有源图案AP2可包括与第二源极/漏极区域SD2的底表面直接接触的第一顶表面TSb1和用作第二沟道区域CH2的顶表面的第二顶表面TSb2。第一和第二有源图案AP1和AP2的第一顶表面TSa1和TSb1可以不是平的，并且可具有向下弯曲或者成圆形的外形。这里，第一顶表面TSa1和TSb1可低于第二顶表面TSa2和TSb2。
当在第一方向D1上测量时，第一有源图案AP1的第一顶表面TSa1可具有第一宽度W1，并且第二有源图案AP2的第一顶表面TSb1可具有第二宽度W2。这里，第二宽度W2可大于第一宽度W1。这是因为第一和第二有源图案AP1和AP2具有向下增加的宽度，并且第二有源图案AP2的第一顶表面TSb1设置在第一有源图案AP1的第一顶表面TSa1以下。
因为第二源极/漏极区域SD2采用第二有源图案AP2的第一顶表面TSb1作为籽层而生长，所以第二源极/漏极区域SD2可具有相对大于第一源极/漏极区域SD1的体积。该构造可允许从第二源极/漏极区域SD2施加到第二沟道区域CH2的压应力的大小的增加以及第二源极/漏极区域SD2和第二沟道区域CH2之间接触面积的增加。因此，增加第二沟道区域CH2的载流子迁移率和减小第二沟道区域CH2的电阻是可能的。
蚀刻停止层125可提供在基板100上。蚀刻停止层125可覆盖第一和第二器件隔离图案ST1和ST2的顶表面。例如，蚀刻停止层125可覆盖第二器件隔离图案ST2的凹陷区域RS1-RS3的内表面。另外，蚀刻停止层125可覆盖第一和第二源极/漏极区域SD1和SD2且可延伸为覆盖栅极间隔物GS的相对侧表面。蚀刻停止层125可包括相对于第一层间绝缘层130具有蚀刻选择性的材料。作为示例，蚀刻停止层125可包括硅氮化物层或硅氮氧化物层。
第一层间绝缘层130可提供在基板100上以填充栅电极GE之间的间隙区域。第一层间绝缘层130可具有与覆盖图案GP的顶表面基本上共面的顶表面。在一些示例性实施例中，第一层间绝缘层130可填充提供有蚀刻停止层125的凹陷区域RS1-RS3。第二层间绝缘层150可提供在第一层间绝缘层130上。第一和第二层间绝缘层130和150可由硅氧化物层形成或者包括硅氧化物层。
源极/漏极接触CA可提供在栅电极GE的每一个的相对两侧。源极/漏极接触CA可提供为穿过第二层间绝缘层150、第一层间绝缘层130和蚀刻停止层125，并且可电连接到第一和第二源极/漏极区域SD1和SD2。当在平面图中看时，源极/漏极接触CA的每一个可提供为交叉第一有源图案AP1的至少一个或第二有源图案AP2的至少一个。
源极/漏极接触CA的每一个可包括第一导电图案160和在第一导电图案160上的第二导电图案165。第一导电图案160可以是阻挡物(barrier)导电层。作为示例，第一导电图案160可包括钛氮化物层、钨氮化物层或钽氮化物层的至少一个。第二导电图案165可以是金属层。作为示例，第二导电图案165可包括钨、钛或钽的至少一个。尽管没有示出，但是金属硅化物层可插设在每个成对的源极/漏极接触CA与第一和第二源极/漏极区域SD1和SD2之间。金属硅化物层可包括钛硅化物、钽硅化物或钨硅化物的至少一个。
在下文，将更加详细地描述第二区域R2。为了简单描述，参考第一区域R1描述的元件由类似或相同的附图标记表示而不重复其重叠的描述。第二区域R2沿着第二方向D2剖取的垂直截面可类似于参考图2A描述的第一区域R1的垂直截面。
返回参见图1和2D，第二区域R2可包括第二NMOSFET区域NR2和第二PMOSFET区域PR2。在一些示例性实施例中，n型晶体管可集成在第二NMOSFET区域NR2上，并且p型晶体管可集成在第二PMOSFET区域PR2上。第二区域R2可包括布置在第一方向D1上的多个第二NMOSFET区域NR2和多个第二PMOSFET区域PR2。第二NMOSFET区域NR2可与第二PMOSFET区域PR2由第一器件隔离图案ST1分隔。
有源图案AP1和AP2可提供在第二区域R2上。例如，从基板100突出的第一有源图案AP1可提供在第二区域R2的第二NMOSFET区域NR2上，并且从基板100突出的第二有源图案AP2可提供在第二区域R2的第二PMOSFET区域PR2上。
第二区域R2上的第一和第二有源图案AP1和AP2可彼此间隔开基本上相同的间隔。作为示例，当在第一方向D1上测量时，第二PMOSFET区域PR2上的第二有源图案AP2之间的节距可以是第四长度L4，并且第二NMOSFET区域NR2上的第一有源图案AP1之间的节距可以是第五长度L5。这里，第四长度L4可基本上等于第五长度L5。第四长度L4可小于上述第二长度L2。
在第二区域R2上，第二器件隔离图案ST2可提供为填充第一有源图案AP1之间的沟槽以及第二有源图案AP2之间的沟槽。第二器件隔离图案ST2的第二部分P2的每一个可具有凹陷的顶表面。换言之，第二部分P2可提供为限定凹陷区域RS4和RS5。返回参见图2D，凹陷区域RS4和RS5可包括在第二有源图案AP2之间的第四凹陷区域RS4和在第一有源图案AP1之间的第五凹陷区域RS5。这里，第四凹陷区域RS4和第五凹陷区域RS5可具有基本上相同的凹陷深度。这是因为第一和第二有源图案AP1和AP2彼此以基本上相同的间隔间隔开，与第一区域R1不同。另外，第一区域R1上的第二凹陷区域RS2可提供为具有大于第四凹陷区域RS4的凹陷深度。在一些实施例中，第一器件隔离图案ST1可具有以大于第四和第五凹陷区域RS4和RS5的凹陷深度凹陷的顶表面。
在第二区域R2的第一和第二有源图案AP1和AP2上，栅电极GE可提供为交叉第一和第二有源图案AP1和AP2且在第一方向D1上延伸。栅极绝缘图案GI可提供在栅电极GE的每一个之下，并且栅极间隔物GS可提供在栅电极GE的每一个的相对两侧。另外，覆盖图案GP可提供为覆盖栅电极GE的每一个的顶表面。
第一和第二源极/漏极区域SD1和SD2可提供在第一和第二有源图案AP1和AP2上和在栅电极GE的每一个的相对两侧。同时，第一区域R1上的第二源极/漏极区域SD2可设置为在第一方向D1上彼此间隔开。然而，第二区域R2上的第二源极/漏极区域SD2可彼此结合以形成在第一方向D1上延伸的单个源极/漏极区域。这是因为第二区域R2上的第二有源图案AP2之间的间隔小于第一区域R1上的第二有源图案AP2之间的间隔(即L4<L2)。
蚀刻停止层125可提供在第二区域R2上。蚀刻停止层125可覆盖第一和第二器件隔离图案ST1和ST2以及第一和第二源极/漏极区域SD1和SD2的顶表面。蚀刻停止层125可不覆盖第四凹陷区域RS4的内表面。这是因为第二源极/漏极区域SD2彼此结合。相反，蚀刻停止层125可提供为覆盖第五凹陷区域RS5的内表面。
第一层间绝缘层130可提供在第二区域R2上以填充栅电极GE之间的间隙区域。第一层间绝缘层130可填充提供有蚀刻停止层125的第五凹陷区域RS5。相反，第四凹陷区域RS4可不填充有第一层间绝缘层130。换言之，第一气隙AG1可分别形成在设置在第二源极/漏极区域SD2之下的第四凹陷区域RS4中。第一气隙AG1可以是其中不提供固体材料且可以是基本上空置空间的区域。例如，第一气隙AG1可由第二源极/漏极区域SD2和第二器件隔离图案ST2直接围绕。换言之，第一气隙AG1可不由蚀刻停止层125围绕。因为第一气隙AG1提供在第二源极/漏极区域SD2之下，所以减小第二有源图案AP2之间的寄生电容是可能的。
源极/漏极接触CA可提供在栅电极GE的每一个的相对两侧。源极/漏极接触CA可通过第二层间绝缘层150、第一层间绝缘层130和蚀刻停止层125电连接到第一和第二源极/漏极区域SD1和SD2。
图3、5和8是示出根据本发明构思一些示例性实施例的半导体装置的制造方法的平面图。图4A至4C是沿着图3的线A-A'、B-B'、C-C'和D-D'剖取的截面图，图6A至6D是沿着图5的线A-A'、B-B'、C-C'、D-D'和E-E'剖取的截面图，图7A至7D是沿着图5的线A-A'、B-B'、C-C'、D-D'和E-E'剖取的截面图，并且图9A至9D是沿着图8的线A-A'、B-B'、C-C'、D-D'和E-E'剖取的截面图。
参见图3和4A至4C，可提供具有第一区域R1和第二区域R2的基板100。在示例性实施例中，基板100可以是硅基板、锗基板或绝缘体上硅(SOI)基板。第一区域R1可以是存储单元区域的一部分，其上提供用于存储数据的多个存储单元，并且第二区域R2可以是逻辑单元区域的一部分，其上提供构成逻辑电路的逻辑晶体管。
区域R1和R2的每一个可包括NMOSFET区域NR1和NR2以及PMOSFET区域PR1和PR2。在一些示例性实施例中，NMOSFET区域NR1和NR2的每一个可限定为其上单独集成n型晶体管的有源区域，并且PMOSFET区域PR1和PR2的每一个可限定为其上单独集成p型晶体管的有源区域。在区域R1和R2的每一个中，NMOSFET区域NR1和NR2以及PMOSFET区域PR1和PR2可布置在第一方向D1上，但本发明构思可不限于此。
基板100的区域R1和R2可被图案化以形成限定第一有源图案AP1的第一沟槽101和限定第二有源图案AP2的第二沟槽102。第一和第二有源图案AP1和AP2可布置在第一方向D1上，并且可以是在交叉第一方向D1的第二方向D2上延伸的线形结构。
基板100的第一区域R1可以被再次图案化以形成深沟槽103。深沟槽103可形成在第一NMOSFET区域NR1和第一PMOSFET区域PR1的相反侧。再者，深沟槽103可通过图案化基板100的第二区域R2而形成。深沟槽103可形成为使其底表面低于第一和第二沟槽101和102的底表面。在第二区域R2中，深沟槽103可形成在第二NMOSFET和PMOSFET区域NR2和PR2之间以限定第二NMOSFET和PMOSFET区域NR2和PR2。
在第一区域R1中，第一有源图案AP1可以通过以第一长度L1的节距彼此间隔开的方式形成，并且第二有源图案AP2可以通过以第二长度L2的节距彼此间隔开的方式形成。相邻成对的第一和第二有源图案AP1和AP2可以通过以第三长度L3的节距彼此间隔开的方式形成。这里，第二长度L2可长于第一长度L1，并且第三长度L3可长于第二长度L2。
相反，在第二区域R2中，第二有源图案AP2可以通过以第四长度L4的节距彼此间隔开的方式形成，并且第一有源图案AP1可以通过以第五长度L5的节距彼此间隔开的方式形成。这里，第四长度L4可基本上等于第五长度L5。
在区域R1和R2的每一个中，第一器件隔离图案ST1可分别形成在深沟槽103中。另外，第二器件隔离图案ST2可形成在第一和第二沟槽101和102中。第二器件隔离图案ST2可形成为暴露第一和第二有源图案AP1和AP2的上部。第一和第二有源图案AP1和AP2的由第二器件隔离图案ST2暴露的上部将分别被称为第一和第二有源鳍AF1和AF2。在一些示例性实施例中，第一和第二器件隔离图案ST1和ST2可基本上彼此连接以形成单个绝缘图案。第一和第二器件隔离图案ST1和ST2可由硅氧化物层形成或包括硅氧化物层。
参见图5和6A至6D，牺牲栅极图案110可形成在基板100的区域R1和R2的每一个上，并且栅极掩模图案115可形成在牺牲栅极图案110上。牺牲栅极图案110可形成为交叉第一和第二有源图案AP1和AP2且在第一方向D1上延伸。牺牲栅极图案110的每一个可形成为覆盖第一和第二有源鳍AF1和AF2的顶表面和侧表面，而且，牺牲栅极图案110可延伸以覆盖第一和第二器件隔离图案ST1和ST2的顶表面。
牺牲栅极图案110和栅极掩模图案115的形成可包括在基板100上顺序形成牺牲栅极层和栅极掩模层以覆盖第一和第二有源鳍AF1和AF2以及图案化栅极掩模层和牺牲栅极层。牺牲栅极层可由多晶硅层形成或包括多晶硅层。栅极掩模层可由硅氮化物层或硅氮氧化物层形成或者包括硅氮化物层或硅氮氧化物层。
因为牺牲栅极图案110形成为交叉第一和第二有源鳍AF1和AF2，所以第二器件隔离图案ST2的每一个可具有第一部分P1和第二部分P2。例如，第一部分P1可以是第二器件隔离图案ST2的设置在牺牲栅极图案110之下且在平面图中与牺牲栅极图案110交叠的部分。第二部分P2可以是第二器件隔离图案ST2的设置在牺牲栅极图案110的相对两侧且由第一部分P1彼此水平分开的其它部分。
其后，栅极间隔物层120可形成在基板100上以共形地覆盖牺牲栅极图案110。作为示例，栅极间隔物层120可由硅氧化物层、硅氮化物层或硅氮氧化物层的至少一个形成或者包括硅氧化物层、硅氮化物层或硅氮氧化物层的至少一个。栅极间隔物层120可通过沉积工艺(例如，CVD或ALD工艺)形成。在示例性实施例中，栅极间隔物层120可形成为覆盖由牺牲栅极图案110暴露的第一和第二有源鳍AF1和AF2。
参见图7A至7D，栅极间隔物层120可以被各向异性地蚀刻以形成栅极间隔物GS，并且这里栅极间隔物GS可形成为覆盖牺牲栅极图案110的每一个的相对侧表面。而且，第一和第二有源鳍AF1和AF2上的栅极间隔物层120也可以被各向异性地蚀刻以形成其它栅极间隔物GS，并且这里没有示出，其它的栅极间隔物GS可形成为覆盖第一和第二有源鳍AF1和AF2的每一个的可由牺牲栅极图案110暴露的相对侧表面。
可以进行蚀刻工艺以去除第一和第二有源图案AP1和AP2的提供在区域R1和R2的每一个上且设置在牺牲栅极图案110的每一个的相对两侧的上部。第一和第二有源鳍AF1和AF2上的其它栅极间隔物GS也可在蚀刻工艺期间被去除。蚀刻工艺可包括在基板100上形成掩模图案以及采用掩模图案作为蚀刻掩模蚀刻第一和第二有源图案AP1和AP2的上部。蚀刻工艺可以以干蚀刻方式和/或湿蚀刻方式进行。
在一些示例性实施例中，蚀刻工艺可以通过第二有源图案AP2被过蚀刻以具有低于第一有源图案AP1的顶表面的方式进行。
结果，第一有源图案AP1的每一个可具有在蚀刻工艺期间被蚀刻的第一顶表面TSa1和设置在牺牲栅极图案110之下且在蚀刻工艺期间没有被蚀刻的第二顶表面TSa2。就是说，第二顶表面TSa2可高于第一顶表面TSa1。第二有源图案AP2的每一个可具有在蚀刻工艺期间被蚀刻的第一顶表面TSb1和设置在牺牲栅极图案110之下且在蚀刻工艺期间没有被蚀刻的第二顶表面TSb2。就是说，第二顶表面TSb2可高于第一顶表面TSb1。在一些示例性实施例中，第一和第二有源图案AP1和AP2的第一顶表面TSa1和TSb1可具有向下成圆形的外形。
因为，与第一有源图案AP1相比，第二有源图案AP2被更深地蚀刻，所以第二有源图案AP2的每一个的第一顶表面TSb1可低于第一有源图案AP1的每一个的第一顶表面TSa1。此外，第二有源图案AP2的第一顶表面TSb1的宽度W2可大于第一有源图案AP1的第一顶表面TSa1的宽度W1。然而，第一有源图案AP1的每一个的第二顶表面TSa2可设置在与第二有源图案AP2的每一个的第二顶表面TSb2基本上相同的高度。
当第一和第二有源图案AP1和AP2的上部从第一区域R1去除时，第二器件隔离图案ST2的第二部分P2的上部可以被凹陷。结果，凹陷区域RS1、RS2和RS3可形成在第二器件隔离图案ST2的第二部分P2上。
例如，第一凹陷区域RS1可形成在第一有源图案AP1之间，第二凹陷区域RS2可形成在第二有源图案AP2之间，并且第三凹陷区域RS3可形成在相邻成对的第一和第二有源图案AP1和AP2之间。第一至第三凹陷区域RS1-RS3可形成为具有取决于图案密度(即第一和第二有源图案AP1和AP2之间的间隔)的凹陷深度。
第二区域R2上的第二器件隔离图案ST2的第二部分P2的上部也可以被凹陷。结果，凹陷区域RS4和RS5可分别形成在第二器件隔离图案ST2的第二部分P2上。
例如，第四凹陷区域RS4可形成在第二有源图案AP2之间，并且第五凹陷区域RS5可形成在第一有源图案AP1之间。第四和第五凹陷区域RS4和RS5可形成为具有基本上相同的凹陷深度。
其后，第一和第二源极/漏极区域SD1和SD2可形成在牺牲栅极图案110的每一个的相对两侧。第一源极/漏极区域SD1可分别形成在第一有源图案AP1的第一顶表面TSa1上，并且第二源极/漏极区域SD2可分别形成在第二有源图案AP2的第一顶表面TSb1上。换言之，第一源极/漏极区域SD1可采用第一有源图案AP1的第一顶表面TSa1作为籽层通过选择性外延生长工艺形成。第二源极/漏极区域SD2可采用第二有源图案AP2的第一顶表面TSb1作为籽层通过选择性外延生长工艺形成。
第一源极/漏极区域SD1可形成为对插设在其间的第一有源鳍AF1的第一沟道区域CH1施加张应力。例如，在基板100为硅基板的情况下，第一源极/漏极区域SD1可由Si或SiC层形成。第一源极/漏极区域SD1可在外延生长工艺后或期间被掺杂n型杂质。
相反，第二源极/漏极区域SD2可形成为对插设在其间的第二有源鳍AF2的第二沟道区域CH2施加压应力。例如，在基板100为硅基板的情况下，第二源极/漏极区域SD2可由SiGe层形成。第二源极/漏极区域SD2可在外延生长工艺后或期间被掺杂p型杂质。
因为第一和第二源极/漏极区域SD1和SD2由通过外延生长工艺生长的不同材料形成，所以第一和第二源极/漏极区域SD1和SD2可在它们的形状和尺寸上彼此不同。例如，第一源极/漏极区域SD1的最大宽度W3可与第二源极/漏极区域SD2在第二方向D2上的最大宽度W4不同。另外，第二源极/漏极区域SD2可生长为与第一源极/漏极区域SD1相比具有高的厚度均匀性。例如，当在第一方向D1上剖取的截面中看时，第二源极/漏极区域SD2可具有尖的顶部。相反，第一源极/漏极区域SD1可具有平坦或截头的顶部。
第一区域R1上的第二源极/漏极区域SD2可形成为在第一方向D1上彼此间隔开。相反，第二区域R2上的第二源极/漏极区域SD2可在外延生长工艺期间彼此结合。因此，第二区域R2上的第二源极/漏极区域SD2可构成在第一方向D1上延伸的单个源极/漏极区域。因为第二区域R2上的第二源极/漏极区域SD2彼此结合，所以第一气隙AG1可形成在第二区域R2上的第二源极/漏极区域SD2之下。第一气隙AG1可以是由第二源极/漏极区域SD2和第二器件隔离图案ST2直接围绕的区域。
参见图8和9A至9D，蚀刻停止层125可共形地形成在区域R1和R2的每一个上。蚀刻停止层125可形成为覆盖第一和第二器件隔离图案ST1和ST2、第一和第二源极/漏极区域SD1和SD2以及栅极间隔物GS。另外，蚀刻停止层125可形成为覆盖第二器件隔离图案ST2的第一、第二、第三和第五凹陷区域RS1-RS3和RS5的内表面。蚀刻停止层125可由相对于下面描述的第一层间绝缘层130具有蚀刻选择性的材料形成。作为示例，蚀刻停止层125可由硅氮化物层或硅氮氧化物层形成或者包括硅氮化物层或硅氮氧化物层。蚀刻停止层125可采用CVD或ALD工艺形成。
第一层间绝缘层130可形成在提供有蚀刻停止层125的基板100上。作为示例，第一层间绝缘层130可由硅氧化物层形成或者包括硅氧化物层。其后，平坦化工艺可在第一层间绝缘层130上执行以暴露牺牲栅极图案110的顶表面。平坦化工艺可包括回蚀刻工艺和/或化学机械抛光(CMP)工艺。在示例性实施例中，可执行平坦化工艺从而不仅去除蚀刻停止层125的一部分，而且去除提供在牺牲栅极图案110上的栅极掩模图案115。
牺牲栅极图案110可以被去除以形成间隙区域140，并且这里间隙区域140可形成为暴露栅极间隔物GS之间的第一和第二有源鳍AF1和AF2的第一和第二沟道区域CH1和CH2。在一些示例性实施例中，间隙区域140可通过选择性地去除牺牲栅极图案110的蚀刻工艺形成。
利用等离子体的氧化工艺可在第一和第二沟道区域CH1和CH2上执行，结果，界面层IL可分别从第一和第二沟道区域CH1和CH2生长。换言之，界面层IL可通过热氧化或化学氧化第一和第二沟道区域CH1和CH2的暴露表面而形成。从氧(O2)、臭氧(O3)或蒸汽(H2O)的至少一个产生的等离子体可用在氧化工艺中。界面层IL可由硅氧化物层形成或者包括硅氧化物层。
栅极绝缘图案GI和栅电极GE可顺序地形成以填充间隙区域140的每一个。具体而言，栅极绝缘层可形成为部分地填充间隙区域140。栅极介电层可形成为覆盖第一和第二有源鳍AF1和AF2的顶表面。作为示例，栅极介电层可由硅氧化物层、硅氮氧化物层或介电常数高于硅氧化物层的高k介电层的至少一个形成。栅极导电层可形成在栅极介电层上以填充间隙区域140的其余部分。作为示例，栅极导电层可由掺杂的半导体、导电金属氮化物或金属的至少一个形成或包括掺杂的半导体、导电金属氮化物或金属的至少一个。栅极介电层和栅极导电层可被平坦化，结果，栅极绝缘图案GI和栅电极GE可形成在间隙区域140的每一个中。
间隙区域140中的栅极绝缘图案GI和栅电极GE可以被部分地凹陷，并且覆盖图案GP可分别形成在栅电极GE上。作为示例，覆盖图案GP可由硅氧化物层、硅氮化物层或硅氮氧化物层的至少一个形成或者包括硅氧化物层、硅氮化物层或硅氮氧化物层的至少一个。
返回参见图1和2A至2D，第二层间绝缘层150可形成在第一层间绝缘层130上。作为示例，第二层间绝缘层150可采用硅氧化物层形成。
源极/漏极接触CA可形成在栅电极GE的每一个的相对两侧。例如，接触孔可形成为穿过第二层间绝缘层150、第一层间绝缘层130和蚀刻停止层125且暴露第一和第二源极/漏极区域SD1和SD2。在示例性实施例中，在形成接触孔时，第一和第二源极/漏极区域SD1和SD2的上部可以被部分地蚀刻。其后，第一导电图案160和第二导电图案165可顺序地形成以填充接触孔的每一个。第一导电图案160可以是阻挡物(barrier)导电层且可由钛氮化物层、钨氮化物层或钽氮化物层的至少一个形成或者包括钛氮化物层、钨氮化物层或钽氮化物层的至少一个。第二导电图案165可以是金属层，并且可由钨、钛或钽的至少一个形成或者包括钨、钛或钽的至少一个。
尽管没有示出，但是互连线可形成在第二层间绝缘层150上且可分别联接到源极/漏极接触CA。互连线可由导电材料的至少一个形成或者包括导电材料的至少一个。
图10是沿着图1的线D-D'剖取以示出根据本发明构思一些示例性实施例的半导体装置的截面图。在下面的描述中，为了简洁起见，前面参考图1和2A至2D描述的元件可由类似或相同的附图标记表示而不重复其重叠的描述。
参见图1和10，第一区域R1上的第一源极/漏极区域SD1可以被结合以形成在第一方向D1上延伸的单个源极/漏极区域。与图2C所示的不同，第一源极/漏极区域SD1可彼此结合，但它们可以以相对不规则的方式生长。
第一气隙AG1可分别形成在第一源极/漏极区域SD1之下和在第一凹陷区域RS1中。第一气隙AG1可由第一源极/漏极区域SD1和第二器件隔离图案ST2直接围绕。换言之，第一气隙AG1可不由蚀刻停止层125围绕。因为第一气隙AG1提供在第一源极/漏极区域SD1之下，所以减小第一有源图案AP1之间的寄生电容是可能的。
在第一区域R1上，蚀刻停止层125可形成为填充彼此相邻的第二源极/漏极区域SD2之间的间隙区域。例如，蚀刻停止层125可以通过用蚀刻停止层125密封第二源极/漏极区域SD2之间的间隙区域的方式共形地形成在第二源极/漏极区域SD2上。因此，第二气隙AG2可分别形成在第二凹陷区域RS2中。
与第一气隙AG1不同，第二气隙AG2可用蚀刻停止层125覆盖。因为第二凹陷区域RS2形成为具有低于第一凹陷区域RS1的底表面的底表面，所以第二气隙AG2可大于第一气隙AG1。因为第二气隙AG2提供在第二源极/漏极区域SD2之下，所以减小第二有源图案AP2之间的寄生电容是可能的。
图11是沿着图1的线D-D'剖取以示出根据本发明构思一些示例性实施例的半导体装置的截面图。在下面的描述中，为了简洁起见，前面参见图1和2A至2D描述的元件可由类似或相同的附图标记表示而不重复其重叠的描述。
参见图1和11，第一区域R1上的第一源极/漏极区域SD1可以被结合以形成在第一方向D1上延伸的单个源极/漏极区域。第一气隙AG1可分别形成在第一源极/漏极区域SD1之下和在第一凹陷区域RS1中。
第一残留图案123可邻近第二源极/漏极区域SD2和第二有源图案AP2之间的界面提供。第一残留图案123可形成在相邻成对的第二有源图案AP2之间。相反，第一残留图案123可不形成在相邻成对的第一有源图案AP1和第二有源图案AP2之间。
如前面参考图6C和7C所描述的，覆盖第一和第二有源图案AP1和AP2的栅极间隔物层120可在凹陷第一和第二有源图案AP1和AP2的上部时被去除。然而，在示例性实施例中，栅极间隔物层120的一部分可不从第二有源图案AP2之间的间隙区域去除，因此形成第一残留图案123。由于第一残留图案123的存在，第二有源图案AP2的上部可不完全凹陷，并且因此，第二有源图案AP2的第一顶表面TSb1可以是倾斜的或不对称的外形，与第一有源图案AP1的第一顶表面TSa1不同。
由于第一残留图案123的存在和/或第一顶表面TSb1的倾斜的或不对称的外形，第二源极/漏极区域SD2可与基板100的顶表面成一角度。例如，第二源极/漏极区域SD2可朝着与其相邻的第一源极/漏极区域SD1弯曲。
图12是沿着图1的线D-D'剖取以示出根据本发明构思一些示例性实施例的半导体装置的截面图。在下面的描述中，为了简洁起见，前面参见图1和2A至2D描述的元件可由类似或相同的附图标记表示而不重复其重叠的描述。
参见图1和12，第二残留图案124可形成为相邻于第一源极/漏极区域SD1和第一有源图案AP1之间的界面且在第一区域R1上。例如，第二残留图案124可形成在第一源极/漏极区域SD1的至少一个的下部的相对侧表面上。当在第一方向D1上测量时，第一源极/漏极区域SD1的所述至少一个可具有来自第二残留图案124的增大的宽度。
如前面参考图6C和7C所描述的，覆盖第一和第二有源图案AP1和AP2的栅极间隔物层120可在凹陷第一和第二有源图案AP1和AP2的上部时被去除。然而，在示例性实施例中，栅极间隔物层120的一部分可不从第一有源图案AP1的每一个的相对两侧去除，因此形成第二残留图案124。
根据本发明构思的一些示例性实施例，半导体装置可配置为包括具有彼此不同的源极/漏极结构的NMOSFET和PMOSFET。该配置可允许独立地改善NMOSFET和PMOSFET的电特性。
尽管已经具体地示出和描述了本发明构思的示例性实施例，但是本领域的普通技术人员应理解，在不脱离如所附权利要求的精神和范围的情况下，可进行形式和细节上的变化。
本申请要求于2015年10月26日在韩国知识产权局提交的韩国专利申请第10-2015-0148961的权益，其全部内容通过引用结合于此。

Claims (25)

1.一种半导体装置，包括：
第一有源图案和第二有源图案，从基板向上突出；
栅电极，交叉所述第一有源图案和所述第二有源图案，所述栅电极在第一方向上延伸；
第一源极/漏极区域，在所述第一有源图案上且在所述栅电极的至少一侧，所述第一源极/漏极区域具有与所述第一有源图案的第一顶表面接触的第一底表面；以及
第二源极/漏极区域，在所述第二有源图案上且在所述栅电极的至少一侧，所述第二源极/漏极区域具有与所述第一源极/漏极区域的导电类型不同的导电类型，所述第二源极/漏极区域具有与所述第二有源图案的第二顶表面接触且高度低于所述第一底表面的第二底表面，
其中所述第一有源图案的所述第一顶表面具有在所述第一方向上的第一宽度，并且
其中所述第二有源图案的所述第二顶表面具有在所述第一方向上的大于所述第一宽度的第二宽度。
2.如权利要求1所述的装置，其中
所述第一有源图案和所述第一源极/漏极区域构成NMOSFET；并且
所述第二有源图案和所述第二源极/漏极区域构成PMOSFET。
3.如权利要求1所述的装置，其中
当在平面图中观看时，所述第一有源图案包括第一沟道区域，并且所述第二有源图案包括第二沟道区域；
所述栅电极交叠所述第一沟道区域和所述第二沟道区域；并且
所述第二沟道区域和所述第二源极/漏极区域之间直接接触的表面面积大于所述第一沟道区域和所述第一源极/漏极区域之间直接接触的表面面积。
4.如权利要求3所述的装置，其中所述第一沟道区域和所述第二沟道区域具有在相同高度上的顶表面。
5.如权利要求1所述的装置，其中
所述第一源极/漏极区域包括具有第一晶格常数的材料，所述第一晶格常数等于或小于所述基板的晶格常数；并且
所述第二源极/漏极区域包括具有第二晶格常数的材料，所述第二晶格常数大于所述基板的晶格常数。
6.如权利要求1所述的装置，其中所述第一源极/漏极区域在所述第一方向上的最大宽度是第三宽度，并且所述第二源极/漏极区域在所述第一方向上的最大宽度是与所述第三宽度不同的第四宽度。
7.如权利要求1所述的装置，还包括：
器件隔离图案，在所述基板上且填充所述第一有源图案和所述第二有源图案之间的间隙区域，所述器件隔离图案包括，
第一部分，具有顶表面，在平面图中所述栅电极交叠所述第一部分，以及
第二部分，在所述栅电极的至少一侧，所述第二部分限定凹陷区域，所述凹陷区域具有低于所述第一部分的所述顶表面的底表面。
8.如权利要求7所述的装置，其中所述凹陷区域的所述底表面低于所述第一源极/漏极区域和所述第二源极/漏极区域的所述第一底表面和所述第二底表面。
9.如权利要求7所述的装置，还包括：
蚀刻停止层，覆盖所述第一源极/漏极区域和所述第二源极/漏极区域以及所述器件隔离图案，所述蚀刻停止层直接覆盖所述凹陷区域的内表面。
10.如权利要求1所述的装置，还包括：
栅极间隔物，在所述栅电极的相对两侧；以及
栅极绝缘图案，在所述栅电极与所述第一有源图案和所述第二有源图案之间，以及在所述栅电极与所述栅极间隔物之间。
11.一种半导体装置，包括：
成对的第一有源图案和成对的第二有源图案，从基板向上突出；
器件隔离图案，填充所述第一有源图案和所述第二有源图案之间的沟槽；
栅电极，交叉所述第一有源图案和所述第二有源图案，所述栅电极在第一方向上延伸；
成对的第一源极/漏极区域，在所述第一有源图案中的相应的第一有源图案上且在所述栅电极的至少一侧，所述第一源极/漏极区域的每一个具有与所述第一有源图案的相应的第一顶表面接触的第一底表面；以及
成对的第二源极/漏极区域，在所述第二有源图案中的相应的第二有源图案上且在所述栅电极的至少一侧，所述第二源极/漏极区域的每一个具有与所述第二有源图案的相应的第二顶表面接触的第二底表面，
其中所述第一有源图案的所述第一顶表面的每一个具有在所述第一方向上的第一宽度，并且
其中所述第二有源图案的所述第二顶表面的每一个具有在所述第一方向上的大于所述第一宽度的第二宽度。
12.如权利要求11所述的装置，其中
所述第一有源图案包括配置为用作NMOSFET的沟道区域的上部；并且
所述第二有源图案包括配置为用作PMOSFET的沟道区域的上部。
13.如权利要求11所述的装置，其中
所述成对的第一有源图案之间在所述第一方向上的距离是第一长度；
所述成对的第二有源图案之间在所述第一方向上的距离是长于所述第一长度的第二长度；并且
相邻的成对的第一有源图案和成对的第二有源图案之间在所述第一方向上的距离是长于所述第二长度的第三长度。
14.如权利要求11所述的装置，其中相应的所述成对的第二源极/漏极区域和所述第二有源图案之间直接接触的表面面积大于相应的所述成对的第一源极/漏极区域和所述第一有源图案之间直接接触的表面面积。
15.如权利要求11所述的装置，其中
所述器件隔离图案的每一个包括在平面图中由所述栅电极交叠的第一部分和在所述栅电极的至少一侧的第二部分；
所述器件隔离图案的所述第二部分的第一个包括在所述成对的第一有源图案之间的第一凹陷区域；
所述器件隔离图案的所述第二部分的第二个包括在所述成对的第二有源图案之间的第二凹陷区域；并且
所述第一凹陷区域的底表面高于所述第二凹陷区域的底表面。
16.一种半导体装置，包括：
基板，包括彼此间隔开的第一区域和第二区域；
多个鳍形第一有源图案，在所述基板的所述第一区域上，所述第一有源图案彼此间隔开第一距离且具有第一导电类型；
多个鳍形第二有源图案，在所述基板的所述第二区域上，所述第二有源图案彼此间隔开小于所述第一距离的第二距离且具有所述第一导电类型；
第一栅电极，交叉所述第一有源图案，所述第一栅电极在第一方向上延伸；
第二栅电极，交叉所述第二有源图案，所述第二栅电极在所述第一方向上延伸；
第一源极/漏极区域，在所述第一有源图案中的相应的第一有源图案上且在所述第一栅电极的至少一侧，所述第一源极/漏极区域在所述第一方向上彼此间隔开；以及
第二源极/漏极区域，在所述第二有源图案中的相应的第二有源图案上且在所述第二栅电极的至少一侧，所述第二源极/漏极区域彼此连接以形成布置在所述第一方向上的整体结构。
17.如权利要求16所述的装置，其中所述第一有源图案和所述第二有源图案包括配置为用作PMOSFET的沟道区域的上部。
18.如权利要求16所述的装置，其中
所述第一区域是其上提供存储单元的SRAM区域；并且
所述第二区域是其上提供逻辑电路的逻辑区域。
19.如权利要求16所述的装置，还包括：
器件隔离图案，填充所述第一有源图案之间以及所述第二有源图案之间的沟槽；以及
至少一个气隙，由所述器件隔离图案和形成所述整体结构的所述第二源极/漏极区域围绕。
20.如权利要求19所述的装置，其中
所述器件隔离图案的每一个包括由所述第一栅电极和所述第二栅电极之一交叠的第一部分以及在所述第一栅电极和所述第二栅电极之一的至少一侧的第二部分；
所述器件隔离图案的所述第二部分的第一个包括在相邻成对的第一有源图案之间的第一凹陷区域；
所述器件隔离图案的所述第二部分的第二个包括在相邻成对的第二有源图案之间的第二凹陷区域；并且
所述第一凹陷区域的底表面高于所述第二凹陷区域的底表面。
21.如权利要求19所述的装置，还包括：
蚀刻停止层，在所述第一区域和所述第二区域上以覆盖所述第一源极/漏极区域和所述第二源极/漏极区域以及所述器件隔离图案，
其中所述气隙与所述蚀刻停止层分开。
22.一种半导体装置，包括：
第一MOSFET结构，包括，
至少一个第一有源图案，从基板向上突出，
至少一个第一源极/漏极区域，具有接触所述第一有源图案的第一顶表面的第一底表面；以及
第二MOSFET结构，包括，
至少一个第二有源图案，从基板向上突出，以及
至少一个第二源极/漏极区域，具有接触所述第二有源图案的第二顶表面且高度低于所述第一底表面的第二底表面，所述第二源极/漏极区域具有与所述第一源极/漏极区域不同的形状，
其中所述第一有源图案的所述第一顶表面具有第一宽度，并且
其中所述第二有源图案的所述第二顶表面具有大于所述第一宽度的第二宽度。
23.如权利要求22所述的装置，其中
所述第一源极/漏极区域包括具有第一晶格常数的材料，所述第一晶格常数等于或小于所述基板的晶格常数；并且
所述第二源极/漏极区域包括具有第二晶格常数的材料，所述第二晶格常数大于所述基板的晶格常数。
24.如权利要求22所述的装置，其中所述第一源极/漏极区域的最大宽度是第三宽度，并且所述第二源极/漏极区域的最大宽度是与所述第三宽度不同的第四宽度。
25.如权利要求22所述的装置，其中
所述至少一个第一有源图案是成对的第一有源图案，并且所述成对的第一有源图案之间的距离是第一长度；
所述至少一个第二有源图案是成对的第二有源图案，并且所述成对的第二有源图案之间的距离是长于所述第一长度的第二长度；并且
所述成对的第一有源图案与所述成对的第二有源图案之间的距离是长于所述第二长度的第三长度。
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