KR20170048666A - 반도체 소자 및 이의 제조 방법 - Google Patents

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KR20170048666A
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Abstract

본 발명은 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는, 기판으로부터 수직적으로 돌출된 제1 활성 패턴 및 제2 활성 패턴; 상기 제1 및 제2 활성 패턴들을 가로지르며 일 방향으로 연장되는 게이트 전극; 상기 게이트 전극 일 측의 상기 제1 활성 패턴 상에 배치되는 제1 소스/드레인 영역; 및 상기 게이트 전극 일 측의 상기 제2 활성 패턴 상에 배치되며, 상기 제1 소스/드레인 영역과 다른 도전형을 갖는 제2 소스/드레인 영역을 포함한다. 상기 제2 소스/드레인 영역의 바닥면은 상기 제1 소스/드레인 영역의 바닥면보다 더 낮은 레벨에 위치하고, 상기 제1 소스/드레인 영역의 상기 바닥면과 접하는 상기 제1 활성 패턴의 상면은 상기 일 방향으로 제1 폭을 갖고, 상기 제2 소스/드레인 영역의 상기 바닥면과 접하는 상기 제2 활성 패턴의 상면은 상기 일 방향으로 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 크다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판으로부터 수직적으로 돌출된 제1 활성 패턴 및 제2 활성 패턴; 상기 제1 및 제2 활성 패턴들을 가로지르며 일 방향으로 연장되는 게이트 전극; 상기 게이트 전극 일 측의 상기 제1 활성 패턴 상에 배치되는 제1 소스/드레인 영역; 및 상기 게이트 전극 일 측의 상기 제2 활성 패턴 상에 배치되며, 상기 제1 소스/드레인 영역과 다른 도전형을 갖는 제2 소스/드레인 영역을 포함할 수 있다. 상기 제2 소스/드레인 영역의 바닥면은 상기 제1 소스/드레인 영역의 바닥면보다 더 낮은 레벨에 위치하고, 상기 제1 소스/드레인 영역의 상기 바닥면과 접하는 상기 제1 활성 패턴의 상면은 상기 일 방향으로 제1 폭을 갖고, 상기 제2 소스/드레인 영역의 상기 바닥면과 접하는 상기 제2 활성 패턴의 상면은 상기 일 방향으로 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 클 수 있다.
상기 제1 활성 패턴 및 상기 제1 소스/드레인 영역은 NMOSFET을 구성하고, 상기 제2 활성 패턴 및 상기 제2 소스/드레인 영역은 PMOSFET을 구성할 수 있다.
상기 제1 활성 패턴은 상기 게이트 전극과 수직적으로 중첩되는 제1 채널 영역을 포함하고, 상기 제2 활성 패턴은 상기 게이트 전극과 수직적으로 중첩되는 제2 채널 영역을 포함하며, 상기 제2 채널 영역과 상기 제2 소스/드레인 영역이 직접 접촉하는 면적은, 상기 제1 채널 영역과 상기 제1 소스/드레인 영역이 직접 접촉하는 면적보다 더 클 수 있다.
상기 제1 채널 영역의 상면은 상기 제2 채널 영역의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 제1 소스/드레인 영역은 상기 기판과 실질적으로 동일한 격자 상수를 갖거나 상기 기판보다 격자 상수가 낮은 물질을 포함하고, 상기 제2 소스/드레인 영역은 상기 기판보다 격자 상수가 큰 물질을 포함할 수 있다.
상기 제1 소스/드레인 영역은, 상기 일 방향으로의 최대 폭인 제3 폭을 갖고, 상기 제2 소스/드레인 영역은, 상기 일 방향으로의 최대 폭인 제4 폭을 갖고, 상기 제3 폭과 상기 제4 폭은 서로 다를 수 있다.
상기 반도체 소자는, 상기 기판의 상부에 제공되며, 상기 제1 활성 패턴 및 상기 제2 활성 패턴의 사이를 채우는 소자 분리 패턴을 더 포함하되, 상기 소자 분리 패턴은, 상기 게이트 전극과 수직적으로 중첩되는 제1 부분, 및 상기 게이트 전극 일 측의 제2 부분을 포함하며, 상기 제2 부분은, 그 바닥면이 상기 제1 부분의 상면보다 낮은 리세스 영역을 가질 수 있다.
상기 리세스 영역의 바닥면은 상기 제1 및 제2 소스/드레인 영역들의 바닥면들보다 더 낮을 수 있다.
상기 반도체 소자는, 상기 제1 및 제2 소스/드레인 영역들 및 상기 소자 분리 패턴을 덮는 식각 정지막을 더 포함하되, 상기 식각 정지막은 상기 리세스 영역의 내면을 직접 덮을 수 있다.
상기 게이트 전극 양 측의 게이트 스페이서들; 및 상기 게이트 전극과 상기 제1 및 제2 활성 패턴들 사이, 및 상기 게이트 전극과 상기 게이트 스페이서들 사이에 개재된 게이트 절연 패턴을 더 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판으로부터 수직적으로 돌출된 한 쌍의 제1 활성 패턴들 및 한 쌍의 제2 활성 패턴들; 상기 제1 및 제2 활성 패턴들 사이의 트렌치들을 채우는 소자 분리 패턴들; 상기 제1 및 제2 활성 패턴들을 가로지르며 일 방향으로 연장되는 게이트 전극; 상기 게이트 전극 일 측의 상기 제1 활성 패턴들 상에 각각 배치되는 한 쌍의 제1 소스/드레인 영역들; 및 상기 게이트 전극 일 측의 상기 제2 활성 패턴들 상에 각각 배치되는 한 쌍의 제2 소스/드레인 영역들을 포함할 수 있다. 상기 제1 소스/드레인 영역들의 바닥면들과 접하는 상기 제1 활성 패턴들의 상면들은 각각 상기 일 방향으로 제1 폭을 갖고, 상기 제2 소스/드레인 영역들의 바닥면들과 접하는 상기 제2 활성 패턴들의 상면들은 각각 상기 일 방향으로 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 클 수 있다.
상기 제1 활성 패턴들의 상부들은 NMOSFET의 채널 영역들을 구성하고, 상기 제2 활성 패턴들의 상부들은 PMOSFET의 채널 영역들을 구성할 수 있다.
서로 인접하는 상기 한 쌍의 제1 활성 패턴들간의 상기 일 방향으로의 거리는 제1 길이를 갖고, 서로 인접하는 상기 한 쌍의 제2 활성 패턴들간의 상기 일 방향으로의 거리는 제2 길이를 갖고, 서로 인접하는 상기 제1 활성 패턴 및 상기 제2 활성 패턴간의 상기 일 방향으로의 거리는 제3 길이를 갖고, 상기 제2 길이는 상기 제1 길이보다 크고, 상기 제3 길이는 상기 제2 길이보다 더 클 수 있다.
상기 제2 소스/드레인 영역들이 상기 제2 활성 패턴들과 각각 접촉하는 면적은, 상기 제1 소스/드레인 영역들이 상기 제1 활성 패턴들과 각각 접촉하는 면적보다 더 클 수 있다.
각각의 상기 소자 분리 패턴들은, 상기 게이트 전극과 수직적으로 중첩되는 제1 부분, 및 상기 게이트 전극 일 측의 제2 부분을 포함하고, 상기 제2 부분들 중 하나는, 서로 인접하는 상기 한 쌍의 제1 활성 패턴들 사이에 정의된 제1 리세스 영역을 포함하며, 상기 제2 부분들 중 다른 하나는, 서로 인접하는 상기 한 쌍의 제2 활성 패턴들 사이에 정의된 제2 리세스 영역을 포함하고, 상기 제1 리세스 영역의 바닥면은 상기 제2 리세스 영역의 바닥면보다 더 높을 수 있다.
상기 제2 부분들 중 또 다른 하나는, 서로 인접하는 상기 제1 활성 패턴 및 상기 제2 활성 패턴 사이에 정의된 제3 리세스 영역을 포함하고, 상기 제2 리세스 영역의 바닥면은 상기 제3 리세스 영역의 바닥면보다 더 높을 수 있다.
상기 제1 소스/드레인 영역들은 서로 일체로 연결되어, 이들 아래에 적어도 하나의 제1 에어갭을 정의하고, 상기 제1 에어갭은 상기 제1 소스/드레인 영역들 및 상기 소자 분리 패턴들에 의해 직접 둘러싸일 수 있다.
상기 반도체 소자는, 상기 제1 및 제2 소스/드레인 영역들 및 상기 소자 분리 패턴들을 덮는 식각 정지막을 더 포함하되, 상기 식각 정지막은, 서로 인접하는 상기 한 쌍의 제2 소스/드레인 영역들 사이의 공간을 채워, 상기 제2 소스/드레인 영역들 아래에 적어도 하나의 제2 에어갭을 정의하며, 상기 제2 에어갭은 상기 식각 정지막에 의해 둘러싸일 수 있다.
상기 제2 에어갭은 상기 제1 에어갭보다 더 큰 부피를 가질 수 있다.
상기 반도체 소자는, 상기 제2 활성 패턴들과 상기 제2 소스/드레인 영역들 사이의 경계에 인접하는 제1 잔류 패턴들을 더 포함하되, 상기 제1 잔류 패턴들은 서로 인접하는 상기 한 쌍의 제2 활성 패턴들 사이에 배치될 수 있다.
적어도 하나의 상기 제2 소스/드레인 영역들은, 그와 인접하는 상기 제1 소스/드레인 영역들을 향해 기울어질 수 있다.
상기 반도체 소자는, 상기 제1 활성 패턴들과 상기 제1 소스/드레인 영역들 사이의 경계에 인접하는 제2 잔류 패턴들을 더 포함하되, 상기 제2 잔류 패턴들은 적어도 하나의 상기 제1 소스/드레인 영역들의 하부의 양 측에 배치될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 서로 다른 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판으로부터 돌출되고, 서로 다른 간격으로 이격되는 복수의 제1 활성 패턴들; 상기 제2 영역의 상기 기판으로부터 돌출되고, 서로 동일한 간격으로 이격되는 복수의 제2 활성 패턴들; 상기 제1 활성 패턴들을 가로지르며 일 방향으로 연장되는 제1 게이트 전극; 상기 제2 활성 패턴들을 가로지르며 상기 일 방향으로 연장되는 제2 게이트 전극; 상기 제1 게이트 전극 일 측에, 상기 제1 활성 패턴들 상에 상기 일 방향을 따라 각각 배치되는 제1 소스/드레인 영역들; 및 상기 제2 게이트 전극 일 측에, 상기 제2 활성 패턴들 상에 상기 일 방향을 따라 각각 배치되는 제2 소스/드레인 영역들을 포함할 수 있다. 상기 제1 및 제2 활성 패턴들은 서로 동일한 도전형을 갖고, 상기 제1 소스/드레인 영역들은 상기 일 방향으로 서로 이격되고, 상기 제2 소스/드레인 영역들은 서로 일체로 연결될 수 있다.
상기 제1 및 제2 활성 패턴들의 상부들은 PMOSFET의 채널 영역들을 구성할 수 있다.
상기 제1 영역은 메모리 셀을 구성하는 에스램 영역이고, 상기 제2 영역은 로직 회로를 구성하는 로직 영역일 수 있다.
상기 반도체 소자는, 상기 제1 활성 패턴들 사이의 트렌치들 및 상기 제2 활성 패턴들 사이의 트렌치들을 채우는 소자 분리 패턴들; 및 일체로 연결된 상기 제2 소스/드레인 영역들과 상기 소자 분리 패턴들에 의해 둘러싸인 적어도 하나의 에어갭을 더 포함할 수 있다.
각각의 상기 소자 분리 패턴들은, 상기 제1 게이트 전극 또는 상기 제2 게이트 전극과 수직적으로 중첩되는 제1 부분, 및 상기 제1 게이트 전극 또는 상기 제2 게이트 전극 일 측의 제2 부분을 포함하고, 상기 제2 부분들 중 하나는, 서로 인접하는 상기 제1 활성 패턴들 사이에 정의된 제1 리세스 영역을 포함하며, 상기 제2 부분들 중 다른 하나는, 서로 인접하는 상기 제2 활성 패턴들 사이에 정의된 제2 리세스 영역을 포함하고, 상기 제1 리세스 영역의 바닥면은 상기 제2 리세스 영역의 바닥면보다 더 높을 수 있다.
상기 반도체 소자는, 상기 제1 및 제2 영역들 상에, 상기 제1 및 제2 소스/드레인 영역들 및 상기 소자 분리 패턴들을 덮는 식각 정지막을 더 포함하되, 상기 에어갭은 상기 식각 정지막과 이격될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판의 상부를 패터닝하여, 상기 기판으로부터 수직적으로 돌출된 제1 활성 패턴 및 제2 활성 패턴을 형성하는 것; 상기 제1 및 제2 활성 패턴들을 가로지르며 일 방향으로 연장되는 희생 게이트 패턴을 형성하는 것; 상기 희생 게이트 패턴의 일 측의 상기 제1 및 제2 활성 패턴들의 상부들을 리세스하는 것; 리세스된 상기 제1 및 제2 활성 패턴들 상에 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 각각 형성하는 것; 및 상기 희생 게이트 패턴을 게이트 전극으로 교체하는 것을 포함할 수 있다. 상기 제1 및 제2 소스/드레인 영역들은 서로 다른 도전형으로 도핑되고, 상기 제1 및 제2 활성 패턴들의 상부들을 리세스하는 것은, 상기 제2 활성 패턴의 상부를 상기 제1 활성 패턴의 상부보다 더 깊게 리세스하는 것을 포함할 수 있다.
상기 기판의 상부를 패터닝 하는 것은: 상기 기판의 NMOSFET 영역을 패터닝하여, 상기 제1 활성 패턴을 형성하는 것; 및 상기 기판의 PMOSFET 영역을 패터닝하여, 상기 제2 활성 패턴을 형성하는 것을 포함할 수 있다.
상기 제조 방법은, 상기 기판의 상부에, 상기 제1 활성 패턴 및 상기 제2 활성 패턴의 사이를 채우는 소자 분리 패턴을 형성하는 것; 및 상기 희생 게이트 패턴의 일 측의 상기 소자 분리 패턴의 상부를 리세스하여, 리세스 영역을 형성하는 것을 더 포함할 수 있다.
상기 제조 방법은, 상기 기판의 전면 상에, 상기 제1 및 제2 소스/드레인 영역들 및 상기 소자 분리 패턴을 덮는 식각 정지막을 형성하는 것을 더 포함할 수 있다. 상기 식각 정지막은 상기 리세스 영역의 내면을 직접 덮을 수 있다.
상기 제조 방법은, 상기 기판의 전면 상에 게이트 스페이서막을 형성하는 것; 및 상기 게이트 스페이서막을 이방성 식각하여, 상기 희생 게이트 패턴의 양 측벽 상에 게이트 스페이서들을 형성하는 것을 더 포함할 수 있다.
상기 제조 방법은, 상기 제1 및 제2 활성 패턴들의 상부들을 리세스할 때, 상기 게이트 스페이서막의 일부가 잔류하여 적어도 하나의 상기 제1 및 제2 활성 패턴들의 상부에 잔류 패턴이 형성되는 것을 더 포함할 수 있다.
상기 제조 방법은, 상기 기판의 전면 상에 층간 절연막을 형성하는 것; 상기 층간 절연막을 관통하여, 상기 제1 및 제2 소스/드레인 영역들을 각각 노출하는 콘택 홀들을 형성하는 것; 및 상기 콘택 홀들을 채우는 소스/드레인 콘택들을 각각 형성하는 것을 더 포함하되, 상기 콘택 홀들이 형성될 때, 상기 제1 및 제2 소스/드레인 영역들의 상부가 식각될 수 있다.
본 발명에 따른 반도체 소자는, NMOSFET의 소스/드레인 영역들과 PMOSFET의 소스/드레인 영역들이 서로 다른 구조를 갖도록 구현될 수 있다. 이로써, NMOSFET과 PMOSFET 각각의 전기적 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다.
도 3, 5 및 8은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 4a 내지 4c는 각각 도 3의 의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이고, 도 6a 내지 6d는 각각 도 5의 의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이고, 도 7a 내지 7d는 각각 도 5의 의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이고, 도 9a 내지 9d는 각각 도 8의 의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다.
도 10은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 D-D'선에 따른 단면도이다.
도 11은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 D-D'선에 따른 단면도이다.
도 12는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 D-D'선에 따른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다.
도 1 및 도 2a 내지 2d를 참조하면, 제1 영역(R1) 및 제2 영역(R2)을 포함하는 기판(100)이 제공될 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 상기 제1 영역(R1)은 데이터를 저장하기 위한 복수의 메모리 셀들이 형성되는 메모리 셀 영역의 일부일 수 있다. 일 예로, 상기 제1 영역(R1)에는 6개의 트랜지스터들로 구성된 복수의 6T 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터들이 배치될 수 있다. 상기 제2 영역(R2)은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역의 일부일 수 있다. 일 예로, 상기 제2 영역(R2)은 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 형성되는 영역일 수 있다. 그러나, 본 발명의 실시예들이 이에 제한되는 것은 아니다. 이하, 먼저 상기 제1 영역(R1)을 중심으로 설명한다.
도 1 및 도 2a 내지 2c를 다시 참조하면, 상기 제1 영역(R1)은 제1 NMOSFET 영역(NR1) 및 제1 PMOSFET 영역(PR1)을 포함할 수 있다. 상기 제1 NMOSFET 영역(NR1)은 n형 트랜지스터가 배치되는 활성 영역일 수 있고, 상기 제1 PMOSFET 영역(PR1)은 p형 트랜지스터가 배치되는 활성 영역일 수 있다. 상기 제1 NMOSFET 영역(NR1) 및 상기 제1 PMOSFET 영역(PR1)은 복수개로 제공되어, 제1 방향(D1)을 따라 배열될 수 있다.
상기 제1 영역(R1) 상에 활성 패턴들(AP1, AP2)이 제공될 수 있다. 구체적으로, 상기 제1 영역(R1)의 상기 제1 NMOSFET 영역(NR1) 상에, 상기 기판(100)으로부터 돌출된 제1 활성 패턴들(AP1)이 배치될 수 있다. 상기 제1 활성 패턴들(AP1)은 상기 제1 방향(D1)을 따라 배열될 수 있고, 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다.
상기 제1 영역(R1)의 상기 제1 PMOSFET 영역(PR1) 상에, 상기 기판(100)으로부터 돌출된 제2 활성 패턴들(AP2)이 배치될 수 있다. 상기 제2 활성 패턴들(AP2)은 상기 제1 방향(D1)을 따라 배열될 수 있고, 상기 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 상기 제1 및 제2 활성 패턴들(AP1, AP2)은 상기 기판(100)으로 갈수록 상기 제1 방향(D1)으로의 폭이 증가하는 형태를 가질 수 있다.
상기 제1 영역(R1) 상의 상기 활성 패턴들(AP1, AP2)은 서로 다른 간격으로 상기 제1 방향(D1)을 따라 서로 이격될 수 있다. 일 예로, 상기 제1 NMOSFET 영역(NR1) 상의 상기 제1 활성 패턴들(AP1) 간의 상기 제1 방향(D1)으로의 거리는 제1 길이(L1)일 수 있다. 상기 제1 PMOSFET 영역(PR1) 상의 상기 제2 활성 패턴들(AP2) 간의 상기 제1 방향(D1)으로의 거리는 제2 길이(L2)일 수 있다. 한편, 서로 인접하는 상기 제1 활성 패턴(AP1)과 상기 제2 활성 패턴(AP2)간의 상기 제1 방향(D1)으로의 거리는 제3 길이(L3)일 수 있다. 상기 제2 길이(L2)는 상기 제1 길이(L1)보다 크고, 상기 제3 길이(L3)는 상기 제2 길이(L2)보다 클 수 있다. 상기 제1 내지 제3 길이들(L1, L2, L3)은 어느 하나의 활성 패턴의 중심과 이와 인접하는 다른 활성 패턴의 중심간의 거리일 수 있다.
상기 제1 활성 패턴들(AP1) 사이의 트렌치들, 및 상기 제2 활성 패턴들(AP2) 사이의 트렌치들을 채우는 제2 소자 분리 패턴들(ST2)이 배치될 수 있다. 다시 말하면, 상기 제2 소자 분리 패턴들(ST2)에 의해 상기 제1 및 제2 활성 패턴들(AP1, AP2)이 정의될 수 있다. 상기 제1 및 제2 활성 패턴들(AP1, AP2)은 상기 제2 소자 분리 패턴들(ST2) 상으로 돌출된 제1 및 제2 활성 핀들(AF1, AF2)을 각각 포함할 수 있다.
상기 제1 NMOSFET 영역(NR1) 및 상기 제1 PMOSFET 영역(PR1)의 양 측에 제1 소자 분리 패턴들(ST1)이 배치될 수 있다. 상기 제1 소자 분리 패턴들(ST1)은 도 2에 도시된 상기 제1 NMOSFET 영역들(NR1)과 상기 제1 PMOSFET 영역(PR1)을 인접하는 다른 MOSFET 영역들로부터 분리시킬 수 있다.
상기 제1 소자 분리 패턴들(ST1)과 상기 제2 소자 분리 패턴들(ST2)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다. 상기 제1 소자 분리 패턴들(ST1)의 두께는 상기 제2 소자 분리 패턴들(ST2)의 두께보다 두꺼울 수 있다. 이 경우, 상기 제1 소자 분리 패턴들(ST1)은 상기 제2 소자 분리 패턴들(ST2)과 별도의 공정에 의하여 형성될 수 있다. 다른 예로, 상기 제1 소자 분리 패턴들(ST1)은 상기 제2 소자 분리 패턴들(ST2)과 동시에 형성되고 실질적으로 동일한 두께를 가질 수 있다. 상기 제1 및 제2 소자 분리 패턴들(ST1, ST2)은 상기 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 제1 및 제2 소자 분리 패턴들(ST1, ST2)은 실리콘 산화막을 포함할 수 있다.
각각의 상기 제2 소자 분리 패턴들(ST2)은, 후술할 게이트 전극(GE) 아래에 위치하는 제1 부분(P1)과, 상기 게이트 전극(GE) 양측에 위치하는 제2 부분들(P2)을 포함할 수 있다. 상기 제2 소자 분리 패턴들(ST2)의 상기 제2 부분들(P2)의 상부는 리세스될 수 있다. 즉, 상기 제2 부분들(P2)은 각각 리세스 영역들(RS1, RS2, RS3)을 포함할 수 있다. 도 2c를 다시 참조하면, 상기 리세스 영역들(RS1, RS2, RS3)은 상기 제1 활성 패턴들(AP1) 사이의 제1 리세스 영역들(RS1), 상기 제2 활성 패턴들(AP2) 사이의 제2 리세스 영역들(RS2), 및 서로 인접하는 상기 제1 활성 패턴(AP1)과 상기 제2 활성 패턴(AP2) 사이의 제3 리세스 영역들(RS3)을 포함할 수 있다.
상기 제1 내지 제3 리세스 영역들(RS1~RS3)의 리세스된 깊이는 패턴 밀도에 따라 서로 다를 수 있다. 즉, 상기 제1 활성 패턴들(AP1) 사이의 간격이 좁은 영역은, 다른 활성 패턴들 사이의 간격이 넓은 영역보다 얕게 리세스될 수 있다. 일 예로, 상기 제1 리세스 영역들(RS1)의 바닥면들은 상기 제2 리세스 영역들(RS2)의 바닥면들 보다 높을 수 있다. 이는, 상기 제2 길이(L2)가 상기 제1 길이(L1)보다 더 크기 때문이다. 또한, 상기 제2 리세스 영역들(RS2)의 바닥면들은 상기 제3 리세스 영역들(RS3)의 바닥면들 보다 높을 수 있다. 이는, 상기 제3 길이(L3)가 상기 제2 길이(L2)보다 더 크기 때문이다.
상기 제1 및 제2 활성 패턴들(AP1, AP2) 상에, 상기 제1 및 제2 활성 패턴들(AP1, AP2)과 교차하여 상기 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 상기 게이트 전극들(GE)은 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상면들과 측벽들을 덮을 수 있다. 상기 게이트 전극들(GE)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 게이트 전극들(GE)은, 상기 제1 방향(D1)으로 연장되면서 상기 제1 및 상기 제2 소자 분리 패턴들(ST1, ST2)도 모두 가로지를 수 있다.
상기 제1 및 제2 활성 패턴들(AP1, AP2)과 상기 게이트 전극들(GE) 사이에 계면막들(IL)이 각각 개재될 수 있다. 각각의 상기 계면막들(IL)과 각각의 상기 게이트 전극들(GE)의 사이에 게이트 절연 패턴(GI)이 제공될 수 있다. 각각의 상기 게이트 전극들(GE)의 양 측에 게이트 스페이서들(GS)이 제공될 수 있다. 각각의 상기 게이트 전극들(GE)의 상면을 덮는 캐핑 패턴(GP)이 제공될 수 있다. 상기 계면막(IL)은 상기 활성 패턴(AP1, AP2)의 상면(구체적으로, 후술할 채널 영역(CH1, CH2)의 상면)을 직접 덮을 수 있다. 상기 게이트 절연 패턴(GI)은 상기 게이트 전극(GE)과 상기 게이트 스페이서들(GS) 사이에도 배치될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 게이트 전극(GE)을 따라 상기 활성 패턴들(AP1, AP2)로부터 수평적으로 연장되어, 상기 제2 소자 분리 패턴들(ST2)의 상기 제1 부분들(P1)의 상면들을 직접 덮을 수 있다.
다른 예로, 도시되진 않았지만, 상기 게이트 스페이서들(GS)은 상기 제2 방향(D2)으로의 단면에서 L자형의 형태를 가질 수 있다. 구체적으로 각각의 상기 게이트 스페이서들(GS)은, 수직적으로 연장되어 상기 게이트 전극(GE)의 측벽을 덮는 부분, 및 수평적으로 연장되어 상기 활성 패턴(AP1, AP2)의 상면을 덮는 부분을 포함할 수 있다.
상기 게이트 전극들(GE)은 도핑된 반도체, 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 상기 계면막(IL)은 실리콘 산화막을 포함할 수 있다. 상기 상기 게이트 절연 패턴들(GI)은 실리콘 산화막, 실리콘 산화질화막, 및 실리콘 산화막보다 유전상수가 높은 고유전막(일 예로, 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트) 중 적어도 하나를 포함할 수 있다. 상기 캐핑 패턴들(GP) 및 상기 게이트 스페이서들(GS)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
각각의 상기 게이트 전극들(GE)의 양 측에 위치하는, 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들에 소스/드레인 영역들(SD1, SD2)이 제공될 수 있다. 구체적으로, 각각의 상기 게이트 전극들(GE)의 양 측의 상기 제1 활성 패턴들(AP1) 상에 제1 소스/드레인 영역들(SD1)이 배치될 수 있다. 각각의 상기 게이트 전극들(GE)의 양 측의 상기 제2 활성 패턴들(AP2) 상에 제2 소스/드레인 영역들(SD2)이 배치될 수 있다. 일 예로, 상기 제1 NMOSFET 영역(NR1) 상의 상기 제1 소스/드레인 영역들(SD1)은 n형의 도전형을 가질 수 있고, 상기 제1 PMOSFET 영역(PR1) 상의 상기 제2 소스/드레인 영역들(SD2)은 p형의 도전형을 가질 수 있다.
한편, 상기 제1 활성 패턴들(AP1) 상부의 상기 제1 활성 핀들(AF1)은, 상기 제1 소스/드레인 영역들(SD1) 사이에 개재된 제1 채널 영역들(CH1)을 가질 수 있다. 상기 제2 활성 패턴들(AP2) 상부의 상기 제2 활성 핀들(AF2)은, 상기 제2 소스/드레인 영역들(SD2) 사이에 개재된 제2 채널 영역들(CH2)을 가질 수 있다. 상기 제1 및 제2 채널 영역들(CH1, CH2)은 상기 게이트 전극들(GE)의 아래에 위치하고, 따라서 상기 게이트 전극들(GE)과 수직적으로 중첩될 수 있다.
상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)은 각각 그 아래의 상기 제1 및 제2 활성 패턴들(AP1, AP2)을 씨드층으로 하여 형성된 에피택시얼 패턴들일 수 있다. 이 경우, 상기 제1 소스/드레인 영역들(SD1)은 상기 제1 채널 영역들(CH1)에 인장성 스트레인을 제공하는 물질을 포함할 수 있고, 상기 제2 소스/드레인 영역들(SD2)은 제2 채널 영역들(CH2)에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 제1 소스/드레인 영역들(SD1)은 Si보다 격자 상수가 작은 SiC층, 또는 상기 기판(100)과 실질적으로 동일한 격자 상수를 갖는 Si층을 포함할 수 있다. 그리고, 상기 제2 소스/드레인 영역(SD2)은 Si보다 격자 상수가 큰 SiGe층을 포함할 수 있다.
일 단면의 관점에서, 도 2c를 다시 참조하면, 상기 제1 소스/드레인 영역들(SD1)은 상기 제2 소스/드레인 영역들(SD2)과 다른 형상을 가질 수 있다. 이는 앞서 설명한 바와 같이, 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)은 서로 다른 물질로 에피택시얼 성장되었기 때문이다. 구체적으로, 상기 제1 소스/드레인 영역들(SD1)의 상기 제1 방향(D1)으로의 최대 폭은 제3 폭(W3)일 수 있고, 상기 제2 소스/드레인 영역들(SD2)의 상기 제1 방향(D1)으로의 최대 폭은 제4 폭(W4)일 수 있다. 여기서, 상기 제3 폭(W3)과 상기 제4 폭(W4)은 서로 다를 수 있다.
한편, 상기 제1 소스/드레인 영역들(SD1)의 최대 폭들(W3)은 서로 다를 수도 있다. 상기 제1 소스/드레인 영역들(SD1)이 Si층을 포함할 경우, 에피택시얼 성장이 불규칙하게 이루어질 수 있다. 따라서, 상기 제1 소스/드레인 영역들(SD1)이 위치한 영역에 따라 이들의 형상 및 크기는 서로 다를 수 있다. 나아가, 도 2c에는 상기 제4 폭(W4)이 상기 제3 폭(W3)보다 더 크게 도시되었지만, 이에 한정되는 것은 아니고 상기 제3 폭(W3)이 상기 제4 폭(W4)보다 더 클 수 있다.
상기 제1 소스/드레인 영역들(SD1)의 바닥면들은 제1 레벨(BL1)에 위치할 수 있고, 상기 제2 소스/드레인 영역들(SD2)의 바닥면들은 제2 레벨(BL2)에 위치할 수 있다. 이때, 상기 제1 레벨(BL1)은 상기 제2 레벨(BL2)보다 더 높을 수 있다. 나아가, 상기 제1 및 제2 레벨들(BL1, BL2)은 모두 상기 리세스 영역들(RS1~RS3)의 바닥면들보다 더 높을 수 있다.
상기 제1 활성 패턴들(AP1)은, 상기 제1 소스/드레인 영역들(SD1)의 바닥면들과 직접 접하는 제1 상면들(TSa1), 및 상기 제1 채널 영역들(CH1)의 상면들인 제2 상면들(TSa2)을 포함할 수 있다. 상기 제2 활성 패턴들(AP2)은, 상기 제2 소스/드레인 영역들(SD2)의 바닥면들과 직접 접하는 제1 상면들(TSb1), 및 상기 제2 채널 영역들(CH2)의 상면들인 제2 상면들(TSb2)을 포함할 수 있다. 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상기 제1 상면들(TSa1, TSb1)은 평평하지 않고 모두 아래로 라운드질 수 있다. 여기서, 상기 제1 상면들(TSa1, TSb1)은 상기 제2 상면들(TSa2, TSb2)보다 더 낮을 수 있다.
상기 제1 활성 패턴(AP1)의 상기 제1 상면(TSa1)은, 상기 제1 방향(D1)으로 제1 폭(W1)을 가질 수 있고, 상기 제2 활성 패턴(AP2)의 상기 제1 상면(TSb1)은, 상기 제1 방향(D1)으로 제2 폭(W2)을 가질 수 있다. 이때, 상기 제2 폭(W2)은 상기 제1 폭(W1) 보다 더 클 수 있다. 이는, 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 폭들은 아래로 갈수록 증가하는데, 상기 제2 활성 패턴(AP2)의 상기 제1 상면(TSb1)이 상기 제1 활성 패턴(AP1)의 상기 제1 상면(TSa1)보다 더 아래에 위치하기 때문이다.
한편, 상기 제2 소스/드레인 영역들(SD2)은 상기 제2 활성 패턴들(AP2)의 상기 제1 상면들(TSb1)을 씨드층으로 하여 성장하였기 때문에, 상기 제1 소스/드레인 영역들(SD1)에 비해 상대적으로 큰 부피를 가질 수 있다. 이로써, 상기 제2 소스/드레인 영역들(SD2)은 상기 제2 채널 영역들(CH2)에 강한 압축성 스트레인을 인가할 수 있고, 상기 제2 채널 영역들(CH2)과의 접촉 면적을 늘릴 수 있다. 결과적으로 상기 제2 채널 영역들(CH2)의 캐리어 이동도가 상승하고 저항이 낮아질 수 있다.
상기 기판(100) 상에 식각 정지막(125)이 배치될 수 있다. 상기 식각 정지막(125)은 상기 제1 및 제2 소자 분리 패턴들(ST1, ST2)의 상면들을 덮을 수 있다. 구체적으로, 상기 식각 정지막(125)은 상기 제2 소자 분리 패턴들(ST2)의 상기 리세스 영역들(RS1~RS3)의 내면들을 덮을 수 있다. 나아가, 상기 식각 정지막(125)은 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)을 덮으며, 상기 게이트 스페이서들(GS)의 양 측벽들 상으로 연장될 수 있다. 상기 식각 정지막(125)은 후술할 제1 층간 절연막(130)과 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 상기 식각 정지막(125)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 기판(100) 상에, 상기 게이트 전극들(GE)간의 사이를 채우는 제1 층간 절연막(130)이 배치될 수 있다. 상기 제1 층간 절연막(130)의 상면은 상기 캐핑 패턴들(GP)의 상면들과 공면을 이룰 수 있다. 본 실시예에 있어서, 상기 제1 층간 절연막(130)은 상기 식각 정지막(125)이 형성된 상기 리세스 영역들(RS1~RS3)을 채울 수 있다. 상기 제1 층간 절연막(130) 상에 제2 층간 절연막(150)이 배치될 수 있다. 상기 제1 및 제2 층간 절연막들(130, 150)은 실리콘 산화막을 포함할 수 있다.
각각의 상기 게이트 전극들(GE) 양측에 소스/드레인 콘택들(CA)이 배치될 수 있다. 상기 소스/드레인 콘택들(CA)은 상기 제2 층간 절연막(150), 상기 제1 층간 절연막(130), 및 상기 식각 정지막(125)을 관통하여 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 전기적으로 연결될 수 있다. 평면적 관점에서, 상기 소스/드레인 콘택들(CA)은 적어도 하나의 상기 제1 활성 패턴들(AP1) 또는 적어도 하나의 상기 제2 활성 패턴들(AP2)을 가로지를 수 있다.
각각의 상기 소스/드레인 콘택들(CA)은, 제1 도전 패턴(160), 및 상기 제1 도전 패턴(160) 상의 제2 도전 패턴(165)을 포함할 수 있다. 상기 제1 도전 패턴(160)은 배리어 도전막일 수 있다. 일 예로, 상기 제1 도전 패턴(160)은 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막 중 적어도 하나를 포함할 수 있다. 상기 제2 도전 패턴(165)은 금속막일 수 있다. 일 예로, 상기 제2 도전 패턴(165)은 텅스텐, 티타늄 및 탄탈륨 중 적어도 하나를 포함할 수 있다. 도시되진 않았지만, 각각의 상기 소스/드레인 콘택들(CA)과 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2) 사이에 금속 실리사이드막이 개재될 수 있다. 상기 금속 실리사이드막은 일 예로, 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다.
이어서, 상기 제2 영역(R2)을 중심으로 설명한다. 앞서 상기 제1 영역(R1)에서 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다. 상기 제2 영역(R2)의 제2 방향(D2)에 따른 단면은, 앞서 도 2a를 참조하여 설명한 상기 제1 영역(R1)과 유사할 수 있다.
도 1 및 도 2d를 다시 참조하면, 상기 제2 영역(R2)은 제2 NMOSFET 영역(NR2) 및 제2 PMOSFET 영역(PR2)을 포함할 수 있다. 상기 제2 NMOSFET 영역(NR2)은 n형 트랜지스터가 배치되는 활성 영역일 수 있고, 상기 제2 PMOSFET 영역(PR2)은 p형 트랜지스터가 배치되는 활성 영역일 수 있다. 상기 제2 NMOSFET 영역(NR2) 및 상기 제2 PMOSFET 영역(PR2)은 복수개로 제공되어, 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 제2 NMOSFET 영역(NR2) 및 상기 제2 PMOSFET 영역(PR2)은 제1 소자 분리 패턴들(ST1)에 의해 서로 분리될 수 있다.
상기 제2 영역(R2) 상에 활성 패턴들(AP1, AP2)이 제공될 수 있다. 구체적으로, 상기 제2 영역(R2)의 상기 제2 NMOSFET 영역(NR2) 상에, 상기 기판(100)으로부터 돌출된 제1 활성 패턴들(AP1)이 배치될 수 있고, 상기 제2 영역(R2)의 상기 제2 PMOSFET 영역(PR2) 상에, 상기 기판(100)으로부터 돌출된 제2 활성 패턴들(AP2)이 배치될 수 있다.
상기 제2 영역(R2) 상의 상기 제1 및 제2 활성 패턴들(AP1, AP2)은 서로 실질적으로 동일한 간격으로 이격될 수 있다. 일 예로, 상기 제2 PMOSFET 영역(PR2) 상의 상기 제2 활성 패턴들(AP2) 간의 상기 제1 방향(D1)으로의 거리는 제4 길이(L4)일 수 있으며, 상기 제2 NMOSFET 영역(NR2) 상의 상기 제1 활성 패턴들(AP1) 간의 상기 제1 방향(D1)으로의 거리는 제5 길이(L5)일 수 있다. 여기서, 상기 제4 길이(L4)와 상기 제5 길이(L5)는 실질적으로 동일할 수 있다. 한편, 상기 제4 길이(L4)는 앞서 설명한 제2 길이(L2)보다 작을 수 있다.
상기 제2 영역(R2) 상의 상기 제1 활성 패턴들(AP1) 사이의 트렌치들, 및 상기 제2 활성 패턴들(AP2) 사이의 트렌치들을 채우는 제2 소자 분리 패턴들(ST2)이 배치될 수 있다. 상기 제2 소자 분리 패턴들(ST2)의 제2 부분들(P2)의 상부는 리세스될 수 있다. 즉, 상기 제2 부분들(P2)은 각각 리세스 영역들(RS4, RS5)을 포함할 수 있다. 도 2d를 다시 참조하면, 상기 리세스 영역들(RS4, RS5)은 상기 제2 활성 패턴들(AP2) 사이의 제4 리세스 영역들(RS4), 및 상기 제1 활성 패턴들(AP1) 사이의 제5 리세스 영역들(RS5)을 포함할 수 있다. 이때, 상기 제4 리세스 영역들(RS4) 및 상기 제5 리세스 영역들(RS5)의 리세스된 깊이는 서로 실질적으로 동일할 수 있다. 이는, 앞서 상기 제1 영역(R1)과 달리, 상기 제1 및 제2 활성 패턴들(AP1, AP2)은 서로 실질적으로 동일한 간격으로 이격될 수 있기 때문이다. 나아가, 앞서 상기 제1 영역(R1) 상의 제2 리세스 영역들(RS2)은 상기 제4 리세스 영역들(RS4)보다 더 깊게 리세스될 수 있다. 한편, 상기 제1 소자 분리 패턴들(ST1)의 상부 역시 리세스될 수 있으며, 이때의 리세스된 깊이는 상기 제4 및 제5 리세스 영역들(RS4, RS5)보다 더 깊을 수 있다.
상기 제2 영역(R2) 상의 상기 제1 및 제2 활성 패턴들(AP1, AP2) 상에, 상기 제1 및 제2 활성 패턴들(AP1, AP2)과 교차하여 상기 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 각각의 상기 게이트 전극들(GE)의 아래에 게이트 절연 패턴(GI)이 제공될 수 있고, 각각의 상기 게이트 전극들(GE)의 양 측에 게이트 스페이서들(GS)이 제공될 수 있다. 나아가, 각각의 상기 게이트 전극들(GE)의 상면을 덮는 캐핑 패턴(GP)이 제공될 수 있다.
각각의 상기 게이트 전극들(GE)의 양 측에 위치하는, 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들에 제1 및 제2 소스/드레인 영역들(SD1, SD2)이 각각 제공될 수 있다. 한편, 앞서 상기 제1 영역(R1) 상의 상기 제2 소스/드레인 영역들(SD2)은 상기 제1 방향(D1)으로 서로 이격되어 배열될 수 있다. 그러나, 상기 제2 영역(R2) 상의 상기 제2 소스/드레인 영역들(SD2)은 서로 병합(merge)되어, 일체로 상기 제1 방향(D1)으로 연장되는 소스/드레인 영역을 구성할 수 있다. 이는, 상기 제2 영역(R2)상의 상기 제2 활성 패턴들(AP2) 사이의 간격이 상기 제1 영역(R1)상의 상기 제2 활성 패턴들(AP2) 사이의 간격보다 작기 때문이다(L4<L2).
상기 제2 영역(R2) 상에 식각 정지막(125)이 배치될 수 있다. 상기 식각 정지막(125)은 상기 제1 및 제2 소자 분리 패턴들(ST1, ST2)의 상면들 및 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)을 덮을 수 있다. 상기 식각 정지막(125)은 상기 제4 리세스 영역들(RS4)의 내면들을 덮을 수 없다. 이는, 상기 제2 소스/드레인 영역들(SD2)이 서로 병합되었기 때문이다. 반면, 상기 식각 정지막(125)은 상기 제5 리세스 영역들(RS5)의 내면들을 덮을 수 있다.
상기 제2 영역(R2) 상에 상기 게이트 전극들(GE)간의 사이를 채우는 제1 층간 절연막(130)이 배치될 수 있다. 상기 제1 층간 절연막(130)은 상기 식각 정지막(125)이 형성된 상기 제5 리세스 영역들(RS5)을 채울 수 있다. 반면, 상기 제4 리세스 영역들(RS4)은 상기 제1 층간 절연막(130)에 의해 채워지지 않을 수 있다. 즉, 상기 제2 소스/드레인 영역들(SD2) 아래의 상기 제4 리세스 영역들(RS4) 내에 제1 에어갭들(AG1)이 각각 형성될 수 있다. 상기 제1 에어갭들(AG1)은 고상 물질이 제공되지 않는 영역으로, 실질적으로 빈 공간일 수 있다. 구체적으로, 상기 제1 에어갭들(AG1)은 상기 제2 소스/드레인 영역들(SD2)과 상기 제2 소자 분리 패턴들(ST2)에 의해 직접 둘러싸일 수 있다. 즉, 상기 제1 에어갭들(AG1)은 상기 식각 정지막(125)에 의해 둘러싸이지 않을 수 있다. 상기 제2 소스/드레인 영역들(SD2) 아래에 상기 제1 에어갭들(AG1)이 제공됨으로써, 상기 제2 활성 패턴들(AP2) 사이의 기생 캐패시터가 감소될 수 있다.
각각의 상기 게이트 전극들(GE) 양측에 소스/드레인 콘택들(CA)이 배치될 수 있다. 상기 소스/드레인 콘택들(CA)은 제2 층간 절연막(150), 상기 제1 층간 절연막(130), 및 상기 식각 정지막(125)을 관통하여 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 전기적으로 연결될 수 있다.
도 3, 5 및 8은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 4a 내지 4c는 각각 도 3의 의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이고, 도 6a 내지 6d는 각각 도 5의 의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이고, 도 7a 내지 7d는 각각 도 5의 의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이고, 도 9a 내지 9d는 각각 도 8의 의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다.
도 3 및 도 4a 내지 4c를 참조하면, 제1 영역(R1) 및 제2 영역(R2)을 포함하는 기판(100)이 제공될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 상기 제1 영역(R1)은 데이터를 저장하기 위한 복수의 메모리 셀들이 형성되는 메모리 셀 영역의 일부일 수 있고, 상기 제2 영역(R2)은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역의 일부일 수 있다.
각 영역들(R1, R2)은 NMOSFET 영역(NR1, NR2) 및 PMOSFET 영역(PR1, PR2)을 포함할 수 있다. 본 실시예에서, NMOSFET 영역(NR1, NR2)은 하나의 n형 트랜지스터가 배치되는 활성 영역으로 정의될 수 있고, PMOSFET 영역(PR1, PR2)은 하나의 p형 트랜지스터가 배치되는 활성 영역으로 정의될 수 있다. 각 영역들의 NMOSFET 영역(NR1, NR2) 및 PMOSFET 영역(PR1, PR2)은, 일 예로 제1 방향(D1)을 따라 배열될 수 있다. 그러나, 본 발명의 개념에 이에 제한되는 것은 아니다.
각 영역들(R1, R2)의 상기 기판(100)을 패터닝하여 제1 활성 패턴들(AP1)을 정의하는 제1 트렌치들(101) 및 제2 활성 패턴들(AP2)을 정의하는 제2 트렌치들(102)이 형성될 수 있다. 상기 제1 및 제2 활성 패턴들(AP1, AP2)은 제1 방향(D1)으로 배열될 수 있고, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다.
이어서, 상기 제1 영역(R1)의 상기 기판(100)을 다시 패터닝하여, 깊은 트렌치들(103)이 형성될 수 있다. 상기 깊은 트렌치들(103)은 제1 NMOSFET 영역(NR1) 및 제1 PMOSFET 영역(PR1)의 양 측에 형성될 수 있다. 한편, 상기 제2 영역(R2)의 상기 기판(100)을 다시 패터닝하여, 깊은 트렌치들(103)이 형성될 수 있다. 상기 깊은 트렌치들(103)의 바닥면들은 상기 제1 및 제2 트렌치들(101, 102)의 바닥면들보다 더 낮을 수 있다. 상기 제2 영역(R2)의 상기 깊은 트렌치들(103)은, 제2 NMOSFET 영역(NR2) 및 제2 PMOSFET 영역(PR2) 사이에 형성되어 이들을 정의할 수 있다.
상기 제1 영역(R1) 상의 상기 제1 활성 패턴들(AP1)은, 이들간의 거리가 제1 길이(L1)가 되도록 형성될 수 있고, 상기 제1 영역(R1) 상의 상기 제2 활성 패턴들(AP2)은, 이들간의 거리가 제2 길이(L2)가 되도록 형성될 수 있다. 한편, 서로 인접하는 상기 제1 활성 패턴(AP1)과 상기 제2 활성 패턴(AP2)은, 이들간의 거리가 제3 길이(L3)가 되도록 형성될 수 있다. 여기서, 상기 제2 길이(L2)는 상기 제1 길이(L1)보다 크고, 상기 제3 길이(L3)는 상기 제2 길이(L2)보다 클 수 있다.
반면, 상기 제2 영역(R2) 상의 상기 제2 활성 패턴들(AP2)은, 이들간의 거리가 제4 길이(L4)가 되도록 형성될 수 있고, 상기 제2 영역(R2) 상의 상기 제1 활성 패턴들(AP1)은, 이들간의 거리가 제5 길이(L5)가 되도록 형성될 수 있다. 여기서, 상기 제4 길이(L4)는 상기 제5 길이(L5)와 실질적으로 동일할 수 있다.
각 영역들(R1, R2) 상의 상기 깊은 트렌치들(103) 내에 제1 소자 분리 패턴들(ST1)이 형성될 수 있다. 또한, 상기 제1 및 제2 트렌치들(101, 102) 내에 제2 소자 분리 패턴들(ST2)이 형성될 수 있다. 상기 제2 소자 분리 패턴들(ST2)은 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출되도록 형성될 수 있다. 상기 제2 소자 분리 패턴들(ST2)에 의해 노출되는 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 각각 제1 및 제2 활성 핀들(AF1, AF2)일 수 있다. 일 예로, 상기 제1 소자 분리 패턴들(ST1)과 상기 제2 소자 분리 패턴들(ST2)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다. 상기 제1 및 제2 소자 분리 패턴들(ST1, ST2)은 실리콘 산화막을 이용해 형성될 수 있다.
도 5 및 도 6a 내지 6d를 참조하면, 각 영역들(R1, R2)의 기판(100) 상에, 희생 게이트 패턴들(110) 및 이들 상의 게이트 마스크 패턴들(115)이 형성될 수 있다. 상기 희생 게이트 패턴들(110)은, 상기 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 상기 제1 방향(D1)으로 연장되도록 형성될 수 있다. 각각의 상기 희생 게이트 패턴들(110)은, 상기 제1 및 제2 활성 핀들(AF1, AF2)의 상면 및 측벽들을 덮으며, 상기 제1 및 제2 소자 분리 패턴들(ST1, ST2)의 상면 상으로 연장될 수 있다.
상기 희생 게이트 패턴들(110) 및 상기 게이트 마스크 패턴들(115)을 형성하는 것은, 상기 기판(100) 상에 상기 제1 및 제2 활성 핀들(AF1, AF2)을 덮는 희생 게이트막 및 게이트 마스크막을 순차적으로 형성하는 것, 및 이들을 순차적으로 패터닝하는 것을 포함할 수 있다. 상기 희생 게이트막은 폴리 실리콘을 포함할 수 있다. 상기 게이트 마스크막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
상기 희생 게이트 패턴들(110)이 상기 제1 및 제2 활성 핀들(AF1, AF2)을 가로지르도록 형성됨에 따라, 각각의 상기 제2 소자 분리 패턴들(ST2)은 제1 부분(P1) 및 제2 부분들(P2)을 가질 수 있다. 상기 제1 부분(P1)은, 상기 희생 게이트 패턴(110) 아래에 위치하고 상기 희생 게이트 패턴(110)과 수직적으로 중첩되는 상기 제2 소자 분리 패턴(ST2)의 일부분일 수 있다. 상기 제2 부분들(P2)은, 상기 희생 게이트 패턴(110)의 양측에 위치하며, 상기 제1 부분(P1)을 사이에 두고 서로 수평적으로 분리된 상기 제2 소자 분리 패턴(ST2)의 다른 부분들일 수 있다.
이어서, 상기 기판(100) 상에, 상기 희생 게이트 패턴들(110)를 콘포말하게 덮는 게이트 스페이서막(120)이 형성될 수 있다. 일 예로, 상기 게이트 스페이서막(120)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나로 형성될 수 있다. 상기 게이트 스페이서막(120)은 CVD 또는 ALD와 같은 증착 공정에 의해 형성될 수 있다. 상기 게이트 스페이서막(120)은 상기 희생 게이트 패턴들(110)에 의해 노출되는 상기 제1 및 제2 활성 핀들(AF1, AF2) 역시 덮을 수 있다.
도 7a 내지 도 7d를 참조하면, 상기 게이트 스페이서막(120)을 이방성 식각하여, 각각의 상기 희생 게이트 패턴들(110)의 양 측벽들을 덮는 게이트 스페이서들(GS)이 형성될 수 있다.
각 영역들(R1, R2) 상에서, 각각의 상기 희생 게이트 패턴들(110) 양 측의 상기 제1 활성 패턴들(AP1)의 상부들, 및 상기 제2 활성 패턴들(AP2)의 상부들이 제거될 수 있다. 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 제거하는 것은, 상기 기판(100) 상에 마스크 패턴을 형성하고, 이를 식각 마스크로 하는 식각 공정을 수행하는 것을 포함할 수 있다. 상기 식각 공정은 건식 및/또는 습식 식각 공정을 포함할 수 있다.
한편, 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 제거할 때, 상기 제2 활성 패턴들(AP2)의 상부들을 과식각하여, 상기 제1 활성 패턴들(AP1)의 상부들보다 더 깊게 제거할 수 있다.
각각의 상기 제1 활성 패턴들(AP1)은, 이들의 상부가 제거된 부분에서 제1 상면(TSa1)을 가질 수 있고, 상기 희생 게이트 패턴들(110)에 의해 제거되지 않은 부분에서 제2 상면(TSa2)을 가질 수 있다. 따라서, 상기 제2 상면(TSa2)은 상기 제1 상면(TSa1)보다 더 높을 수 있다. 각각의 상기 제2 활성 패턴들(AP2)은, 이들의 상부가 제거된 부분에서 제1 상면(TSb1)을 가질 수 있고, 상기 희생 게이트 패턴들(110)에 의해 제거되지 않은 부분에서 제2 상면(TSb2)을 가질 수 있다. 따라서, 상기 제2 상면(TSb2)은 상기 제1 상면(TSb1)보다 더 높을 수 있다. 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 제거되면서, 상기 제1 상면들(TSa1, TSb1)은 모두 아래로 라운드지게 식각될 수 있다.
상기 제2 활성 패턴들(AP2)이 상기 제1 활성 패턴들(AP1)에 비해 더 많이 식각되었기 때문에, 각각의 상기 제2 활성 패턴들(AP2)의 상기 제1 상면(TSb1)은, 각각의 상기 제1 활성 패턴들(AP1)의 상기 제1 상면(TSa1)보다 더 낮을 수 있다. 나아가, 상기 제2 활성 패턴(AP2)의 상기 제1 상면(TSb1)의 폭(W2)은, 상기 제1 활성 패턴(AP1)의 상기 제1 상면(TSa1)의 폭(W1)보다 더 클 수 있다. 그러나, 각각의 상기 제1 활성 패턴들(AP1)의 상기 제2 상면(TSa2)과 각각의 상기 제2 활성 패턴들(AP2)의 상기 제2 상면(TSb2)은 서로 실질적으로 동일한 레벨에 위치할 수 있다.
상기 제1 영역(R1) 상에서, 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 제거되는 동안, 상기 제2 소자 분리 패턴(ST2)의 상기 제2 부분들(P2)의 상부가 리세스될 수 있다. 그 결과, 상기 제2 소자 분리 패턴(ST2)의 상기 제2 부분들(P2)에 리세스 영역들(RS1, RS2, RS3)이 각각 형성될 수 있다.
구체적으로, 상기 제1 활성 패턴들(AP1) 사이에 제1 리세스 영역들(RS1), 상기 제2 활성 패턴들(AP2) 사이에 제2 리세스 영역들(RS2), 및 서로 인접하는 상기 제1 활성 패턴(AP1)과 상기 제2 활성 패턴(AP2) 사이에 제3 리세스 영역들(RS3)이 형성될 수 있다. 패턴 밀도(즉, 제1 및 제2 활성 패턴들(AP1, AP2) 간의 간격)에 따라 상기 제1 내지 제3 리세스 영역들(RS1~RS3)의 리세스된 깊이가 서로 다를 수 있다.
상기 제2 영역(R2) 상에서, 상기 제2 소자 분리 패턴(ST2)의 상기 제2 부분들(P2)의 상부 역시 리세스될 수 있다. 그 결과, 상기 제2 소자 분리 패턴(ST2)의 상기 제2 부분들(P2)에 리세스 영역들(RS4, RS5)이 각각 형성될 수 있다.
구체적으로, 상기 제2 활성 패턴들(AP2) 사이에 제4 리세스 영역들(RS4), 및 상기 제1 활성 패턴들(AP1) 사이에 제5 리세스 영역들(RS5)이 형성될 수 있다. 상기 제4 및 제5 리세스 영역들(RS4, RS5)은 서로 실질적으로 동일하게 리세스될 수 있다.
이어서, 각각의 상기 희생 게이트 패턴들(110)의 양측에 제1 및 제2 소스/드레인 영역들(SD1, SD2)이 형성될 수 있다. 상기 제1 소스/드레인 영역들(SD1)은 상기 제1 활성 패턴들(AP1)의 상기 제1 상면들(TSa1) 상에 각각 형성될 수 있고, 상기 제2 소스/드레인 영역들(SD2)은 상기 제2 활성 패턴들(AP2)의 상기 제1 상면들(TSb1) 상에 각각 형성될 수 있다. 즉, 상기 제1 소스/드레인 영역들(SD1)은, 상기 제1 활성 패턴들(AP1)의 상기 제1 상면들(TSa1)을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 통해 형성될 수 있다. 상기 제2 소스/드레인 영역들(SD2)은, 상기 제2 활성 패턴들(AP2)의 상기 제1 상면들(TSb1)을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 통해 형성될 수 있다.
상기 제1 소스/드레인 영역들(SD1)은, 그들 사이에 개재된 상기 제1 활성 핀들(AF1)의 제1 채널 영역들(CH1)에 인장성 스트레인을 유발할 수 있도록 형성될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 제1 소스/드레인 영역들(SD1)은 Si층 또는 SiC층으로 형성될 수 있다. 상기 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후, 상기 제1 소스/드레인 영역들(SD1)에 n형의 불순물이 도핑될 수 있다.
한편, 상기 제2 소스/드레인 영역들(SD2)은, 그들 사이에 개재된 상기 제2 활성 핀들(AF2)의 제2 채널 영역들(CH2)에 압축성 스트레인을 유발할 수 있도록 형성될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 제2 소스/드레인 영역들(SD2)은 SiGe층으로 형성될 수 있다. 상기 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후, 상기 제2 소스/드레인 영역들(SD2)에 p형의 불순물이 도핑될 수 있다.
상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)은 서로 다른 물질로 에피택시얼 성장되었기 때문에, 이들의 형태 및 크기는 서로 다르게 형성될 수 있다. 예를 들어, 상기 제1 소스/드레인 영역들(SD1)의 최대 폭(W3)과 상기 제2 소스/드레인 영역들(SD2)의 상기 제2 방향(D2)으로의 최대 폭(W4)은 서로 다를 수 있다. 나아가, 상기 제2 소스/드레인 영역들(SD2)은 상기 제1 소스/드레인 영역들(SD1)에 비해 더 균일하게 성장될 수 있다. 따라서 상기 제1 방향(D1)에 따른 단면에서, 상기 제2 소스/드레인 영역들(SD2)은 뾰족한 상부를 가질 수 있다. 반면, 상기 제1 소스/드레인 영역들(SD1)은 비교적 평평한 상부를 가질 수 있다.
상기 제1 영역(R1) 상의 상기 제2 소스/드레인 영역들(SD2)은 서로 상기 제1 방향(D1)으로 이격되도록 형성될 수 있다. 반면, 상기 제2 영역(R2) 상의 상기 제2 소스/드레인 영역들(SD2)은, 이들의 에피택시얼 성장 중에 서로 병합될 수 있다. 이로써, 일체로 상기 제1 방향(D1)으로 연장되는 소스/드레인 영역이 형성될 수 있다. 한편, 상기 제2 영역(R2) 상의 상기 제2 소스/드레인 영역들(SD2)이 병합되면서, 이들 아래에 제1 에어갭들(AG1)이 형성될 수 있다. 상기 제1 에어갭들(AG1)은 상기 제2 소스/드레인 영역들(SD2)과 상기 제2 소자 분리 패턴들(ST2)에 의해 직접 둘러싸인 영역일 수 있다.
도 8 및 도 9a 내지 9d를 참조하면, 각 영역들(R1, R2) 상에 식각 정지막(125)이 콘포말하게 형성될 수 있다. 상기 식각 정지막(125)은, 상기 제1 및 제2 소자 분리 패턴들(ST1, ST2), 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2) 및 상기 게이트 스페이서들(GS)을 덮도록 형성될 수 있다. 나아가, 상기 식각 정지막(125)은 상기 제2 소자 분리 패턴들(ST2)의 상기 제1, 2, 3, 5 리세스 영역들(RS1~RS3, RS5)의 내면을 덮도록 형성될 수 있다. 상기 식각 정지막(125)은 후술할 제1 층간 절연막(130)과 식각 선택성이 있은 물질로 형성될 수 있다. 일 예로, 상기 식각 정지막(125)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 상기 식각 정지막(125)은 CVD 공정 또는 ALD 공정에 의해 형성될 수 있다.
상기 식각 정지막(125)이 형성된 기판(100) 상에 제1 층간 절연막(130)이 형성될 수 있다. 일 예로, 상기 제1 층간 절연막(130)은 실리콘 산화막으로 형성될 수 있다. 이어서, 상기 희생 게이트 패턴들(110)의 상면들이 노출될 때까지 상기 제1 층간 절연막(130)을 평탄화하는 공정이 수행될 수 있다. 평탄화 공정은 에치백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다. 상기 제1 층간 절연막(130)을 평탄화할 때, 상기 희생 게이트 패턴들(110) 상의 상기 식각 정지막(125)의 일부 및 상기 게이트 마스크 패턴들(115)이 함께 제거될 수 있다.
노출된 상기 희생 게이트 패턴들(110)을 제거하여, 게이트 스페이서들(GS) 사이에서 상기 제1 및 제2 활성 핀들(AF1, AF2)의 상기 제1 및 제2 채널 영역들(CH1, CH2)을 노출하는 갭 영역들(140)이 형성될 수 있다. 상기 갭 영역들(140)은 상기 희생 게이트 패턴들(110)을 선택적으로 제거하는 식각 공정을 수행하여 형성될 수 있다.
노출된 상기 제1 및 제2 채널 영역들(CH1, CH2) 상에 플라즈마를 이용한 산화 공정을 수행하여, 상기 제1 및 제2 채널 영역들(CH1, CH2)로부터 계면막들(IL)을 각각 성장시킬 수 있다. 즉 상기 계면막(131)은, 노출된 상기 제1 및 제2 채널 영역들(CH1, CH2)의 열적 산화(Thermal Oxidation) 및/또는 화학적 산화(Chemical Oxidation)의 결과물일 수 있다. 상기 산화 공정은 산소(O2), 오존(O3) 및 수증기(H2O) 중 적어도 하나의 플라즈마를 이용할 수 있다. 상기 계면막들(IL)은 실리콘 산화막을 포함할 수 있다.
이어서, 각각의 상기 갭 영역들(140)을 순차적으로 채우는 게이트 절연 패턴(GI) 및 게이트 전극(GE)이 형성될 수 있다. 구체적으로, 상기 갭 영역들(140) 상에 게이트 절연막이 형성되어, 상기 갭 영역들(140)의 일부를 채울 수 있다. 상기 게이트 유전막은 상기 제1 및 제2 활성 핀들(AF1, AF2)의 상면들을 덮도록 형성될 수 있다. 일 예로, 상기 게이트 유전막은 실리콘 산화막, 실리콘 산화질화막, 및 실리콘 산화막보다 유전상수가 높은 고유전막 중 적어도 하나로 형성될 수 있다. 상기 게이트 유전막 상에 게이트 도전막이 형성되어, 상기 갭 영역들(140)의 잔부를 모두 채울 수 있다. 일 예로, 상기 게이트 도전막은 도핑된 반도체, 도전성 금속 질화물 및 금속 중 적어도 하나로 형성될 수 있다. 차례로 적층된 상기 게이트 유전막 및 상기 게이트 도전막을 평탄화하여, 각각의 상기 갭 영역들(140) 내에 상기 게이트 절연 패턴(GI) 및 상기 게이트 전극(GE)이 형성될 수 있다.
이후, 상기 갭 영역들(140) 내의 상기 게이트 절연 패턴들(GI) 및 게이트 전극들(GE)을 일부 리세스하고, 상기 게이트 전극들(GE) 상에 캐핑 패턴들(GP)이 각각 형성될 수 있다. 일 예로, 상기 캐핑 패턴들(GP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나로 형성될 수 있다.
도 1 및 도 2a 내지 2d를 다시 참조하면, 상기 제1 층간 절연막(130) 상에 제2 층간 절연막(150)이 형성될 수 있다. 일 예로, 상기 제2 층간 절연막(150)은 실리콘 산화막으로 형성될 수 있다.
이어서, 각각의 상기 게이트 전극들(GE) 양측에 소스/드레인 콘택들(CA)이 형성될 수 있다. 구체적으로, 상기 제2 층간 절연막(150), 상기 제1 층간 절연막(130) 및 상기 식각 정지막(125)을 관통하여 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)을 노출하는 콘택 홀들이 형성될 수 있다. 상기 콘택 홀들이 형성될 때, 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)의 상부들이 일부 시각될 수 있다. 이어서, 각각의 상기 콘택 홀들을 순차적으로 채우는 제1 도전 패턴(160) 및 제2 도전 패턴(165)이 형성될 수 있다. 상기 제1 도전 패턴(160)은 배리어 도전막일 수 있고, 일 예로, 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막 중 적어도 하나로 형성될 수 있다. 상기 제2 도전 패턴(165)은 금속막일 수 있고, 일 예로, 텅스텐, 티타늄 및 탄탈륨 중 적어도 하나로 형성될 수 있다.
도시되지는 않았지만, 후속으로 상기 제2 층간 절연막(150) 상에 상기 소스/드레인 콘택들(CA)과 각각 접속하는 배선들이 형성될 수 있다. 상기 배선들은 도전 물질을 포함할 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 D-D'선에 따른 단면도이다. 본 예에서는, 앞서 도 1 및 도 2a 내지 2d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 1 및 도 10을 참조하면, 제1 영역(R1) 상의 상기 제1 소스/드레인 영역들(SD1)은 서로 병합되어, 일체로 제1 방향(D1)으로 연장되는 소스/드레인 영역을 구성할 수 있다. 앞서 도 2c에 도시된 바와 달리, 상기 제1 소스/드레인 영역들(SD1)은 상대적으로 불규칙하게 성장되면서 서로 병합될 수 있다.
상기 제1 소스/드레인 영역들(SD1) 아래의 제1 리세스 영역들(RS1) 내에 제1 에어갭들(AG1)이 각각 형성될 수 있다. 상기 제1 에어갭들(AG1)은 상기 제1 소스/드레인 영역들(SD1)과 제2 소자 분리 패턴들(ST2)에 의해 직접 둘러싸일 수 있다. 즉, 상기 제1 에어갭들(AG1)은 식각 정지막(125)에 의해 둘러싸이지 않을 수 있다. 상기 제1 소스/드레인 영역들(SD1) 아래에 제1 에어갭들(AG1)이 제공됨으로써, 제1 활성 패턴들(AP1) 사이의 기생 캐패시터가 감소될 수 있다.
한편, 상기 제1 영역(R1) 상에서, 서로 인접하는 상기 제2 소스/드레인 영역들(SD2) 사이를 상기 식각 정지막(125)이 채울 수 있다. 즉, 상기 식각 정지막(125)이 상기 제2 소스/드레인 영역들(SD2) 상에서 콘포말하게 형성될 때, 상기 제2 소스/드레인 영역들(SD2) 사이의 공간을 상기 식각 정지막(125)이 완전히 채울 수 있다. 이로써, 상기 제2 소스/드레인 영역들(SD2) 아래의 제2 리세스 영역들(RS2) 내에 제2 에어갭들(AG2)이 각각 형성될 수 있다.
상기 제2 에어갭들(AG2)은, 상기 제1 에어갭들(AG1)과는 달리, 상기 식각 정지막(125)에 의해 둘러싸일 수 있다. 나아가, 상기 제2 리세스 영역들(RS2)의 바닥면들은 상기 제1 리세스 영역들(RS1)의 바닥면들보다 더 낮기 때문에, 상기 제2 에어갭들(AG2)은 상기 제1 에어갭들(AG1)보다 더 클 수 있다. 상기 제2 소스/드레인 영역들(SD2) 아래에 제2 에어갭들(AG2)이 제공됨으로써, 제2 활성 패턴들(AP2) 사이의 기생 캐패시터가 감소될 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 D-D'선에 따른 단면도이다. 본 예에서는, 앞서 도 1 및 도 2a 내지 2d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 1 및 도 11을 참조하면, 제1 영역(R1) 상의 상기 제1 소스/드레인 영역들(SD1)은 서로 병합되어, 일체로 제1 방향(D1)으로 연장되는 소스/드레인 영역을 구성할 수 있다. 상기 제1 소스/드레인 영역들(SD1) 아래의 제1 리세스 영역들(RS1) 내에 제1 에어갭들(AG1)이 각각 형성될 수 있다.
제2 소스/드레인 영역들(SD2)과 제2 활성 패턴들(AP2) 사이의 경계에 인접하여, 제1 잔류 패턴들(123)이 제공될 수 있다. 상기 제1 잔류 패턴들(123)은 서로 인접하는 상기 제2 활성 패턴들(AP2) 사이에 배치될 수 있다. 즉, 서로 인접하는 상기 제1 활성 패턴(AP1)과 상기 제2 활성 패턴(AP2) 사이에선 상기 제1 잔류 패턴들(123)이 존재하지 않을 수 있다.
앞서 도 6c 및 도 7c를 참조하여 설명한 바와 같이, 상기 제1 및 제2 활성 패턴들(AP1, AP2)을 덮는 게이트 스페이서막(120)은, 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상부가 리세스되면서 제거될 수 있다. 그러나, 상기 제2 활성 패턴들(AP2) 사이의 상기 게이트 스페이서막(120)이 완전히 제거되지 못하고, 상기 제1 잔류 패턴들(123)로 남아있을 수 있다. 한편, 상기 제1 잔류 패턴들(123)로 인해 상기 제2 활성 패턴들(AP2)의 상부가 완전히 리세스 되지 못하면서, 상기 제2 활성 패턴들(AP2)의 제1 상면들(TSb1)은 제1 활성 패턴들(AP1)의 제1 상면들(TSa1)에 비해 경사질 수 있다.
상기 제1 잔류 패턴들(123) 및/또는 경사진 상기 제1 상면들(TSb1)로 인해, 상기 제2 소스/드레인 영역들(SD2)은 비스듬히 배치될 수 있다. 즉, 상기 제2 소스/드레인 영역(SD2)은 이와 인접하는 상기 제1 소스/드레인 영역(SD1)을 향해 기울어질 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 D-D'선에 따른 단면도이다. 본 예에서는, 앞서 도 1 및 도 2a 내지 2d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 1 및 도 12를 참조하면, 제1 영역(R1)의 제1 소스/드레인 영역들(SD1)과 제1 활성 패턴들(AP1) 사이의 경계에 인접하여, 제2 잔류 패턴들(124)이 제공될 수 있다. 구체적으로, 적어도 하나의 상기 제1 소스/드레인 영역들(SD1)의 하부 양 측에 상기 제2 잔류 패턴들(124)이 배치될 수 있다. 상기 적어도 하나의 제1 소스/드레인 영역들(SD1)의 제1 방향(D1)으로의 폭은, 상기 제2 잔류 패턴들(124) 상에서부터 점차 증가할 수 있다.
앞서 도 6c 및 도 7c를 참조하여 설명한 바와 같이, 제1 및 제2 활성 패턴들(AP1, AP2)을 덮는 게이트 스페이서막(120)은, 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상부가 리세스되면서 제거될 수 있다. 그러나, 각각의 상기 제1 활성 패턴들(AP1) 양 측의 상기 게이트 스페이서막(120)이 완전히 제거되지 못하고, 상기 제2 잔류 패턴들(124)로 남아있을 수 있다.

Claims (20)

  1. 기판으로부터 수직적으로 돌출된 제1 활성 패턴 및 제2 활성 패턴;
    상기 제1 및 제2 활성 패턴들을 가로지르며 일 방향으로 연장되는 게이트 전극;
    상기 게이트 전극 일 측의 상기 제1 활성 패턴 상에 배치되는 제1 소스/드레인 영역; 및
    상기 게이트 전극 일 측의 상기 제2 활성 패턴 상에 배치되며, 상기 제1 소스/드레인 영역과 다른 도전형을 갖는 제2 소스/드레인 영역을 포함하되,
    상기 제2 소스/드레인 영역의 바닥면은 상기 제1 소스/드레인 영역의 바닥면보다 더 낮은 레벨에 위치하고,
    상기 제1 소스/드레인 영역의 상기 바닥면과 접하는 상기 제1 활성 패턴의 상면은 상기 일 방향으로 제1 폭을 갖고,
    상기 제2 소스/드레인 영역의 상기 바닥면과 접하는 상기 제2 활성 패턴의 상면은 상기 일 방향으로 제2 폭을 가지며,
    상기 제2 폭은 상기 제1 폭보다 큰 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 활성 패턴 및 상기 제1 소스/드레인 영역은 NMOSFET을 구성하고,
    상기 제2 활성 패턴 및 상기 제2 소스/드레인 영역은 PMOSFET을 구성하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 활성 패턴은 상기 게이트 전극과 수직적으로 중첩되는 제1 채널 영역을 포함하고,
    상기 제2 활성 패턴은 상기 게이트 전극과 수직적으로 중첩되는 제2 채널 영역을 포함하며,
    상기 제2 채널 영역과 상기 제2 소스/드레인 영역이 직접 접촉하는 면적은, 상기 제1 채널 영역과 상기 제1 소스/드레인 영역이 직접 접촉하는 면적보다 더 큰 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 채널 영역의 상면은 상기 제2 채널 영역의 상면과 실질적으로 동일한 레벨에 위치하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 소스/드레인 영역은 상기 기판과 실질적으로 동일한 격자 상수를 갖거나 상기 기판보다 격자 상수가 낮은 물질을 포함하고,
    상기 제2 소스/드레인 영역은 상기 기판보다 격자 상수가 큰 물질을 포함하는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 소스/드레인 영역은, 상기 일 방향으로의 최대 폭인 제3 폭을 갖고,
    상기 제2 소스/드레인 영역은, 상기 일 방향으로의 최대 폭인 제4 폭을 갖고,
    상기 제3 폭과 상기 제4 폭은 서로 다른 반도체 소자.
  7. 제1항에 있어서,
    상기 기판의 상부에 제공되며, 상기 제1 활성 패턴 및 상기 제2 활성 패턴의 사이를 채우는 소자 분리 패턴을 더 포함하되,
    상기 소자 분리 패턴은, 상기 게이트 전극과 수직적으로 중첩되는 제1 부분, 및 상기 게이트 전극 일 측의 제2 부분을 포함하며,
    상기 제2 부분은, 그 바닥면이 상기 제1 부분의 상면보다 낮은 리세스 영역을 갖는 반도체 소자.
  8. 제7항에 있어서,
    상기 리세스 영역의 바닥면은 상기 제1 및 제2 소스/드레인 영역들의 바닥면들보다 더 낮은 반도체 소자.
  9. 제7항에 있어서,
    상기 제1 및 제2 소스/드레인 영역들 및 상기 소자 분리 패턴을 덮는 식각 정지막을 더 포함하되,
    상기 식각 정지막은 상기 리세스 영역의 내면을 직접 덮는 반도체 소자.
  10. 제1항에 있어서,
    상기 게이트 전극 양 측의 게이트 스페이서들; 및
    상기 게이트 전극과 상기 제1 및 제2 활성 패턴들 사이, 및 상기 게이트 전극과 상기 게이트 스페이서들 사이에 개재된 게이트 절연 패턴을 더 포함하는 반도체 소자.
  11. 기판으로부터 수직적으로 돌출된 한 쌍의 제1 활성 패턴들 및 한 쌍의 제2 활성 패턴들;
    상기 제1 및 제2 활성 패턴들 사이의 트렌치들을 채우는 소자 분리 패턴들;
    상기 제1 및 제2 활성 패턴들을 가로지르며 일 방향으로 연장되는 게이트 전극;
    상기 게이트 전극 일 측의 상기 제1 활성 패턴들 상에 각각 배치되는 한 쌍의 제1 소스/드레인 영역들; 및
    상기 게이트 전극 일 측의 상기 제2 활성 패턴들 상에 각각 배치되는 한 쌍의 제2 소스/드레인 영역들을 포함하되,
    상기 제1 소스/드레인 영역들의 바닥면들과 접하는 상기 제1 활성 패턴들의 상면들은 각각 상기 일 방향으로 제1 폭을 갖고,
    상기 제2 소스/드레인 영역들의 바닥면들과 접하는 상기 제2 활성 패턴들의 상면들은 각각 상기 일 방향으로 제2 폭을 가지며,
    상기 제2 폭은 상기 제1 폭보다 큰 반도체 소자.
  12. 제11항에 있어서,
    상기 제1 활성 패턴들의 상부들은 NMOSFET의 채널 영역들을 구성하고,
    상기 제2 활성 패턴들의 상부들은 PMOSFET의 채널 영역들을 구성하는 반도체 소자.
  13. 제11항에 있어서,
    서로 인접하는 상기 한 쌍의 제1 활성 패턴들간의 상기 일 방향으로의 거리는 제1 길이를 갖고,
    서로 인접하는 상기 한 쌍의 제2 활성 패턴들간의 상기 일 방향으로의 거리는 제2 길이를 갖고,
    서로 인접하는 상기 제1 활성 패턴 및 상기 제2 활성 패턴간의 상기 일 방향으로의 거리는 제3 길이를 갖고,
    상기 제2 길이는 상기 제1 길이보다 크고, 상기 제3 길이는 상기 제2 길이보다 더 큰 반도체 소자.
  14. 제11항에 있어서,
    상기 제2 소스/드레인 영역들이 상기 제2 활성 패턴들과 각각 접촉하는 면적은, 상기 제1 소스/드레인 영역들이 상기 제1 활성 패턴들과 각각 접촉하는 면적보다 더 큰 반도체 소자.
  15. 제11항에 있어서,
    상기 제1 소스/드레인 영역들은 서로 일체로 연결되어, 이들 아래에 적어도 하나의 제1 에어갭을 정의하고,
    상기 제1 에어갭은 상기 제1 소스/드레인 영역들 및 상기 소자 분리 패턴들에 의해 직접 둘러싸인 반도체 소자.
  16. 제15항에 있어서,
    상기 제1 및 제2 소스/드레인 영역들 및 상기 소자 분리 패턴들을 덮는 식각 정지막을 더 포함하되,
    상기 식각 정지막은, 서로 인접하는 상기 한 쌍의 제2 소스/드레인 영역들 사이의 공간을 채워, 상기 제2 소스/드레인 영역들 아래에 적어도 하나의 제2 에어갭을 정의하며,
    상기 제2 에어갭은 상기 식각 정지막에 의해 둘러싸인 반도체 소자.
  17. 제16항에 있어서,
    상기 제2 에어갭은 상기 제1 에어갭보다 더 큰 부피를 갖는 반도체 소자.
  18. 제11항에 있어서,
    상기 제2 활성 패턴들과 상기 제2 소스/드레인 영역들 사이의 경계에 인접하는 제1 잔류 패턴들을 더 포함하되,
    상기 제1 잔류 패턴들은 서로 인접하는 상기 한 쌍의 제2 활성 패턴들 사이에 배치되는 반도체 소자.
  19. 제18항에 있어서,
    적어도 하나의 상기 제2 소스/드레인 영역들은, 그와 인접하는 상기 제1 소스/드레인 영역들을 향해 기울어진 반도체 소자.
  20. 제11항에 있어서,
    상기 제1 활성 패턴들과 상기 제1 소스/드레인 영역들 사이의 경계에 인접하는 제2 잔류 패턴들을 더 포함하되,
    상기 제2 잔류 패턴들은 적어도 하나의 상기 제1 소스/드레인 영역들의 하부의 양 측에 배치되는 반도체 소자.
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