KR20200140976A - 반도체 소자 - Google Patents

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drain
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정서진
조진영
김석훈
유정호
이승훈
이시형
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Abstract

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는, 기판; 상기 기판 상에 제공되어 제1 활성 패턴을 정의하는 소자 분리막; 상기 제1 활성 패턴 상의 한 쌍의 제1 소스/드레인 패턴들, 상기 한 쌍의 제1 소스/드레인 패턴들은 제1 방향으로 서로 이격되고; 상기 한 쌍의 제1 소스/드레인 패턴들 사이의 제1 채널 패턴; 및 상기 제1 채널 패턴 상에서, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 게이트 전극을 포함한다. 상기 제1 활성 패턴은, 적어도 하나의 상기 제1 소스/드레인 패턴들 아래에 제공된 제1 비정질 영역을 포함하고, 상기 적어도 하나의 제1 소스/드레인 패턴들의 상기 제1 방향으로의 최대 폭은 제1 폭이고, 상기 제1 비정질 영역의 상기 제1 방향으로의 최대 폭은 제2 폭이며, 상기 제2 폭은 상기 제1 폭보다 작다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판; 상기 기판 상에 제공되어 제1 활성 패턴을 정의하는 소자 분리막; 상기 제1 활성 패턴 상의 한 쌍의 제1 소스/드레인 패턴들, 상기 한 쌍의 제1 소스/드레인 패턴들은 제1 방향으로 서로 이격되고; 상기 한 쌍의 제1 소스/드레인 패턴들 사이의 제1 채널 패턴; 및 상기 제1 채널 패턴 상에서, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 게이트 전극을 포함할 수 있다. 상기 제1 활성 패턴은, 적어도 하나의 상기 제1 소스/드레인 패턴들 아래에 제공된 제1 비정질 영역을 포함하고, 상기 적어도 하나의 제1 소스/드레인 패턴들의 상기 제1 방향으로의 최대 폭은 제1 폭이고, 상기 제1 비정질 영역의 상기 제1 방향으로의 최대 폭은 제2 폭이며, 상기 제2 폭은 상기 제1 폭보다 작을 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판; 상기 기판 상에 제공되어 활성 패턴을 정의하는 소자 분리막, 상기 활성 패턴은 제1 방향으로 연장되고; 상기 활성 패턴 상의 채널 패턴 및 소스/드레인 패턴; 및 상기 채널 패턴 상에서, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 게이트 전극을 포함할 수 있다. 상기 채널 패턴의 상면은, 상기 소자 분리막의 상면보다 높고, 상기 활성 패턴은, 상기 소스/드레인 패턴 아래에 제공된 비정질 영역을 포함하며, 상기 소스/드레인 패턴은, 상기 제1 방향으로 상기 소스/드레인 패턴의 최대 폭을 갖는 영역을 포함하고, 상기 비정질 영역은, 상기 소스/드레인 패턴의 상기 영역과 상기 채널 패턴 사이에서 제외될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판; 상기 기판 상에 제공되어 활성 패턴을 정의하는 소자 분리막, 상기 활성 패턴의 상부는 상기 소자 분리막 위로 수직하게 돌출되고; 상기 활성 패턴의 상기 상부에 제공된 한 쌍의 소스/드레인 패턴들, 상기 한 쌍의 소스/드레인 패턴들은 제1 방향으로 서로 이격되며; 상기 한 쌍의 소스/드레인 패턴들 사이의 채널 패턴; 상기 채널 패턴의 상면 및 양 측벽들 상의 게이트 전극, 상기 게이트 전극은 상기 제1 방향과 교차하는 제2 방향으로 연장되고; 상기 채널 패턴과 상기 게이트 전극 사이에 개재되어, 상기 채널 패턴의 상기 상면 및 상기 양 측벽들을 덮는 게이트 유전막; 및 적어도 하나의 상기 소스/드레인 패턴들에 전기적으로 연결되는 활성 콘택을 포함할 수 있다. 상기 활성 패턴은, 상기 적어도 하나의 소스/드레인 패턴들 아래에 제공된 비정질 영역을 포함하고, 상기 적어도 하나의 소스/드레인 패턴들의 상기 제1 방향으로의 최대 폭은 제1 폭이고, 상기 비정질 영역의 상기 제1 방향으로의 최대 폭은 제2 폭이며, 상기 제2 폭은 상기 제1 폭보다 작을 수 있다.
본 발명에 따른 반도체 소자는, 소스/드레인 패턴 아래에 비정질 영역이 제공될 수 있다. 비정질 영역은 소스/드레인 패턴의 불순물이 활성 패턴으로 확산되는 것을 방지할 수 있다. 이로써, 소스/드레인 패턴으로부터 활성 패턴으로의 누설 전류를 방지할 수 있고 반도체 소자의 전기적 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 3, 도 5, 도 7, 도 9, 도 11 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 4, 도 6a, 도 8a, 도 10a, 도 12a 및 도 14a는 각각 도 3, 도 5, 도 7, 도 9, 도 11 및 도 13의 A-A'선에 따른 단면도들이다.
도 6b, 도 8b, 도 10b, 도 12b 및 도 14b는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 B-B'선에 따른 단면도들이다.
도 6c, 도 8c, 도 10c, 도 12c 및 도 14c는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 C-C'선에 따른 단면도들이다.
도 6d, 도 8d, 도 10d, 도 12d 및 도 14d는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 D-D'선에 따른 단면도들이다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 A-A'선에 따른 단면도이다.
도 16a 내지 도 16d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 1 및 도 2a 내지 도 2d를 참조하면, 제1 활성 영역(NR) 및 제2 활성 영역(PR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
일 실시예로, 제1 활성 영역(NR)은 NMOSFET 영역일 수 있고, 제2 활성 영역(PR)은 PMOSFET 영역일 수 있다. 제1 활성 영역(NR) 및 제2 활성 영역(PR)은, 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역에 포함될 수 있다. 일 예로, 기판(100)의 로직 셀 영역 상에 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다. 제1 활성 영역(NR) 및 제2 활성 영역(PR)은 상기 로직 트랜지스터들 중 일부를 포함할 수 있다.
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 활성 영역(NR) 및 제2 활성 영역(PR)이 정의될 수 있다. 제1 활성 영역(NR) 및 제2 활성 영역(PR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제1 활성 영역(NR) 및 제2 활성 영역(PR)은 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 영역(NR) 및 제2 활성 영역(PR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
제1 활성 영역(NR) 및 제2 활성 영역(PR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 2c 참조). 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 활성 패턴들(AP1) 각각의 상부에 제1 리세스들(RS1)이 형성될 수 있고, 제1 소스/드레인 패턴들(SD1)이 제1 리세스들(RS1)을 각각 채울 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형의 불순물(예를 들어, 인(P))을 포함할 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다.
제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 활성 패턴들(AP2) 각각의 상부에 제2 리세스들(RS2)이 형성될 수 있고, 제2 소스/드레인 패턴들(SD2)이 제2 리세스들(RS2)을 각각 채울 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형의 불순물(예를 들어, 붕소(B))을 포함할 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높은 레벨에 위치할 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제2 소스/드레인 패턴들(SD2)은 제2 채널 패턴들(CH2)에 압축 응력(compressive stress)을 제공할 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)은 소자 분리막(ST)보다 더 높은 레벨에 제공될 수 있다. 예를 들어, 제1 채널 패턴(CH1)의 상면(CH1t)은 소자 분리막(ST)의 상면(STt)보다 높을 수 있다. 제2 채널 패턴(CH2)의 상면(CH2t)은 소자 분리막(ST)의 상면(STt)보다 높을 수 있다 (도 2c 참조). 본 발명의 실시예들에 따른 제1 및 제2 채널 패턴들(CH1, CH2)은 소자 분리막(ST) 상에서 3차원 구조를 가짐으로써, 3차원 트랜지스터(3D FET)을 구현할 수 있다.
제1 활성 패턴(AP1)은, 제1 소스/드레인 패턴들(SD1) 아래에 각각 배치된 제1 비정질 영역들(AR1)을 포함할 수 있다. 제1 비정질 영역(AR1)은 제1 소스/드레인 패턴(SD1)의 바닥면과 직접 접할 수 있다. 제1 비정질 영역(AR1)의 상면(TS)은 제1 소스/드레인 패턴(SD1)의 바닥면(BS)과 직접 접할 수 있다 (도 2d 참조). 제1 비정질 영역(AR1)은, 제1 소스/드레인 패턴(SD1)의 바닥면(BS)으로부터 기판(100)의 바닥면을 향해 연장될 수 있다. 제1 비정질 영역(AR1)은 제1 소스/드레인 패턴(SD1)과 수직적으로 중첩될 수 있다.
제1 비정질 영역(AR1)은 제1 소스/드레인 패턴(SD1)의 바닥면(BS) 상에만 제한적으로 위치할 수 있다. 제1 비정질 영역(AR1)은 제1 소스/드레인 패턴(SD1)의 측벽(SDW) 상으로 연장되지 않을 수 있다. 다시 말하면, 제1 비정질 영역(AR1)은 제1 소스/드레인 패턴(SD1)과 제1 채널 패턴(CH1) 사이에서 제외될 수 있다. 제1 채널 패턴(CH1)은 제1 소스/드레인 패턴(SD1)의 측벽(SDW)과 직접 접할 수 있다.
제1 소스/드레인 패턴(SD1)의 제2 방향(D2)으로의 최대 폭은 제1 폭(W1)일 수 있다. 제1 비정질 영역(AR1)의 제2 방향(D2)으로의 최대 폭은 제2 폭(W2)일 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 작을 수 있다. 제1 비정질 영역(AR1)의 제3 방향(D3)으로의 최대 두께는 제1 두께(L1)일 수 있다.
제1 소스/드레인 패턴(SD1)의 일 영역(MRG)에서, 제1 소스/드레인 패턴(SD1)은 제2 방향(D2)으로 최대 폭(W1)을 가질 수 있다. 제1 비정질 영역(AR1)은 제1 소스/드레인 패턴(SD1)의 영역(MRG)과 제1 채널 패턴(CH1) 사이에서 제외될 수 있다.
제1 비정질 영역(AR1)은 제1 방향(D1)으로 서로 대향하는 제1 측벽(SW1) 및 제2 측벽(SW2)을 가질 수 있다 (도 2d 참조). 제1 측벽(SW1) 및 제2 측벽(SW2)은, 제1 활성 패턴(AP1)의 제1 방향(D1)으로 서로 대향하는 측벽들과 각각 정렬될 수 있다. 제1 및 제2 측벽들(SW1, SW2)은 소자 분리막(ST)에 의해 덮일 수 있다. 다시 말하면, 절연 물질이 제1 및 제2 측벽들(SW1, SW2)을 덮을 수 있다. 제1 소스/드레인 패턴(SD1)은 제1 및 제2 측벽들(SW1, SW2)과 이격될 수 있다.
제1 비정질 영역(AR1)은 비정질의 반도체 물질을 포함할 수 있다. 제1 비정질 영역(AR1)은 제1 활성 패턴(AP1)과 동일한 반도체 물질을 포함할 수 있다. 제1 활성 패턴(AP1)의 반도체 물질은, 비정질이 아니라 단결정을 가질 수 있다. 일 예로, 제1 활성 패턴(AP1)은 단결정의 실리콘을 포함할 수 있고, 제1 소스/드레인 패턴(SD1)은 단결정의 실리콘을 포함할 수 있으며, 제1 비정질 영역(AR1)은 비정질의 실리콘을 포함할 수 있다.
제1 비정질 영역(AR1)은 제1 도판트를 포함할 수 있다. 제1 도판트는, As, Ge, P, C, Si, N 및 이들의 조합으로 이루어진 군에서 선택될 수 있다. 일 예로, 제1 도판트는 비소(As)일 수 있다. 제1 비정질 영역(AR1) 내의 제1 도판트의 농도는 1E19/cm3 내지 1E22/cm3일 수 있다.
제1 비정질 영역(AR1) 주위의 제1 도판트의 농도는 매우 낮을 수 있다. 제1 비정질 영역(AR1) 내의 제1 도판트는 제1 비정질 영역(AR1)의 주위로 잘 확산되지 않을 수 있다. 예를 들어, 제1 소스/드레인 패턴(SD1) 내의 제1 도판트의 농도는 1E16/cm3보다 작을 수 있다. 제1 비정질 영역(AR1) 아래의 제1 활성 패턴(AP1) 내의 제1 도판트의 농도는 1E16/cm3보다 작을 수 있다.
제2 활성 패턴(AP2)은, 제2 소스/드레인 패턴들(SD2) 아래에 각각 배치된 제2 비정질 영역들(AR2)을 포함할 수 있다. 이하, 앞서 제1 비정질 영역(AR1)에서 설명한 내용과 중복되는 내용은 생략한다.
제2 소스/드레인 패턴(SD2)의 제2 방향(D2)으로의 최대 폭은 제3 폭(W3)일 수 있다. 제2 비정질 영역(AR2)의 제2 방향(D2)으로의 최대 폭은 제4 폭(W4)일 수 있다. 제4 폭(W4)은 제3 폭(W3)보다 작을 수 있다. 제2 비정질 영역(AR2)의 제3 방향(D3)으로의 최대 두께는 제2 두께(L2)일 수 있다.
제2 비정질 영역(AR2)의 제4 폭(W4)은 제1 비정질 영역(AR1)의 제1 폭(W1)과 같거나 다를 수 있다. 일 예로, 제2 비정질 영역(AR2)의 제4 폭(W4)은 제1 비정질 영역(AR1)의 제1 폭(W1)보다 클 수 있다. 제2 비정질 영역(AR2)의 제2 두께(L2)는 제1 비정질 영역(AR1)의 제1 두께(L1)와 같거나 다를 수 있다.
제2 비정질 영역(AR2)은 비정질의 반도체 물질을 포함할 수 있다. 제2 비정질 영역(AR2)은 제2 활성 패턴(AP2)과 동일한 반도체 물질을 포함할 수 있다. 제2 활성 패턴(AP2)의 반도체 물질은, 비정질이 아니라 단결정을 가질 수 있다. 일 예로, 제2 활성 패턴(AP2)은 단결정의 실리콘을 포함할 수 있고, 제2 소스/드레인 패턴(SD2)은 단결정의 실리콘-게르마늄을 포함할 수 있으며, 제2 비정질 영역(AR2)은 비정질의 실리콘을 포함할 수 있다.
제2 비정질 영역(AR2)은 제2 도판트를 포함할 수 있다. 제2 도판트는, 제1 비정질 영역(AR1)의 제1 도판트와 같거나 다를 수 있다. 제2 도판트는, Ge, C, N 및 이들의 조합으로 이루어진 군에서 선택될 수 있다. 제2 비정질 영역(AR2) 내의 제2 도판트의 농도는 1E19/cm3 내지 1E22/cm3일 수 있다. 제2 비정질 영역(AR2) 주위의 제2 도판트의 농도는 매우 낮을 수 있다. 제2 비정질 영역(AR2) 내의 제2 도판트는 제2 비정질 영역(AR2)의 주위로 잘 확산되지 않을 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들 상에 제공될 수 있다 (도 2c 참조). 일 예로, 게이트 전극들(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제2 활성 패턴(AP2) 사이에 게이트 유전막(GI)이 개재될 수 있다. 게이트 유전막(GI)은, 그 위의 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 게이트 유전막(GI)은 제1 채널 패턴(CH1)의 상면 및 양 측벽들을 덮을 수 있다. 게이트 유전막(GI)은, 제2 채널 패턴(CH2)의 상면 및 양 측벽들을 덮을 수 있다.
게이트 유전막(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화막을 포함할 수 있다.
한 쌍의 게이트 전극들(GE) 사이에, 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 적어도 하나의 활성 콘택(AC)이 배치될 수 있다. 활성 콘택(AC)은 금속 물질, 예를 들어 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나를 포함할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 활성 콘택(AC) 사이에 실리사이드층(미도시)이 개재될 수 있다. 활성 콘택(AC)은 상기 실리사이드층을 통해 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결될 수 있다. 상기 실리사이드층은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 소자 분리막(ST2) 상에, 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 적어도 하나의 게이트 콘택(GC)이 배치될 수 있다. 게이트 콘택(GC)은 활성 콘택(AC)과 동일한 금속 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, 제1 소스/드레인 패턴(SD1) 아래에 제1 비정질 영역(AR1)이 제공될 수 있다. 제1 비정질 영역(AR1)의 반도체 물질은 격자 구조가 불규칙한 비정질이므로, 제1 비정질 영역(AR1)은 도판트(불순물)의 확산을 억제할 수 있다. 제1 비정질 영역(AR1)은, 제1 소스/드레인 패턴(SD1)의 제1 도전형의 불순물(예를 들어, 인(P))이 제1 활성 패턴(AP1)으로 확산되는 것을 방지할 수 있다. 이로써, 제1 소스/드레인 패턴(SD1)으로부터 제1 활성 패턴(AP1)으로의 누설 전류를 방지할 수 있고 반도체 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예들에 따르면, 제2 소스/드레인 패턴(SD2) 아래에도 제2 비정질 영역(AR2)이 제공될 수 있다. 제2 비정질 영역(AR2)은, 제1 비정질 영역(AR1)과 동일하게, 제2 소스/드레인 패턴(SD2)으로부터 제2 활성 패턴(AP2)으로의 누설 전류를 방지할 수 있다.
도 3, 도 5, 도 7, 도 9, 도 11 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 4, 도 6a, 도 8a, 도 10a, 도 12a 및 도 14a는 각각 도 3, 도 5, 도 7, 도 9, 도 11 및 도 13의 A-A'선에 따른 단면도들이다. 도 6b, 도 8b, 도 10b, 도 12b 및 도 14b는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 B-B'선에 따른 단면도들이다. 도 6c, 도 8c, 도 10c, 도 12c 및 도 14c는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 C-C'선에 따른 단면도들이다. 도 6d, 도 8d, 도 10d, 도 12d 및 도 14d는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 D-D'선에 따른 단면도들이다.
도 3 및 도 4를 참조하면, 제1 활성 영역(NR) 및 제2 활성 영역(PR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)을 패터닝하여, 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 제1 활성 영역(NR) 상에 제1 활성 패턴들(AP1)이 형성될 수 있고 제2 활성 영역(PR) 상에 제2 활성 패턴들(AP2)이 형성될 수 있다. 제1 활성 패턴들(AP1) 사이 및 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 형성될 수 있다.
기판(100)을 패터닝하여, 제1 활성 영역(NR) 및 제2 활성 영역(PR) 사이에 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 깊게 형성될 수 있다.
기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 소자 분리막(ST)이 리세스될 수 있다. 이로써, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 5 및 도 6a 내지 도 6d를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MA)을 형성하는 것, 및 하드 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘막을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)은, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측벽들 상에도 형성될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측벽들은, 소자 분리막(ST) 및 희생 패턴들(PP)에 의해 덮이지 않고 노출된 부분일 수 있다.
게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 7 및 도 8a 내지 도 8d를 참조하면, 제2 활성 영역(PR) 상에 선택적으로 제1 마스크 패턴(MP1)이 형성될 수 있다. 제1 마스크 패턴(MP1)은 제1 활성 영역(NR)을 노출할 수 있다.
제1 마스크 패턴(MP1)을 식각 마스크로 제1 활성 패턴들(AP1)의 상부들을 식각하여, 제1 리세스들(RS1)이 형성될 수 있다. 상기 식각 공정 동안, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)은 식각되지 않을 수 있다. 결과적으로, 제1 리세스(RS1)는 인접하는 한 쌍의 희생 패턴들(PP) 사이에 형성될 수 있다.
제1 활성 패턴들(AP1)의 상부들을 식각하는 동안, 제1 활성 패턴들(AP1) 각각의 양 측벽들 상의 게이트 스페이서들(GS)이 함께 제거될 수 있다. 제1 활성 패턴들(AP1)의 상부들을 식각하는 동안, 제1 활성 패턴들(AP1) 사이의 소자 분리막(ST)이 리세스될 수 있다.
기판(100)의 전면 상에 이온 임플란트 공정(IIP)이 수행될 수 있다. 이온 임플란트 공정(IIP)을 통하여, 제1 리세스들(RS1) 아래에 제1 비정질 영역들(AR1)이 각각 형성될 수 있다. 구체적으로, 이온 임플란트 공정(IIP)을 통하여, 제1 리세스(RS1) 아래에 제1 도판트가 도핑될 수 있다. 제1 도판트는 제1 리세스(RS1) 아래의 반도체 결정과 충돌하여, 결정을 깰 수 있다. 제1 리세스(RS1) 아래의 반도체는 결정이 깨져 비정질 상태가 될 수 있다.
일 예로, 이온 임플란트 공정(IIP)을 수행하는 것은, 제1 도판트를 1E14/cm2 내지 1E16/cm2의 도즈, 1 keV 내지 10 keV의 에너지, 및 0° 내지 45°의 틸트 앵글(Tilt angle)로 도핑하는 것을 포함할 수 있다. 제1 도판트는, As, Ge, P, C, Si, N 및 이들의 조합으로 이루어진 군에서 선택될 수 있다. 일 예로, 제1 도판트는 비소(As)일 수 있다.
이온 임플란트 공정(IIP) 동안, 제1 마스크 패턴(MP1)에 의해 제2 활성 영역(PR) 상에는 제1 도판트가 도핑되지 않을 수 있다.
도 9 및 도 10a 내지 도 10d를 참조하면, 제1 활성 패턴들(AP1) 각각의 상부에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 리세스들(RS1)을 각각 채울 수 있다.
제1 리세스들(RS1)의 내측벽들을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정을 수행하여, 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 정의될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
일 실시예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 실시예로, 제1 소스/드레인 패턴들(SD1)이 형성된 후 제1 소스/드레인 패턴들(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, n형)을 갖도록 제1 도전형의 불순물로 도핑될 수 있다.
도 11 및 도 12a 내지 도 12d를 참조하면, 제1 마스크 패턴(MP1)이 제거될 수 있다. 제1 활성 영역(NR) 상에 선택적으로 제2 마스크 패턴(MP2)이 형성될 수 있다. 제2 마스크 패턴(MP2)은 제2 활성 영역(PR)을 노출할 수 있다.
제2 마스크 패턴(MP2)을 식각 마스크로 제2 활성 패턴들(AP2)의 상부들을 식각하여, 제2 리세스들(RS2)이 형성될 수 있다. 기판(100)의 전면 상에 이온 임플란트 공정을 수행하여, 제2 리세스들(RS2) 아래에 제2 비정질 영역들(AR2)이 각각 형성될 수 있다. 이온 임플란트 공정을 통하여, 제2 리세스(RS2) 아래에 제2 도판트가 도핑될 수 있다. 제2 도판트는, Ge, C, N 및 이들의 조합으로 이루어진 군에서 선택될 수 있다.
제2 활성 패턴들(AP2) 각각의 상부에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 제2 리세스들(RS2)의 내측벽들을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 정의될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, p형)을 갖도록 제2 도전형의 불순물로 도핑될 수 있다.
도 13 및 도 14a 내지 도 14d를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MA)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
희생 패턴들(PP)이 게이트 전극들(GE)로 교체될 수 있다. 구체적으로, 노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써 빈 공간들이 형성될 수 있다. 각각의 상기 빈 공간들 내에 게이트 유전막(GI), 게이트 전극(GE) 및 게이트 캐핑 패턴(GP)이 형성될 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 A-A'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 15를 참조하면, 각각의 제1 소스/드레인 패턴들(SD1)은, 제1 리세스(RS1) 상의 제1 반도체 층(SL1) 및 제1 반도체 층(SL1) 상의 제2 반도체 층(SL2)을 포함할 수 있다.
제1 및 제2 반도체 층들(SL1, SL2)은 제1 도전형의 불순물(예를 들어, 인(P))을 포함할 수 있다. 제2 반도체 층(SL2)의 불순물의 농도는, 제1 반도체 층(SL1)의 제1 도전형의 불순물의 농도보다 클 수 있다. 제1 반도체 층(SL1)의 불순물의 농도는 5E19/cm3 내지 1E21/cm3일 수 있다. 제2 반도체 층(SL2)의 불순물의 농도는 1E21/cm3 내지 1E23/cm3일 수 있다.
제1 비정질 영역(AR1)은 제1 반도체 층(SL1)과 직접 접촉할 수 있다. 제1 비정질 영역(AR1)은 제2 반도체 층(SL2)과 제1 반도체 층(SL1)을 사이에 두고 이격될 수 있다.
도 16a 내지 도 16d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 16a 내지 도 16d를 참조하면, 제1 활성 영역(NR) 및 제2 활성 영역(PR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 기판(100)의 상부에 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)을 정의할 수 있다. 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)은 각각 제1 활성 영역(NR) 및 제2 활성 영역(PR) 상에 정의될 수 있다.
각각의 제1 활성 패턴들(AP1) 상에, 서로 이격되어 적층된 제1 채널 패턴들(CH1)이 제공될 수 있다. 제1 활성 패턴(AP1) 상의 적층된 제1 채널 패턴들(CH1)은, 제3 방향(D3)으로 서로 이격될 수 있다. 제1 활성 패턴(AP1) 상의 적층된 제1 채널 패턴들(CH1)은, 서로 수직적으로 중첩될 수 있다.
각각의 제2 활성 패턴들(AP2) 상에, 서로 이격되어 적층된 제2 채널 패턴들(CH2)이 제공될 수 있다. 제2 활성 패턴(AP2) 상의 적층된 제2 채널 패턴들(CH2)은, 제3 방향(D3)으로 서로 이격될 수 있다. 제2 활성 패턴(AP2) 상의 적층된 제2 채널 패턴들(CH2)은, 서로 수직적으로 중첩될 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다.
각각의 제1 활성 패턴들(AP1) 상에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 각각의 제1 활성 패턴들(AP1) 상에 제1 리세스들(RS1)이 형성될 수 있고, 제1 소스/드레인 패턴들(SD1)이 제1 리세스들(RS1)을 각각 채울 수 있다. 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 적층된 제1 채널 패턴들(CH1)이 개재될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결할 수 있다.
각각의 제2 활성 패턴들(AP2) 상에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 각각의 제2 활성 패턴들(AP2) 상에 제2 리세스들(RS2)이 형성될 수 있고, 제2 소스/드레인 패턴들(SD2)이 제2 리세스들(RS2)을 각각 채울 수 있다. 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 적층된 제2 채널 패턴들(CH2)이 개재될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2)을 연결할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 소스/드레인 패턴(SD1)은 제1 리세스(RS1)의 제1 채널 패턴들(CH1) 및 제1 활성 패턴(AP1)을 씨드층으로 하여 형성된 에피택시얼 패턴일 수 있다. 제1 소스/드레인 패턴(SD1)은 Si를 포함하는 n형의 불순물 영역일 수 있다.
제2 소스/드레인 패턴(SD2)은 제2 리세스(RS2)의 제2 채널 패턴들(CH2) 및 제2 활성 패턴(AP2)을 씨드층으로 하여 형성된 에피택시얼 패턴일 수 있다. 제2 소스/드레인 패턴(SD2)은 SiGe를 포함하는 p형의 불순물 영역일 수 있다.
제1 활성 패턴(AP1)은, 제1 소스/드레인 패턴들(SD1) 아래에 각각 배치된 제1 비정질 영역들(AR1)을 포함할 수 있다. 제2 활성 패턴(AP2)은, 제2 소스/드레인 패턴들(SD2) 아래에 각각 배치된 제2 비정질 영역들(AR2)을 포함할 수 있다. 제1 및 제2 비정질 영역들(AR1, AR2)에 관한 구체적인 설명은, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 제1 및 제2 비정질 영역들(AR1, AR2)과 실질적으로 동일할 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.
게이트 전극(GE)은 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다 (도 16c 참조). 다시 말하면, 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 즉, 본 실시예에 따른 트랜지스터들은 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터일 수 있다.
각각의 제1 및 제2 채널 패턴들(CH1, CH2)과 게이트 전극(GE) 사이에 게이트 유전막(GI)이 제공될 수 있다. 게이트 유전막(GI)은 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다.
제1 활성 영역(NR) 상에서, 게이트 유전막(GI)과 제1 소스/드레인 패턴(SD1) 사이에 절연 패턴(IP)이 개재될 수 있다. 게이트 전극(GE)은, 게이트 유전막(GI)과 절연 패턴(IP)에 의해 제1 소스/드레인 패턴(SD1)으로부터 이격될 수 있다. 제2 활성 영역(PR) 상에서, 절연 패턴(IP)은 생략될 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 게이트 전극(GE)에 연결되는 게이트 콘택(GC)이 제공될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 기판;
    상기 기판 상에 제공되어 제1 활성 패턴을 정의하는 소자 분리막;
    상기 제1 활성 패턴 상의 한 쌍의 제1 소스/드레인 패턴들, 상기 한 쌍의 제1 소스/드레인 패턴들은 제1 방향으로 서로 이격되고;
    상기 한 쌍의 제1 소스/드레인 패턴들 사이의 제1 채널 패턴; 및
    상기 제1 채널 패턴 상에서, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 게이트 전극을 포함하되,
    상기 제1 활성 패턴은, 적어도 하나의 상기 제1 소스/드레인 패턴들 아래에 제공된 제1 비정질 영역을 포함하고,
    상기 적어도 하나의 제1 소스/드레인 패턴들의 상기 제1 방향으로의 최대 폭은 제1 폭이고,
    상기 제1 비정질 영역의 상기 제1 방향으로의 최대 폭은 제2 폭이며,
    상기 제2 폭은 상기 제1 폭보다 작은 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 비정질 영역의 상면은, 상기 적어도 하나의 제1 소스/드레인 패턴들의 바닥면과 접촉하고,
    상기 제1 비정질 영역은, 상기 적어도 하나의 제1 소스/드레인 패턴들의 상기 바닥면으로부터 상기 기판의 바닥면을 향해 연장되는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 비정질 영역은, 상기 적어도 하나의 제1 소스/드레인 패턴들과 수직적으로 중첩되는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 비정질 영역은 상기 제2 방향으로 서로 대향하는 제1 측벽 및 제2 측벽을 가지고,
    상기 제1 측벽 및 상기 제2 측벽은, 상기 제1 활성 패턴의 상기 제2 방향으로 서로 대향하는 측벽들과 각각 정렬되는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 비정질 영역은, 상기 적어도 하나의 제1 소스/드레인 패턴들과 상기 제1 채널 패턴 사이에서 제외되는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 비정질 영역은 상기 제1 활성 패턴과 동일한 반도체 물질을 포함하고,
    상기 제1 활성 패턴의 상기 반도체 물질은 단결정이며,
    상기 제1 비정질 영역의 상기 반도체 물질은 비정질인 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 비정질 영역은 제1 도판트를 포함하고,
    상기 제1 도판트는, As, Ge, P, C, Si, N 및 이들의 조합으로 이루어진 군에서 선택된 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 비정질 영역 내의 상기 제1 도판트의 농도는 1E19/cm3 내지 1E22/cm3인 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 채널 패턴의 상면은, 상기 소자 분리막의 상면보다 높은 반도체 소자.
  10. 제1항에 있어서,
    제2 활성 패턴 상의 한 쌍의 제2 소스/드레인 패턴들, 상기 한 쌍의 제2 소스/드레인 패턴들은 상기 제1 방향으로 서로 이격되고; 및
    상기 한 쌍의 제2 소스/드레인 패턴들 사이의 제2 채널 패턴을 더 포함하되,
    상기 제2 활성 패턴은, 적어도 하나의 상기 제2 소스/드레인 패턴들 아래에 제공된 제2 비정질 영역을 포함하고,
    상기 적어도 하나의 제1 소스/드레인 패턴들은 제1 도전형의 불순물 영역이며,
    상기 적어도 하나의 제2 소스/드레인 패턴들은 제2 도전형의 불순물 영역인 반도체 소자.
  11. 기판;
    상기 기판 상에 제공되어 활성 패턴을 정의하는 소자 분리막, 상기 활성 패턴은 제1 방향으로 연장되고;
    상기 활성 패턴 상의 채널 패턴 및 소스/드레인 패턴; 및
    상기 채널 패턴 상에서, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 게이트 전극을 포함하되,
    상기 채널 패턴의 상면은, 상기 소자 분리막의 상면보다 높고,
    상기 활성 패턴은, 상기 소스/드레인 패턴 아래에 제공된 비정질 영역을 포함하며,
    상기 소스/드레인 패턴은, 상기 제1 방향으로 상기 소스/드레인 패턴의 최대 폭을 갖는 영역을 포함하고,
    상기 비정질 영역은, 상기 소스/드레인 패턴의 상기 영역과 상기 채널 패턴 사이에서 제외되는 반도체 소자.
  12. 제11항에 있어서,
    상기 소스/드레인 패턴의 상기 제1 방향으로의 최대 폭은 제1 폭이고,
    상기 비정질 영역의 상기 제1 방향으로의 최대 폭은 제2 폭이며,
    상기 제2 폭은 상기 제1 폭보다 작은 반도체 소자.
  13. 제11항에 있어서,
    상기 비정질 영역은 상기 제2 방향으로 서로 대향하는 제1 측벽 및 제2 측벽을 가지고,
    상기 제1 측벽 및 상기 제2 측벽은, 상기 활성 패턴의 상기 제2 방향으로 서로 대향하는 측벽들과 각각 정렬되는 반도체 소자.
  14. 제11항에 있어서,
    상기 비정질 영역은 상기 활성 패턴과 동일한 반도체 물질을 포함하고,
    상기 활성 패턴의 상기 반도체 물질은 단결정이며,
    상기 비정질 영역의 상기 반도체 물질은 비정질인 반도체 소자.
  15. 제11항에 있어서,
    상기 비정질 영역은 도판트를 포함하고,
    상기 도판트는, As, Ge, P, C, Si, N 및 이들의 조합으로 이루어진 군에서 선택되며,
    상기 비정질 영역 내의 상기 도판트의 농도는 1E19/cm3 내지 1E22/cm3인 반도체 소자.
  16. 기판;
    상기 기판 상에 제공되어 활성 패턴을 정의하는 소자 분리막, 상기 활성 패턴의 상부는 상기 소자 분리막 위로 수직하게 돌출되고;
    상기 활성 패턴의 상기 상부에 제공된 한 쌍의 소스/드레인 패턴들, 상기 한 쌍의 소스/드레인 패턴들은 제1 방향으로 서로 이격되며;
    상기 한 쌍의 소스/드레인 패턴들 사이의 채널 패턴;
    상기 채널 패턴의 상면 및 양 측벽들 상의 게이트 전극, 상기 게이트 전극은 상기 제1 방향과 교차하는 제2 방향으로 연장되고;
    상기 채널 패턴과 상기 게이트 전극 사이에 개재되어, 상기 채널 패턴의 상기 상면 및 상기 양 측벽들을 덮는 게이트 유전막; 및
    적어도 하나의 상기 소스/드레인 패턴들에 전기적으로 연결되는 활성 콘택을 포함하되,
    상기 활성 패턴은, 상기 적어도 하나의 소스/드레인 패턴들 아래에 제공된 비정질 영역을 포함하고,
    상기 적어도 하나의 소스/드레인 패턴들의 상기 제1 방향으로의 최대 폭은 제1 폭이고,
    상기 비정질 영역의 상기 제1 방향으로의 최대 폭은 제2 폭이며,
    상기 제2 폭은 상기 제1 폭보다 작은 반도체 소자.
  17. 제16항에 있어서,
    상기 비정질 영역은 상기 제2 방향으로 서로 대향하는 제1 측벽 및 제2 측벽을 가지고,
    상기 제1 측벽 및 상기 제2 측벽은, 상기 활성 패턴의 상기 제2 방향으로 서로 대향하는 측벽들과 각각 정렬되는 반도체 소자.
  18. 제17항에 있어서,
    상기 제1 및 제2 측벽들은 절연 물질에 의해 덮인 반도체 소자.
  19. 제16항에 있어서,
    상기 비정질 영역은 상기 활성 패턴과 동일한 반도체 물질을 포함하고,
    상기 활성 패턴의 상기 반도체 물질은 단결정이며,
    상기 비정질 영역의 상기 반도체 물질은 비정질인 반도체 소자.
  20. 제16항에 있어서,
    상기 비정질 영역은, 상기 적어도 하나의 소스/드레인 패턴들과 상기 채널 패턴 사이에서 제외되는 반도체 소자.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11271113B2 (en) 2020-06-12 2022-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6849862B2 (en) * 1997-11-18 2005-02-01 Technologies And Devices International, Inc. III-V compound semiconductor device with an AlxByInzGa1-x-y-zN1-a-bPaAsb non-continuous quantum dot layer
DE10261374B4 (de) * 2002-12-30 2010-01-21 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von als Feldeffekttransistor ausgebildeten Halbleiterelementen mit verbesserten Dotierprofilen
KR100476567B1 (ko) * 2003-09-26 2005-03-17 삼성전기주식회사 질화물 반도체 소자
US7045407B2 (en) 2003-12-30 2006-05-16 Intel Corporation Amorphous etch stop for the anisotropic etching of substrates
CN1744291A (zh) * 2004-09-02 2006-03-08 上海宏力半导体制造有限公司 避免超浅结漏电的非晶化方法
TWI244214B (en) * 2004-09-23 2005-11-21 Au Optronics Corp Semiconductor device and method of fabricating a LTPS film
JP2006269912A (ja) * 2005-03-25 2006-10-05 Matsushita Electric Ind Co Ltd 発光素子及びその製造方法
JP4664760B2 (ja) * 2005-07-12 2011-04-06 株式会社東芝 半導体装置およびその製造方法
US7462884B2 (en) * 2005-10-31 2008-12-09 Nichia Corporation Nitride semiconductor device
KR100779078B1 (ko) * 2005-12-09 2007-11-27 한국전자통신연구원 빛의 방출 효율을 향상시킬 수 있는 실리콘 발광 소자 및그 제조방법
JP5061461B2 (ja) * 2006-01-16 2012-10-31 富士通セミコンダクター株式会社 半導体装置およびその製造方法
CN100552974C (zh) * 2006-06-09 2009-10-21 台湾积体电路制造股份有限公司 半导体元件及其形成方法
US8642413B2 (en) * 2006-09-14 2014-02-04 Intel Corporation Formation of strain-inducing films using hydrogenated amorphous silicon
US20090065816A1 (en) * 2007-09-11 2009-03-12 Applied Materials, Inc. Modulating the stress of poly-crystaline silicon films and surrounding layers through the use of dopants and multi-layer silicon films with controlled crystal structure
US20090166625A1 (en) * 2007-12-28 2009-07-02 United Microelectronics Corp. Mos device structure
US8551845B2 (en) 2010-09-21 2013-10-08 International Business Machines Corporation Structure and method for increasing strain in a device
US8748983B2 (en) * 2011-04-29 2014-06-10 Institute of Microelectronics, Chinese Academy of Sciences Embedded source/drain MOS transistor
US8482079B2 (en) * 2011-06-15 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
KR20130045716A (ko) * 2011-10-26 2013-05-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8872228B2 (en) * 2012-05-11 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel semiconductor device fabrication
US8900978B1 (en) * 2013-05-30 2014-12-02 Stmicroelectronics, Inc. Methods for making a semiconductor device with shaped source and drain recesses and related devices
US9293534B2 (en) 2014-03-21 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
US9318663B2 (en) * 2013-07-10 2016-04-19 Epistar Corporation Light-emitting element
FR3011119B1 (fr) * 2013-09-23 2017-09-29 Commissariat Energie Atomique Procede de realisation d'un transistor
US9362397B2 (en) * 2013-09-24 2016-06-07 Samsung Electronics Co., Ltd. Semiconductor devices
US10084063B2 (en) * 2014-06-23 2018-09-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
KR102265687B1 (ko) 2014-07-25 2021-06-18 삼성전자주식회사 반도체 소자의 제조 방법
US10170554B2 (en) * 2014-12-26 2019-01-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
KR102427596B1 (ko) * 2015-09-03 2022-07-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102427326B1 (ko) * 2015-10-26 2022-08-01 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9728642B2 (en) * 2015-11-04 2017-08-08 International Business Machines Corporation Retaining strain in finFET devices
CN106711215B (zh) * 2015-11-12 2021-09-07 联华电子股份有限公司 半导体元件及其制作方法
KR102481427B1 (ko) * 2016-01-13 2022-12-27 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10038095B2 (en) * 2016-01-28 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. V-shape recess profile for embedded source/drain epitaxy
CN107785261A (zh) * 2016-08-26 2018-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
US20190273133A1 (en) * 2016-12-14 2019-09-05 Intel Corporation Transistor source/drain amorphous interlayer arrangements

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