KR102427596B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다. 상기 반도체 제조 방법은 제1 방향으로 연장되는 액티브 핀을 형성하고, 액티브 핀의 장변을 따라 형성되고, 액티브 핀의 상부를 노출시키는 필드 절연막을 형성하고, 액티브 핀 상에 제1 방향과 교차하는 제2 방향으로 연장된 더미 게이트 패턴을 형성하고, 더미 게이트 패턴의 적어도 일측에 스페이서를 형성하고, 스페이서와 더미 게이트 패턴에 의해 노출된 상기 액티브 핀을 덮는 라이너막을 형성하고, 라이너막 상에, 불순물 원소를 포함하는 불순물 공급막을 형성하고, 불순물 공급막을 열처리하여, 액티브 핀의 상면을 따라 액티브 핀 내에 형성되는 도핑 영역을 형성하는 것을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 게이트 길이가 감소함에 따른 짧은 채널 특성을 확보할 수 있고, 기생 저항을 감소시켜 높은 전류 구동 특성을 확보할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 상기 반도체 장치를 제조하는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법은 제1 방향으로 연장되는 액티브 핀을 형성하고, 상기 액티브 핀의 장변을 따라 형성되고, 상기 액티브 핀의 상부를 노출시키는 필드 절연막을 형성하고, 상기 액티브 핀 상에 상기 제1 방향과 교차하는 제2 방향으로 연장된 더미 게이트 패턴을 형성하고, 상기 더미 게이트 패턴의 적어도 일측에 스페이서를 형성하고, 상기 스페이서와 더미 게이트 패턴에 의해 노출된 상기 액티브 핀을 덮는 라이너막을 형성하고, 상기 라이너막 상에, 불순물 원소를 포함하는 불순물 공급막을 형성하고, 상기 불순물 공급막을 열처리하여, 상기 액티브 핀의 상면을 따라 상기 액티브 핀 내에 형성되는 도핑 영역을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 라이너막을 형성하는 것은, 상기 스페이서를 형성한 후에, 상기 액티브 핀의 상면 및 서로 대향하는 양측면을 따라 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 도핑 영역을 형성하는 것은, 상기 도핑 영역을 상기 액티브 핀의 상면 및 서로 대향하는 양측면을 따라 상기 액티브 핀 내에 형성하는 것을 포함하고, 상기 액티브 핀의 상면은, 상기 더미 게이트 패턴의 하면과 동일 평면에 형성될 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 도핑 영역 상에 소오스/드레인을 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 라이너막을 형성하기 전에, 상기 스페이서의 적어도 일측의 상기 액티브 핀 내에 리세스를 형성하는 것을 더 포함하고, 상기 라이너막을 형성하는 것은 상기 리세스의 바닥면 및 서로 마주보는 측벽 상에 형성되는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 도핑 영역을 형성하는 것은, 상기 도핑 영역을 상기 리세스의 바닥면 및 서로 마주보는 측벽을 따라 상기 액티브 핀 내에 형성하는 것을 포함하고, 상기 도핑 영역 상에 소오스/드레인을 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 불순물 공급막을 형성하는 것은, 낙-인(Knock-in)를 사용하여 상기 불순물 원소로 형성되는 불순물막을 형성하고, 상기 불순물막을 패시베이션하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 도핑 영역을 형성하는 것은, 제1 온도에서 상기 불순물 공급막을 제1 열처리하여, 상기 액티브 핀 내에 프리 도핑 영역을 형성하고, 상기 제1 온도보다 높은 제2 온도에서 상기 불순물 공급막 및 상기 프리 도핑 영역을 제2 열처리하여, 상기 도핑 영역을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 프리 도핑 영역은 상기 불순물 원소가 상기 액티브 핀 내로 확산되어 형성되고, 상기 도핑 영역은 상기 프리 도핑 영역에 포함되는 불순물 원소와 상기 불순물 공급막에 포함되는 불순물 원소가 상기 액티브 핀 내로 확산되어 균일한 깊이로 형성될 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 도핑 영역을 형성하는 것은 상기 도핑 영역이 상기 액티브 핀의 상면을 따라 연장되어, 상기 스페이서의 하부에서 미도핑 영역과 접촉하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 스페이서의 하면의 일부와 상기 도핑 영역의 상면은 접촉할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 도핑 영역을 형성한 후, 상기 불순물 공급막과 상기 라이너막을 순차적으로 제거하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 도핑 영역을 형성한 후, 상기 불순물 공급막과 상기 라이너막을 순차적으로 제거하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 더미 게이트 패턴을 제거하여 트랜치를 형성하고, 상기 트렌치 내에 게이트 패턴을 형성하는 것을 더 포함할 수 있다.
상술한 과제를 해결하기 위하여, 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법은 제1 방향으로 연장되는 액티브 핀을 형성하고, 상기 액티브 핀의 장변을 따라 형성되고, 상기 액티브 핀의 상부를 노출시키는 필드 절연막을 형성하고, 상기 액티브 핀 상에 상기 제1 방향과 교차하는 제2 방향으로 연장된 더미 게이트 패턴을 형성하고, 상기 더미 게이트 패턴에 의해 노출된 상기 액티브 핀을 덮는 라이너막을 형성하고, 상기 라이너막 상에, 불순물 원소를 포함하는 불순물 공급막을 형성하고, 상기 불순물 공급막을 열처리하여, 상기 액티브 핀의 상면 및 서로 대향하는 측면을 따라 상기 액티브 핀 내에 형성되는 도핑 영역을 형성하고, 상기 도핑 영역 상에 소오스/드레인을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 라이너막을 형성하는 것은, 상기 라이너막이 상기 액티브 핀의 상면 및 서로 대향하는 측면을 따라 형성되는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 도핑 영역을 형성한 후, 상기 불순물 공급막과 상기 라이너막을 순차적으로 제거하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 도핑 영역을 형성하는 것은, 제1 온도에서 상기 불순물 공급막을 제1 열처리하여, 상기 액티브 핀 내에 프리 도핑 영역을 형성하고, 상기 제1 온도보다 높은 제2 온도에서 상기 불순물 공급막 및 상기 프리 도핑 영역을 제2 열처리하여, 상기 도핑 영역을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 프리 도핑 영역은 상기 불순물 원소가 상기 제2 영역의 상기 액티브 핀 내로 확산되어 형성되고, 상기 도핑 영역은 상기 프리 도핑 영역에 포함되는 불순물 원소와 상기 불순물 공급막에 포함되는 불순물 원소가 상기 액티브 핀 내로 확산되어 균일한 깊이로 형성될 수 있다
상술한 과제를 해결하기 위하여, 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법은 제1 방향으로 연장되는 액티브 핀을 형성하고, 상기 액티브 핀의 장변을 따라 형성되고, 상기 액티브 핀의 상부를 노출시키는 필드 절연막을 형성하고, 상기 액티브 핀 상에 상기 제1 방향과 교차하는 제2 방향으로 연장된 더미 게이트 패턴을 형성하고, 상기 더미 게이트 패턴의 적어도 일측에 스페이서를 형성하고, 상기 스페이서와 더미 게이트 패턴에 의해 노출된 상기 액티브 핀 내에 리세스를 형성하고, 상기 리세스를 덮는 라이너막을 형성하고, 상기 라이너막 상에, 불순물 원소를 포함하는 불순물 공급막을 형성하고, 상기 불순물 공급막을 열처리하여, 상기 액티브 핀 내의 상기 리세스의 상면을 따라 연장되어 상기 스페이서의 하부에서 미도핑 영역과 접촉하는 도핑 영역을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 리세스 상에, 상기 도핑 영역과 접촉하는 소오스/드레인을 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 소오스/드레인 형성 전에, 상기상기 불순물 공급막과 라이너막을 순차적으로 제거하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 도핑 영역을 형성하는 것은, 제1 온도에서 상기 불순물 공급막을 제1 열처리하여, 상기 리세스 내에 프리 도핑 영역을 형성하고, 상기 제1 온도보다 높은 제2 온도에서 상기 불순물 공급막 및 상기 프리 도핑 영역을 제2 열처리하여, 상기 도핑 영역을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 프리 도핑 영역은 상기 불순물 원소가 상기 리세스 내로 확산되어 형성되고, 상기 도핑 영역은 상기 프리 도핑 영역에 포함되는 불순물 원소와 상기 불순물 공급막에 포함되는 불순물 원소가 상기 리세스 내로 확산되어 균일한 깊이로 형성될 수 있다.
상술한 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 반도체 장치는 제1 방향을 따라 배치된 제1 불순물을 포함하는 도핑 영역과 상기 제1 불순물을 미포함하는 미도핑 영역을 상면을 따라 포함하고, 상기 제1 방향으로 연장된 액티브 핀(fin); 상기 도핑 영역 상에 배치되어, 상기 도핑 영역과 접하고, 제2 불순물을 포함하는 소오스/드레인; 상기 미도핑 영역 상에 배치되어, 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 패턴; 상기 게이트 패턴의 적어도 일측에 배치된 스페이서를 포함하고, 상기 도핑 영역과 상기 미도핑 영역 사이의 계면은 상기 스페이서 하부 상에 배치될 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 도핑 영역과 상기 미도핑 영역은 상기 액티브 핀의 상면을 따라 연속적으로 배치될 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 계면은 상기 스페이서의 하면과 접촉할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 액티브 핀은 상면과 서로 대향하는 양측면을 가지고, 상기 도핑 영역은 상기 상면과 상기 서로 대향하는 양측면을 따라 상기 액티브 핀 내에 균일한 깊이로 형성될 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 도핑 영역은 비소 또는 붕소를 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 불순물 농도는 상기 제2 불순물 농도보다 낮을 수 있다.
상술한 과제를 해결하기 위하여, 본 발명의 다른 실시예에 따른 반도체 장치는 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역에 형성되는 제1 트랜지스터로서, 상기 제1 트랜지스터는 제1 도핑 영역을 포함하고 제1 방향으로 연장된 제1 액티브 핀과, 상기 제1 액티브 핀 상에 형성되어 상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 게이트 패턴과, 상기 제1 게이트 패턴의 적어도 일측에 배치된 제1 스페이서와 상기 제1 도핑 영역 상에 형성된 제1 소오스/드레인을 포함하는 제1 트랜지스터 및; 상기 제2 영역에 형성되는 제2 트랜지스터로서, 상기 제2 트랜지스터는 제2 도핑 영역을 포함하고 제3 방향으로 연장된 제2 액티브 패턴과, 상기 제2 액티프 패턴 상에 형성되어 상기 제3 방향과 교차하는 제4 방향으로 연장된 제2 게이트 패턴과, 상기 제2 게이트 패턴의 적어도 일측에 배치된 제2 스페이서와 상기 제2 도핑 영역 상에 형성되는 제2 소오스/드레인을 포함하는 제2 트랜지스터를 포함하고, 상기 제1 도핑 영역은 상기 제1 액티브 패턴의 상면을 따라 상기 제1 액티브 패턴 내에 제1 폭을 가지고 형성되고, 상기 제2 도핑 영역은 상기 제2 액티브 패턴의 상면을 따라 상기 제2 액티브 패턴 내에 상기 제1 폭과 다른 제2 폭을 가지고 형성될 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 트랜지스터는 상기 제1 도핑 영역에 비소를 포함하는 P형 트랜지스터이고, 상기 제2 트랜지스터는 상기 제2 도핑 영역에 붕소를 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1폭은 상기 제2 폭보다 작을 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 도핑 영역은 상기 제1 액티브 패턴의 상면 및 대향하는 양측면을 따라 제1 액티브 패턴 내에 균일한 폭을 가지고 형성되고, 상기 제2 도핑 영역은 상기 제2 액티프 패턴의 상면 및 대향하는 양측면을 따라 제1 액티브 패턴 내에 균일한 폭을 가지고 형성될 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 도핑 영역은 상기 제1 액티프 패턴의 상면을 따라 연장되어 상기 제1 스페이서의 하부에서 제1 미도핑 영역과 접촉하고, 상기 제2 도핑 영역은 상기 제2 액티프 패턴의 상면을 따라 연장되어 상기 제2 스페이서의 하부에서 제2 미도핑 영역과 접촉할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 도핑 영역의 상면과 상기 제1 스페이서의 하면 일부와 접촉하고, 상기 제2 도핑 영역의 상면과 상기 제2 스페이서의 하면 일부와 접촉할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 도핑 영역의 상면과 상기 제1 게이트 패턴의 하면은 동일 평면 상에 배치되고, 상기 제2 도핑 영역의 상면과 상기 제2 게이트 패턴의 하면은 동일 평면 상에 배치될 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 및 도 2는 각각 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도 및 사시도이다.
도 3은 도 2에서 노말 게이트와 더미 게이트를 제외한 도면이다.
도 4는 도 1 및 도 2의 A0-A0를 따라서 절단한 단면도이다.
도 5는 도 1 및 도 2의 B0-B0를 따라서 절단한 단면도이다.
도 6은 도 1 및 도 2의 영역 C0를 구체적으로 도시한 사시도이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 8는 도 7의 A-A를 따라 절단한 단면도이다.
도 9은 도 7의 B-B를 따라 절단한 단면도이다.
도 10는 도 7의 C-C를 따라 절단한 단면도이다.
도 11 내지 도 28은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 29 내지 도 31는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 32은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도들이다.
도 33은 각각 도 32의 A1-A1 및 A2-A2에 따라 절단된 단면도들이다.
도 34은 각각 도 32의 B1-B1 및 B2-B2에 따라 절단된 단면도들이다.
도 35는 각각 도 32의 C1-C1 및 C2-C2에 따라 절단된 단면도들이다.
도 36은 본 발명의 몇몇 실시예에 반도체 장치를 설명하기 위한 사시도이다.
도 37은 도 36의 A3-A3를 따라 절단한 단면도이다.
도 38는 도 36의 B3-B3를 따라 절단한 단면도이다.
도 39은 도 36의 C3-C3를 따라 절단한 단면도이다
도 40 내지 도 53은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 54은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도들이다.
도 55은 각각 도 54의 G1-G1 및 G2-G2에 따라 절단된 단면도들이다.
도 56은 각각 도 54의 H1-H1 및 H2-H2에 따라 절단된 단면도들이다.
도 57는 각각 도 54의 I1-I1 및 I2-I2에 따라 절단된 단면도들이다.
도 58은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사이도이다.
도 59는 도 58의 A4-A4에 따라 절단한 단면도이다.
도 60은 도 58의 B4-B4에 따라 절단한 단면도이다.
도 61은 도 58의 C4-C4에 따라 절단한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 6을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해 설명한다.
도 1 및 도 2는 각각 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도 및 사시도이다. 도 3은 도 1 및 도 2에 도시된 반도체 장치의 액티브 패턴과 필드 절연막을 설명하기 위한 부분 사시도이다. 여기서, 도 3은 도 2에서 노말 게이트와 더미 게이트를 제외한 도면이다. 도 4는 도 1 및 도 2의 A0-A0를 따라서 절단한 단면도이다. 도 5는 도 1 및 도 2의 B0-B0를 따라서 절단한 단면도이다. 도 6은 도 1 및 도 2의 영역 C0를 구체적으로 도시한 사시도이다.
도 1 내지 도 6을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 다수의 다채널 액티브 패턴(F1~F3), 다수의 노말 게이트(147_1~147_5), 필드 절연막(110), 다수의 더미 게이트(247_1~247_2), 다수의 소오스/드레인(161) 등을 포함할 수 있다. 다수의 다채널 액티브 패턴(F1~F3)은 제2 방향(Y1)을 따라서 길게 연장될 수 있다. 다채널 액티브 패턴(F1~F3)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 도면에서는 예시적으로 3개의 다채널 액티브 패턴(F1~F3)이 길이 방향으로 서로 나란히 배치된 것으로 도시하였으나, 이에 한정되지 않는다.
도면에서는, 예시적으로 다채널 액티브 패턴(F1~F3)이 직육면체 형상으로 형성된 것으로 도시하였으나, 이에 한정되지 않는다. 즉, 다채널 액티브 패턴(F1~F3)은 모따기된 형상일 수 있다. 즉, 모서리 부분이 둥글게 된 형상일 수도 있다. 다채널 액티브 패턴(F1~F3)은 제2 방향(Y1)을 따라서 길게 형성되어 있기 때문에, 제2 방향(Y1)을 따라 형성된 장변과, 제1 방향(X1)을 따라 형성된 단변을 포함할 수 있다. 다채널 액티브 패턴(F1~F3)의 모서리 부분이 둥글게 되어 있어도, 본 발명이 속하는 당업자가 장변 및 단변을 구분할 수 있음은 자명하다.
한편, 다채널 액티브 패턴(F1~F3)은 핀(fin) 또는 나노와이어(nanowire) 형상의 바디일 수 있고, 도면에서는 예시적으로 핀 형상을 도시하였다. 다채널 액티브 패턴(F1~F3)은 멀티 게이트 트랜지스터에 사용되는 액티브 패턴을 의미한다. 즉, 다채널 액티브 패턴(F1~F3)이 핀(fin) 형상일 경우, 핀의 3면을 따라서 채널이 서로 연결되어 형성될 수도 있고, 핀의 서로 마주보는 2면에 채널이 형성될 수도 있다. 또는, 다채널 액티브 패턴(F1~F3)이 나노와이어 형상일 경우, 나노와이어의 주위를 따라서 채널이 형성될 수 있다. 필드 절연막(110)은 기판(101) 상에 형성되고, 다수의 다채널 액티브 패턴(F1~F3)의 일부를 둘러싸도록 형성될 수 있다.
구체적으로, 필드 절연막(110)은 제2 영역(111)과 제2 영역(111) 상에 배치된 제1 영역(111)을 포함할 수 있다. 제1 영역(111)은 예를 들어, 다채널 액티브 패턴(F1~F3)의 단변과 접하도록 형성되고, 제2 영역(112)은 예를 들어, 다채널 액티브 패턴(F1~F3)의 장변과 접하도록 형성될 수 있다.
제1 영역(111)은 더미 게이트(247_1~247_2) 아래에 형성되고, 제2 영역(112)은 노말 게이트(147_1~147_5) 아래에 형성될 수 있다. 다르게 표현하면, 필드 절연막(110)의 일부(즉, 제1 영역(112))는 서로 마주보는 다채널 액티브 패턴(예를 들어, F1과 F2사이, F2와 F3사이) 사이에 배치될 수 있다. 제1 영역(111)은 제2 방향(X1)으로 길게 연장되도록 형성되고, 제2 영역(112)은 제3 방향(Y1)으로 길게 연장되도록 형성될 수 있다.
또한, 도 3에 도시된 것과 같이, 필드 절연막(110)은, 다채널 액티브 패턴(F1~F3)의 종단을 감싸도록 형성될 수 있다. 즉, 제1 영역(111)은 제1 부분(111a)과 제2 부분(111b)을 포함할 수 있다. 제1 부분(111a)과 제2 부분(111b)은 서로 폭이 다를 수 있다. 구체적으로, 제2 부분(111b)의 폭이 제1 부분(111a)의 폭보다 넓을 수 있다. 그 결과, 제2 부분(111b)이 다채널 액티브 패턴(F1~F3)의 종단을 감쌀 수 있다. 이와 같이 함으로써, 필드 절연막(110)과 그 위에 형성될 더미 게이트(247_1~247_2)가 미스얼라인(misalign)되는 것을 방지할 수 있다. 이러한 필드 절연막(110)은 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다.
다수의 노말 게이트(147_1~147_5)는 대응되는 다채널 액티브 패턴(F1~F3) 상에, 대응되는 다채널 액티브 패턴(F1~F3)과 교차하도록 형성될 수 있다. 예를 들어, 제1 다채널 액티브 패턴(F1) 상에는 제1 내지 제3 노말 게이트(147_1, 147_2, 147_3)이 형성되고, 제2 다채널 액티브 패턴(F2) 상에는 제4 노말 게이트(147_4)이 형성되고, 제3 다채널 액티브 패턴(F3) 상에는 제5 노말 게이트(147_5)이 형성될 수 있다. 이러한 노말 게이트(147_1~147_5)은 제1 방향(X1)으로 길게 연장될 수 있다.
다수의 더미 게이트(247_1~247_2)는 대응되는 필드 절연막(110)(즉, 필드 절연막(110)의 제1 영역(111) 상에 형성될 수 있다. 예를 들어, 제1 더미 게이트(247_1)는 도 2의 왼쪽에 도시된 제1 영역(111) 상에 형성되고, 제2 더미 게이트(247_2)는 도 52의 오른쪽에 도시된 제1 영역(111) 상에 형성될 수 있다. 특히, 각 더미 게이트(247_1~247_2)는 대응되는 제1 영역(111) 상에, 1개씩 형성될 수 있다. 더미 게이트(247_1~247_2)가 2개 이상 형성되지 않고, 더미 게이트(247_1~247_2)가 1개씩 형성됨에 따라, 레이아웃 크기를 줄일 수 있다.
여기서 도 4 및 도 6을 참고하면, 각 노말 게이트(예를 들어, 147_1)은 금속층(MG1, MG2)을 포함할 수 있다. 노말 게이트(147_1)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 이러한 노말 게이트(147_1)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다. 한편, 노말 게이트(147_1)은 상술한 본 발명의 몇몇 실시예에 따른, 도핑 영역(163)을 포함하는 것으로 도시하였고, 이에 대해서는 후술한다.
각 더미 게이트(예를 들어, 247_1)는 노말 게이트(147_1)의 구조와 유사할 수 있다. 더미 게이트(247_1)는 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 예를 들어, 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 할 수 있다. 다만, 이에 제한되는 것은 아니고, 각 더미 게이트(예를 들어, 247_1)는 노말 게이트(147_1)의 구조와 달리, 산화막으로 구성될 수 있다. 즉, 금속층(MG1, MG2) 대신에 산화막을 포함할 수 있다.
게이트 절연막(145)은 다채널 액티브 패턴(F1)과 노말 게이트(147_1) 사이에 형성될 수 있다. 도 5에 도시된 것과 같이, 게이트 절연막(145)은 다채널 액티브 패턴(F1)의 상면과 측면의 상부에 형성될 수 있다. 또한, 게이트 절연막(145)은 노말 게이트(147_1)과 필드 절연막(즉, 제2 영역(112)) 사이에 배치될 수 있다. 이러한 게이트 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(145)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 한편, 본 실시예에서, 게이트 절연막(145)은 노말 게이트(147_1) 또는 더미 게이트(247_1)의 측벽을 따라 상부로 연장된 형상으로 형성될 수 있다. 이는 노말 게이트(147_1) 또는 더미 게이트(247_1)가 예를 들어, 게이트 라스트 공정(gate last process)을 통해서 형성되었기 때문일 수 있다.
다시, 도 1 내지 도 5를 참조하면, 다수의 소오스/드레인(161)은 다수의 노말 게이트(147_1~147_5) 사이에 배치되고, 노말 게이트(예를 들어, 147_1, 147_4)와 더미 게이트(예를 들어, 247_1) 사이에 배치될 수 있다. 소오스/드레인(161, 162)은 에피층을 포함할 수 있다. 즉, 에피택셜 성장(epitaxial growth) 방식으로 형성될 수 있다. 한편, 소오스/드레인(161, 162)은 다채널 액티브 패턴(F1~F3)보다 돌출되도록 형성된 상승된(elevated) 소오스/드레인 형태일 수 있다. 즉, 소오스/드레인(161, 162)의 상면은 노말 게이트(147_1~147_5) 또는 더미 게이트(247_1~247_2)의 하면보다 높게 형성될 수 있다.
스페이서(151)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 스페이서(151)는 다수의 다채널 액티브 패턴(F1~F3), 다수의 노말 게이트(147_1~147_5), 다수의 더미 게이트(247_1~247_2)의 측벽에 형성될 수 있다. 도면에서는 스페이서(151)의 일 측면을 곡선으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 스페이서(151)의 형상은 이와 다르게 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 스페이서(151)의 형상은 도시된 것과 달리 I자형 또는 L자형으로 변형될 수 잇다. 기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
한편, 도 2 및 도 5를 참조하면, 전술한 것과 같이, 필드 절연막(110)의 제1 영역(111)은 제2 영역(112) 상에 배치될 수 있다. 필드 절연막(110)의 적어도 일부의 상면(즉, 제1 영역(111)의 상면)은, 다채널 액티브 패턴(F1~F3)의 상면과 실질적으로 동일한 높이로 형성될 수 있다. 다르게 설명하면, 제1 영역(111)의 상면은, 소오스/드레인(161)의 상면보다 낮게 형성될 수 있다.
하지만, 본 발명이 이에 제한되는 것은 아니며, 본 발명의 다른 몇몇 실시예에서는 제1 영역(111)의 상면이 다채널 액티브 패턴(F1~F3)의 상면 보다 낮게 형성되는 것도 가능하다. 즉, 도면에서는 예시적으로, 제1 영역(111)의 상면이 다채널 액티브 패턴(F1~F3)의 상면과 실질적으로 동일한 높이로 형성된 것을 도시하고 있으나, 본 발명이 이에 제한되는 것은 아니다. 한편, 더미 게이트(247_1~247_2)의 상면과 노말 게이트(147_1~147_5)의 상면은 서로 나란할 수 있다. 예를 들어, 더미 게이트(247_1~247_2)와 노말 게이트(147_1~147_5)가 평탄화 공정을 통해서 만들어지는 경우, 그 상면이 서로 나란할 수 있다.
도 1 내지 도 6을 통하여, 반도체 장치에서의 액티브 패턴, 필드 절연막, 노말 게이트 및 더미 게이트의 관계에 대하여 설명하였다. 후술하여 설명될 본 발명의 몇몇 실시예에 따른 반도체 장치는 상술한 C0 영역에 형성될 수 있는 반도체 장치일 수 있다. 다만, 이에 제한되는 것은 아니다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 8은 도 7의 A-A를 따라 절단한 단면도이다. 도 9는 도 7의 B-B를 따라 절단한 단면도이다. 도 10는 도 7의 C-C를 따라 절단한 단면도이다. 도 7은 필드 절연막(110) 상에 형성된 층간 절연막을 제외한 게이트 패턴(149)와 소오스/드레인(161)을 도시하였다.
도 7을 참조하면, 반도체 장치(10)는 액티브 핀(F), 게이트 패턴(149), 소오스/드레인(161), 및 스페이서(151) 등을 포함한다.
액티브 핀(F)은 예를 들어, 핀 또는 나노 와이어 등일 수 있다. 본 발명의 실시예에 따른 반도체 장치에서, 액티브 핀(F)은 핀 형태를 가지며, 앞선 실시예에서 설명한 다채널 액티브 패턴일 수 있다. 액티브 핀(F)의 상면은 필드 절연막(110)의 상면보다 높을 수 있다.
본 발명의 실시예들에 따른 설명에서, 반도체 장치(10)는 핀형 트랜지스터인 것으로 설명한다. 액티브 핀(F)은 제2 방향(Y)을 따라서 길게 연장될 수 있다. 액티브 핀(F)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 필드 절연막(110)은 액티브 핀(F)의 측면을 덮을 수 있다.
게이트 패턴(149)은 기판(100) 상에 형성되고, 액티브 핀(F)과 교차되어 형성될 수 있다. 예를 들어, 게이트 패턴(149)은 제1 방향(X)을 따라 연장되어 형성될 수 있다. 게이트 패턴(149)은 게이트 전극(147)과 게이트 절연막(145)을 포함할 수 있다.
게이트 전극(147)은 금속층(MG1, MG2)을 포함할 수 있다. 게이트 전극(147)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 게이트 전극(147)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(147)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(145)은 액티브 핀(F)과 게이트 전극(147) 사이에 형성될 수 있다. 게이트 절연막(145)은 액티브 핀(F)의 상면과 측면의 상부에 형성될 수 있다. 또한, 게이트 절연막(145)은 게이트 전극(147)과 필드 절연막(110) 사이에 배치될 수 있다. 이러한 게이트 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(145)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
소오스/드레인(161)은 게이트 패턴(149)의 양측에 형성된다. 구체적으로, 소오스/드레인(161)은 필드 절연막(110)에서 돌출된 액티브 핀(F)의 상면 상에 형성될 수 있다. 소오스/드레인(161)은 클래딩된(cladding) 소오스/드레인 형태일 수 있다. 즉, 소오스/드레인(161)은 돌출된 액티브 핀(F)의 상면 및 대향한 양측 면 상에 배치될 수 있다. 또한, 소오스/드레인(161)과 게이트 패턴(149)은 스페이서(151)에 의하여 절연될 수 있다. 도 1에서, 소오스/드레인(161)은 다각형 형상으로 도시하였지만, 이에 제한되는 것은 아니다.
반도체 장치(10)가 PMOS 핀형 트랜지스터인 경우, 소오스/드레인(161)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 액티브 핀(F)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다. 이와는 달리, 반도체 장치(10)가 NMOS 핀형 트랜지스터인 경우, 소오스/드레인(161)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 소오스/드레인(161)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
스페이서(151)는 게이트 패턴(149)의 양 측면에 형성될 수 있다. 스페이서(151)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 스페이서(151)는 단일층으로 도시되었으나, 복수층으로 형성될 수 있음은 물론이다. 기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
도 8 내지 도 10를 참조하면, 필드 절연막(110) 상으로 돌출되어 형성되는 액티브 핀(F)이 제2 방향(Y)로 연장되어 형성된다. 소오스/드레인(161)이 배치된 영역의 액티브 핀(F)의 상면은 게이트 패턴(149)의 하면과 동일 평면 상에 배치될 수 있다.
구체적으로, 필드 절연막(110) 상으로 돌출된 액티브 핀(F)은 게이트 패턴(149) 아래에 형성되고, 게이트 패턴(149)과 교차된다. 액티브 핀(F)은 리세스를 포함하지 않으므로, 액티브 핀(F)의 상면에 게이트 패턴(149)과 소오스/드레인(161) 은 동일 평면 상에 나란하게 배치될 수 있다. 한편, 액티브 핀(F)의 상면을 따라, 액티브 핀(F) 내에 도핑 영역(163)이 형성될 수 있다. 구체적으로, 액티프 핀(F)의 상면 및 서로 대향하는 양측면을 따라서 도핑 영역(163)이 형성될 수 있다. 도핑 영역(163)은 제1 농도를 갖는 제1 불순물을 포함할 수 있다.
한편, 본 발명에 있어서, 도핑 영역(163)을 제외한, 제1 불순물을 포함하지 않는 영역을 미도핑 영역으로 지칭할 수 있다. 다만, 이에 제한되는 것은 아니다.
여기서, 액티브 핀(F)의 상면을 따라 액티브 핀(F) 내에 도핑 영역(163)이 형성된다는 것은, 액티브 핀(F)과 다른 층과 경계를 이루는 경계 부분을 따라 액티브 핀(F) 내에 도핑 영역(163)이 형성되는 것을 의미하는 것이다. 즉, 도 8 및 도 10을 참조하면, 액티브 핀(F)과 소오스/드레인(161)의 경계 부분은 액티브 핀(F)의 상면 및 대향하는 양측면일 수 있다.
액티브 핀(F)의 상면 및 대향하는 양측면을 따라 형성된 도핑 영역(163)은 연속적으로 형성될 수 있다. 도핑 영역(163)은 액티브 핀(F)의 상면에서는 제1 깊이(d1)로 형성되고, 액티브 핀(F)의 서로 대향하는 측면 상에서는 제2 깊이(d2)로 형성될 수 있다. 도핑 영역(163)의 제1 깊이(d1)와 제2 깊이(d2)와 실질적으로 동일할 수 있다. 즉, 액티브 핀(F)의 상면 및 서로 대향하는 양측면 상에서 소오스/드레인(161)과의 경계 부분을 따라 형성된 도핑 영역(163)은 액티브 핀(F) 내에 균일한 깊이로 형성될 수 있다. 도핑 영역(163)에 포함되는 제1 불순물은 예를 들어, 비소(As), 인(P), 붕소(B) 및 탄소(C)중 적어도 하나를 포함할 수 있다. 이하에서 설명되는 본 발명의 실시예들에서, 제1 불순물은 비소인 것으로 설명한다. 다만. 이는 설명을 위한 예시적인 것으로 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도핑 영역(163)은 게이트 패턴(149)가 형성된 영역을 제외하고 액티브 핀(F)의 상면을 따라 형성될 수 있다. 구체적으로, 도핑 영역(163)의 도핑 말단면(163a)은 스페이스(151)의 하면 상에 배치될 수 있다. 즉, 도핑 영역(163)은 액티브 핀(F)의 상면을 따라 게이트 패턴(149)를 향해 연장되어, 스페이서(151)의 하부에 배치될 수 있다. 또한, 도핑 영역(163)과 미도핑 영역이 스페이서(151)의 하부에서 접촉할 수 있다. 다만, 이에 제한되는 것은 아니다. 한편, 도핑 영역(163)은 예를 들어, 낮은 농도로 도핑된 영역(lightly doped region)일 수 있다.
소오스/드레인(161)은 도핑 영역(163)과 접하여 형성될 수 있다. 소오스/드레인(161)은 제2 농도를 갖는 제2 불순물을 포함할 수 있다. 소오스/드레인(161)에 포함되는 제2 불순물의 제2 농도는 도핑 영역(163)에 포함되는 제1 불순물의 제1 농도와 다를 수 있다. 본 발명의 실시예에 따른 반도체 장치에서, 제2 불순물의 제2 농도는 제1 불순물의 제1 농도보다 높을 수 있다. 소오스/드레인(161)은 예를 들어, 높은 농도로 도핑된 영역(highly doped region)일 수 있다. 도핑 영역(163)은 높은 불순물 농도를 갖는 소오스/드레인(161)과 액티브 핀(F)의 사이에 높은 전계 집중을 완화시켜주는 역할을 할 수 있다. 따라서, 반도체 장치의 기생 저항을 감소시켜 높은 전류 구동 특성을 확보할수 있다. 소오스/드레인(161)에 포함되는 제2 불순물과 도핑 영역(163)에 포함되는 제1 불순물은 서로 동일할 수 있지만, 이에 제한되는 것은 아니다.
도 8을 다시 참조하면, 액티브 핀(F)의 상면에는 게이트 패턴(149) 및 스페이서(151)가 형성된다. 게이트 패턴(149)의 양 측면에는 스페이서(151)가 형성된다. 도 9을 참조하면, 기판(100) 상에 형성된 액티브 핀(F)의 하부에는 필드 절연막(110)이 형성되어 있다. 필드 절연막(110) 상으로 돌출된 액티브 핀(F) 상에는 게이트 절연막(145)이 형성되고, 게이트 절연막(145) 상에 제1 금속층(MG1) 및 제2 금속층(MG2)를 포함하는 게이트 전극(147)이 형성된다. 도 3에서, 게이트 절연막(145)과 교차되는 액티브 핀(F) 상에는 도핑 영역(163)이 형성되지 않는다.
도 10을 다시 참조하면, 액티브 핀(F) 내에는 균일한 깊이(d1, d2)를 갖는 도핑 영역(163)이 형성된다. 도핑 영역(163)은 소오스/드레인(161)으로 둘러싸이고, 소오스/드레인(161)과 접촉한다.
도 7, 도 11 내지 도 28을 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법에 대해서 설명한다.
도 11 내지 도 28은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 17은 도 16의 D-D를 따라 절단한 단면도이고, 도 18은 도 16의 E-E를 따라 절단한 단면도이다. 도 20은 도 19의 D-D를 따라 절단한 단면도이고, 도 21는 도 19의 E-E를 따라 절단한 단면도이다. 도 23은 도 22의 D-D를 따라 절단한 단면도이고, 도 24는 도 22의 E-E를 따라 절단한 단면도이다.
도 11을 참조하면, 기판(100) 상에 액티브 핀(F)을 형성한다. 구체적으로, 기판(100) 상에 마스크 패턴(2103)을 형성한 후, 식각 공정을 진행하여 액티브 핀(F)을 형성한다. 액티브 핀(F)은 제2 방향(Y)을 따라 연장될 수 있다. 액티브 핀(F)은 제1 방향(X)으로 연장하는 단변(FX)와 제2 방향(Y)로 연장하는 장변(FY)을 포함할 수 있다. 액티브 핀(F) 주변에는 트렌치(121)가 형성된다. 마스크 패턴(2103)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 12를 참조하면, 트렌치(121)를 채우는 필드 절연막(110)을 형성한다. 필드 절연막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 평탄화 공정을 통해, 액티브 핀(F) 및 필드 절연막(110)은 동일 평면 상에 놓일 수 있다. 평탄화 공정을 진행하면서, 마스크 패턴(2103)은 제거될 수 있지만, 이에 제한되는 것은 아니다.
도 13을 참조하면, 필드 절연막(110)의 상부를 리세스하여, 액티브 핀(F)의 상부를 노출시킨다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다. 즉, 필드 절연막(110) 상으로 돌출되는 액티브 핀(F)이 형성된다. 필드 절연막(110)은 액티브 핀(F)의 장변(FY)을 따라 형성될 수 있다.
한편, 필드 절연막(110) 위로 돌출된 액티브 핀(F)의 일부는, 에피 공정에 의하여 형성될 수도 있다. 구체적으로, 필드 절연막(110) 형성 후, 리세스 공정 없이 필드 절연막(110)에 의하여 노출된 액티브 핀(F)의 상면을 씨드로 하는 에피 공정에 의하여 액티브 핀(F)의 일부가 형성될 수 있다. 또한, 액티브 핀(F)에 문턱 전압 조절용 도핑이 수행될 수 있다. 반도체 장치(10)가 NMOS 핀형 트랜지스터인 경우, 불순물은 붕소(B)일 수 있다. 반도체 장치(10)가 PMOS 핀형 트랜지스터인 경우, 불순물은 인(P) 또는 비소(As)일 수 있다.
도 14를 참조하면, 마스크 패턴(2104)을 이용하여 식각 공정을 진행하여, 액티브 핀(F)과 교차하여 제1 방향(X)으로 연장되는 더미 게이트 패턴(142)을 형성할 수 있다. 이를 통해, 더미 게이트 패턴(142)은 액티브 핀(F) 상에 형성된다. 더미 게이트 패턴(142)은 액티브 핀(F)의 일부와 교차될 수 있다. 액티브 핀(F)은 더미 게이트 패턴(142)에 의해 덮이는 부분과, 더미 게이트 패턴(142)에 의해 노출되는 부분을 포함한다.
더미 게이트 패턴(142)은 더미 게이트 절연막(141)과 더미 게이트 전극(143)을 포함한다. 예를 들어, 더미 게이트 절연막(141)은 실리콘 산화막일 수 있고, 더미 게이트 전극(143)은 폴리 실리콘일 수 있다.
도 15를 참조하면, 더미 게이트 패턴(142)의 측면에 스페이서(151)를 형성할 수 있다. 구체적으로, 더미 게이트 패턴(142) 상에 절연막을 형성한 후 에치백 공정을 진행하여, 스페이서(151)를 형성할 수 있다. 스페이서(151)는 마스크 패턴(2104)의 상면, 액티브 핀(F)을 노출할 수 있다. 스페이서(151)는 예를 들어, 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
도 15 내지 도 18을 참조하면, 액티브 핀(F)의 상면 상에 라이너막(131) 및 불순물 공급막(133)이 순차적으로 형성될 수 있다. 라이너막(131) 및 불순물 공급막(133)은 더미 게이트 패턴(142)과 교차되지 않는 액티브 핀(F)의 상면 및 측면 상에도 형성될 수 있다. 덧붙여, 스페이서(151)의 측면 상에 라이너막(131) 및 불순물 공급막(133)이 형성될 수 있다. 스페이서(151) 및 더미 게이트 패턴(142)의 측면 상으로 노출된 액티브 핀(F)의 상면 및 측면 상에 형성되는 라이너막(131)은 균일한 두께를 가지고 형성될 수 있다. 다시 말하면, 액티브 핀(F)의 상면에 형성되는 라이너막(131)의 제3 두께(t3)이고, 액티브 핀(F)의 서로 대향하는 양측면에 형성되는 라이너막(131)의 제4 두께(t4)일 때, 라이너막(131)의 제3 두께(t3)와 라이너막(131)의 제4 두께(t4)는 실질적으로 동일할 수 있다.
스페이서(151)의 측면 및 액티브 핀(F)의 상면 및 측면 상에 형성된 불순물 공급막(133) 상에 부산물막(135)이 더 형성될 수 있다. 본 발명의 실시예에 따른 반도체 장치 제조 방법에서, 불순물 공급막(133) 상에 부산물막(135)이 더 형성되는 것으로 설명하나, 이에 제한되는 것은 아니다. 구체적으로, 스페이서(151)와 액티브 핀(F) 상에 라이너막(131)이 형성된다. 즉, 더미 게이트 패턴(142)이 배치되지 않은 액티브 핀(F)의 상면 및 측면 상과 스페이서(151)의 측면 상에는 라이너막(131)이 형성된다. 라이너막(131)은 스페이서(151)와 액티브 핀(F) 상에 컨포말하게 형성될 수 있다. 액티브 핀(F)의 측면 및 상면 상에 형성되는 라이너막(131)은 실질적으로 동일한 두께로 형성될 수 있다. 라이너막(131)은 예를 들어, 실리콘 질화물 및 실리콘 산화물 중 적어도 하나를 포함할 수 있고, 단층이 아닌 복수층으로 형성될 수 있다. 라이너막(131)은 예를 들어, 원자층 증착법(Atomic Layer Deposition, ALD) 등을 이용하여 형성될 수 있다.
라이너막(131)을 형성한 후, 프리 비결정화 임플란트(PAI, Pre Amorphization Implantation) 공정을 진행할 수 있다. PAI 공정을 통해, 더미 게이트 패턴(142) 및 스페이서(151)의 측면으로 노출된 액티브 핀(F)부분의 상면의 표면 부분을 비정질화시킬 수 있다. PAI 공정을 진행한 후, 액티브 핀(F) 상에 제1 불순물 원소를 포함하는 불순물 공급막(133)이 형성된다. 즉, 라이너막(131) 상에 불순물 공급막(133)이 형성된다. 본 발명의 실시예에 따른 반도체 장치 제조 방법에서, 불순물 공급막(133)에 포함되는 제1 불순물은 비소인 것으로 설명하나, 이에 제한되는 것은 아니다. 즉, 불순물 공급막(133)에 포함되는 제1 불순물은 예를 들어, 인, 붕소 및 탄소 중 하나를 포함할 수 있다.
이하에서, 불순물 공급막(133)이 형성되는 과정에 대해서 자세히 설명한다. 먼저, 비소를 포함하는 전구체 가스(예를 들어, 할로겐화 비소 또는 수소화 비소)와 희석 가스를 이용하여 비소 플라즈마를 형성한다. 이때, 비소 플라즈마에는 비소 이온과 비소 라디칼이 포함되어 있다. 비소 플라즈마에 포함되는 비소 라디칼에 의해, 라이너막(131) 상에 비소막(미도시)이 컨포말하게 형성될 수 있다. 비소막이 형성될 때, 비소 플라즈마에 포함되는 비소 이온은 라이너막(131)을 관통하여 액티브 핀(F) 내에 주입될 수 있다. 이와 같이 주입된 비소 이온에 의해 라이너막(131) 하부에 불순물 주입층(1631)이 형성될 수 있다. 불순물 주입층(1631)은 더미 게이트 패턴(142)과 교차되지 않은 액티브 핀(F)의 상면을 따라 형성될 수 있다.
비소막은 예를 들어, 공정 압력, 기판에 가해지는 바이어스(bias), 도오즈(dose), 플라즈마 소오스 파워, 전구체 가스의 flow rate 등을 변화시키며 형성하는 다단계 도핑 공정(multi step doping process)에 의해서도 형성될 수 있다. 라이너막(131) 상에 비소막을 형성할 때, 공정 압력이 높게 되면, 비소막의 두께는 증가하고, 비소막은 컨포말하게 형성된다. 덧붙여, 액티브 핀(F)내로 주입되는 비소 이온은 증가하게 되고, 비소 이온이 주입되어 형성되는 불순물 주입층(1631)은 컨포말하게 형성될 수 있다.
비소막을 형성한 후, 낙-인(Knock-In) 가스를 이용하여, 비소막에 포함된 비소를 더미 게이트 패턴(142)과 비오버랩된 액티브 핀(F) 내로 주입할 수 있다. 즉, 비소는 액티브 핀(F) 내로 낙-인될 수 있다. 낙-인 가스는 예를 들어, 아르곤 가스(Ar), 네온 가스(Ne), 헬륨 가스(He), 수소 가스(H2), 크립톤 가스(Kr) 및 제논 가스(Xe) 중 적어도 하나를 포함할 수 있다. 비소를 액티브 핀(F) 내로 낙-인하는 공정은 선택적으로 진행할 수 있다. 한편, 서로 다른 종류의 낙-인(Knock-In) 가스를 사용하는 제1 및 제2 불순물 주입 공정을 순차적으로 수행하여, 비소막에 포함된 비소를 더미 게이트 패턴(142)과 비오버랩된 액티브 핀(F) 내로 주입할 수 있다. 또한, 둘 이상의 낙-인(Knock-In) 가스를 함꼐 사용하는 불순물 주입 공정을 사용하여, 비소막에 포함된 비소를 더미 게이트 패턴(142)과 비오버랩된 액티브 핀(F) 내로 주입할 수 있다.
비소막을 형성한 후, 비소막을 패시베이션할 수 있다. 비소막을 패시베이션하는 이유는 비소는 승화성 물질이기 때문에, 액티브 핀(F) 내로 비소를 확산시키기 전에 승화되어 사라질 수 있다. 또한, 비소막이 공기와 접촉하면, 액티브 핀(F) 상에 컨포말하게 형성된 비소막 표면에 굴곡이 형성될 수 있어, 액티브 핀(F) 내에 도핑 영역이 균일하게 형성되지 않을 수 있기 때문이다. 비소막을 패시베이션하는 방법은 산소 플라즈마를 이용할 수 있다. 산소 플라즈마를 이용하여, 라이너막(131) 상에 형성된 비소막이 산소에 의해 패시베이션될 수 있다. 비소막을 패시베이션하는 과정에서, 비소막 일부와 패시베이션에 사용되는 플라즈마 가스가 화학반응을 할 수 있다. 본 발명의 실시예에서는 패시베이션 플라즈마로 산소 플라즈마를 이용하므로, 산소와 비소가 화학 반응하여 라이너막(131) 상에 산화 비소(AsxOy)가 형성될 수 있다. 이를 통해 라이너막(131) 상에 불순물 공급막(133)이 형성될 수 있다. 본 발명의 실시예에 따른 반도체 장치 제조 방법에서, 불순물 공급막(133)은 비소와 산화 비소를 포함할 수 있다. 산소 패시베이션은 예를 들어, 인-시츄(in-situ)로 할 수 있다.
산소 패시베이션에 의해 불순물 공급막(133)이 형성된 후, 불순물 공급막(133) 상에는 부산물막(135)이 형성될 수 있다. 산소 플라즈마를 이용하여 비소막을 패시베이션했음에도 불구하고, 일부의 비소는 외부의 수소와 반응을 하여 부산물막(135)이 형성될 수 있다. 즉, 본 발명의 실시예에 따른 반도체 장치 제조 방법에서, 부산물막(135)은 수소화 비소(AsxHy)를 포함할 수 있다. 결과적으로, 더미 게이트 패턴(142)과 교차되지 않은 액티브 핀(F) 상에는 라이너막(131), 불순물 공급막(133) 및 부산물막(135)이 순차적으로 형성될 수 있다.
도 19 내지 도 21을 참조하면, 제1 온도에서 불순물 공급막(133)을 제1 열처리(1651)하여, 액티브 핀(F) 내에 프리 도핑 영역(1633)을 형성할 수 있다. 프리 도핑 영역(1633)은 불순물 공급막(133)에 포함되어 있는 제1 불순물이 라이너막(131)을 통과하여 액티브 핀(F) 내로 확산됨으로써 형성될 수 있다. 즉, 불순물 공급막(133)에 포함되어 있는 비소가 확산을 통해 라이너막(131)을 통과하여, 액티브 핀(F) 내로 확산됨으로써, 프리 도핑 영역(1633)이 형성될 수 있다. 프리 도핑 영역(1663)은 액티브 핀(F) 내에 제3 깊이(d3)로 형성될 수 있다.
구체적으로, 제1 열처리 공정(1651)이 진행되는 제1 온도는 불순물 공급막(133) 상에 형성된 부산물막(135)이 제거되고, 불순물 공급막(133)에 포함된 제1 불순물의 확산이 용이한 온도일 수 있다. 본 발명의 실시예에서, 제1 온도는 수소화 비소에 포함되는 비소를 승화시킬 수 있는 온도임과 동시에, 불순물 공급막(133)에 포함되는 비소가 라이너막(131) 및 액티브 핀(F) 내로 확산될 수 있는 온도이다. 구체적으로, 제1 열처리 공정(1651)이 진행되는 제1 온도는 700℃ 이하일 수 있다.
제1 열처리 공정(1651)은 예를 들어, furnace annealing, RTA, RTO, Plasma Annealing 또는 Micro-wave annealing 중 하나가 사용될 수 있다. 제1 열처리 공정(1651)을 통해, 불순물 공급막(133) 상에 형성된 부산물막(135)은 제거될 수 있다. 즉, 부산물막(135)에 포함된 비소가 승화함으로써, 부산물막(135)은 제거될 수 있다. 제1 열처리 공정(1651)을 통해 부산물막(135)이 제거됨과 동시에, 불순물 공급막(133) 내에 포함된 산화 비소 및 비소는 라이너막(131) 내로 확산되어 들어간다. 또한, 라이너막(131)을 통과한 산화 비소 및 비소는 액티브 핀(F) 내로 확산되어 들어간다. 본 발명의 실시예에 따른 반도체 장치 제조 방법에서, 액티브 핀(F)이 실리콘으로 형성될 경우, 액티브 핀(F) 내로 확산되어 들어간 산화 비소는 액티브 핀(F)과 반응하여 SiOx:As를 형성할 수 있다. 즉, 산화 실리콘 매트릭스에 비소가 도핑된 형태가 될 수 있다. 산화 비소 및 비소가 액티브 핀(F) 내로 확산됨으로써, 액티브 핀(F) 내에 프리 도핑 영역(1633)이 형성될 수 있다.
액티브 핀(F) 내에 프리 도핑 영역(1633)이 형성될 때, 라이너막(131) 상에 형성된 불순물 공급막(133)의 적어도 일부는 제거될 수 있다. 즉, 불순물 공급막(133) 중 라이너막(131) 및 액티브 핀(F) 내로 확산되어 들어가지 못한 불순물 공급막(133)의 적어도 일부는 제1 열처리 공정(1651)을 통해 제거될 수 있다. 또한, 액티브 핀(F) 내에 프리 도핑 영역(1633)이 형성될 때, 액티브 핀 상에 형성된 라이너막(131)의 두께는 얇아질 수 있다. 구체적으로, 액티브 핀(F)의 측면에 형성된 라이너막(131)보다 액티브 핀(F)의 상면에 형성된 라이너막(131)이 더 얇아질 수 있다. 또한, 액티브 핀(F)의 측면에 형성된 라이너막(131)의 두께는 실질적으로 변하지 않을 수도 있다.
이후에 진행되는 제2 열처리 공정보다 낮은 온도에서 진행되는 제1 열처리 공정(1651)은 불순물 공급막(133)에 포함되는 제1 불순물을 액티브 핀(F) 내로 투입하는 드라이브-인(Drive-In) 열처리 공정이다. 본 발명의 실시예에 따른 반도체 장치 제조 방법에서, 제1 열처리 공정(1651)을 통해, 액티브 핀(F) 내로 비소와 산화 비소가 확산되어 들어간다. 제1 열처리 공정(1651)은 PAI로 인하여 결정 격자가 깨진 액티브 핀(F)의 고상 성장 속도(Solid Phase Epitaxy rate)을 조절할 수 있고, 그 결과 도핑 영역이 형성되는 접합 깊이(junction depth) 및 활성화 속도(activation rate)을 조절할 수 있다.
도 22 내지 도 24를 참조하면, 제1 열처리 공정(1651)이 진행되는 제1 온도보다 높은 제2 온도에서, 불순물 공급막(133) 및 프리 도핑 영역(1633)에 대한 제2 열처리 공정(1653)을 진행한다. 제2 열처리 공정(1653)을 통해, 더미 게이트 패턴(142)과 교차되지 않는 액티브 핀(F)의 상면을 따라, 액티브 핀(F) 내에 도핑 영역(163)을 형성한다.
도핑 영역(163)은 프리 도핑 영역(1633)에 포함된 제1 불순물 및 불순물 공급막(133)에 포함된 제1 불순물이 액티브 핀(F) 내로 확산되어 형성될 수 있다. 즉, 프리 도핑 영역(1633)에 포함된 비소와 불순물 공급막(133)에 포함된 비소가 액티브 핀(F) 내로 확산되어, 비소가 도핑된 도핑 영역(163)이 형성될 수 있다. 구체적으로, 제2 열처리 공정(1653)이 진행되는 제2 온도는 제1 열처리 공정(1651)이 진행되는 제1 온도보다 높다. 제2 열처리 공정(1653)이 진행되는 제2 온도는 프리 도핑 영역(1633) 내에 포함된 비소와 불순물 공급막(133) 내에 포함된 비소가 액티브 핀(F) 내로 확산될 수 있는 온도이다. 또한, 제2 온도는 비소 또는 산화 비소가 액티브 핀(F) 내로 확산되고 남은 불순물 공급막(133)을 승화시킬 수 있는 온도이다. 구체적으로, 제2 열처리 공정(1653)이 진행되는 제2 온도는 1000℃ 이상일 수 있다.
제2 열처리 공정(1653)은 예를 들어, spike RTA, flash RTA 또는 Laser annealing 중 하나를 이용하여 진행될 수 있다. 제2 열처리 공정(1653) 중, 액티브 핀(F)의 상면 및 더미 게이트 패턴(142)의 상면에 형성된 라이너막(131)은 제거될 수 있다. 추가적으로, 제2 열처리 공정(1653) 후, 액티브 핀(F)의 상면 및 제2 라이너(130) 상에 잔류물 예를 들어, 실리콘-산소-비소 화합물이 남아있을 경우, 잔류물을 애싱/스트립(ashing/strip)할 수 있다. 제2 열처리 공정(1653) 후 애싱/스트립 공정이 진행될 경우, 제2 열처리 공정(1653)과 애싱/스트립 공정은 연속적으로 진행될 수 있다.
액티브 핀(F) 내에 형성된 도핑 영역(163)은 액티브 핀(F)의 상면에는 제1 깊이(d1)로, 액티브 핀(F)의 측면에는 제2 깊이(d2)로 형성된다. 액티브 핀(F) 내에 형성된 도핑 영역(163)은 액티브 핀(F)의 상면을 따라 균일한 깊이로 형성될 수 있기 때문에, 제1 깊이(d1)와 제2 깊이(d2)는 실질적으로 동일할 수 있다. 또한, 도핑 영역(163)은 프리 도핑 영역(163)에 포함되는 비소가 일부 확산되어 형성되므로, 도핑 영역(163)이 형성된 깊이(d1)은 프리 도핑 영역(1633)이 형성된 깊이(d3)보다 깊을 수 있다. 도핑 영역(163)은 더미 게이트 패턴(142)의 측면에 형성된 스페이서(151)의 하면 상에 배치된 액티브 핀(F) 내로 연장되어 형성될 수 있다.
도 25를 참조하면, 더미 게이트 패턴(142) 및 스페이서(151) 양측에 배치된 액티브 핀(F) 상에 소오스/드레인(161)을 형성한다. 소오스/드레인(161)은 에피 공정에 의해 형성될 수 있다. 소오스/드레인(161)은 클래딩(cladding)된 에피층을 포함할 수 있다. 본 발명의 실시예에 따른 반도체 장치가 n형 트랜지스터인지, p형 트랜지스터인지에 따라, 소오스/드레인(161)의 물질이 달라질 수 있다. 또한, 필요에 따라, 에피 공정시 불순물을 인시츄 도핑할 수도 있다. 소오스/드레인(161)은 예시적으로 다각형 형상으로 도시하였지만, 이에 제한되는 것은 아니다.
도 26을 참조하면, 소오스/드레인(161)이 형성된 결과물 상에, 층간 절연막(155)을 형성한다. 층간 절연막(155)은 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 이어서, 더미 게이트 패턴(142)의 상면이 노출될 때까지, 층간 절연막(155)을 평탄화한다. 그 결과, 마스크 패턴(2104)이 제거되고 더미 게이트 패턴(142)의 상면이 노출될 수 있다.
도 27을 참조하면, 더미 게이트 패턴(142) 즉, 더미 게이트 절연막(141) 및 더미 게이트 전극(143)을 제거한다. 더미 게이트 절연막(141) 및 더미 게이트 전극(143)의 제거함에 따라, 필드 절연막(110) 및 액티브 핀(F)의 일부를 노출하는 트렌치(123)가 형성된다. 도 28을 참조하면, 트렌치(123) 내에 게이트 절연막(145) 및 게이트 전극(147)을 형성하여, 게이트 패턴(149)을 형성한다.
본 발명의 몇몇 실시예에 따른 반도체 장치는, 액티브(F)의 표면을 따라 균일하게 형성된 도핑 영역(163)을 포함하며, 도핑 영역(163)은 높은 농도로 도핑된 영역(highly doped region)일 수 있다. 도핑 영역(163)은 높은 불순물 농도를 갖는 소오스/드레인(161)과 액티브 핀(F)의 사이에 높은 전계 집중을 완화시켜주는 역할을 할 수 있다. 따라서, 반도체 장치의 기생 저항을 감소시켜 높은 전류 구동 특성을 확보할 수 있다.
도 7, 도 11 내지 도 15, 도 19 내지 도 28을 참조하여, 본 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해서 설명한다. 본 실시예는 라이너막의 두께를 제외하고는 상술한 실시예와 실질적으로 동일하므로, 상술한 실시예와 중복되는 부분에 대하여는 동일한 도면부호를 기재하고 그에 대한 설명은 간략히 하거나 생략하기로 한다.
도 29 내지 도 31은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 30는 도 29의 D1-D1를 따라 절단한 단면도이다. 도 31은 도 29의 E1-E1를 따라 절단한 단면도이다.
우선, 상술한 도 11 내지 도 15까지의 부분 공정을 수행한다.
이어서, 도 29 내지 도 31을 참조하면, 노출된 액티브 핀(F)의 상면 및 서로 대향하는 측면 상에 라이너막(131) 및 불순물 공급막(133)이 순차적으로 형성될 수 있다. 덧붙여, 스페이서(151)의 측면 상에 라이너막(131) 및 불순물 공급막(133)이 형성될 수 있다. 불순물 공급막(133) 상에 부산물막(135)이 더 형성될 수 있다. 스페이서(151)의 측면 및 액티브 핀(F)에 측면에 형성되는 라이너막(131)의 제4 두께(t4)와, 액티브 핀(F)에 상면에 형성되는 라이너막(131)의 제3 두께(t3)는 서로 다를 수 있다. 본 발명의 실시예에 따른 반도체 장치 제조 방법에서, 라이너막(131)의 제3 두께(t3)는 라이너막(131)의 제4 두께(t4)보다 두꺼울 수 있다. 한편, 라이너막(131)의 제4 두께(t4)는 0일 수 있다. 즉, 라이너막(131)은 액티브 핀(F)의 상면과 더미 게이트 패턴(141, 143) 상에만 배치될 수 있으나, 이에 제한되는 것은 아니다.
라이너막(131)을 형성한 후, PAI 공정을 진행하여 액티브 핀(F) 상면의 외곽 부분을 비정질화시킬 수 있다. 이 후, 액티브 핀(F) 및 더미 게이트 패턴(141, 143) 상에 불순물 공급막(133)을 형성할 수 있다. 불순물 공급막(133)을 형성하는 방법에 대해서는 도 16 내지 도 18에 관한 부분에서 자세히 설명하였으므로, 생략한다.
이 후, 제1 열처리 공정(1651) 및 제2 열처리 공정(1653)을 통해, 더미 게이트 패턴(141, 143)과 비오버랩된 액티브 핀(F)의 외곽을 따라 도핑 영역(163)을 형성한다. 도핑 영역을 형성한 후, 소오스/드레인(161)을 형성할 수 있다. 이어지는 반도체 장치 제조를 위한 후속 공정은 상술한 바와 같다.
도 32 내지 도 35는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 32는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도들이다. 도 33은 각각 도 32의 A1-A1 및 A2-A2에 따라 절단된 단면도들이다. 도 34는 각각 도 32의 B1-B1 및 B2-B2에 따라 절단된 단면도들이다. 도 35는 각각 도 32의 C1-C1 및 C2-C2에 따라 절단된 단면도들이다.
본 실시예는 기판의 서로 다른 영역에 배치된 반도체 장치들 각각의 도핑 영역의 두께가 서로 다른 것을 제외하고, 상술한 몇몇 실시예에 따른 반도체 장치와 실질적으로 동일하다. 따라서, 실질적으로 동일한 구성요소에 대한 반복되는 설명은 생략할 수 있다.
도 32 내지 도 35를 참조하면, 기판(100)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함하고, 제1 영역(Ⅰ) 및 제2 영역(Ⅱ) 각각은 제1 반도체 장치(10) 및 제2 반도체 장치(20)을 포함할 수 있다. 제1 반도체 장치(10)는 제1 트랜지스터일 수 있고, 제2 반도체 장치(20)는 제2 트랜지스터일 수 있다. 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)은 서로 연결될 수도 있고, 서로 이격되어 배치된 영역일 수도 있다.
제1 반도체 장치(10)는 기판(100) 상에 배치되어, 제1 액티브 핀(F1), 제1 게이트 패턴(1149), 제1 소오스/드레인(1161), 및 제1 스페이서(1151)등을 포함할 수 있다. 제1 게이트 패턴(1149)은 제1 게이트 전극(1147)과 제1 게이트 절연막(1145)을 포함할 수 있다. 제1 게이트 전극(1147)은 금속층(MG1, MG2)을 포함할 수 있다. 또한, 제1 액티브 핀(F1)은 제1 도핑 영역(1163)을 포함할 수 있다. 제2 반도체 장치(20)는 기판(100) 상에 배치되어, 제2 액티브 핀(F2), 제2 이트 패턴(2149), 제2 소오스/드레인(2161), 및 제2 스페이서(2151)등을 포함할 수 있다. 제2 게이트 패턴(2149)은 제2 게이트 전극(2147)과 제2 게이트 절연막(2145)을 포함할 수 있다. 제2 게이트 전극(2147)은 금속층(MG1, MG2)을 포함할 수 있다. 또한, 제2 액티브 핀(F2)은 제2 도핑 영역(2163)을 포함할 수 있다.
제1 게이트 패턴(1149), 제2 게이트 패턴(2149), 제1 소오스/드레인(1161), 제2 소오스/드레인(2161), 제1 스페이서(1151), 제2 스페이서(2151), 제1 게이트 전극(1147), 제2 게이트 전극(2147), 제1 게이트 절연막(1145) 및 제2 게이트 절연막(2145) 각각은 상술한 일 실시예에 따른 반도체 장치가 포함하는 게이트 패턴(119), 소오스/드레인(161), 스페이서(151), 게이트 전극(147)와 게이트 절연막(145)과 실질적으로 동일할 수 있다.
한편, 제1 액티브(F1)과 제2 액티브 핀(F2) 각각이 포함하는 제1 도핑 영역(1163) 및 제2 도핑 영역(2163)은 상술한 일 실시예에 따른 반도체 장치가 포함하는 도핑 영역(1163)과 실질적으로 동일할 수 있다. 다만, 제1 도핑 영역(1163)의 제1 깊이(d1) 및 제2 깊이(d2) 각각은 제2 도핑 영역(2163)의 제3 두께(d3) 및 제4 두께(d4)와 다를 수 있다.
한편, 제1 도핑 영역(1163)이 포함하는 불순물을 포함하는 않는, 제1 액티브(F1)의 다른 영역을 제1 미도핑 영역으로 지칭할 수 있고, 제2 도핑 영역(2163)이 포함하는 불순물을 포함하는 않는, 제2 액티브(F2)의 다른 영역을 제2 미도핑 영역으로 지칭할 수 있다. 다만, 이에 제한되는 것은 아니다.
즉, 제1 및 제2 반도체 장치(10, 20) 내에서, 서로 대응되는 위치에 배치된 제1 및 제2 도핑 영역(1163, 2163)의 깊이는 서로 다를 수 있다. 구체적으로, 제1 액티브핀(F1)의 상면에 배치된 제1 도핑 영역(1163)의 제1 깊이(d1)은 제2 액티브핀(F2)의 상면에 배치된 제2 도핑 영역(2163)의 제3 깊이(d3)보다 작을 수 있다. 제1 액티브핀(F1)의 측면에 배치된 제1 도핑 영역(1163)의 제2 깊이(d2)은 제2 액티브핀(F2)의 측면에 배치된 제2 도핑 영역(2163)의 제4 깊이(d4)보다 작을 수 있다.
제1 및 제2 도핑 영역(1163, 2163)은 서로 다른 불순물을 포함할 수 있고, 예를 들어, 제1 도핑 영역(1163)은 비소(As)를 포함하고, 제2 도핑 영역(2163)은 붕소(boron)을 포함할 수 있으나, 이에 제한되는 것은 아니다. 한편, 제1 반도체 장치(10)는 P형 트랜지스터일 수 있고, 제2 반도체 장치(20)은 N형 트랜지스터일 수 있으나 이에 제한되는 것은 아니다.
본 발명의 일 실시예와 마찬가지로, 제1 도핑 영역(1163)의 제1 깊이(d1)는 제2 깊이(d2)와 동일하거나, 서로 다를 수 있고, 제2 도핑 영역(2163)의 제3 깊이(d3)는 제4 깊이(d4)와 동일하거나, 서로 다를 수 있다.
이어서, 도 36 및 도 39를 통해, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 36은 본 발명의 몇몇 실시예에 반도체 장치를 설명하기 위한 사시도이다. 도 37은 도 36의 A3-A3를 따라 절단한 단면도이다. 도 38는 도 36의 B3-B3를 따라 절단한 단면도이다. 도 39는 도 36의 C3-C3를 따라 절단한 단면도이다. 본 실시예는 액티브 핀의 리세스 여부를 제외하고는 상술한 일 실시예와 실질적으로 동일하므로, 중복되는 부분에 대하여는 동일한 도면부호를 기재하고 그에 대한 설명은 간략히 하거나 생략하기로 한다.
도 36 내지 도 39를 참조하면, 반도체 장치(30)는 기판(100) 상에 배치되어, 액티브 핀(F), 게이트 패턴(149), 소오스/드레인(161) 및 스페이서(151)등을 포함할 수 있다. 게이트 패턴(149)은 게이트 전극(147)과 게이트 절연막(145)을 포함할 수 있다. 게이트 전극(147)은 금속층(MG1, MG2)을 포함할 수 있다. 또한, 액티브 핀(F)은 도핑 영역(163)을 포함할 수 있다. 반도체 장치(30는 액티브 핀(F)에 리세스(R1)를 형성하고, 리세스(R1) 상에 소오스/드레인(161)을 형성할 수 있다. 이와 관련하여, 후술하여 설명한다.
도 37을 참조하면, 소오스/드레인(161)은 게이트 패턴(149)의 양측에 배치된다. 소오스/드레인(161)은 필드 절연막(110)에 의해 노출된 액티브 핀(F) 상에 형성된다. 소오스/드레인(161)은 상승된(elevated) 소오스/드레인 형태일 수 있다. 즉, 소오스/드레인(161)의 상면은 필드 절연막(110)의 상면보다 높을 수 있다. 또한, 소오스/드레인(161)과 게이트 패턴(149)은 스페이서(151)에 의하여 절연될 수 있다. 또한, 도핑 영역(163)은 스페이서(151)의 측면과 동일 평면 상에 배치될 수 있다. 즉, 도핑 영역(163)은 리세스(R1)의 바닥면 및 측벽을 따라, 액티브 핀(F) 내에 형성될 수 있다. 리세스(R1)의 측벽은 스페이서(151)의 측면과 동일 평면 상에 배치될 수 있으므로, 도핑 영역(163) 역시, 스페이서(151)의 측면과 동일 평면 상에 배치될 수 있다.
리세스(R1)의 측벽 및 바닥면에 형성된 도핑 영영(163)은 균일할 수 있다. 한편, 리세스(R1)의 바닥면에 형성된 도핑 영역(163)은 액티브 핀(F) 내에서 제5 깊이(d5)를 가질 수 있다. 리세스(R1)의 측면에 형성된 도핑 영역(163)은 액티브 핀(F) 내에서 제6 깊이(d6)를 가질 수 있다. 제5 깊이(d5)와 제6 깊이(d6)는 서로 동일할 수도 있고, 다를 수도 있다. 제5 깊이(d5)와 제6 깊이(d6)가 서로 다른 경우에는, 제5 깊이(d5)가 더 두꺼울 수 있지만, 이에 제한되는 것은 아니다.
도 38을 참조하면, 기판(100) 상에 형성된 액티브 핀(F)의 하부에는 필드 절연막(110)이 형성되어 있다. 필드 절연막(110) 상으로 돌출된 액티브 핀(F) 상에는 게이트 절연막(145)이 형성되고, 게이트 절연막(145) 상에 제1 금속층(MG1) 및 제2 금속층(MG2)를 포함하는 게이트 전극(147)이 형성된다. 도 32에서, 게이트 절연막(145)과 교차되는 액티브 핀(F) 상에는 도핑 영역(163)이 형성되지 않는다.
도 39를 참조하면, 액티브 핀(F)의 상면 상에, 소오스/드레인(161)이 형성될 수 있다. 구체적으로, 액티브 핀(F)의 상면에 제5 깊이(d5)를 가지고 도핑 영역(163)이 형성되고, 도핑 영역(163)과 접촉하는 소오스/드레인(161)이 액티브 핀(F)의 상면 상에 형성될 수 있다. 액티브 핀(F)의 상면과 필드 절연막(F)의 상면은 동일 평면 상에 배치될 수 있다. 도 33에서, 소오스/드레인(161)은 육각형 형상으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 소오스/드레인(161)은 예를 들어, 다이아몬드 형상, 원 형상, 직사각형 형상 및 오각형 형상을 가질 수 있음은 물론이다.
이어서, 도 11 내지 도 15, 도 36, 도 40 내지 도 53을 통해 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 40 내지 도 53은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 42는 도 41의 D3-D3를 따라 절단한 단면도이고, 도 42는 도 41의 E3-E3를 따라 절단한 단면도이다. 도 45는 도 44의 D3-D3를 따라 절단한 단면도이고, 도 46은 도 44의 E3-E3를 따라 절단한 단면도이다. 도 48은 도 47의 D3-D3를 따라 절단한 단면도이고, 도 49는 도 47의 E3-E3를 따라 절단한 단면도이다. 본 실시예에 따른 반도체 장치 제조 방법은, 상술한 일 실시예에 따른 반도체 장치 제조 방법과 비교하여, 리세스(R1) 형성 여부를 제외하고는 실질적으로 동일할 수 있다. 따라서, 중복되는 부분에 대하여는 동일한 도면부호를 기재하고 그에 대한 설명은 간략히 하거나 생략하기로 한다.
우선, 상술한 도 11 내지 도 15의 중간단계 공정을 수행하여, 스페이서(151)를 형성한다.
이어서, 도 40을 참조하면, 더미 게이트 패턴(142) 및 스페이서(151)의 양측에 노출된 액티브 핀(F)의 일부를 제거하여, 리세스(R1)를 형성한다. 필드 절연막(110)에 의해 노출되는 액티브 핀(F)의 상면은 필드 절연막(110)의 상면과 동일 평면에 있는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 필드 절연막(110)에 의해 노출되는 액티브 핀(F)의 상면은 필드 절연막(110) 상면보다 기판(100) 방향으로 만입되어 리세스가 형성될 수도 있다. 스페이서(151)의 양측에 노출된 액티브 핀(F)의 일부를 제거함으로써, 스페이서(151)의 측면으로, 액티브 핀(F)의 측면이 노출될 수 있다.
도 41 내지 도 46을 참조하면, 액티브 핀(F)의 리세스(R1)의 상면 상에 라이너막(131) 및 불순물 공급막(133)이 순차적으로 형성한다. 즉, 라이너막(131) 및 불순물 공급막(133)은 액티브 핀(F)의 리세스(R1)의 바닥면 및 측벽 상에 형성될 수 있다. 불순물 공급막(133) 상에 부산물막(135)이 더 형성될 수 있다. 또한, 액티브 핀(F)내에 도핑 영역(163)을 형성할 수 있다. 이는, 상술한 도 16 내지 도 21의 공정과 실질적으로 동일할 수 있다. 따라서, 반복되는 설명은 생략할 수 있다. 다만, 본 실시예에 있어서, 도핑 영역(163)은 액티브 핀(F)의 리세스(R1)의 바닥면 및 측면을 따라, 액티브 핀(F) 내에 도핑 영역(163)을 형성한다.
도 50을 참조하면, 더미 게이트 패턴(142) 및 스페이서(151) 양측에 배치된 액티브 핀(F) 상에 소오스/드레인(161)을 형성한다. 소오스/드레인(161)은 에피 공정에 의해서 형성될 수 있다. 본 발명의 실시예에 따른 반도체 장치가 n형 트랜지스터인지, p형 트랜지스터인지에 따라, 소오스/드레인(161)의 물질이 달라질 수 있다. 또한, 필요에 따라, 에피 공정시 불순물을 인시츄 도핑할 수도 있다. 소오스/드레인(161)은 예시적으로 다각형 형상으로 도시하였지만, 이에 제한되는 것은 아니다.
도 51을 참조하면, 소오스/드레인(161)이 형성된 결과물 상에, 층간 절연막(155)을 형성한다. 층간 절연막(155)은 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 이어서, 더미 게이트 패턴(142)의 상면이 노출될 때까지, 층간 절연막(155)을 평탄화한다. 그 결과, 마스크 패턴(2104)이 제거되고 더미 게이트 패턴(142)의 상면이 노출될 수 있다. 도 52를 참조하면, 더미 게이트 패턴(142) 즉, 더미 게이트 절연막(141) 및 더미 게이트 전극(143)을 제거한다. 더미 게이트 절연막(141) 및 더미 게이트 전극(143)의 제거함에 따라, 필드 절연막(110) 및 액티브 핀(F)의 일부를 노출하는 트렌치(123)가 형성된다. 도 53을 참조하면, 트렌치(123) 내에 게이트 절연막(145) 및 게이트 전극(147)을 형성하여, 게이트 패턴(149)을 형성한다. 게이트 전극(147)은 금속층(MG1, MG2)을 포함할 수 있다.
이이서, 도 54 내지 도 57을 통하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 54는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도들이다. 도 55는 각각 도 54의 G1-G1 및 G2-G2에 따라 절단된 단면도들이다. 도 56은 각각 도 54의 H1-H1 및 H2-H2에 따라 절단된 단면도들이다. 도 57은 각각 도 54의 I1-I1 및 I2-I2에 따라 절단된 단면도들이다. 본 실시예는 기판의 서로 다른 영역에 배치된 반도체 장치들(30, 40) 각각의 도핑 영역의 깊이가 서로 다른 것을 제외하고, 상술한 또 다른 실시예에 따른 반도체 장치(30)와 실질적으로 동일하다. 따라서, 실질적으로 동일한 구성요소에 대해 반복되는 설명은 생략할 수 있다.
도 54 내지 도 57을 참조하면, 기판(100)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함하고, 제1 영역(Ⅰ) 및 제2 영역(Ⅱ) 각각은 제3 반도체 장치(30) 및 제4 반도체 장치(40)를 포함할 수 있다. 제3 반도체 장치(30)는 제1 트랜지스터일 수 있고, 제4 반도체 장치(40)는 제2 트랜지스터일 수 있다. 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)은 서로 연결된 영역일 수 있고, 서로 이격되어 배치된 영역일 수 있다.
제3 반도체 장치(30)는 기판(100) 상에 배치되어, 제3 액티브 핀(F3), 제3 게이트 패턴(3149), 제3 소오스/드레인(3161), 및 제3 스페이서(3151)등을 포함할 수 있다. 제3 게이트 패턴(3149)은 제3 게이트 전극(3147)과 제3 게이트 절연막(3145)을 포함할 수 있다. 제3 게이트 전극(3147)은 금속층(MG1, MG2)을 포함할 수 있다. 또한, 제3 액티브 핀(F3)은 제3 도핑 영역(3163)을 포함할 수 있다. 제4 반도체 장치(40)는 기판(400) 상에 배치되어, 제4 액티브 핀(F4), 제4 게이트 패턴(4149), 제4 소오스/드레인(4161), 및 제4 스페이서(4151)등을 포함할 수 있다. 제4 게이트 패턴(4149)은 제4 게이트 전극(4147)과 제4 게이트 절연막(4145)을 포함할 수 있다. 제4 게이트 전극(4147)은 금속층(MG1, MG2)을 포함할 수 있다. 또한, 제4 액티브 핀(F4)은 제4 도핑 영역(4163)을 포함할 수 있다.
제3 게이트 패턴(3149), 제4 게이트 패턴(4149), 제3 소오스/드레인(3161), 제4 소오스/드레인(4161), 제3 스페이서(3151), 제4 스페이서(4151), 제3 게이트 전극(3147), 제4 게이트 전극(4147), 제3 게이트 절연막(3145) 및 제4 게이트 절연막(4145) 각각은 상술한 또 다른 실시예에 따른 반도체 장치가 포함하는 게이트 패턴(119), 소오스/드레인(161), 스페이서(151), 게이트 전극(147)와 게이트 절연막(145)과 실질적으로 동일할 수 있다. 한편, 제3 액티브(F3)과 제4 액티브 핀(F4) 각각이 포함하는 제3 도핑 영역(3163) 및 제4 도핑 영역(4163)은 상술한 또 다른 실시예에 따른 반도체 장치가 포함하는 도핑 영역(1163)과 실질적으로 동일할 수 있다. 다만, 제3 도핑 영역(3163)의 제5 깊이(d5) 및 제6 깊이(d6) 각각은 제4 도핑 영역(4163)의 제7 깊이(d7) 및 제8 깊이(d8)와 다를 수 있다.
즉, 제3 및 제4 반도체 장치(30, 40) 내에서, 서로 대응되는 위치에 배치된 제3 및 제4 도핑 영역(3163, 4163)의 깊이는 서로 다를 수 있다. 구체적으로, 제3 액티브핀(F3)의 상면에 배치된 제3 도핑 영역(3163)의 제5 깊이(d5)은 제4 액티브핀(F4)의 상면에 배치된 제4 도핑 영역(4163)의 제7 깊이(d7)보다 작을 수 있다. 제3 액티브핀(F3)의 측면에 배치된 제3 도핑 영역(3163)의 제6 깊이(d6)은 제4 액티브핀(F4)의 측면에 배치된 제4 도핑 영역(4163)의 제8 깊이(d8)보다 작을 수 있다. 본 발명의 몇몇 실시예와 마찬가지로, 제3 도핑 영역(3163)의 제5 깊이(d5)는 제6 깊이(d6)와 동일하거나, 서로 다를 수 있고, 제2 도핑 영역(2163)의 제7 깊이(d7)는 제8 깊이(d8)와 동일하거나, 서로 다를 수 있다.
제3 및 제4 도핑 영역(3163, 4163)은 서로 다른 불순물을 포함할 수 있고, 예를 들어, 제3 도핑 영역(3163)은 비소(As)를 포함하고, 제4 도핑 영역(4163)은 붕소(boron)을 포함할 수 있으나, 이에 제한되는 것은 아니다. 한편, 제3 반도체 장치(30)는 P형 트랜지스터일 수 있고, 제4 반도체 장치(40)는 N형 트랜지스터일 수 있으나 이에 제한되는 것은 아니다.
한편, 제3 도핑 영역(3163)이 포함하는 불순물을 포함하는 않는, 제3 액티브(F3)의 다른 영역을 제3 미도핑 영역으로 지칭할 수 있고, 제4 도핑 영역(4163)이 포함하는 불순물을 포함하는 않는, 제4 액티브(F4)의 다른 영역을 제4 미도핑 영역으로 지칭할 수 있다. 다만, 이에 제한되는 것은 아니다.
이어서, 도 58 내지 도 61을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 58은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사이도이다. 도 59는 도 58의 A4-A4에 따라 절단한 단면도이다. 도 60은 도 58의 B4-B4에 따라 절단한 단면도이다. 도 61은 도 58의 C4-C4에 따라 절단한 단면도이다.
본 실시예는 스트레인 완화층을 포함하는 것을 제외하고, 상술한 몇몇 실시예에 따른 반도체 장치와 실질적으로 동일하다. 따라서, 동일한 부호는 동일한 구성 요소를 지칭하며, 이에 따라 반복되는 설명은 생략할 수 있다.
스트레인 완화층(105)이 기판(100) 상에 형성될 수 있다. 스트레인 완화층(105)은 화합물 반도체를 포함할 수 있다. 즉, 스트레인 완화층(105)은 화합물 반도체층일 수 있다. 스트레인 완화층(105)은 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 상기 스트레인 완화층(105)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 실리콘게르마늄과 같은 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 상기 스트레인 완화층은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P) 및 비소(As) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다. 상기 스트레인 완화층은 기판(100) 상에 에피택셜 성장 방법으로 형성될 수 있다. 예를 들어, 상기 스트레인 완화층은 APCVD(Atmospheric Pressure Chemical Vapor Deposition), LPCVD(Low(or reduced) Pressure Chemical Vapor Deposition), UHV-CVD(Ultra High Vacuum Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy), MOCVD(Metal Organic Chemical Vapor Deposition) 등의 방법을 이용하여 형성될 수 있지만, 이에 제한되는 것은 아니다.
스트레인 완화층(105)은 기판(100)과 유사한 결정 구조를 가질 수 있다. 본 발명의 실시예들에 따른 반도체 장치에서, 기판(100)으로 사용되는 실리콘 기판은 다이아몬드 결정 구조로 되어 있다. 따라서, 화합물 반도체를 포함하는 스트레인 완화층(105)은 다이아몬드 결정 구조와 유사한 징크-블렌드(Zinc-Blende) 구조를 가질 수 있다. 스트레인 완화층(105)은 단일막일 수도 있고, 복수개의 막을 포함할 수 있다. 또한, 스트레인 완화층(105)은 기판(100)에서 멀어짐에 따라 격자 상수가 변하는 복수개의 막을 포함할 수 있다. 필드 절연막(110)이 스트레인 완화층(105) 상에 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 30: 반도체 장치 F: 액티브 핀
149: 게이트 패턴 151: 스페이서
161: 소오스/드레인 163: 도핑 영역

Claims (20)

  1. 제1 방향으로 연장되는 액티브 핀을 형성하고,
    상기 액티브 핀의 장변을 따라 형성되고, 상기 액티브 핀의 상부를 노출시키는 필드 절연막을 형성하고,
    상기 액티브 핀 상에 상기 제1 방향과 교차하는 제2 방향으로 연장된 더미 게이트 패턴을 형성하고,
    상기 더미 게이트 패턴의 적어도 일측에 스페이서를 형성하고,
    상기 스페이서를 형성한 후에, 상기 스페이서와 더미 게이트 패턴에 의해 노출된 상기 액티브 핀을 덮는 라이너막을 형성하고,
    상기 라이너막 상에, 불순물 원소를 포함하는 불순물 공급막을 형성하고,
    상기 불순물 공급막을 열처리하여, 상기 액티브 핀의 상면을 따라 상기 액티브 핀 내에 형성되는 도핑 영역을 형성하는 것을 포함하고,
    상기 라이너막은 상기 더미 게이트 패턴과 비접촉하는 반도체 장치 제조 방법.
  2. 제 1항에 있어서,
    상기 라이너막을 형성하는 것은, 상기 스페이서를 형성한 후에, 상기 액티브 핀의 상면 및 서로 마주보는 양측면을 따라 형성하는 것을 포함하는 반도체 장치 제조 방법.
  3. 제 1항에 있어서,
    상기 도핑 영역을 형성하는 것은, 상기 도핑 영역을 상기 액티브 핀의 상면 및 서로 마주보는 양측면을 따라 상기 액티브 핀 내에 형성하는 것을 포함하고, 상기 액티브 핀의 상면은, 상기 더미 게이트 패턴의 하면과 동일 평면에 형성되는 반도체 장치 제조 방법.
  4. 제 3항에 있어서,
    상기 도핑 영역 상에 소오스/드레인을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  5. 제 1항에 있어서,
    상기 라이너막을 형성하기 전에, 상기 스페이서의 적어도 일측의 상기 액티브 핀 내에 리세스를 형성하는 것을 더 포함하고, 상기 라이너막을 형성하는 것은 상기 리세스의 바닥면 및 서로 마주보는 측벽 상에 형성되는 것을 포함하는 반도체 장치 제조 방법.
  6. 제 5항에 있어서,
    상기 도핑 영역을 형성하는 것은, 상기 도핑 영역을 상기 리세스의 바닥면 및 서로 마주보는 측벽을 따라 상기 액티브 핀 내에 형성하는 것을 포함하고, 상기 도핑 영역 상에 소오스/드레인을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  7. 제 1항에 있어서,
    상기 불순물 공급막을 형성하는 것은, 낙-인(Knock-in)를 사용하여 상기 불순물 원소로 형성되는 불순물막을 형성하고, 상기 불순물막을 패시베이션하는 것을 포함하는 반도체 장치 제조 방법.
  8. 제 1항에 있어서,
    상기 도핑 영역을 형성하는 것은, 제1 온도에서 상기 불순물 공급막을 제1 열처리하여, 상기 액티브 핀 내에 프리 도핑 영역을 형성하고, 상기 제1 온도보다 높은 제2 온도에서 상기 불순물 공급막 및 상기 프리 도핑 영역을 제2 열처리하여, 상기 도핑 영역을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  9. 제 8항에 있어서,
    상기 프리 도핑 영역은 상기 불순물 원소가 상기 액티브 핀 내로 확산되어 형성되고, 상기 도핑 영역은 상기 프리 도핑 영역에 포함되는 불순물 원소와 상기 불순물 공급막에 포함되는 불순물 원소가 상기 액티브 핀 내로 확산되어 균일한 깊이로 형성되는 반도체 장치 제조 방법.
  10. 제 1항에 있어서,
    상기 도핑 영역을 형성하는 것은 상기 도핑 영역이 상기 액티브 핀의 상면을 따라 연장되어, 상기 스페이서의 하부에서 미도핑 영역과 접촉하는 것을 포함하는 반도체 장치 제조 방법.
  11. 제 10항에 있어서,
    상기 스페이서의 하면의 일부와 상기 도핑 영역의 상면은 접촉하는 반도체 장치 제조 방법.
  12. 제 1항에 있어서,
    상기 도핑 영역을 형성한 후, 상기 불순물 공급막과 상기 라이너막을 순차적으로 제거하는 것을 포함하는 반도체 장치 제조 방법.
  13. 삭제
  14. 제1 방향으로 연장되는 액티브 핀을 형성하고,
    상기 액티브 핀의 장변을 따라 형성되고, 상기 액티브 핀의 상부를 노출시키는 필드 절연막을 형성하고,
    상기 액티브 핀 상에 상기 제1 방향과 교차하는 제2 방향으로 연장된 더미 게이트 패턴을 형성하고,
    상기 더미 게이트 패턴에 의해 노출된 상기 액티브 핀을 덮는 라이너막을 형성하고,
    상기 라이너막 상에, 불순물 원소를 포함하는 불순물 공급막을 형성하고,
    상기 불순물 공급막을 열처리하여, 상기 액티브 핀의 상면 및 서로 마주보는 측면을 따라 상기 액티브 핀 내에 형성되는 도핑 영역을 형성하고,
    상기 도핑 영역 상에 소오스/드레인을 형성하는 것을 포함하고,
    상기 라이너막은 상기 더미 게이트 패턴과 비접촉하는 반도체 장치 제조 방법.
  15. 제 14항에 있어서,
    상기 라이너막을 형성하는 것은, 상기 라이너막이 상기 액티브 핀의 상면 및 서로 마주보는 측면을 따라 형성되는 것을 포함하는 반도체 장치 제조 방법.
  16. 제 14항에 있어서,
    상기 도핑 영역을 형성한 후, 상기 불순물 공급막과 상기 라이너막을 순차적으로 제거하는 것을 포함하는 반도체 장치 제조 방법.
  17. 제 14항에 있어서,
    상기 도핑 영역을 형성하는 것은, 제1 온도에서 상기 불순물 공급막을 제1 열처리하여, 상기 액티브 핀 내에 프리 도핑 영역을 형성하고, 상기 제1 온도보다 높은 제2 온도에서 상기 불순물 공급막 및 상기 프리 도핑 영역을 제2 열처리하여, 상기 도핑 영역을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  18. 제1 방향으로 연장되는 액티브 핀을 형성하고,
    상기 액티브 핀의 장변을 따라 형성되고, 상기 액티브 핀의 상부를 노출시키는 필드 절연막을 형성하고,
    상기 액티브 핀 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 더미 게이트 패턴을 형성하고,
    상기 더미 게이트 패턴의 적어도 일측 상에 스페이서를 형성하고,
    상기 스페이서와 상기 더미 게이트 패턴에 의해 노출되는 상기 액티브 핀 내에 리세스를 형성하고,
    상기 스페이서를 형성한 후에, 상기 리세스를 덮는 라이너막을 형성하고,
    상기 라이너막 상에, 불순물 원소를 포함하는 불순물 공급막을 형성하고,
    상기 불순물 공급막을 열처리하여, 상기 리세스의 상면을 따라 형성되는 상기 액티브 핀 내에 도핑 영역이 형성되어 상기 스페이서 아래의 미도핑 영역과 접촉하는 것을 포함하고,
    상기 라이너막은 상기 더미 게이트 패턴과 비접촉하는 반도체 장치 제조 방법.
  19. 제 18항에 있어서,
    상기 리세스 상에, 상기 도핑 영역과 접촉하는 소오스/드레인을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  20. 제 19항에 있어서,
    상기 소오스/드레인을 형성하기 전에, 상기 라이너막 및 상기 불순물 공급막을 순차적으로 제거하는 것을 더 포함하는 반도체 장치 제조 방법.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11018259B2 (en) * 2015-12-17 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device comprising gate structure and doped gate spacer
US10515969B2 (en) 2016-11-17 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10700181B2 (en) * 2016-11-28 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (finFET) device structure and method for forming the same
TWI746673B (zh) 2016-12-15 2021-11-21 台灣積體電路製造股份有限公司 鰭式場效電晶體裝置及其共形傳遞摻雜方法
US10276691B2 (en) 2016-12-15 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Conformal transfer doping method for fin-like field effect transistor
CN108962889B (zh) * 2017-05-19 2021-04-09 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10417369B2 (en) 2017-05-26 2019-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, corresponding mask and method for generating layout of same
CN107369622B (zh) * 2017-06-30 2020-02-14 上海集成电路研发中心有限公司 一种超浅结的制备方法
US10854459B2 (en) 2017-09-28 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure passivating species drive-in method and structure formed thereby
WO2019066970A1 (en) * 2017-09-29 2019-04-04 Intel Corporation DEVICE, METHOD AND SYSTEM FOR SUPPLYING CONSTANT CHANNEL OF TRANSISTOR
US10680084B2 (en) 2017-11-10 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial structures for fin-like field effect transistors
US10903336B2 (en) 2017-11-28 2021-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10396156B2 (en) * 2018-01-29 2019-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method for FinFET LDD doping
US10541137B2 (en) 2018-06-01 2020-01-21 Varian Semiconductor Equipment Associates, Inc. Method and apparatus for non line-of-sight doping
US10468258B1 (en) * 2018-06-12 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Passivator for gate dielectric
KR20200140976A (ko) * 2019-06-07 2020-12-17 삼성전자주식회사 반도체 소자
KR20200141142A (ko) * 2019-06-10 2020-12-18 삼성전자주식회사 반도체 장치
US11462626B2 (en) 2019-10-29 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150021712A1 (en) 2013-07-19 2015-01-22 Globalfoundries Inc. Highly conformal extension doping in advanced multi-gate devices

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070024965A (ko) 2005-08-31 2007-03-08 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR100668860B1 (ko) 2005-09-30 2007-01-16 주식회사 하이닉스반도체 트랜지스터 제조방법
KR20070062867A (ko) 2005-12-13 2007-06-18 주식회사 하이닉스반도체 균일한 채널 도핑 프로파일을 갖는 핀-스텝형 트랜지스터의제조방법
KR100799101B1 (ko) 2005-12-27 2008-01-29 주식회사 하이닉스반도체 핀 트랜지스터 제조 방법
WO2008090771A1 (ja) 2007-01-22 2008-07-31 Panasonic Corporation 半導体装置及びその製造方法
JP5457045B2 (ja) * 2009-02-12 2014-04-02 パナソニック株式会社 半導体装置及びその製造方法
US8124507B2 (en) 2009-06-24 2012-02-28 Panasonic Corporation Semiconductor device and method for fabricating the same
US8187928B2 (en) 2010-09-21 2012-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuits
US8980719B2 (en) * 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US8298925B2 (en) 2010-11-08 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
JP2011129678A (ja) 2009-12-17 2011-06-30 Panasonic Corp 半導体装置及びその製造方法
JP2013051221A (ja) 2009-12-28 2013-03-14 Panasonic Corp 半導体装置の製造方法及びプラズマドーピング装置
US8394710B2 (en) * 2010-06-21 2013-03-12 International Business Machines Corporation Semiconductor devices fabricated by doped material layer as dopant source
US8946829B2 (en) 2011-10-14 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Selective fin-shaping process using plasma doping and etching for 3-dimensional transistor applications
US9006065B2 (en) 2012-10-09 2015-04-14 Advanced Ion Beam Technology, Inc. Plasma doping a non-planar semiconductor device
KR102018101B1 (ko) * 2013-02-04 2019-11-14 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
KR102025309B1 (ko) * 2013-08-22 2019-09-25 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102175854B1 (ko) 2013-11-14 2020-11-09 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
US9515072B2 (en) * 2014-12-26 2016-12-06 Taiwan Semiconductor Manufacturing Company Ltd. FinFET structure and method for manufacturing thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150021712A1 (en) 2013-07-19 2015-01-22 Globalfoundries Inc. Highly conformal extension doping in advanced multi-gate devices

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