JP2011129678A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2011129678A
JP2011129678A JP2009286277A JP2009286277A JP2011129678A JP 2011129678 A JP2011129678 A JP 2011129678A JP 2009286277 A JP2009286277 A JP 2009286277A JP 2009286277 A JP2009286277 A JP 2009286277A JP 2011129678 A JP2011129678 A JP 2011129678A
Authority
JP
Japan
Prior art keywords
fin
mol
supply amount
region
per unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009286277A
Other languages
English (en)
Inventor
Yuichiro Sasaki
雄一朗 佐々木
Katsumi Okashita
勝己 岡下
Bunji Mizuno
文二 水野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2009286277A priority Critical patent/JP2011129678A/ja
Priority to US12/944,224 priority patent/US8409939B2/en
Publication of JP2011129678A publication Critical patent/JP2011129678A/ja
Priority to US13/779,386 priority patent/US20130175586A1/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • H01L21/2236—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase from or into a plasma phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】フィン型半導体領域の側面にＮ型不純物を導入して低抵抗の不純物領域を形成できるようにし、それによって、所望の特性を持つＮ型のフィン型半導体装置を実現する。
【解決手段】基板１１上にフィン型半導体領域１３を形成した後、フィン型半導体領域１３の少なくとも側部にＮ型不純物をプラズマドーピングによって導入することにより、フィン型半導体領域１３の側部にＮ型不純物領域２７ｂを形成する。プラズマドーピング時のソースパワーをＹ［Ｗ］としたときに、Ｎ型不純物を含むガスの単位時間・単位体積当たりの供給量を５．１×１０-8／（（１．７2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定すると共に、希釈ガスの単位時間・単位体積当たりの供給量を１．７×１０-4／（（２０2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定する。
【選択図】図５

Description

本発明は、半導体装置及びその製造方法に関し、特に、基板上にフィン形状の半導体領域を有する３次元構造の半導体装置及びその製造方法に関するものである。
近年、半導体装置の高集積化、高機能化及び高速化に伴って、益々半導体装置の微細化の要求が高まっている。そこで、基板上におけるトランジスタの占有面積の低減を目指して、種々のデバイス構造が提案されている。その中でも、フィン型構造を持つ電界効果トランジスタが注目されている。このフィン型構造を持つ電界効果トランジスタは、一般的にフィン型ＦＥＴ（field effect transistor ）と呼ばれ、基板の主面に対して垂直に設けられた薄い壁（フィン）状の半導体領域（以下、フィン型半導体領域という）からなる活性領域を有している。フィン型ＦＥＴにおいては、半導体領域の側面をチャネル面として用いることができるため、基板上におけるトランジスタの占有面積を低減することができる（例えば特許文献１、非特許文献１参照）。
特許文献１には、フィン型シリコン領域に対して斜め方向からイオン注入を行うことにより、ソースドレイン領域となるエクステンション領域及び高濃度不純物領域を形成する技術が提案されている。この斜め方向からのイオン注入によって、例えば不純物領域を形成した場合、フィン型シリコン領域の側部には一方向からイオン注入が行われるのに対して、フィン型シリコン領域の上部には二方向からイオン注入が行われる。このため、フィン型シリコン領域の上部における不純物領域の注入ドーズ量は、フィン型シリコン領域の側部における不純物領域の注入ドーズ量の２倍の大きさになる。言い換えれば、フィン型シリコン領域の側部に、低抵抗の不純物領域を形成することは困難である。
そこで、近年、フィン型半導体領域の側面に対して不純物をドーピングするために、プラズマドーピングを用いることが注目されている。
非特許文献１には、フィン型ＦＥＴの不純物領域を形成するためのプラズマドーピング技術として、パルスＤＣプラズマ技術が提案されている。パルスＤＣプラズマ技術では、プラズマを断続的に発生させることにより、フィン型半導体領域のエッチングを抑制できるという効果が得られる。
また、フィン型ＦＥＴの不純物領域を形成するためのプラズマドーピング技術として、特許文献２には、誘導結合プラズマ（ＩＣＰ）方式のプラズマドーピング技術が提案されている。ＩＣＰ方式では、パルスＤＣプラズマ方式と比べて比較的長い時間領域（ドーピング時間）を用いることによって、例えば直径３００ｍｍのウェハ等の大きな基板の面内において均一にドーピングを行うことができるという効果が得られる。
また、幅の狭い微細なフィン型半導体領域の側面に対してプラズマドーピングを行うことを目的とするものではないが、特許文献３には、トレンチ側面にドーピングを行うためのプラズマドーピング技術が開示されている。
特開２００６−１９６８２１号公報 国際公開第２００６／０６４７７２号公報 特開平１−２９５４１６号公報
D.Lenoble 他、Enhanced performance of PMOS MUGFET via integration of conformal plasma-doped source/drain extensions、2006 Symposium on VLSI Technology Digest of Technical Papers、p.212
前述のように、フィン型半導体領域の側面に対して不純物をドーピングするために、様々なプラズマドーピングを用いることが提案されている。
しかしながら、微細なフィン型半導体領域の側面に砒素（Ａｓ）等のＮ型不純物を導入しようとした場合、フィン型半導体領域に対するＮ型不純物の吸着性が悪いため、フィン型半導体領域の側部に低抵抗のＮ型不純物領域を形成することができない。その結果、所望の特性を持つＮ型のフィン型ＦＥＴを得ることができないという問題点がある。
尚、特許文献３に開示されているような、寸法の大きいトレンチの側面にドーピングを行う方法を、フィン型ＦＥＴの不純物領域の形成に適用することは、以下のように至難である。すなわち、このようなトレンチ側面に対するプラズマドーピング方法では、フィン型ＦＥＴ形成においてクリティカルな技術的課題であるフィン型半導体領域のアモルファス化やフィン型半導体領域の上部コーナーの削れ等が全く考慮されていない。このため、フィン型半導体領域の大部分がアモルファス化してしまい、アニール後にも結晶回復が困難になってしまうという問題や、フィン型半導体領域の上部コーナーが大きく削れてしまうという問題が発生してしまう。その結果、このようなトレンチ側面に対するプラズマドーピング方法を転用して、幅の狭い微細なフィン型半導体領域の側部にＮ型不純物を導入し、当該Ｎ型不純物をアニールにより電気的に活性化させたとしても、低抵抗の不純物領域を形成することはできない。
前記に鑑み、本発明は、フィン型半導体領域の側面にＮ型不純物を導入して低抵抗のＮ型不純物領域を形成できるようにし、それによって、所望の特性を持つＮ型のフィン型半導体装置を実現することを目的とする。
前記の目的を達成するために、本発明に係る半導体装置の製造方法は、基板上にフィン型半導体領域を形成する工程（ａ）と、前記フィン型半導体領域の少なくとも側部にＮ型不純物をプラズマドーピングによって導入することにより、前記フィン型半導体領域の前記側部にＮ型不純物領域を形成する工程（ｂ）とを備え、前記工程（ｂ）において、プラズマドーピング時のソースパワーをＹ［Ｗ］としたときに、前記Ｎ型不純物を含むガスの単位時間・単位体積当たりの供給量を５．１×１０-8／（（１．７2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定すると共に、希釈ガスの単位時間・単位体積当たりの供給量を１．７×１０-4／（（２０2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定する。
尚、Ｎ型不純物を含むガス又は希釈ガスの単位時間・単位体積当たりの供給量と、フィン型半導体領域の側部に形成されるＮ型不純物領域の抵抗との関係において、ソースパワー以外のパラメータ、例えばバイアス電圧の影響は実質的に無視できる。また、基板温度等のパラメータについては、実質的に固定されている（例えば基板温度の場合は通常室温程度）ため、実用的にはその影響を考慮する必要はない。
本発明に係る半導体装置の製造方法において、前記工程（ｂ）において、前記Ｎ型不純物を含む前記ガスの単位時間・単位体積当たりの供給量を７×１０-8／（（１．７2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定すると共に、前記希釈ガスの単位時間・単位体積当たりの供給量を１．７×１０-3／（（２０2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定してもよい。この場合、前記工程（ｂ）において、前記Ｎ型不純物を含む前記ガスの単位時間・単位体積当たりの供給量を８．７×１０-8／（（１．７2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定すると共に、前記希釈ガスの単位時間・単位体積当たりの供給量を３．４×１０-3／（（２０2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定してもよい。
本発明に係る半導体装置の製造方法において、前記工程（ｂ）において、前記Ｎ型不純物を含む前記ガスの単位時間・単位体積当たりの供給量を９．６６×１０-6／（（１．７2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］未満に設定してもよい。
本発明に係る半導体装置の製造方法において、前記工程（ｂ）において、チャンバー体積は３０リットル以上で且つ６５リットル未満であり、前記希釈ガスの単位時間・単位体積当たりの供給量を３×１０-2／（（２０2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以下に設定してもよい。尚、トリプルゲート型のフィン型半導体装置の製造に際しては、前記希釈ガスの単位時間・単位体積当たりの供給量を２．７×１０-2／（（２０2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以下に設定することが好ましい。
本発明に係る半導体装置の製造方法において、前記工程（ｂ）において、チャンバー体積は６５リットル以上で且つ１００リットル以下であり、前記希釈ガスの単位時間・単位体積当たりの供給量を４．６６×１０-3／（（２０2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以下に設定してもよい。尚、トリプルゲート型のフィン型半導体装置の製造に際しては、前記希釈ガスの単位時間・単位体積当たりの供給量を３．８×１０-3／（（２０2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以下に設定することが好ましい。
本発明に係る半導体装置の製造方法において、前記工程（ｂ）において、プラズマドーピング時の圧力を０．６Ｐａ以下に設定してもよい。尚、ダブルゲート型のフィン型半導体装置の製造に際しては、フィン型半導体領域の上部をハードマスクで覆っているため、フィン型半導体領域の上部コーナーのプラズマドーピングによる削れ（以下、エロージョンと称する場合もある）に対する制限が緩和されるので、プラズマドーピング時の圧力を０．６Ｐａよりも大きくしてもよい。また、本発明に係る半導体装置の製造方法をソースドレイン領域形成に適用する場合には、ソースドレイン領域となる部分のフィン型半導体領域を太らせる等の処理を行うことにより、フィン型半導体装置がトリプルゲート型であっても、プラズマドーピング時の圧力を０．６Ｐａよりも大きくすることができる。
本発明に係る半導体装置の製造方法において、前記Ｎ型不純物を含む前記ガスはＡｓＨ3 であってもよい。また、ＡｓＨ3 等の、Ｎ型不純物として砒素（Ａｓ）を含むガスに代えて、例えばリン（Ｐ）を含むガスを用いてもよい。
本発明に係る半導体装置の製造方法において、前記希釈ガスはＨｅであってもよい。また、希釈ガスとしてＨｅに代えて、例えば水素（Ｈ2 ）又はネオン（Ｎｅ）を用いてもよい。
本発明に係る半導体装置の製造方法において、前記Ｎ型不純物領域はエクステンション領域又はソースドレイン領域であってもよい。
本発明に係る半導体装置の製造方法において、前記フィン型半導体領域のゲート幅方向の幅は１５ｎｍ以下であってもよい。
本発明に係る半導体装置は、基板上に形成されたフィン型半導体領域と、前記フィン型半導体領域の側部に形成されたＮ型不純物領域とを備え、前記Ｎ不純物領域の拡がり抵抗は９．０×１０4Ω未満である。
本発明に係る半導体装置において、前記Ｎ不純物領域の拡がり抵抗は６．３×１０4Ω以下であってもよい。この場合、前記Ｎ不純物領域の拡がり抵抗は３．６×１０4Ω以下であってもよい。
本発明に係る半導体装置において、前記Ｎ不純物領域はＡｓを含んでいてもよい。また、前記Ｎ不純物領域は、Ａｓに代えて、Ｐを含んでいてもよい。
本発明に係る半導体装置において、前記Ｎ型不純物領域はエクステンション領域であり、前記Ｎ型不純物領域と隣接する部分の前記フィン型半導体領域を覆うようにゲート電極が形成されていてもよい。
本発明に係る半導体装置において、前記Ｎ型不純物領域はソースドレイン領域であり、前記Ｎ型不純物領域から離間した部分の前記フィン型半導体領域を覆うようにゲート電極が形成されており、前記Ｎ型不純物領域と前記ゲート電極との間に位置する部分の前記フィン型半導体領域、及び前記ゲート電極の側面をそれぞれ覆うように絶縁性サイドウォールスペーサが形成されていてもよい。
本発明に係る半導体装置において、前記フィン型半導体領域のゲート幅方向の幅は１５ｎｍ以下であってもよい。
本発明によると、フィン型半導体領域の側面にＮ型不純物を導入して低抵抗のＮ型不純物領域を形成することができるので、所望の特性を持つＮ型のフィン型半導体装置を実現することができる。
図１は、ＳＳＲＭ分析によって得られたフィン上面の拡がり抵抗と、ＳＳＲＭ分析に供したサンプルと同じ条件で処理したベア基板（シリコン単結晶基板）を用いて四探針法によって測定したシート抵抗との関係を示す図である。 図２は、ベア基板にプラズマドーピングによってＡｓを注入した直後のＡｓのプロファイルと、引き続いてアニールを行った後のＡｓのプロファイルとを示す図である。 図３（ａ）は、図２に示すプラズマドーピング直後のプロファイルが形成されたフィン型ＦＥＴの構成を模式的に示す図であり、図３（ｂ）は、図２に示すアニール後のプロファイルが形成されたフィン型ＦＥＴの構成を模式的に示す図である。 図４（ａ）は、プラズマドーピングと高温短時間アニールとを組合せて用いる場合におけるプラズマドーピング直後のフィン型ＦＥＴの構成を模式的に示す図であり、図４（ｂ）は、プラズマドーピングと高温短時間アニールとを組合せて用いる場合における高温短時間アニール後のフィン型ＦＥＴの構成を模式的に示す図である。 図５（ａ）〜（ｄ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図６（ａ）〜（ｃ）は、実施形態に係る半導体装置の構造を示す図であり、図６（ａ）は平面図であり、図６（ｂ）は図６（ａ）におけるＡ−Ａ線の断面図であり、図６（ｃ）は図６（ａ）におけるＢ−Ｂ線の断面図である。 図７は、ガス総流量とフィン側面の拡がり抵抗との関係を示す図である。 図８は、ガス総流量とフィン側面の拡がり抵抗との関係を示す図である。 図９は、ＡｓＨ3 分子供給量及びＨｅ原子供給量のそれぞれとフィン側面の拡がり抵抗との関係を示す図である。 図１０は、単位時間・単位体積当たりのＡｓＨ3 分子供給量及びＨｅ原子供給量のそれぞれとフィン側面の拡がり抵抗との関係を示す図である。 図１１（ａ）は、チャンバー内圧力とフィン角部の削れ量との関係を示す図であり、図１１（ｂ）は、プラズマドーピング前のフィン角部を示す図であり、図１１（ｃ）、（ｄ）、（ｅ）はそれぞれ、プラズマドーピングに引き続いてアニールを実施した後のフィン角部を示す図である。 図１２は、様々なプラズマドーピング条件と、それにより得られた結果とをまとめて示した表である。 図１３は、単位時間・単位体積当たりのＡｓＨ3 分子供給量と、シリコン基板の平坦な主面において得られたシート抵抗との関係を示す図である。 図１４は、単位時間・単位体積当たりのＡｓＨ3 分子供給量と、フィン側面の拡がり抵抗との関係を示す図である。
（フィン側面の拡がり抵抗の目標値設定）
実施形態の説明の前に、プラズマドーピングを行った場合におけるフィン型半導体領域上面（以下、フィン上面という）の拡がり抵抗とシート抵抗との関係、及びＡｓの注入プロファイルについて本願発明者らが調べた結果を述べ、これらの結果に基づいて、フィン型半導体領域側面（以下、フィン側面という）の拡がり抵抗の目標値を設定できることを示す。尚、特に断らない限り、拡がり抵抗についてはＳＳＲＭ（2D Scanning Spreading Resistance Microscopy ）分析法を、シート抵抗については四探針法を、Ａｓの注入プロファイルについてはＳＩＭＳ（Secondary Ion Mass Spectrometry ）分析法をそれぞれ用いて測定を行ったものとする。
図１は、ＳＳＲＭ分析によって得られたフィン上面の拡がり抵抗と、ＳＳＲＭ分析に供したサンプルと同じ条件で処理したベア基板（シリコン単結晶基板）を用いて四探針法によって測定したシート抵抗との関係を示している。尚、ＳＳＲＭ分析に供したサンプル、及び四探針法に供したサンプルのそれぞれについて、シリコン単結晶中で同じアニール条件（1025℃のspike RTA（Rapid Thermal Annealing））でＡｓを電気的に活性化した。
図１に示すように、フィン上面の拡がり抵抗と、ベア基板のシート抵抗との間には強い相関関係（拡がり抵抗をｘ、シート抵抗をｙとして、ｙ＝０．０１５９・ｘ＋３１５．７３）がある。これは、アニール条件を同じにして拡散深さを同程度にした状態で両抵抗を比較しているので、シート抵抗の低下が抵抗率（つまり拡がり抵抗）の低下によってもたらされたためと考えられる。
図２は、ベア基板にプラズマドーピングによってＡｓを注入した直後のＡｓのプロファイルと、引き続いてアニールを行った後のＡｓのプロファイルとを示している。
図２に示すように、プラズマドーピング直後のプロファイルから、注入深さ（プラズマドーピング直後のＡｓ濃度が５×１０18ｃｍ-3となる深さ）は６．４ｎｍであることが分かる。一方、アニール後のプロファイルから、接合深さＸｊ（アニール後のＡｓ濃度が５×１０18ｃｍ-3となる深さ）は１６．５ｎｍであることが分かる。よって、アニール時の不純物拡散長（アニールによって不純物が拡散した距離）は約１０ｎｍであることが分かる。
図３（ａ）は、図２に示すプラズマドーピング直後のプロファイルが形成されたフィン型ＦＥＴの構成を模式的に示しており、図３（ｂ）は、図２に示すアニール後のプロファイルが形成されたフィン型ＦＥＴの構成を模式的に示している。ここで、ゲート長（Ｌｇ）は２２ｎｍであり、フィン型ＦＥＴとしては、フィン上面をハードマスクで覆ったダブルゲートＦＥＴを対象とする。ダブルゲートＦＥＴの場合、プラズマドーピング時にフィン上面はハードマスクで覆われているため、フィン上面には不純物が注入されないので、フィン上面はエクステンション領域やソースドレイン領域として機能しない。言い換えると、フィン側面のみに不純物が注入され、フィン側面のみがエクステンション領域やソースドレイン領域として機能する。
Ｌｇが２２ｎｍの場合、実効チャネル長は、少なくともＬｇの半分の１１ｎｍ程度であることが望ましい。この場合、ゲートのソース側の端からチャネルのソース側の端までの距離（図３（ｂ）のＸ1 ：ゲートとエクステンション領域とのオーバーラップ量）は、１１ｎｍの半分の５．５ｎｍ程度となる。ここで、図２に示すプロファイルから得られたアニール時の不純物拡散長１０ｎｍは、５．５ｎｍよりも長い。従って、アニール時にゲートのソース側の端からＡｓを拡散させると、実効チャネル長が短くなりすぎて不具合が生じる。そこで、このようにアニール時の不純物拡散長が長い場合の対策として、図３（ａ）及び（ｂ）に示す構成では、ＩＴＲＳ（international technology roadmap for semiconductors ）に記載されているオフセットサイドウォールスペーサを設けている。
図３（ａ）（プラズマドーピング直後のダブルゲートＦＥＴの構成）におけるＸ0 は、プラズマドーピング時にエネルギーをもって注入されたイオンがチャネル方向（オフセットサイドウォールスペーサの直下）に回り込む（拡散する）距離を示している。但し、プラズマドーピングのイオン導入エネルギーは、イオン注入の注入エネルギーと比べて小さいため、Ｘ0 を１０ｎｍ以下に設定することが可能である。また、プラズマドーピングのイオン導入エネルギーを低下させることによって、Ｘ0 を７ｎｍ以下に設定することも可能である。例えば、図２に示すプロファイルが得られたプラズマドーピング条件の場合、バイアス電圧（Ｖｐｐ）を２５０Ｖに設定することによって、イオン導入方向での注入深さは６．４ｎｍであった。この場合、横方向（イオン導入方向に対して垂直な方向）へイオンが回り込む長さは、イオン導入方向での注入深さの半分以上で且つ当該注入深さ以下と考えられるので、Ｘ0 は３．２ｎｍ以上で且つ６．４ｎｍ以下（中心値は４．８ｎｍ）と考えられる。
オフセットサイドウォールスペーサの幅をＸOSS とすると、（Ｘ1 −Ｘ0 ＋ＸOSS ）が、図２に示すプロファイルから得られたアニール時の不純物拡散長１０ｎｍと等しくなるように、ＸOSS は設定される。すなわち、Ｘ1 は５．５ｎｍ程度であり、Ｘ0 は３．２ｎｍ以上で且つ６．４ｎｍ以下であり、（Ｘ1 −Ｘ0 ＋ＸOSS ）は１０ｎｍであるから、ＸOSS は７．７ｎｍ以上で且つ１０．９ｎｍ以下に設定する必要がある。
以上のように、プラズマドーピング時のＶｐｐを２５０Ｖに設定することによって、プラズマドーピング時のチャネル方向へのＡｓの拡散長（Ｘ0 ）を３．２ｎｍ以上で且つ６．４ｎｍ以下に設定し、アニール（spike RTA ）時の温度を１０２５℃に設定することによって、アニール時の不純物拡散長（Ｘ1 −Ｘ0 ＋ＸOSS ）を１０ｎｍに調整し、オフセットサイドウォールスペーサの幅（ＸOSS ）を７．７ｎｍ以上で且つ１０．９ｎｍ以下に設定すれば、図３（ｂ）に示すような、Ｘ1 が５．５ｎｍのダブルゲートＦＥＴを実現することが可能となる。
ところで、フィン側面の抵抗については、拡がり抵抗しか評価手段がない。一方、ＩＴＲＳでフィン型半導体装置に必要とされているエクステンション領域の抵抗は、シート抵抗で与えられている。そこで、本願発明者らは、ＩＴＲＳ２００８ｕｐｄａｔｅに記載されているＭａｘｉｍｕｍ ｄｒａｉｎ ｅｘｔｅｎｓｉｏｎ ｓｈｅｅｔ ｒｅｓｉｓｔａｎｃｅ ｆｏｒ ｍｕｌｔｉ−ｇａｔｅ ＭＰＵ／ＡＳＩＣ（ＮＭＯＳ）のシート抵抗の値を拡がり抵抗の値に換算することを試みた。ＩＴＲＳ２００８ｕｐｄａｔｅのＴａｂｌｅ ＦＥＰ４ａを参照すると、２０１４年以前におけるシート抵抗の要求値は記載がなく、２０１５年に４４１Ω／ｓｑ．のシート抵抗が望まれている。続いて、Ｔａｂｌｅ ＦＥＰ４ｂを参照すると、２０１６年に４７５Ω／ｓｑ．、２０１７年に５２６Ω／ｓｑ．、２０１８年に５９０Ω／ｓｑ．、２０１９年に６４２Ω／ｓｑ．、２０２０年に６９１Ω／ｓｑ．、２０２１年に７５３Ω／ｓｑ．、２０２２年に８６８Ω／ｓｑ．のシート抵抗が要求されている。このことから、今後、２０２２年までの間にＩＴＲＳで望まれているエクステンション領域のシート抵抗は８６８Ω／ｓｑ．以下の範囲であることが分かる。ここで、図１を参照すると、８６８Ω／ｓｑ．のシート抵抗は、３．５×１０4 Ωの拡がり抵抗に相当する。
従って、フィン上面の拡散深さとフィン側面の拡散深さとが同等であるか、又は、フィン側面の拡散深さがフィン上面の拡散深さよりも大きい場合には、フィン側面の拡がり抵抗を３．５×１０4 Ω以下に設定することによって、ＩＴＲＳで望まれているシート抵抗を満足するものと考えられる。すなわち、フィン側面の拡がり抵抗を３．５×１０4 Ω以下に設定することが望ましい。
次に、前述のアニールとして、レーザーアニールやフラッシュランプアニールのような高温短時間アニールを用いた場合について説明する。これらの高温短時間アニールを実施した場合、通常のアニールにより得られるシート抵抗と同程度のシート抵抗を、不純物拡散長をより短くして得ることが可能となる。従って、前述のプラズマドーピングと高温短時間アニールとの組合せによって、オフセットサイドウォールスペーサを用いないフィン型ＦＥＴを形成することが可能となる。
図４（ａ）は、プラズマドーピングと高温短時間アニールとを組合せて用いる場合におけるプラズマドーピング直後のフィン型ＦＥＴの構成を模式的に示しており、図４（ｂ）は、プラズマドーピングと高温短時間アニールとを組合せて用いる場合における高温短時間アニール後のフィン型ＦＥＴの構成を模式的に示している。
図４（ａ）及び（ｂ）に示す場合にも、プラズマドーピング時のＶｐｐを２５０Ｖに設定することによって、プラズマドーピング時のチャネル方向へのＡｓの拡散長（Ｘ0 ）を３．２ｎｍ以上で且つ６．４ｎｍ以下に設定し、アニール時の不純物拡散長（Ｘ1 −Ｘ0 ）をほぼゼロ近くまで小さく抑制すれば、図４（ｂ）に示すような、Ｘ1 が３．２ｎｍ以上で且つ６．４ｎｍ以下のダブルゲートＦＥＴを実現することが可能となる。このＸ1 の範囲には、Ｘ1 の望ましい値である５．５ｎｍが含まれている。例えば、Ｘ1 が３．２〜６．４ｎｍの範囲における平均的な値である４．８ｎｍであった場合、アニール時の拡散長（Ｘ1 −Ｘ0 ）を０．７ｎｍに抑制することによって、Ｘ1 が５．５ｎｍのダブルゲートＦＥＴを得ることができる。
次に、図４（ｂ）に示す構成と図３（ｂ）に示す構成とを比較する。アニールによって不純物が拡散して形成された不純物領域のＡｓ濃度は、プラズマドーピング直後の不純物領域のＡｓ濃度よりも低くなる。また、アニールによる不純物拡散長が長くなるほど、拡散領域の先端部の抵抗率が高くなってしまう。従って、ＦＥＴにおけるソースとドレインとの間の抵抗を小さくする観点からは、アニールによる不純物拡散長は小さいほど好ましい。ここで、図４（ｂ）に示す構成では、アニール時の不純物拡散長（Ｘ1 −Ｘ0 ）は０．７ｎｍであり、図３（ｂ）に示す構成では、アニール時の不純物拡散長（Ｘ1 −Ｘ0 ＋ＸOSS ）は１０ｎｍであった。従って、１０２５℃のｓｐｉｋｅＲＴＡにより得られる抵抗率と同じ抵抗率が得られるように高温短時間アニールの温度やアニール時間を調整して高温短時間アニールを実施した方が、図４（ｂ）に示す構成のようにソースとドレインとの間の距離が短くなってソースとドレインとの間の抵抗が格段に小さくなるので望ましい。
尚、図４（ｂ）に示す構成では不純物拡散長が短くなることに起因して、１０２５℃のｓｐｉｋｅＲＴＡにより得られる抵抗率と比較して抵抗率が大きくなることが予想されるが、この抵抗率の上昇が、前述のソースとドレインとの間の距離が短くなることによる抵抗の低減によって相殺される程度であれば問題はない。例えば、Ａｓ濃度が１×１０20ｃｍ-3以上の領域までがアニールにより電気的に活性化されるとすると、アニール時の不純物拡散長が０．７ｎｍの場合には、図２に示すプラズマドーピング直後のプロファイルに０．７ｎｍを加えて、深さ５ｎｍ程度までの領域がＡｓ濃度が１×１０20ｃｍ-3以上の領域（つまり電気的に活性化される領域）となる。一方、アニール時の不純物拡散長が１０ｎｍの場合には、図２に示すアニール後のプロファイルから、深さ１２．５ｎｍ程度までの領域がＡｓ濃度が１×１０20ｃｍ-3以上の領域（つまり電気的に活性化される領域）となる。従って、エクステンション領域のうちプラズマドーピング及びアニールによりゲート下に形成される部分の距離に着目した場合、通常のアニールと比較して高温短時間アニールでは、当該距離が５ｎｍ／１２．５ｎｍ＝０．４倍程度まで短くなる。従って、高温短時間アニールを用いる場合には、通常のアニールを用いる場合と比較して、抵抗率が２．５倍まで高くなっても良い。すなわち、高温短時間アニールを用いる場合には、フィン側面の拡がり抵抗を８．８×１０4 Ω以下に設定することが望ましい。
以下の実施形態では、以上のように設定したフィン側面の拡がり抵抗の目標値を前提として説明を行う。
（実施形態）
以下、一実施形態に係る半導体装置の製造方法について、前述のように設定したフィン側面の拡がり抵抗の目標値を達成するための具体的な方法と共に、図面を参照しながら説明する。
図５（ａ）〜（ｄ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
まず、図５（ａ）に示すように、例えばシリコンからなる厚さ８００μｍの支持基板１１上に例えば酸化シリコンからなる厚さ１５０ｎｍの絶縁層１２が設けられ、且つ絶縁層１２上に例えばシリコンからなる厚さ５０ｎｍの半導体層が設けられたＳＯＩ（Semiconductor On Insulator）基板を準備する。その後、前記半導体層をパターニングして、活性領域となるｐ型のフィン型半導体領域１３を形成する。フィン型半導体領域１３においては、ゲート幅方向の幅ａが例えば５ｎｍ以上で且つ１５ｎｍ以下であり、ゲート長方向の幅ｂが例えば２００ｎｍ程度であり、高さ（厚さ）ｃが例えば５０ｎｍ程度であり、ピッチｄが例えば幅ａの１〜２倍程度である（図６（ａ）参照）。
次に、図５（ｂ）に示すように、フィン型半導体領域１３の表面に例えばシリコン酸窒化膜からなる厚さ３ｎｍのゲート絶縁膜１４を形成した後、支持基板１２上の全面に亘って例えば厚さ６０ｎｍのポリシリコン膜１５Ａを形成する。
次に、図５（ｃ）に示すように、ポリシリコン膜１５Ａ及びゲート絶縁膜１４を順次エッチングして、フィン型半導体領域１３上にゲート絶縁膜１４を介して、ゲート長方向の幅が例えば２０ｎｍのゲート電極１５を形成する。その後、ゲート電極１５をマスクとして、フィン型半導体領域１３の上部及び側部にＮ型不純物をプラズマドーピングによって導入することにより、フィン型半導体領域１３の上部及び側部にそれぞれエクステンション領域１７となる第１のＮ型不純物領域１７ａ及び第２のＮ型不純物領域１７ｂを形成する。ここで、プラズマドーピング条件は、例えば、原料ガスがＨｅ（ヘリウム）で希釈したＡｓＨ3 （アルシン）であり、原料ガス中でのＡｓＨ3 濃度が０．０５質量％であり、原料ガスのガス総流量が４４０ｃｍ3 ／分（標準状態）であり、チャンバー内圧力が０．５Ｐａであり、ソースパワー（プラズマ生成用高周波電力）が５００Ｗであり、バイアス電圧（Ｖｐｐ）が２５０Ｖであり、基板温度が２２℃であり、プラズマドーピング時間が６０秒である。
本実施形態の特徴として、エクステンション領域１７を形成するためのプラズマドーピング時のソースパワーをＹ［Ｗ］としたときに、Ｎ型不純物を含むガス（つまりＡｓＨ3 ）の単位時間・単位体積当たりの供給量を５．１×１０-8／（（１．７2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定し、希釈ガス（つまりＨｅ）の単位時間・単位体積当たりの供給量を１．７×１０-4／（（２０2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定し、チャンバー内圧力を０．６Ｐａ以下に設定する。これにより、フィン型半導体領域１３の側部のエクステンション領域１７となる第２のＮ型不純物領域１７ｂの拡がり抵抗を９．０×１０4 Ω未満、より具体的には、８．８×１０4 Ω以下に設定することができた。
次に、支持基板１２上の全面に亘って例えば厚さ６０ｎｍの絶縁膜を形成した後、異方性ドライエッチングを用いて当該絶縁膜をエッチバックすることにより、図５（ｄ）に示すように、ゲート電極１５の側面上に絶縁性サイドウォールスペーサ１６を形成する。その後、ゲート電極１５及び絶縁性サイドウォールスペーサ１６をマスクとして、フィン型半導体領域１３の上部及び側部にＮ型不純物をプラズマドーピングによって導入することにより、フィン型半導体領域１３の上部及び側部にそれぞれソースドレイン領域２７となる第３のＮ型不純物領域２７ａ及び第４のＮ型不純物領域２７ｂを形成する。ここで、プラズマドーピング条件は、例えば、原料ガスがＨｅ（ヘリウム）で希釈したＡｓＨ3 （アルシン）であり、原料ガス中でのＡｓＨ3 濃度が０．０５質量％であり、原料ガスのガス総流量が４４０ｃｍ3 ／分（標準状態）であり、チャンバー内圧力が０．５Ｐａであり、ソースパワー（プラズマ生成用高周波電力）が５００Ｗであり、バイアス電圧（Ｖｐｐ）が２５０Ｖであり、基板温度が２２℃であり、プラズマドーピング時間が６０秒である。
本実施形態の特徴として、ソースドレイン領域２７を形成するためのプラズマドーピング時のソースパワーをＹ［Ｗ］としたときに、Ｎ型不純物を含むガス（つまりＡｓＨ3 ）の単位時間・単位体積当たりの供給量を５．１×１０-8／（（１．７2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定し、希釈ガス（つまりＨｅ）の単位時間・単位体積当たりの供給量を１．７×１０-4／（（２０2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定し、チャンバー内圧力を０．６Ｐａ以下に設定する。これにより、フィン型半導体領域１３の側部のソースドレイン領域２７となる第４のＮ型不純物領域２７ｂの拡がり抵抗を９．０×１０4 Ω未満、より具体的には、８．８×１０4Ω以下に設定することができた。
図６（ａ）〜（ｃ）は、以上のように形成された本実施形態のフィン型ＦＥＴの構造を示す図であり、図６（ａ）は平面図であり、図６（ｂ）は図６（ａ）におけるＡ−Ａ線の断面図であり、図６（ｃ）は図６（ａ）におけるＢ−Ｂ線の断面図である。尚、図５（ｄ）は、図６（ａ）におけるＣ−Ｃ線の要部断面図に相当する。
本実施形態のフィン型ＦＥＴは、図６（ａ）〜（ｃ）及び図５（ｄ）に示すように、例えばシリコンからなる支持基板１１と、支持基板１１上に形成された例えば酸化シリコンからなる絶縁層１２と、絶縁層１２上に形成された複数のフィン型半導体領域１３と、各フィン型半導体領域１３上にゲート絶縁膜１４を介して形成されたゲート電極１５と、ゲート電極１５の側面上に形成された絶縁性サイドウォールスペーサ１６と、各フィン型半導体領域１３におけるゲート電極１５を挟む両側方領域に形成されたエクステンション領域１７と、各フィン型半導体領域１３におけるゲート電極１５及び絶縁性サイドウォールスペーサ１６を挟む両側方領域に形成されたソースドレイン領域２７とを有している。各フィン型半導体領域１３は、絶縁層１２上においてゲート幅方向に一定間隔で並ぶように配置されている。ゲート電極１５は、ゲート幅方向に各フィン型半導体領域１３を跨ぐように形成されている。エクステンション領域１７は、フィン型半導体領域１３の上部に形成された第１のＮ型不純物領域１７ａと、フィン型半導体領域１３の側部に形成された第２のＮ型不純物領域１７ｂとから構成されている。また、ソースドレイン領域２７は、フィン型半導体領域１３の上部に形成された第３のＮ型不純物領域２７ａと、フィン型半導体領域１３の側部に形成された第４の不純物領域２７ｂとから構成されている。尚、ポケット領域の説明及び図示については省略している。
以上に説明したように、本実施形態によると、エクステンション領域１７を形成するためのプラズマドーピングにおいて、プラズマドーピング時のソースパワーをＹ［Ｗ］としたときに、Ｎ型不純物を含むガス（つまりＡｓＨ3 ）の単位時間・単位体積当たりの供給量を５．１×１０-8／（（１．７2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定し、希釈ガス（つまりＨｅ）の単位時間・単位体積当たりの供給量を１．７×１０-4／（（２０2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定し、チャンバー内圧力を０．６Ｐａ以下に設定する。これにより、フィン型半導体領域１３の側部のエクステンション領域１７となる第２のＮ型不純物領域１７ｂを低抵抗化する（拡がり抵抗を９．０×１０4 Ω未満にする）ことができるので、所望の特性を持つＮ型のフィン型半導体装置を実現することができる。また、フィン型半導体領域１３の側部に形成された第２のＮ型不純物領域１７ｂのシート抵抗をＩＴＲＳがエクステンション領域に要求する値と同程度以下に設定することができるので、エクステンション領域１７のゲート幅方向の幅において第２のＮ型不純物領域１７ｂの幅が占める割合が大きくなっても、所望のトランジスタ特性を得ることができる。
また、本実施形態によると、ソースドレイン領域２７を形成するためのプラズマドーピングにおいて、プラズマドーピング時のソースパワーをＹ［Ｗ］としたときに、Ｎ型不純物を含むガス（つまりＡｓＨ3 ）の単位時間・単位体積当たりの供給量を５．１×１０-8／（（１．７2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定し、希釈ガス（つまりＨｅ）の単位時間・単位体積当たりの供給量を１．７×１０-4／（（２０2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定する。これにより、フィン型半導体領域１３の側部のソースドレイン領域２７となる第４のＮ型不純物領域２７ｂを低抵抗化する（具体的には拡がり抵抗を９．０×１０4 Ω未満にする）ことができる。従って、フィン型半導体領域１３の側部に形成された第４の不純物領域２７ｂのシート抵抗をエクステンション領域１７のシート抵抗と同程度に設定することができるため、ソースドレイン領域２７からエクステンション領域１７へのキャリアの移動が容易となるので、所望のトランジスタ特性を得ることができる。また、フィン型半導体領域１３の側部に形成された第４のＮ型不純物領域２７ｂのシート抵抗をＩＴＲＳがソースドレイン領域に要求する値と同程度以下に設定することができるので、ソースドレイン領域２７のゲート幅方向の幅において第４のＮ型不純物領域２７ｂの幅が占める割合が大きくなっても、所望のトランジスタ特性を得ることができる。
また、本実施形態によると、フィン型半導体領域１３にソースドレイン領域２７を形成するためにプラズマドーピングを用いることによって、イオン注入を用いた場合のようにフィン型半導体領域がアモルファス化してアニール後にも結晶回復が困難になってしまうという問題を回避することができる。
尚、本実施形態において、エクステンション領域１７及びソースドレイン領域２７の少なくとも一方を形成するためのプラズマドーピングにおいて、プラズマドーピング時のソースパワーをＹ［Ｗ］としたときに、Ｎ型不純物を含むガス（つまりＡｓＨ3 ）の単位時間・単位体積当たりの供給量を７×１０-8／（（１．７2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定すると共に、希釈ガス（つまりＨｅ）の単位時間・単位体積当たりの供給量を１．７×１０-3／（（２０2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定してもよい。このようにすると、フィン型半導体領域１３の側部の第２のＮ型不純物領域１７ｂ及び第４のＮ型不純物領域２７ｂをさらに低抵抗化する（拡がり抵抗を６．３×１０4Ω以下にする）ことができるので、さらに優れたトランジスタ特性を得ることができる。
また、本実施形態において、エクステンション領域１７及びソースドレイン領域２７の少なくとも一方を形成するためのプラズマドーピングにおいて、プラズマドーピング時のソースパワーをＹ［Ｗ］としたときに、Ｎ型不純物を含むガス（つまりＡｓＨ3 ）の単位時間・単位体積当たりの供給量を８．７×１０-8／（（１．７2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定すると共に、希釈ガス（つまりＨｅ）の単位時間・単位体積当たりの供給量を３．４×１０-3／（（２０2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定してもよい。このようにすると、フィン型半導体領域１３の側部の第２のＮ型不純物領域１７ｂ及び第４のＮ型不純物領域２７ｂをさらに低抵抗化する（拡がり抵抗を３．６×１０4Ω以下にする）ことができるので、さらに優れたトランジスタ特性を得ることができる。
また、本実施形態において、フィン型半導体領域１３の上部及び両側部にエクステンション領域１７及びソースドレイン領域２７を備えたトリプルゲート型のフィン型半導体装置を製造したが、これに代えて、フィン型半導体領域１３の両側部のみにエクステンション領域１７及びソースドレイン領域２７を備えたダブルゲート型のフィン型半導体装置を製造してもよい。
また、本実施形態において、エクステンション領域１７及びソースドレイン領域２７を形成するためのプラズマドーピングの原料ガスとして、Ｈｅで希釈したＡｓＨ3 を用いたが、原料ガスは、フィン型半導体領域１３に注入するＮ型不純物を含むガスであれば、特に限定されるものではない。例えば、ＡｓＨ3 に代えて、砒素原子を含む他の分子、又は砒素原子と水素原子とからなる他の分子を用いてもよい。或いは、燐（Ｐ）原子を含むＰＨ3 等を用いてもよい。また、Ｎ型不純物を含むガスを希釈する希釈ガスとして、Ｈｅを用いたが、これに代えて、例えばネオン（Ｎｅ）等の他の希ガス、又は水素（Ｈ2 ）を用いてもよい。或いは、Ｎ型不純物を含むガスを希釈ガスによって希釈しなくてもよい。
また、本実施形態において、プラズマの発生方式は特に限定されないが、例えばＩＣＰ方式又はパルス方式等のプラズマ発生方式を用いてもよい。。
以下、エクステンション領域１７及びソースドレイン領域２７を形成するためのプラズマドーピングにおけるＮ型不純物を含むガス及び希釈ガスのそれぞれの供給量に対する本実施形態の制限、その技術的意義及びその奏する効果について詳述する。
［ガス総流量の設定によるフィン側面の抵抗の低減］
まず、ガス総流量の設定によるフィン側面の抵抗（拡がり抵抗）の低減について、図面を参照しながら説明する。
図７は、ガス総流量の違いがフィン上面及びフィン側面のそれぞれの拡がり抵抗に及ぼす影響を示している。ここで、サンプルに用いたフィン型半導体領域の高さ及び幅はそれぞれ１２０ｎｍ及び１６０ｎｍであり、フィン型半導体領域同士の間の距離は２１０ｎｍである。すなわち、フィン型半導体領域における幅方向の中央と隣のフィン型半導体領域における幅方向の中央との距離は３７０ｎｍである。また、プラズマドーピング前におけるフィン型半導体領域の角部（以下、フィン角部という場合もある）の曲率半径は８．７ｎｍである。尚、フィン角部がプラズマドーピング前においても完全な直角形状ではなく、曲率を持つ形状となっている理由は、プラズマドーピングの前工程であるドライエッチングや洗浄の工程でフィン角部が僅かながら削れているからである。また、サンプルに対するプラズマドーピング条件は、例えば、原料ガスがＨｅで希釈したＡｓＨ3 であり、原料ガス中でのＡｓＨ3 濃度が０．０５質量％〜０．８質量％であり、チャンバー内圧力が０．３５Ｐａ〜０．５５Ｐａであり、ソースパワー（プラズマ生成用高周波電力）が５００Ｗであり、バイアス電圧Ｖｐｐが２５０Ｖであり、基板温度が２２℃であり、プラズマドーピング時間が６０秒であり、プラズマの発生方式はＩＣＰ方式であり、チャンバーの体積は９３Ｌ（リットル）である。
尚、フィン上面に照射されるイオンの量を極めて少なくしてフィン角部の削れ量を抑制するために、チャンバー内圧力を０．５５Ｐａ以下とＩＣＰ方式としては小さく設定している。また、比較のために、図７には、圧力を０．６Ｐａよりも高い領域（具体的には０．６５Ｐａ）に設定した比較例も合わせて示している。
サンプル毎のより具体的なプラズマドーピング条件は以下の通りである。但し、いずれの条件でも、原料ガスがＨｅで希釈したＡｓＨ3 であり、ソースパワー（プラズマ生成用高周波電力）が５００Ｗであり、バイアス電圧Ｖｐｐが２５０Ｖであり、基板温度が２２℃であり、プラズマドーピング時間が６０秒であり、チャンバー体積が９３Ｌであることは共通である。
条件Ａでは、原料ガス中でのＡｓＨ3 濃度を０．８質量％、チャンバー内圧力を０．３５Ｐａ、ＨｅとＡｓＨ3 を合わせたガス総流量を３０ｃｍ3 ／分（標準状態）に設定した。
条件Ｂでは、原料ガス中でのＡｓＨ3 濃度を０．８質量％、チャンバー内圧力を０．３５Ｐａ、ＨｅとＡｓＨ3 を合わせたガス総流量を８０ｃｍ3 ／分（標準状態）に設定した。
条件Ｃでは、原料ガス中でのＡｓＨ3 濃度を０．０５質量％、チャンバー内圧力を０．４Ｐａ、ＨｅとＡｓＨ3 を合わせたガス総流量を３００ｃｍ3 ／分（標準状態）に設定した。
条件Ｄでは、原料ガス中でのＡｓＨ3 濃度を０．０５質量％、チャンバー内圧力を０．５Ｐａ、ＨｅとＡｓＨ3 を合わせたガス総流量を４４０ｃｍ3 ／分（標準状態）に設定した。
条件Ｅでは、原料ガス中でのＡｓＨ3 濃度を０．０５質量％、チャンバー内圧力を０．５５Ｐａ、ＨｅとＡｓＨ3 を合わせたガス総流量を４７５ｃｍ3 ／分（標準状態）に設定した。
条件Ｆでは、原料ガス中でのＡｓＨ3 濃度を０．０５質量％、チャンバー内圧力を０．６５Ｐａ、ＨｅとＡｓＨ3 を合わせたガス総流量を５４０ｃｍ3 ／分（標準状態）に設定した。
以上の各条件下で各サンプルに対してプラズマドーピングを実施した後、各サンプルに対してアニール（具体的には１０２５℃のｓｐｉｋｅ ＲＴＡ）を実施し、その後、ＳＳＲＭ測定による拡がり抵抗測定とＳＥＭ（走査電子顕微鏡）観察によるフィン角部のエロージョン測定を実施した。また、別途、シリコン基板の平坦な主面に対して前述の各条件下でプラズマドーピングを実施した後、当該シリコン基板に対してアニール（具体的には１０２５℃のｓｐｉｋｅ ＲＴＡ）を実施し、その後、四探針法によるシート抵抗測定を実施した。
その結果、各条件について、以下のような、シート抵抗、フィン上面の拡がり抵抗、フィン側面の拡がり抵抗、及びフィン角部の曲率半径の増加量が得られた。
条件Ａでは、シート抵抗が７７７Ω／ｓｑ．、フィン上面の拡がり抵抗が３．３×１０4 Ω、フィン側面の拡がり抵抗が２．５×１０5 Ω、フィン角部の曲率半径の増加量が０．６ｎｍであった。
条件Ｂでは、シート抵抗は未測定、フィン上面の拡がり抵抗が４．０×１０4 Ω、フィン側面の拡がり抵抗が１．９×１０5 Ω、フィン角部の曲率半径の増加量が０．７ｎｍであった。
条件Ｃでは、シート抵抗が１０１１Ω／ｓｑ．、フィン上面の拡がり抵抗が３．６×１０4 Ω、フィン側面の拡がり抵抗が９．３×１０4 Ω、フィン角部の曲率半径の増加量が０．９ｎｍであった。
条件Ｄでは、シート抵抗が５５０Ω／ｓｑ．、フィン上面の拡がり抵抗が１．３×１０4 Ω、フィン側面の拡がり抵抗が３．６×１０4 Ω、フィン角部の曲率半径の増加量が１．２ｎｍであった。
条件Ｅでは、シート抵抗が５００Ω／ｓｑ．、フィン上面の拡がり抵抗が１．１×１０4 Ω、フィン側面の拡がり抵抗が３．３×１０4 Ω、フィン角部の曲率半径の増加量が２．０ｎｍであった。
条件Ｆでは、シート抵抗が４７８Ω／ｓｑ．、フィン上面の拡がり抵抗が８．２×１０3 Ω、フィン側面の拡がり抵抗が２．６×１０4 Ω、フィン角部の曲率半径の増加量が５．７ｎｍであった。
以上の結果をまとめたグラフである図７を参照すると、ガス総流量が４２０ｃｍ3 ／分（標準状態）程度を境界（閾値）として、それ未満のガス総流量においてはＡｓがフィン側面に入り難く、それ以上のガス総流量においてはＡｓがフィン側面に入り易くなることが分かる。すなわち、前記閾値未満と前記閾値以上とでは、ガス総流量の増加に対する拡がり抵抗の低下率の傾向が異なっている。尚、図７において、●はフィン側面の拡がり抵抗、■はフィン上面の拡がり抵抗を示している。
具体的には、前記閾値未満では、ガス総流量を増加させると急激にＡｓがフィン側面に導入されるようになる一方、Ａｓ導入量の絶対値自体は不十分であるので、フィン側面の拡がり抵抗は高い。これに対して、前記閾値以上では、ガス総流量を増加させてもＡｓの導入量の増加率は前記閾値未満の領域と比べて小さいが、Ａｓ導入量の絶対値は実用的な水準に達しているので、フィン側面の拡がり抵抗が低くなっている。すなわち、ガス総流量を４２０ｃｍ3 ／分（標準状態）程度以上に設定することによって、フィン側面の拡がり抵抗を４×１０4 Ω以下の低い水準まで低減できる。さらに、条件Ｄの結果と条件Ｅの結果とを按分すると、ガス総流量を４５２ｃｍ3 ／分（標準状態）以上に設定することによって、フィン側面の拡がり抵抗を３．５×１０4 Ω以下と、ＩＴＲＳで望まれているシート抵抗を満足する最も望ましい水準にまで低減することが可能となることが分かる。
［ガス総流量の閾値］
図７では、条件Ｃ、条件Ｄ、条件Ｅ、条件ＦにおけるＡｓＨ3 濃度が０．０５質量％である一方、条件Ａ、条件ＢにおけるＡｓＨ3 濃度が０．８質量％であることを考慮せずにＡｓがフィン側面に入り易くなる傾向が変化する閾値を決めた。しかし、仮に条件Ａ及び条件ＢのＡｓＨ3 濃度を０．０５質量％とした場合には、こららの条件により得られるフィン側面の拡がり抵抗は前述の値よりも当然高くなる。従って、条件Ａから条件ＦまでのＡｓＨ3 濃度を０．０５質量％で共通化した場合には、図８に示すように、Ａｓがフィン側面に入り易くなる傾向が変化するガス総流量の閾値は３００ｃｍ3 ／分（標準状態）より大きく且つ４００ｃｍ3 ／分（標準状態）以下の領域に存在するものと推測される。
［ＡｓＨ3 分子供給量及びＨｅ原子供給量の閾値］
次に、ＡｓＨ3 濃度とＡｓＨ3 流量の２つのパラメータを気体の状態方程式に適用することによって、ＡｓＨ3 分子の供給量（ｍｏｌ／ｍｉｎ）として１つのパラメータに統合すると共に、Ｈｅ濃度とＨｅ流量の２つのパラメータを気体の状態方程式に適用することによって、Ｈｅ原子の供給量（ｍｏｌ／ｍｉｎ）として１つのパラメータに統合し、フィン側面へのＡｓの導入のしやすさを新たなパラメータであるＡｓＨ3 分子供給量及びＨｅ原子供給量の観点から評価した結果について説明する。
具体的には、条件Ａでは、原料ガス中でのＡｓＨ3 濃度が０．８質量％であり、Ｈｅ濃度が９９．２質量％であり、ＨｅとＡｓＨ3 を合わせたガス総流量が３０ｃｍ3 ／分（標準状態）であったが、これは、ＡｓＨ3 分子供給量が５．５４×１０-7ｍｏｌ／ｍｉｎであり、Ｈｅ原子の供給量が１．３４×１０-3ｍｏｌ／ｍｉｎであることと等価である。
条件Ｂでは、原料ガス中でのＡｓＨ3 濃度が０．８質量％であり、Ｈｅ濃度が９９．２質量％であり、ＨｅとＡｓＨ3 を合わせたガス総流量が８０ｃｍ3 ／分（標準状態）であったが、これは、ＡｓＨ3 分子供給量が１．４８×１０-6６ｍｏｌ／ｍｉｎであり、Ｈｅ原子供給量が３．５７×１０-3ｍｏｌ／ｍｉｎであることと等価である。
条件Ｃでは、原料ガス中でのＡｓＨ3 濃度が０．０５質量％であり、Ｈｅ濃度が９９．９５質量％であり、ＨｅとＡｓＨ3 を合わせたガス総流量が３００ｃｍ3 ／分（標準状態）であったが、これは、ＡｓＨ3 分子供給量が３．４４×１０-7ｍｏｌ／ｍｉｎであり、Ｈｅ原子供給量が１．３４×１０-2ｍｏｌ／ｍｉｎであることと等価である。
条件Ｄでは、原料ガス中でのＡｓＨ3 濃度が０．０５質量％であり、Ｈｅ濃度が９９．９５質量％であり、ＨｅとＡｓＨ3 を合わせたガス総流量が４４０ｃｍ3 ／分（標準状態）であったが、これは、ＡｓＨ3 分子供給量が５．０４×１０-7ｍｏｌ／ｍｉｎであり、Ｈｅ原子供給量が１．９６×１０-2ｍｏｌ／ｍｉｎであることと等価である。
条件Ｅでは、原料ガス中でのＡｓＨ3 濃度が０．０５質量％であり、Ｈｅ濃度が９９．９５質量％であり、ＨｅとＡｓＨ3 を合わせたガス総流量が４７５ｃｍ3 ／分（標準状態）であったが、これは、ＡｓＨ3 分子供給量が５．４４×１０-7ｍｏｌ／ｍｉｎであり、Ｈｅ原子供給量が２．１２×１０-2ｍｏｌ／ｍｉｎであることと等価である。
条件Ｆでは、原料ガス中でのＡｓＨ3 濃度が０．０５質量％であり、Ｈｅ濃度が９９．９５質量％であり、ＨｅとＡｓＨ3 を合わせたガス総流量が５４０ｃｍ3 ／分（標準状態）であったが、これは、ＡｓＨ3 分子供給量が６．１９×１０-7ｍｏｌ／ｍｉｎであり、Ｈｅ原子供給量が２．４１×１０-2ｍｏｌ／ｍｉｎであることと等価である。
また、Ｈｅ原子供給量を同程度に設定した場合にＡｓＨ3 分子供給量の違いによるフィン側面へのＡｓ導入量の影響を調べるために、新たに条件Ｇを用いてサンプル評価を行った。
ここで、条件Ｇでは、原料ガス中でのＡｓＨ3 濃度が０．０２５質量％であり、チャンバー内圧力が０．５５Ｐａであり、ＨｅとＡｓＨ3 を合わせたガス総流量が４７５ｃｍ3 ／分（標準状態）である。すなわち、条件Ｇでは、原料ガス中でのＡｓＨ3 濃度が０．０２５質量％であり、Ｈｅ濃度が９９．９７５質量％であり、ＨｅとＡｓＨ3 を合わせたガス総流量が４７５ｃｍ3 ／分（標準状態）であるから、これは、ＡｓＨ3 分子供給量を２．７２×１０-7ｍｏｌ／ｍｉｎであり、Ｈｅ原子供給量が２．１２×１０-2ｍｏｌ／ｍｉｎであることと等価である。
また、条件Ｇを用いた場合のシート抵抗、フィン上面の拡がり抵抗、フィン側面の拡がり抵抗、フィンの角の曲率半径の増加量はそれぞれ、８８２Ω／ｓｑ．、２．９×１０4 Ω、１．４９×１０5 Ω、１．６ｎｍであった。
以下、条件Ａから条件Ｆまでにより得られた結果と、条件Ｇにより得られた結果とを併せて評価する。図９は、条件Ａから条件Ｇまでにより得られた結果をまとめた図である。
図９に示すように、条件Ｄ、Ｅ、Ｆの場合には、フィン側面の拡がり抵抗は３．６×１０4 Ω以下と低くなっている。これに対して、条件Ａ、Ｂ、Ｃ、Ｇの場合には、フィン側面の拡がり抵抗は９×１０4 Ωよりも高くなっている。このように、条件Ｄ、Ｅ、Ｆを用いた方が、条件Ａ、Ｂ、Ｃ、Ｇを用いた場合と比べて、フィン側面の拡がり抵抗を１／２以下に低くすることが可能となる。
また、図９に示すように、条件Ｄ、Ｅ、Ｆを用いた場合と、条件Ｇを用いた場合とを比較すると、Ｈｅ原子供給量が同程度であっても、ある閾値よりもＡｓＨ3 分子供給量を大きくしなければ、フィン側面の拡がり抵抗が下がらないことが分かる。ここで、条件Ｃの結果も同時に参照すると、ＡｓＨ3 分子供給量を少なくとも３．５×１０-7ｍｏｌ／ｍｉｎ以上とすることによって、フィン側面の拡がり抵抗を９×１０4 Ω以下に低くすることが可能となることが分かる。また、条件Ｃの結果と条件Ｄの結果とを按分すると、ＡｓＨ3 分子供給量を４．３×１０-7ｍｏｌ／ｍｉｎ以上とすることによって、フィン側面の拡がり抵抗を６．３×１０4 Ω以下に低くすることが可能となることが分かる。また、条件Ｄの結果から、ＡｓＨ3 分子供給量を５．０×１０-7ｍｏｌ／ｍｉｎ以上とすることによって、フィン側面の拡がり抵抗を３．６×１０4 Ω以下に低くすることが可能となることが分かる。
また、図９に示すように、条件Ｄ、Ｅ、Ｆを用いた場合と、条件Ａを用いた場合とを比較すると、ＡｓＨ3 分子供給量が同程度であっても、ある閾値よりもＨｅ原子供給量を大きくしなければ、フィン側面の拡がり抵抗が下がらないことが分かる。ここで、条件Ｂの結果も同時に参照すると、Ｈｅ原子供給量を少なくとも３．６×１０-3ｍｏｌ／ｍｉｎ以上とすることによって、フィン側面の拡がり抵抗を９×１０4 Ω以下に低くすることが可能となることが分かる。また、条件Ｂの結果と条件Ｄの結果とを按分すると、Ｈｅ原子供給量を１．１６×１０-2ｍｏｌ／ｍｉｎ以上とすることによって、フィン側面の拡がり抵抗を６．３×１０4 Ω以下に低くすることが可能となることが分かる。また、条件Ｄの結果からは、Ｈｅ原子供給量を１．９６×１０-2ｍｏｌ／ｍｉｎ以上とすることによって、フィン側面の拡がり抵抗を３．６×１０4 Ω以下に低くすることが可能となることが分かる。
ここで、条件Ｂの結果に注目すると、条件ＢのＡｓＨ3 分子供給量は、前述の最も厳しい基準（フィン側面の拡がり抵抗を３．６×１０4 Ω以下に低くする基準）である５．０×１０-7ｍｏｌ／ｍｉｎ以上という基準を大幅に上回っている。しかしながら、この場合のフィン側面の拡がり抵抗は１．９×１０ 5Ωと高い水準になってしまっている。このことから、ＡｓＨ3 分子供給量だけが基準を満足していてもフィン側面の拡がり抵抗を下げることはできないことが分かる。このように条件Ｂでのフィン側面の拡がり抵抗が高い理由は、Ｈｅ原子供給量が３．５７×１０-3ｍｏｌ／ｍｉｎと前述の最も厳しい基準を下回っているからである。すなわち、Ｈｅ原子供給量が不足しているのである。これに対して、条件Ｄでは、ＡｓＨ3 分子供給量が５．０４×１０-7ｍｏｌ／ｍｉｎであり、Ｈｅ原子供給量が１．９６×１０-2ｍｏｌ／ｍｉｎであるから、ＡｓＨ3 分子供給量は前述の最も厳しい基準である５．０×１０-7ｍｏｌ／ｍｉｎを上回っていると同時に、Ｈｅ原子供給量も前述の最も厳しい基準である１．９６×１０-2ｍｏｌ／ｍｉｎを上回っているので、フィン側面の拡がり抵抗として３．５７×１０4 Ωという低い値を実現している。
以上のように、ＡｓＨ3 分子供給量とＨｅ原子供給量の両方をある閾値以上とすることによって、フィン側面へのＡｓ導入が容易となる。具体的には、ＡｓＨ3 分子供給量を５．０×１０-7ｍｏｌ／ｍｉｎ以上とし、且つ、Ｈｅ原子供給量を１．９６×１０-2ｍｏｌ／ｍｉｎ以上とすることによって、３．６×１０4Ω以下という最低水準のフィン側面の拡がり抵抗を実現できる。また、ＡｓＨ3 分子供給量を４．３×１０-7ｍｏｌ／ｍｉｎ以上とし、且つ、Ｈｅ原子供給量を１．１６×１０-2ｍｏｌ／ｍｉｎ以上とすることによって、６．３×１０4Ω以下という低水準のフィン側面の拡がり抵抗を実現できる。さらに、ＡｓＨ3 分子供給量を３．５×１０-7ｍｏｌ／ｍｉｎ以上とし、且つ、Ｈｅ原子供給量を３．６×１０-3ｍｏｌ／ｍｉｎ以上とすることによって、９．０×１０4 Ω未満という実用的に許容できる上限に近い低水準のフィン側面の拡がり抵抗を実現できる。
［単位時間・単位体積当たりのＡｓＨ3 分子供給量及びＨｅ原子供給量の閾値］
次に、チャンバー体積とチャンバー内圧力とを考慮に入れて、フィン側面へのＡｓ導入を容易とする条件範囲を評価した結果について説明する。
具体的には、まず、ＡｓＨ3 分子供給量（ｍｏｌ／ｍｉｎ）及びＨｅ原子供給量（ｍｏｌ／ｍｉｎ）のそれぞれをチャンバー体積（単位：リットル（Ｌ））で除して、単位体積当たりのＡｓＨ3 分子供給量（ｍｏｌ／（ｍｉｎ・Ｌ））と、単位体積当たりのＨｅ原子供給量（ｍｏｌ／（ｍｉｎ・Ｌ））というパラメータを導入した。
次に、各サンプルによって異なる圧力（チャンバー内圧力）を考慮して評価を行うために、ガスがチャンバーに供給されてから排気されるまでの時間（ガス滞在時間）を考慮した。ここで、ガス滞在時間Ｔ（秒）については、Ｔ＝Ｖ・Ｐ／Ｑ（但しＶはチャンバー体積（Ｌ）、Ｐは圧力（Ｔｏｒｒ）、Ｑはガス総流量（Ｔｏｒｒ・Ｌ／秒）に、１（Ｔｏｒｒ・Ｌ／秒）＝０．１３３（Ｐａ・ｍ3 ／秒）及び１（Ｐａ・ｍ3 ／秒）＝５９２（ｃｍ3 ／分（標準状態））から導かれる１（ｃｍ3 ／分（標準状態））＝１．２７×１０-2（Ｔｏｒｒ・Ｌ／秒）を代入した式、Ｔ＝Ｖ・Ｐ／（１．２７×１０-2・Ｆ）（但しＦはガス総流量（ｃｍ3 ／分（標準状態）））用いて算出した。そして、単位体積当たりのＡｓＨ3 分子供給量（ｍｏｌ／（ｍｉｎ・Ｌ））及び単位体積当たりのＨｅ原子供給量（ｍｏｌ／（ｍｉｎ・Ｌ））をそれぞれ前記ガス滞在時間で除して、単位時間・単位体積当たりのＡｓＨ3 分子供給量（ｍｏｌ／（ｍｉｎ・Ｌ・秒））と、単位時間・単位体積当たりのＨｅ原子供給量（ｍｏｌ／（ｍｉｎ・Ｌ・秒））というパラメータを導入した。これらのパラメータによって、チャンバー体積やチャンバー圧力に依存しない、フィン側面へのＡｓ導入を容易とする条件範囲を特定することが可能になる。
各条件でのガス滞在時間、単位時間・単位体積当たりのＡｓＨ3 分子供給量、及び単位時間・単位体積当たりのＨｅ原子供給量はそれぞれ以下の通りである。
条件Ａでは、ガス滞在時間が０．６４１秒であり、単位時間・単位体積当たりのＡｓＨ3 分子供給量が９．３０×１０-9ｍｏｌ／（ｍｉｎ・Ｌ・秒）であり、単位時間・単位体積当たりのＨｅ原子供給量が２．２５×１０-5ｍｏｌ／（ｍｉｎ・Ｌ・秒）であった。
条件Ｂでは、ガス滞在時間が０．２４０秒であり、単位時間・単位体積当たりのＡｓＨ3 分子供給量が６．６３×１０-8ｍｏｌ／（ｍｉｎ・Ｌ・秒）であり、単位時間・単位体積当たりのＨｅ原子供給量が１．６０×１０-4ｍｏｌ／（ｍｉｎ・Ｌ・秒）であった。
条件Ｃでは、ガス滞在時間が０．０７３秒であり、単位時間・単位体積当たりのＡｓＨ3 分子供給量が５．０５×１０-8ｍｏｌ／（ｍｉｎ・Ｌ・秒）であり、単位時間・単位体積当たりのＨｅ原子供給量が１．９７Ｅ×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）であった。
条件Ｄでは、ガス滞在時間が０．０６２秒であり、単位時間・単位体積当たりのＡｓＨ3 分子供給量が８．６９×１０-8ｍｏｌ／（ｍｉｎ・Ｌ・秒）であり、単位時間・単位体積当たりのＨｅ原子供給量が３．３８×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）であった。
条件Ｅでは、ガス滞在時間が０．０６４秒であり、単位時間・単位体積当たりのＡｓＨ3 分子供給量が９．２０×１０-8ｍｏｌ／（ｍｉｎ・Ｌ・秒）であり、単位時間・単位体積当たりのＨｅ原子供給量が３．５９×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）であった。
条件Ｆでは、ガス滞在時間が０．０６６秒であり、単位時間・単位体積当たりのＡｓＨ3 分子供給量が１．０１×１０-7ｍｏｌ／（ｍｉｎ・Ｌ・秒）であり、単位時間・単位体積当たりのＨｅ原子供給量が３．９２×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）であった。
条件Ｇでは、ガス滞在時間が０．０６４秒であり、単位時間・単位体積当たりのＡｓＨ3 分子供給量が４．６×１０-8ｍｏｌ／（ｍｉｎ・Ｌ・秒）であり、単位時間・単位体積当たりのＨｅ原子供給量が３．５９×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）であった。
図１０は、単位時間・単位体積当たりのＡｓＨ3 分子供給量及びＨｅ原子供給量をそれぞれパラメータとして、条件Ａから条件Ｇまでにより得られた結果をまとめた図である。
図１０に示すように、条件Ｄ、Ｅ、Ｆにより得られた結果と、条件Ｇにより得られた結果とを比較すると、単位時間・単位体積当たりのＨｅ原子供給量が同程度であったとしても、単位時間・単位体積当たりのＡｓＨ3 分子供給量がある閾値以上でないと、フィン側面にＡｓを十分に導入できないことが分かる。
また、図１０に示すように、条件Ｄ、Ｅ、Ｆにより得られた結果と、条件Ｂにより得られた結果とを比較すると、単位時間・単位体積当たりのＡｓＨ3 分子供給量が同程度であったとしても、単位時間・単位体積当たりのＨｅ原子供給量がある閾値以上でないと、フィン側面にＡｓを十分に導入できないことが分かる。
具体的には、条件Ｄの結果を参照すると、単位時間・単位体積当たりのＡｓＨ3 分子供給量を８．７×１０-8ｍｏｌ／（ｍｉｎ・Ｌ・秒）程度以上とし、且つ、単位時間・単位体積当たりのＨｅ原子供給量を３．４×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）程度以上とすることによって、３．６×１０4Ω以下という最低水準のフィン側面の拡がり抵抗を実現できることが分かる。
また、条件Ｄの結果と条件Ｃの結果との按分より単位時間・単位体積当たりのＡｓＨ3 分子供給量については７．０×１０-8ｍｏｌ／（ｍｉｎ・Ｌ・秒）程度以上とし、且つ、条件Ｄの結果と条件Ｂの結果との按分より単位時間・単位体積当たりのＨｅ原子供給量については１．７×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）程度以上とすることによって、６．３×１０4Ω以下という低水準のフィン側面の拡がり抵抗を実現できることが分かる。
さらに、条件Ｃの結果より単位時間・単位体積当たりのＡｓＨ3 分子供給量については５．１×１０-8ｍｏｌ／（ｍｉｎ・Ｌ・秒）程度以上とし、且つ、条件Ｂの結果より単位時間・単位体積当たりのＨｅ原子供給量については１．７×１０-4ｍｏｌ／（ｍｉｎ・Ｌ・秒）程度以上とすることによって、９．０×１０4 Ω未満という実用的に許容できる上限に近い低水準のフィン側面の拡がり抵抗を実現できる。
［フィン角部の削れ量の抑制］
次に、チャンバー内圧力とフィン角部の削れ量との関係について、図面を参照しながら説明する。
図１１（ａ）は、前記各条件におけるチャンバー内圧力とフィン角部の削れ量との関係を示している。ここで、フィン角部のプラズマドーピングによる削れをエロージョンと称する。
前述のように、条件Ｄ及び条件Ｅでは、チャンバー内圧力を０．５Ｐａから０．５５Ｐａまでと低く設定している。そして、図１１（ｂ）に示すように、プラズマドーピング前のフィン角部の曲率半径が９．３ｎｍ程度であったのに対して、図１１（ｃ）及び（ｄ）に示すように、条件Ｄ及び条件Ｅを用いたプラズマドーピングに引き続いてアニールを実施した後のフィン角部の曲率半径は、条件Ｄの場合で１０．５ｎｍ程度、条件Ｅの場合で１１．３ｎｍとなる。従って、図１１（ａ）に示すように、条件Ｄ及び条件Ｅのいずれを用いた場合にも、曲率半径の増加量は２ｎｍ以下に抑制されている。これは、チャンバー内圧力を０．６Ｐａ以下の低い圧力に設定したことによる効果である。尚、前述のように、条件Ｄ及び条件Ｅを用いた場合には、フィン側面に所望量のＡｓを導入することができる。
それに対して、フィン型半導体領域にＡｓをイオン注入する場合、フィン型半導体領域が複数に並んでいるとすると、小さい注入角度（例えば２５度以下の注入角度）を用いることになるが、この場合のフィン角部の削れ量は、Ａｓの注入エネルギーが高ければ、２．４ｎｍ〜４．２ｎｍ程度と大きくなり、Ａｓの注入エネルギーが低くても、２．２ｎｍ程度となる。
従って、前述の条件Ｄ及び条件Ｅにより達成される２ｎｍ以下の削れ量（曲率半径の増加量）は、フィン型ＦＥＴのエクステンション領域への適用に望ましい（図７参照）。
これに対して、条件Ｆでは、圧力を０．６５Ｐａと少し大きく設定したことに起因して、図１１（ｅ）に示すように、条件Ｆを用いたプラズマドーピング並びにアニールを実施した後のフィン角部の曲率半径は１５．０ｎｍ程度となる。ここで、前述のように、プラズマドーピング前のフィン角部の曲率半径が９．３ｎｍでるから、図１１（ａ）に示すように、条件Ｆを用いた場合の曲率半径の増加量は５．７ｎｍにも達する。このような大きな削れ量は、エクステンション領域への適用を困難にする（図７参照）。しかし、ソースドレイン領域への適用については、ソースドレイン領域となる部分のフィン型半導体領域を太らせる等の処理を行うことにより、特に問題にはならない（図７参照）。
このように、条件Ｆを用いた場合には、フィン側面に所望量のＡｓを導入することはできるものの、フィン角部の削れ量がエクステンション領域への適用を困難にする程度まで大きくなってしまう。
また、条件Ａ、Ｂ、Ｃでは、チャンバー内圧力を０．３５Ｐａから０．４Ｐａまでと０．６Ｐａ以下の低い水準に設定しているため、図１１（ａ）に示すように、条件Ａ、Ｂ、Ｃのいずれを用いた場合にもフィン角部の削れ量は１ｎｍ以下と非常に小さい水準に抑制されている。しかしながら、前述のとおり、条件Ａ、Ｂ、Ｃのいずれを用いた場合にも、フィン側面に所望量のＡｓを導入することはできない。
以上に説明したように、フィン型ＦＥＴの製造においてフィン角部の削れ量を抑制しつつ低抵抗のエクステンション領域を得るためには、単位時間・単位体積当たりのＡｓＨ3 分子供給量を５．１×１０-8ｍｏｌ／（ｍｉｎ・Ｌ・秒）程度以上とし、単位時間・単位体積当たりのＨｅ原子供給量を１．７×１０-4ｍｏｌ／（ｍｉｎ・Ｌ・秒）程度以上とし、且つ、チャンバー圧力を０．６Ｐａ以下に設定することが望ましい。
尚、ダブルゲート型のフィン型半導体装置の製造に際しては、フィン型半導体領域の上部をハードマスクで覆っているため、フィン型半導体領域の上部コーナーのプラズマドーピングによる削れ（エロージョン）に対する制限が緩和されるので、プラズマドーピング時の圧力を０．６Ｐａよりも大きくしてもよい。また、ソースドレイン領域の形成に際しては、前述のように、ソースドレイン領域となる部分のフィン型半導体領域を太らせる等の処理を行うことにより、フィン型半導体装置がトリプルゲート型であっても、プラズマドーピング時の圧力を０．６Ｐａよりも大きくすることができる。
［ＡｓＨ3 分子供給量及びＨｅ原子供給量の閾値に対するソースパワーの影響］
次に、ソースパワー（ＳＰ）がフィン側面へのＡｓの導入量に及ぼす影響を評価した結果について説明する。
前述の条件Ａ〜Ｇまでとはソースパワーの大きさが異なる条件Ｈを用いてサンプル評価を行った。条件Ｈでは、原料ガス中でのＡｓＨ3 濃度を０．０５質量％、チャンバー内圧力を０．５５Ｐａ、ＨｅとＡｓＨ3 を合わせたガス総流量を４７５ｃｍ3 ／分（標準状態）、ＳＰを２５０Ｗに設定した。
具体的には、条件Ｈによりサンプルに対してプラズマドーピングを実施した後、当該サンプルに対してアニール（１０２５℃のｓｐｉｋｅ ＲＴＡ）を実施し、その後、ＳＳＲＭ測定による拡がり抵抗測定ととＳＥＭ観察によるフィン角部のエロージョン測定を実施した。また、別途、シリコン基板の平坦な主面に対して条件Ｈによりプラズマドーピングを実施した後、当該シリコン基板に対してアニール（１０２５℃のｓｐｉｋｅ ＲＴＡ）を実施し、その後、四探針法によるシート抵抗の測定を実施した。
その結果、条件Ｈについて、以下のような、シート抵抗、フィン上面の拡がり抵抗、フィン側面の拡がり抵抗、及びフィン角部の曲率半径の増加量が得られた。
すなわち、条件Ｈでは、シート抵抗が５２４Ω／ｓｑ．、フィン上面の拡がり抵抗が２．２×１０4 Ω、フィン側面の拡がり抵抗が５．５３×１０4 Ω、フィン角部の曲率半径の増加量が１．５ｎｍであった。
ここで、条件Ｈと条件Ｅとを比べると、ＳＰだけが互いに異なっており、条件ＥのＳＰが５００Ｗであるのに対して、条件ＨのＳＰは半分の２５０Ｗと小さく設定されている。次に、条件Ｈの結果と条件Ｅの結果とを比較する。フィン上面のシート抵抗に着目すると、条件Ｈでは５２４Ω／ｓｑ．であるのに対して、条件Ｅでは５００Ω／ｓｑ．であり、条件Ｅの場合の方が約５％低下している。また、フィン上面の拡がり抵抗に着目すると、条件Ｈでは２．２×１０4 Ωであるのに対して、条件Ｅでは１．１×１０4 Ωであり、条件Ｅの場合の方が５０％程度低下している。また、フィン側面の拡がり抵抗に着目すると、条件Ｈでは５．５×１０4 Ω程度であるのに対して、条件Ｅでは３．３×１０4 Ωであり、条件Ｅの場合の方が４０％程度低下している。
以上の結果は、ＳＰを大きくした方がフィン側面にもフィン上面にもＡｓが多く導入されることを示している。このことは、ＳＰを大きくすると、フィン側面に所望量のＡｓを導入するために必要な原料ガス（ＡｓＨ3 とＨｅ）の供給量が減少することを意味している。
前述の条件Ｈの結果と条件Ｅの結果との比較によると、ＳＰを２５０Ｗから５００Ｗに２倍増やすことによって、フィン側面の拡がり抵抗が４０％（つまり０．６倍に）低下した。原料ガスの供給量を同じに設定した場合、ＳＰを大きくすることによって原料ガスの実質的な供給量が増加すると考えられるので、ＳＰを１０００Ｗに設定した場合、フィン側面の拡がり抵抗は、ＳＰを５００Ｗに設定した場合と比較して、さらに４０％（つまり０．６倍に）低下すると考えられる。
一方、原料ガスの供給量について、図１０を参照すると、単位時間・単位体積当たりのＡｓＨ3 分子供給量が５．１×１０-8ｍｏｌ／（ｍｉｎ・Ｌ・秒）から８．７×１０-8ｍｏｌ／（ｍｉｎ・Ｌ・秒）と１．７倍になり、且つ、単位時間・単位体積当たりのＨｅ原子供給量が１．７×１０-4ｍｏｌ／（ｍｉｎ・Ｌ・秒）から３．４×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）と２０倍になることによって、フィン側面の拡がり抵抗が９．０×１０4Ωから３．６×１０4Ωと６０％（つまり０．４倍に）低下している。
すなわち、ＳＰを２倍にすることによってフィン側面の拡がり抵抗を４０％（０．６倍に）低下させることができる一方、単位時間・単位体積当たりのＡｓＨ3 分子供給量及び単位時間・単位体積当たりのＨｅ原子供給量をそれぞれ１．７倍及び２０倍にすることによって、フィン側面の拡がり抵抗を６０％（０．４倍に）低下させることができる。
ここで、ＳＰ並びに単位時間・単位体積当たりのＡｓＨ3 分子供給量及び単位時間・単位体積当たりのＨｅ原子供給量をそれぞれ調整することによって、フィン側面の拡がり抵抗を９０％（０．１倍に）低下させる場合を考える。
まず、ＳＰについては、０．６A ＝０．１が成り立つので、Ａ≒４．５１となり、ＳＰを２4.51倍にすることによって、フィン側面の拡がり抵抗を９０％（０．１倍に）低下させることができる。一方、単位時間・単位体積当たりのＡｓＨ3 分子供給量及び単位時間・単位体積当たりのＨｅ原子供給量については、０．４B ＝０．１が成り立つので、Ｂ≒２．５１となり、単位時間・単位体積当たりのＡｓＨ3 分子供給量を１．７2.51倍にすると共に単位時間・単位体積当たりのＨｅ原子供給量を２０2.51倍にすることによって、フィン側面の拡がり抵抗を９０％（０．１倍に）低下させることができる。従って、ＳＰを２4.51倍にすることは、単位時間・単位体積当たりのＡｓＨ3 分子供給量及び単位時間・単位体積当たりのＨｅ原子供給量をそれぞれ１．７2.51倍及び２０2.51倍にすることと等価である。
次に、ＳＰがＹ（Ｗ）である場合を考える。Ｙ（Ｗ）は、５００ＷのＹ／５００倍であり、ＳＰをＹ／５００倍にすることは、単位時間・単位体積当たりのＡｓＨ3 分子供給量及び単位時間・単位体積当たりのＨｅ原子供給量をそれぞれ（１．７2.51／２4.51）×（Ｙ／５００）倍及び（２０2.51／２4.51）×（Ｙ／５００）倍にすることと等価である。
従って、ＳＰがＹ（Ｗ）の場合に拡がり抵抗を９．０×１０4 Ω未満とするために必要な単位時間・単位体積当たりのＡｓＨ3 分子供給量は、ＳＰが５００Ｗの場合に拡がり抵抗を９．０×１０4 Ω未満とするために必要な単位時間・単位体積当たりのＡｓＨ3 分子供給量の値である５．１×１０-8ｍｏｌ／（ｍｉｎ・Ｌ・秒）を、（１．７2.51／２4.51）×（Ｙ／５００）によって除することにより、５．１×１０-8／（（１．７2.51／２4.51）×（Ｙ／５００））（ｍｏｌ／（ｍｉｎ・Ｌ・秒））となる。また、ＳＰがＹ（Ｗ）の場合に拡がり抵抗を９．０×１０4 Ω未満とするために必要な単位時間・単位体積当たりのＨｅ原子供給量は、ＳＰが５００Ｗの場合に拡がり抵抗を９．０×１０4 Ω未満とするために必要な単位時間・単位体積当たりのＨｅ原子供給量の値である１．７×１０-4ｍｏｌ／（ｍｉｎ・Ｌ・秒）を、（２０2.51／２4.51）×（Ｙ／５００）によって除することにより、１．７×１０-4／（（２０2.51／２4.51）×（Ｙ／５００））（ｍｏｌ／（ｍｉｎ・Ｌ・秒））となる。これらの単位時間・単位体積当たりのＡｓＨ3 分子供給量及び単位時間・単位体積当たりのＨｅ原子供給量を用いることにより、９．０×１０4 Ω未満という実用的に許容できる上限に近い低水準のフィン側面の拡がり抵抗を実現できる。
同様に、ＳＰがＹ（Ｗ）の場合に拡がり抵抗を６．３×１０4 Ω以下とするために必要な単位時間・単位体積当たりのＡｓＨ3 分子供給量は、ＳＰが５００Ｗの場合に拡がり抵抗を６．３×１０4 Ω未満とするために必要な単位時間・単位体積当たりのＡｓＨ3 分子供給量の値である７×１０-8ｍｏｌ／（ｍｉｎ・Ｌ・秒）を、（１．７2.51／２4.51）×（Ｙ／５００）によって除することにより、７×１０-8／（（１．７2.51／２4.51）×（Ｙ／５００））（ｍｏｌ／（ｍｉｎ・Ｌ・秒））となる。また、ＳＰがＹ（Ｗ）の場合に拡がり抵抗を６．３×１０4 Ω未満とするために必要な単位時間・単位体積当たりのＨｅ原子供給量は、ＳＰが５００Ｗの場合に拡がり抵抗を６．３×１０4 Ω未満とするために必要な単位時間・単位体積当たりのＨｅ原子供給量の値である１．７×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）を、（２０2.51／２4.51）×（Ｙ／５００）によって除することにより、１．７×１０-3／（（２０2.51／２4.51）×（Ｙ／５００））（ｍｏｌ／（ｍｉｎ・Ｌ・秒））となる。これらの単位時間・単位体積当たりのＡｓＨ3 分子供給量及び単位時間・単位体積当たりのＨｅ原子供給量を用いることにより、６．３×１０4 Ω以下という低水準のフィン側面の拡がり抵抗を実現できる。
同様に、ＳＰがＹ（Ｗ）の場合に拡がり抵抗を３．６×１０4 Ω以下とするために必要な単位時間・単位体積当たりのＡｓＨ3 分子供給量は、ＳＰが５００Ｗの場合に拡がり抵抗を３．６×１０4 Ω未満とするために必要な単位時間・単位体積当たりのＡｓＨ3 分子供給量の値である８．７×１０-8ｍｏｌ／（ｍｉｎ・Ｌ・秒）を、（１．７2.51／２4.51）×（Ｙ／５００）によって除することにより、８．７×１０-8／（（１．７2.51／２4.51）×（Ｙ／５００））（ｍｏｌ／（ｍｉｎ・Ｌ・秒））となる。また、ＳＰがＹ（Ｗ）の場合に拡がり抵抗を３．６×１０4 Ω未満とするために必要な単位時間・単位体積当たりのＨｅ原子供給量は、ＳＰが５００Ｗの場合に拡がり抵抗を３．６×１０4 Ω未満とするために必要な単位時間・単位体積当たりのＨｅ原子供給量の値である３．４×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）を、（２０2.51／２4.51）×（Ｙ／５００）によって除することにより、３．４×１０-3／（（２０2.51／２4.51）×（Ｙ／５００））（ｍｏｌ／（ｍｉｎ・Ｌ・秒））となる。これらの単位時間・単位体積当たりのＡｓＨ3 分子供給量及び単位時間・単位体積当たりのＨｅ原子供給量を用いることにより、３．６×１０4 Ω以下という最低水準のフィン側面の拡がり抵抗を実現できる。
［ＡｓＨ3 分子供給量の上限］
以下、単位時間・単位体積当たりのＡｓＨ3 分子供給量の望ましい上限について、図面を参照しながら説明する。
まず、ＡｓＨ3 分子供給量がフィン側面へのＡｓの導入量に及ぼす影響を調べるために、ＡｓＨ3 分子供給量が異なる条件Ｅ及び新たな条件Ｉ、Ｊ、Ｋを用いてサンプル評価を行った。
条件Ｅでは、原料ガス中でのＡｓＨ3 濃度が０．０５質量％であり、Ｈｅ濃度が９９．９５質量％であり、ＨｅとＡｓＨ3 を合わせたガス総流量が４７５ｃｍ3 ／分（標準状態）であり、これは、前述のように、単位時間・単位体積当たりのＡｓＨ3 分子供給量が９．２０×１０-8ｍｏｌ／（ｍｉｎ・Ｌ・秒）であり、単位時間・単位体積当たりのＨｅ原子供給量が３．５９×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）であることと等価である。
条件Ｉでは、原料ガス中でのＡｓＨ3 濃度が０．５質量％であり、Ｈｅ濃度が９９．５質量％であり、ＨｅとＡｓＨ3 を合わせたガス総流量が４７５ｃｍ3 ／分（標準状態）である。これは、単位時間・単位体積当たりのＡｓＨ3 分子供給量が９．２５×１０-7ｍｏｌ／（ｍｉｎ・Ｌ・秒）であり、単位時間・単位体積当たりのＨｅ原子供給量が３．５９×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）であることと等価である。
条件Ｊでは、原料ガス中でのＡｓＨ3 濃度が１．０質量％であり、Ｈｅ濃度が９９．０質量％であり、ＨｅとＡｓＨ3 を合わせたガス総流量が４７５ｃｍ3 ／分（標準状態）である。これは、単位時間・単位体積当たりのＡｓＨ3 分子供給量が１．８６×１０-6ｍｏｌ／（ｍｉｎ・Ｌ・秒）であり、単位時間・単位体積当たりのＨｅ原子供給量が３．５８×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）であることと等価である。
条件Ｋでは、原料ガス中でのＡｓＨ3 濃度が３．０質量％であり、Ｈｅ濃度が９７．０質量％であり、ＨｅとＡｓＨ3 を合わせたガス総流量が４７５ｃｍ3 ／分（標準状態）である。これは、単位時間・単位体積当たりのＡｓＨ3 分子供給量が５．６８×１０-6ｍｏｌ／（ｍｉｎ・Ｌ・秒）であり、単位時間・単位体積当たりのＨｅ原子供給量が３．５９×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）であることと等価である。
また、シリコン基板の平坦な主面に対して、新たな条件Ｌを用いてサンプル評価を行った。
条件Ｌでは、原料ガス中でのＡｓＨ3 濃度が５．０質量％であり、Ｈｅ濃度が９５．０質量％であり、ＨｅとＡｓＨ3 を合わせたガス総流量が４７５ｃｍ3 ／分（標準状態）である、これは、単位時間・単位体積当たりのＡｓＨ3 分子供給量が９．６６×１０-6ｍｏｌ／（ｍｉｎ・Ｌ・秒）であり、単位時間・単位体積当たりのＨｅ原子供給量が３．５７×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）であることと等価である。
尚、前述のいずれの条件においても、原料ガスがＨｅで希釈したＡｓＨ3 であり、ソースパワー（プラズマ生成用高周波電力）が５００Ｗであり、バイアス電圧Ｖｐｐが２５０Ｖであり、基板温度が２２℃であり、プラズマドーピング時間が６０秒であり、チャンバー体積が９３Ｌであることは共通である。
以上の各条件を用いて各サンプルに対してプラズマドーピングを実施した後、当該各サンプルに対してアニール（１０２５℃のｓｐｉｋｅ ＲＴＡ）を実施し、その後、ＳＳＲＭ測定による拡がり抵抗測定とＳＥＭ観察によるフィン角部のエロージョン測定を実施した。また、別途、シリコン基板の平坦な主面に対して前述の各条件下でプラズマドーピングを実施した後、当該シリコン基板に対してアニール（具体的には１０２５℃のｓｐｉｋｅ ＲＴＡ）を実施し、その後、四探針法によるシート抵抗測定を実施した。
その結果、各条件について、以下のような、シート抵抗、フィン上面の拡がり抵抗、フィン側面の拡がり抵抗、及びフィン角部の曲率半径の増加量が得られた。但し、条件Ｌについては、シリコン基板の平坦な主面に対する評価のみを実施した。
条件Ｅでは、シート抵抗が５００Ω／ｓｑ．、フィン上面の拡がり抵抗が１．１×１０4 Ω、フィン側面の拡がり抵抗が３．３×１０4 Ω、フィン角部の曲率半径の増加量が２．０ｎｍであった。
条件Ｉでは、シート抵抗が３４０Ω／ｓｑ．、フィン上面の拡がり抵抗が３．０×１０3 Ω、フィン側面の拡がり抵抗が７．５×１０3 Ω、フィン角部の曲率半径の増加量が１．２ｎｍであった。
条件Ｊでは、シート抵抗が３４２Ω／ｓｑ．、フィン上面の拡がり抵抗が３．６×１０3 Ω、フィン側面の拡がり抵抗が９．１×１０3 Ω、フィン角部の曲率半径の増加量が１．５ｎｍであった。
条件Ｋでは、シート抵抗が３４５Ω／ｓｑ．、フィン上面の拡がり抵抗が２．６×１０3 Ω、フィン側面の拡がり抵抗が８．１×１０3 Ω、フィン角部の曲率半径の増加量が３．７ｎｍであった。
尚、条件Ｌでは、シリコン基板の平坦な主面で得られるシート抵抗の値が不安定となり、不純物層の形成自体が困難であった。
図１２は、以上に説明した各条件とその結果とをまとめて示した表である。図１２に示すように、条件Ｅ、条件Ｉ、条件Ｊ、条件Ｋ、条件Ｌでは、単位時間・単位体積当たりのＡｓＨ3 分子供給量以外の他のパラメータについてはほぼ同じ値に設定して、単位時間・単位体積当たりのＡｓＨ3 分子供給量を、９．２０×１０-8ｍｏｌ／（ｍｉｎ・Ｌ・秒）以上で且つ９．６６×１０-6ｍｏｌ／（ｍｉｎ・Ｌ・秒）以下の範囲内で変化させている。
図１３は、条件Ｅ、条件Ｉ、条件Ｊ、条件Ｋでの単位時間・単位体積当たりのＡｓＨ3 分子供給量と、シリコン基板の平坦な主面において得られたシート抵抗との関係を示している。ここで、シリコン基板の平坦な主面において得られたシート抵抗は、フィン上面のシート抵抗と同じであると推定できる。図１３に示すように、単位時間・単位体積当たりのＡｓＨ3 分子供給量を９．２０×１０-8ｍｏｌ／（ｍｉｎ・Ｌ・秒）以上の範囲で増加させていくと、フィン上面のシート抵抗が低下していくが、単位時間・単位体積当たりのＡｓＨ3 分子供給量が９．２５×１０-7ｍｏｌ／（ｍｉｎ・Ｌ・秒）になると、フィン上面のシート抵抗の低下は飽和してしまう。そして、単位時間・単位体積当たりのＡｓＨ3 分子供給量が９．２５×１０-7ｍｏｌ／（ｍｉｎ・Ｌ・秒）以上の範囲では、フィン上面のシート抵抗が低く且つ安定する。しかし、９．６６×１０-6ｍｏｌ／（ｍｉｎ・Ｌ・秒）までＡｓＨ3 分子供給量を増加させた場合、フィン上面のシート抵抗がサンプル毎に大きくばらつき、不安定になってしまうという現象が生じた。これは、ＡｓＨ3 分子供給量を増加し過ぎたことにより、シリコン表面に砒素の堆積層が厚く形成されてしまったことが原因であると考えられる。特に、砒素は大気に触れることにより酸化し易い性質があるので、シリコン表面に砒素の酸化物が厚く形成されてしまい、それにより、シート抵抗がばらついてしまったものと推察される。
図１４は、条件Ｅ、条件Ｉ、条件Ｊ、条件Ｋでの単位時間・単位体積当たりのＡｓＨ3 分子供給量と、フィン側面の拡がり抵抗との関係を示している。図１４に示すように、図１３に示す場合と同様に、単位時間・単位体積当たりのＡｓＨ3 分子供給量を９．２０×１０-8ｍｏｌ／（ｍｉｎ・Ｌ・秒）以上の範囲で増加させていくと、フィン側面の拡がり抵抗が低下していくが、単位時間・単位体積当たりのＡｓＨ3 分子供給量が９．２５×１０-7ｍｏｌ／（ｍｉｎ・Ｌ・秒）になると、フィン側面の拡がり抵抗の低下は飽和してしまう。そして、単位時間・単位体積当たりのＡｓＨ3 分子供給量が９．２５×１０-7ｍｏｌ／（ｍｉｎ・Ｌ・秒）以上の範囲では、フィン側面の拡がり抵抗が低く且つ安定する。
以上に説明したように、図１３及び図１４に示す結果を総合すると、単位時間・単位体積当たりのＡｓＨ3 分子供給量を少なくとも９．２０×１０-8ｍｏｌ／（ｍｉｎ・Ｌ・秒）以上に設定すれば、フィン上面のシート抵抗及びフィン側面の拡がり抵抗をそれぞれ低く制御することができる。特に、単位時間・単位体積当たりのＡｓＨ3 分子供給量を９．２５×１０-7ｍｏｌ／（ｍｉｎ・Ｌ・秒）以上で且つ９．６６×１０-6ｍｏｌ／（ｍｉｎ・Ｌ・秒）未満の範囲に設定することによって、フィン上面のシート抵抗及びフィン側面の拡がり抵抗をそれぞれ極めて低く且つ安定させることができる。しかしながら、単位時間・単位体積当たりのＡｓＨ3 分子供給量を９．６６×１０-6ｍｏｌ／（ｍｉｎ・Ｌ・秒）以上に設定した場合には、砒素が許容量を超えて過剰に堆積されてしまい、フィン上面のシート抵抗が不安定になるという現象が発生してしまう。同様の理由によって、単位時間・単位体積当たりのＡｓＨ3 分子供給量を９．６６×１０-6ｍｏｌ／（ｍｉｎ・Ｌ・秒）以上に設定した場合には、フィン側面の拡がり抵抗も不安定になることが推測される。
従って、単位時間・単位体積当たりのＡｓＨ3 分子供給量については、９．６６×１０-6ｍｏｌ／（ｍｉｎ・Ｌ・秒）未満に設定することが望ましい。また、前述の「ＡｓＨ3 分子供給量及びＨｅ原子供給量の閾値に対するソースパワーの影響」にならい、ソースパワー依存性を考慮すると、ソースパワーをＹ（Ｗ）として、単位時間・単位体積当たりのＡｓＨ3 分子供給量を９．６６×１０-6／（（１．７2.51／２4.51）×（Ｙ／５００））ｍｏｌ／（ｍｉｎ・Ｌ・秒）未満に設定することが望ましい。
［Ｈｅ原子供給量の上限］
以下、単位時間・単位体積当たりのＨｅ原子供給量の望ましい上限について、図面を参照しながら説明する。
Ｈｅ原子の供給量は、チャンバー内圧力、チャンバーの排気能力、及びチャンバー体積によって決定される。以下、チャンバーの排気能力が２７００Ｌ／秒、チャンバー体積が９３Ｌの場合を例として説明する。
Ｈｅ原子供給量について、図１１を参照すると、チャンバー内圧力を０．６Ｐａ以下にできるＨｅ原子供給量を用いることによって、エロージョン（フィン角部の削れ）を４ｎｍ以下と小さく抑制することができる。このようにすると、トリプルゲート型のＦＥＴを形成することが可能となる。ここで、チャンバー内圧力が０．６Ｐａとなる単位時間・単位体積当たりのＨｅ原子供給量は３．８×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）である。尚、チャンバー内圧力が０．６Ｐａとなる単位時間・単位体積当たりのＨｅ原子供給量は、単位時間・単位体積当たりのＡｓＨ3 分子供給量を１×１０-5ｍｏｌ／（ｍｉｎ・Ｌ・秒）以下の範囲内で変化させてもほとんど変わらない。
従って、単位時間・単位体積当たりのＨｅ原子供給量については、３．８×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）以下に設定することが望ましい。
ところで、フィン上面をハードマスクによって覆うダブルゲート型ＦＥＴを形成する場合には、フィン上面がハードマスクによって保護されているので、エロージョンを考慮した条件の制限を緩和することができる。すなわち、Ｈｅ原子供給量の望ましい上限の値は、トリプルゲート型ＦＥＴを形成する場合と比べて大きくなる。そこで、ダブルゲート型ＦＥＴ形成の望ましい条件を調べるため、新たな条件Ｍを用いてサンプル評価を行った。
条件Ｍでは、原料ガス中でのＡｓＨ3 濃度が０．１４質量％であり、Ｈｅ濃度が９９．８６質量％であり、ＨｅとＡｓＨ3 を合わせたガス総流量が８００ｃｍ3 ／分（標準状態）である。これは、単位時間・単位体積当たりのＡｓＨ3 分子供給量が３．２６×１０-7ｍｏｌ／（ｍｉｎ・Ｌ・秒）であり、単位時間・単位体積当たりのＨｅ原子供給量が４．６６×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）であることと等価である。尚、条件Ｍでは、原料ガスはＨｅで希釈したＡｓＨ3 であり、ソースパワー（プラズマ生成用高周波電力）は５００Ｗであり、バイアス電圧Ｖｐｐは２５０Ｖであり、基板温度は２２℃であり、プラズマドーピング時間は６０秒であり、チャンバー体積は９３Ｌであり、チャンバー内圧力は１．２Ｐａである。
以上に説明した条件Ｍを用いてサンプルに対してプラズマドーピングを実施した後、当該各サンプルに対してアニール（１０２５℃のｓｐｉｋｅ ＲＴＡ）を実施し、その後、ＳＳＲＭ測定による拡がり抵抗測定とＳＥＭ観察によるフィン角部のエロージョン測定を実施した。また、別途、シリコン基板の平坦な主面に対して条件Ｍを用いてプラズマドーピングを実施した後、当該シリコン基板に対してアニール（具体的には１０２５℃のｓｐｉｋｅ ＲＴＡ）を実施し、その後、四探針法によるシート抵抗の測定を実施した。
その結果、条件Ｍについて、以下のような、シート抵抗、フィン上面の拡がり抵抗、フィン側面の拡がり抵抗、及びフィン角部の曲率半径の増加量が得られた。
すなわち、条件Ｍでは、シート抵抗が３４８Ω／ｓｑ．、フィン上面の拡がり抵抗が３．４×１０3 Ω、フィン側面の拡がり抵抗が２．９×１０3 Ω、フィン角部の曲率半径の増加量が１１．８ｎｍであった。
ここで、注目すべきは、フィン側面の拡がり抵抗がフィン上面の拡がり抵抗よりも低くなっていることである。条件Ｍの単位時間・単位体積当たりのＡｓＨ3 分子供給量は３．２６×１０-7ｍｏｌ／（ｍｉｎ・Ｌ・秒）であり、この値は、条件Ｅの単位時間・単位体積当たりのＡｓＨ3 分子供給量と条件Ｉの単位時間・単位体積当たりのＡｓＨ3 分子供給量との間の水準にある。この単位時間・単位体積当たりのＡｓＨ3 分子供給量を用いながら、単位時間・単位体積当たりＨｅ原子供給量を条件Ｅ及び条件Ｉの場合と同等の３．５９×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）に設定した場合、フィン側面の拡がり抵抗は１×１０4 Ω〜２×１０4 Ω程度までしか低下しない。これに対して、条件Ｍでは、Ｈｅ原子の供給量を４．６６×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）と、条件Ｅ及び条件Ｉの場合と比べて３０％程度増加させている。この結果、フィン側面の拡がり抵抗を２．９×１０3 Ωと顕著に低下させることができた。但し、エロージョンについては、前述のように、１１．８ｎｍと大きくなってしまう。この場合でも、ダブルゲート型ＦＥＴにおいてフィン上面を覆うハードマスクの厚さを例えば３０ｎｍ程度に設定すれば、フィン型半導体領域自体が削られることは回避できる。
従って、ダブルゲート型ＦＥＴ形成の場合には、単位時間・単位体積当たりのＨｅ原子供給量を４．６６×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）に設定してもよい。
しかしながら、単位時間・単位体積当たりのＨｅ原子供給量を４．６６×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）に設定することにより、フィン側面の拡がり抵抗が既にフィン上面の拡がり抵抗よりも低い水準に達しているので、単位時間・単位体積当たりのＨｅ原子供給量を４．６６×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）よりも大きくしても、フィン側面の拡がり抵抗のさらなる低下は期待できない。一方、この場合、ダブルゲート型ＦＥＴにおけるフィン上面を覆うハードマスクによっても防げないほどにエロージョンが大きくなるという弊害が生じてくる。
以上のように、ダブルゲート型ＦＥＴ形成の場合には、単位時間・単位体積当たりのＨｅ原子供給量を４．６６×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）以下に設定することが望ましい。
ここまで、チャンバー体積が９３Ｌの場合を例として説明したが、以下、チャンバー体積が３７Ｌの場合を例として説明する。
この場合、チャンバー内圧力が０．６Ｐａとなる単位時間・単位体積当たりのＨｅ原子供給量は２．７×１０-2ｍｏｌ／（ｍｉｎ・Ｌ・秒）である。すなわち、チャンバー体積が３７Ｌの場合、単位時間・単位体積当たりのＨｅ原子供給量を２．７×１０-2ｍｏｌ／（ｍｉｎ・Ｌ・秒）以下に設定することによって、エロージョンを４ｎｍ以下と小さく抑制することができる。
尚、チャンバー体積が小さい場合、チャンバー内圧力を高くしたとしても、チャンバーの排気能力を大きくしなければ、ガス滞在時間が大きくなってしまうので、Ｈｅ原子供給量を大幅に増加させることは難しい。例えばチャンバー体積が３７Ｌの場合、チャンバー内圧力を０．９Ｐａに設定したときにＨｅ原子供給量はほぼ最大の２．８４×１０-2ｍｏｌ／（ｍｉｎ・Ｌ・秒）となる。このとき、フィン側面の拡がり抵抗が最小になると考えられる。また、チャンバーの排気能力の調整などによってＨｅ原子供給量を若干増加させることができたとしても、３×１０-2ｍｏｌ／（ｍｉｎ・Ｌ・秒）が上限である。従って、ダブルゲート型ＦＥＴを形成する場合には、単位時間・単位体積当たりのＨｅ原子供給量は３×１０-2ｍｏｌ／（ｍｉｎ・Ｌ・秒）以下であることが望ましい。また、単位時間・単位体積当たりのＨｅ原子供給量を３×１０-2ｍｏｌ／（ｍｉｎ・Ｌ・秒）よりも大きくするためには、排気ポンプの大型化等が必要となって装置が逆に大型化してしまうという問題が生じる。
また、Ｈｅ原子供給量の上限はチャンバー体積に依存しているが、チャンバー体積が３０Ｌ以上で且つ１００Ｌ以下の範囲が概ね本実施形態で想定しているプラズマドーピングに用いるチャンバー体積としては効率が良い。チャンバー体積が３０Ｌ未満の場合には、直径３００ｍｍのウェハを置いた場合に、チャンバーの内径がウェハの直径と同程度になってしまうので、ガス流れに不均一性が発生してしまい、ドーズ量のウェハ面内ばらつきが大きくなり易いという問題が発生してしまう。一方、チャンバー体積が１００Ｌを超えると、チャンバー体積が大きくなりすぎて経済的に非効率である。
このようなチャンバー体積の範囲を前提として、以上に述べた内容から、本実施形態において、比較的小さい体積（３０Ｌ以上で且つ６５Ｌ未満）のチャンバーを用いてダブルゲート型ＦＥＴを形成する場合には、単位時間・単位体積当たりのＨｅ原子供給量を３×１０-2ｍｏｌ／（ｍｉｎ・Ｌ・秒）以下に設定することが望ましい。ここで、前述の「ＡｓＨ3 分子供給量及びＨｅ原子供給量の閾値に対するソースパワーの影響」にならい、ソースパワー依存性を考慮すると、ソースパワーをＹ（Ｗ）として、単位時間・単位体積当たりのＨｅ原子供給量を３×１０-2／（（２０2.51／２4.51）×（Ｙ／５００））ｍｏｌ／（ｍｉｎ・Ｌ・秒）以下に設定することが望ましい。
また、比較的小さい体積（３０Ｌ以上で且つ６５Ｌ未満）のチャンバーを用いてトリプルゲート型ＦＥＴを形成する場合には、単位時間・単位体積当たりのＨｅ原子供給量を２．７×１０-2ｍｏｌ／（ｍｉｎ・Ｌ・秒）以下に設定することが望ましい。ここで、前述の「ＡｓＨ3 分子供給量及びＨｅ原子供給量の閾値に対するソースパワーの影響」にならい、ソースパワー依存性を考慮すると、ソースパワーをＹ（Ｗ）として、単位時間・単位体積当たりのＨｅ原子供給量を２．７×１０-2／（（２０2.51／２4.51）×（Ｙ／５００））ｍｏｌ／（ｍｉｎ・Ｌ・秒）以下に設定することが望ましい。
また、比較的大きい体積（６５Ｌ以上で且つ１００Ｌ以下）のチャンバーを用いてダブルゲート型ＦＥＴを形成する場合には、単位時間・単位体積当たりのＨｅ原子供給量を４．６６×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）以下に設定することが望ましい。ここで、前述の「ＡｓＨ3 分子供給量及びＨｅ原子供給量の閾値に対するソースパワーの影響」にならい、ソースパワー依存性を考慮すると、ソースパワーをＹ（Ｗ）として、単位時間・単位体積当たりのＨｅ原子供給量を４．６６×１０-3／（（２０2.51／２4.51）×（Ｙ／５００））ｍｏｌ／（ｍｉｎ・Ｌ・秒）以下に設定することが望ましい。
また、比較的大きい体積（６５Ｌ以上で且つ１００Ｌ以下）のチャンバーを用いてトリプルゲート型ＦＥＴを形成する場合には、単位時間・単位体積当たりのＨｅ原子供給量を３．８×１０-3ｍｏｌ／（ｍｉｎ・Ｌ・秒）以下に設定することが望ましい。ここで、前述の「ＡｓＨ3 分子供給量及びＨｅ原子供給量の閾値に対するソースパワーの影響」にならい、ソースパワー依存性を考慮すると、ソースパワーをＹ（Ｗ）として、単位時間・単位体積当たりのＨｅ原子供給量を３．８×１０-3／（（２０2.51／２4.51）×（Ｙ／５００））ｍｏｌ／（ｍｉｎ・Ｌ・秒）以下に設定することが望ましい。
以上に説明したように、本発明は、半導体装置及びその製造方法に関し、特に、基板上にフィン型半導体領域を有する３次元構造の半導体装置及びその製造方法に好適である。
１１ 支持基板
１２ 絶縁層
１３ フィン型半導体領域
１４ ゲート絶縁膜
１５Ａ ポリシリコン膜
１５ ゲート電極
１６ 絶縁性サイドウォールスペーサ
１７ エクステンション領域
１７ａ 第１のＮ型不純物領域
１７ｂ 第２のＮ型不純物領域
２７ ソースドレイン領域
２７ａ 第３のＮ型不純物領域
２７ｂ 第４のＮ型不純物領域

Claims (18)

  1. 基板上にフィン型半導体領域を形成する工程（ａ）と、
    前記フィン型半導体領域の少なくとも側部にＮ型不純物をプラズマドーピングによって導入することにより、前記フィン型半導体領域の前記側部にＮ型不純物領域を形成する工程（ｂ）とを備え、
    前記工程（ｂ）において、プラズマドーピング時のソースパワーをＹ［Ｗ］としたときに、前記Ｎ型不純物を含むガスの単位時間・単位体積当たりの供給量を５．１×１０-8／（（１．７2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定すると共に、希釈ガスの単位時間・単位体積当たりの供給量を１．７×１０-4／（（２０2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定することを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記工程（ｂ）において、前記Ｎ型不純物を含む前記ガスの単位時間・単位体積当たりの供給量を７×１０-8／（（１．７2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定すると共に、前記希釈ガスの単位時間・単位体積当たりの供給量を１．７×１０-3／（（２０2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定することを特徴とする半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法において、
    前記工程（ｂ）において、前記Ｎ型不純物を含む前記ガスの単位時間・単位体積当たりの供給量を８．７×１０-8／（（１．７2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定すると共に、前記希釈ガスの単位時間・単位体積当たりの供給量を３．４×１０-3／（（２０2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定することを特徴とする半導体装置の製造方法。
  4. 請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｂ）において、前記Ｎ型不純物を含む前記ガスの単位時間・単位体積当たりの供給量を９．６６×１０-6／（（１．７2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］未満に設定することを特徴とする半導体装置の製造方法。
  5. 請求項１〜４のいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｂ）において、チャンバー体積は３０リットル以上で且つ６５リットル未満であり、前記希釈ガスの単位時間・単位体積当たりの供給量を３×１０-2／（（２０2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以下に設定することを特徴とする半導体装置の製造方法。
  6. 請求項１〜４のいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｂ）において、チャンバー体積は６５リットル以上で且つ１００リットル以下であり、前記希釈ガスの単位時間・単位体積当たりの供給量を４．６６×１０-3／（（２０2.51／２4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以下に設定することを特徴とする半導体装置の製造方法。
  7. 請求項１〜６のいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｂ）において、プラズマドーピング時の圧力を０．６Ｐａ以下に設定することを特徴とする半導体装置の製造方法。
  8. 請求項１〜７のいずれか１項に記載の半導体装置の製造方法において、
    前記Ｎ型不純物を含む前記ガスはＡｓＨ3 であることを特徴とする半導体装置の製造方法。
  9. 請求項１〜８のいずれか１項に記載の半導体装置の製造方法において、
    前記希釈ガスはＨｅであることを特徴とする半導体装置の製造方法。
  10. 請求項１〜９のいずれか１項に記載の半導体装置の製造方法において、
    前記Ｎ型不純物領域はエクステンション領域又はソースドレイン領域であることを特徴とする半導体装置の製造方法。
  11. 請求項１〜１０のいずれか１項に記載の半導体装置の製造方法において、
    前記フィン型半導体領域のゲート幅方向の幅は１５ｎｍ以下であることを特徴とする半導体装置の製造方法。
  12. 基板上に形成されたフィン型半導体領域と、
    前記フィン型半導体領域の側部に形成されたＮ型不純物領域とを備え、
    前記Ｎ不純物領域の拡がり抵抗は９．０×１０4Ω未満であることを特徴とする半導体装置。
  13. 請求項１２に記載の半導体装置において、
    前記Ｎ不純物領域の拡がり抵抗は６．３×１０4Ω以下であることを特徴とする半導体装置。
  14. 請求項１３に記載の半導体装置において、
    前記Ｎ不純物領域の拡がり抵抗は３．６×１０4Ω以下であることを特徴とする半導体装置。
  15. 請求項１２〜１４のいずれか１項に記載の半導体装置において、
    前記Ｎ不純物領域はＡｓを含むことを特徴とする半導体装置。
  16. 請求項１２〜１５のいずれか１項に記載の半導体装置において、
    前記Ｎ型不純物領域はエクステンション領域であり、
    前記Ｎ型不純物領域と隣接する部分の前記フィン型半導体領域を覆うようにゲート電極が形成されていることを特徴とする半導体装置。
  17. 請求項１２〜１５のいずれか１項に記載の半導体装置において、
    前記Ｎ型不純物領域はソースドレイン領域であり、
    前記Ｎ型不純物領域から離間した部分の前記フィン型半導体領域を覆うようにゲート電極が形成されており、
    前記Ｎ型不純物領域と前記ゲート電極との間に位置する部分の前記フィン型半導体領域、及び前記ゲート電極の側面をそれぞれ覆うように絶縁性サイドウォールスペーサが形成されていることを特徴とする半導体装置。
  18. 請求項１２〜１７のいずれか１項に記載の半導体装置において、
    前記フィン型半導体領域のゲート幅方向の幅は１５ｎｍ以下であることを特徴とする半導体装置。
JP2009286277A 2009-12-17 2009-12-17 半導体装置及びその製造方法 Pending JP2011129678A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009286277A JP2011129678A (ja) 2009-12-17 2009-12-17 半導体装置及びその製造方法
US12/944,224 US8409939B2 (en) 2009-12-17 2010-11-11 Semiconductor device and method for fabricating the same
US13/779,386 US20130175586A1 (en) 2009-12-17 2013-02-27 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009286277A JP2011129678A (ja) 2009-12-17 2009-12-17 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2011129678A true JP2011129678A (ja) 2011-06-30

Family

ID=44149846

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009286277A Pending JP2011129678A (ja) 2009-12-17 2009-12-17 半導体装置及びその製造方法

Country Status (2)

Country Link
US (2) US8409939B2 (ja)
JP (1) JP2011129678A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9401428B2 (en) 2013-02-04 2016-07-26 Samsung Electronics Co., Ltd. Semiconductor devices including gate pattern, multi-channel active pattern and diffusion layer

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9093335B2 (en) * 2012-11-29 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Calculating carrier concentrations in semiconductor Fins using probed resistance
KR102175854B1 (ko) 2013-11-14 2020-11-09 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
KR102427596B1 (ko) 2015-09-03 2022-07-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009016778A1 (ja) * 2007-07-27 2009-02-05 Panasonic Corporation 半導体装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4912065A (en) * 1987-05-28 1990-03-27 Matsushita Electric Industrial Co., Ltd. Plasma doping method
JPH0758695B2 (ja) 1987-05-28 1995-06-21 松下電器産業株式会社 プラズマドーピング方法
KR101123788B1 (ko) 2004-12-13 2012-03-12 파나소닉 주식회사 플라즈마 도핑 방법
JP2006196821A (ja) 2005-01-17 2006-07-27 Fujitsu Ltd 半導体装置とその製造方法
US7282766B2 (en) * 2005-01-17 2007-10-16 Fujitsu Limited Fin-type semiconductor device with low contact resistance
US8004045B2 (en) * 2007-07-27 2011-08-23 Panasonic Corporation Semiconductor device and method for producing the same
JP5457045B2 (ja) * 2009-02-12 2014-04-02 パナソニック株式会社 半導体装置及びその製造方法
US20110272763A1 (en) * 2009-02-12 2011-11-10 Yuichiro Sasaki Semiconductor device and method for fabricating the same
JP2013051221A (ja) * 2009-12-28 2013-03-14 Panasonic Corp 半導体装置の製造方法及びプラズマドーピング装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009016778A1 (ja) * 2007-07-27 2009-02-05 Panasonic Corporation 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9401428B2 (en) 2013-02-04 2016-07-26 Samsung Electronics Co., Ltd. Semiconductor devices including gate pattern, multi-channel active pattern and diffusion layer
US10141427B2 (en) 2013-02-04 2018-11-27 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices including gate pattern, multi-channel active pattern and diffusion layer

Also Published As

Publication number Publication date
US20130175586A1 (en) 2013-07-11
US8409939B2 (en) 2013-04-02
US20110147813A1 (en) 2011-06-23

Similar Documents

Publication Publication Date Title
JP4814960B2 (ja) 半導体装置の製造方法
US20210257493A1 (en) Semiconductor device including fin structures and manufacturing method thereof
US10276568B2 (en) Semiconductor device and manufacturing method thereof
US8063437B2 (en) Semiconductor device and method for producing the same
US8004045B2 (en) Semiconductor device and method for producing the same
KR101263648B1 (ko) 핀 전계 효과 트랜지스터 및 그 제조 방법.
US8105926B2 (en) Method for producing a semiconductor device by plasma doping a semiconductor region to form an impurity region
US8481389B2 (en) Method of removing high-K dielectric layer on sidewalls of gate structure
US9660054B2 (en) Tunneling field effect transistor (TFET) with ultra shallow pockets formed by asymmetric ion implantation and method of making same
KR102184593B1 (ko) 반도체 디바이스를 위한 게이트 구조물
US9831242B2 (en) Semiconductor device and manufacturing method thereof
JP2011129678A (ja) 半導体装置及びその製造方法
US10269972B2 (en) Fin-FET devices and fabrication methods thereof
US8928051B2 (en) Metal oxide semiconductor (MOS) device with locally thickened gate oxide
JP5329865B2 (ja) 半導体装置及びその製造方法
CN104701163B (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121217

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20121217

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140114

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140527