KR102184593B1 - 반도체 디바이스를 위한 게이트 구조물 - Google Patents

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Abstract

기판 상에 finFET을 형성하는 방법은 기판 상에 핀 구조물을 형성하는 단계, 핀 구조물 상에 보호 층을 형성하는 단계, 및 보호 층 상에 폴리실리콘 구조물을 형성하는 단계를 포함한다. 상기 방법은 수정된 폴리실리콘 구조물의 제1 부분의 제1 수평 치수가 상기 수정된 폴리실리콘 구조물의 제2 부분의 제2 수평 치수보다 작도록 상기 폴리실리콘 구조물을 수정하는 단계를 더 포함한다. 상기 방법은 상기 수정된 폴리실리콘 구조물을 상기 게이트 구조물의 제2 부분의 제2 수평 치수보다 작은 상기 게이트 구조물의 제1 부분의 제1 수평 치수를 갖는 게이트 구조물로 대체하는 단계를 더 포함한다.

Description

반도체 디바이스를 위한 게이트 구조물{GATE STRUCTURE FOR SEMICONDUCTOR DEVICE}
본 출원은 2017년 8월 30일자로 출원된 "반도체 디바이스를 위한 게이트 구조물"이라는 명칭의 미국 가출원 번호 제62/552,245호의 이익을 주장하며, 그 전체가 참조로 본 명세서에 포함된다.
반도체 기술의 진보에 따라, 더 높은 저장 용량, 더 빠른 처리 시스템, 더 높은 성능 및 더 낮은 비용에 대한 요구가 증가해 왔다. 이러한 요구를 충족시키기 위해 반도체 산업은 평면형 MOSFET(metal oxide semiconductor field effect transistor) 및 핀 전계 효과 트랜지스터(fin field effect transistor, finFET)를 포함하는 MOSFET과 같은 반도체 디바이스의 치수를 지속적으로 축소(scale down)한다. 이러한 축소는 반도체 제조 공정의 복잡성을 증가시켰다.
본 개시의 양상들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 통상적인 관례에 따라, 다양한 피처들이 일정한 비율로 그려지지 않는다는 것을 유의해야 한다. 실제로, 다양한 피처의 치수는 설명의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1a 및 도 1b는 일부 실시예에 따른 핀 전계 효과 트랜지스터(finFET)의 등각도이다.
도 2는 일부 실시예에 따라 finFET을 제조하는 방법의 흐름도이다.
도 3a-9a는 일부 실시예에 따른, 제조 공정의 다양한 단계에서의 finFET의 등각도이다.
도 3b-9b는 일부 실시예에 따른, 제조 공정의 다양한 단계에서의 finFET의 단면도이다.
이제 예시적인 실시예가 첨부된 도면을 참조하여 설명될 것이다. 도면에서, 유사한 참조 번호는 일반적으로 동일하고, 기능적으로 유사하고/하거나 구조적으로 유사한 요소를 나타낸다.
다음의 개시는 제공된 주제(subject matter)의 상이한 피처를 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 간단히 하기 위해 컴포넌트 및 배열의 특정 예가 아래에 설명된다. 이들은 물론 예시일 뿐 제한하려는 것은 아니다. 예를 들어, 이하의 설명에서 예를 들어, 이하의 설명에서 제2 피처 위에(over) 제1 피처를 형성하는 것은 제1 피처 및 제2 피처가 직접 컨택하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접 컨택하지 않도록, 제1 피처 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시예를 포함할 수 있다. 본 명세서에 사용될 때, 제2 피처 상에(on) 제1 피처를 형성하는 것은 제1 피처가 제2 피처와 직접 컨택하여 형성됨을 의미한다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체로 지시하지 않는다.
"아래(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어가 본 도면에서 도시된 바와 같이 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)과의 관계를 설명하기 위하여 설명의 용이성을 위해 여기서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위뿐만 아니라 사용 또는 작동 중인 디바이스의 상이한 방위들을 포함하도록 의도된다. 상기 장치는 달리 지향될 수도 있고(90도 회전되거나 다른 방향으로 회전될 수도 있음), 본 명세서에서 사용된 공간적으로 유사한 기술어(descriptor)는 유사하게 해석될 수 있다.
핀 전계 효과 트랜지스터(finFET)의 핀은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀은 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피 및 자기-정렬(self-aligned) 공정을 결합하여, 예를 들어 단일의 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성할 수 있게 한다. 예를 들어, 일부 실시예에서, 희생 층(sacrificial layer)이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기-정렬 공정을 사용하여 패터닝된 희생 층과 함께 형성된다. 희생 층은 그 후 제거되고 그 후 나머지 스페이서는 핀을 패터닝하는데 사용될 수 있다.
명세서에서 "일 실시예(one embodiment)", "실시예(an embodiment)", "예시적인 실시예(an example embodiment)", "예시적인(exemplary)" 등은 설명된 실시예가 특정 피처, 구조 또는 특성을 포함할 수 있음을 나타내지만, 모든 실시예는 반드시 특정 피처, 구조 또는 특성을 포함하지 않을 수도 있다는 것을 유의해야 한다. 또한, 이러한 문구는 반드시 동일한 실시예를 지칭하지 않는다. 또한, 특정한 피처, 구조 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 설명되었든 아니든간에 그러한 피처, 구조 또는 특성을 다른 실시예들과 관련하여 달성하는 것은 당업자의 지식 범위 내에 있을 것이다.
본 명세서의 문구 또는 용어는 설명을 위한 것이지 한정하기 위한 것이 아니므로, 본 명세서의 문구 또는 용어는 본 명세서에서의 개시에 비추어 관련 기술 분야(들)의 당업자에 의해 해석되어야 한다는 것을 이해해야 한다.
본 명세서에서 사용된 용어 "선택도(selectivity)"는 동일한 에칭 조건 하에서 두 물질의 에칭률(etch ratio)의 비를 지칭한다.
본 명세서에서 사용된 용어 "약(about)"은 본 반도체 디바이스와 관련된 특정 기술 노드에 기초하여 변화할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 기반하여 "약"이라는 용어는 예를 들어 값의 10-30%(예를 들어, 값의 ±10%, ±20% 또는 ±30%) 내에서 변동하는 주어진 양의 값을 나타낼 수 있다.
본 명세서에서 사용된 용어 "실질적으로(substantially)"는 주어진 양의 값이 값의 ±1 % 내지 ±5%만큼 변하는 것을 나타낸다.
본 명세서에서 사용된 용어, "기판(substrate)"은 후속하는 물질 층이 추가되는 물질을 나타낸다. 기판 자체는 패터닝될 수 있다. 기판 상부에 추가된 물질은 패터닝되거나 패터닝되지 않은 채로 남아있을 수 있다. 또한, 기판은 예를 들어 실리콘, 게르마늄, 갈륨 비소, 인화 인듐 등과 같은 넓은 범위의 반도체 물질일 수 있다. 대안으로, 기판은 예를 들어, 유리 또는 사파이어 웨이퍼와 같이 전기적으로 비도전성인 물질로 만들어질 수 있다.
본 명세서에서 사용된 용어, "하이(high)-k"는 높은 유전 상수(dielectric constant)를 지칭한다. 반도체 디바이스 구조물 및 제조 공정의 분야에서, 하이-k는 SiO2의 유전 상수보다 큰(예를 들어, 3.9 초과) 유전 상수를 지칭한다.
본 명세서에서 사용된 용어, "로우(low)-k"는 작은 유전 상수를 지칭한다. 반도체 디바이스 구조물 및 제조 공정의 분야에서, 로우-k는 SiO2의 유전 상수보다 작은(예를 들어, 3.9 미만) 유전 상수를 지칭한다.
본 명세서에서 사용된 용어, "p형(p-type)"은, 예를 들어 붕소와 같은 p형 도펀트로 도핑된 구조물, 층 및/또는 영역을 정의한다.
본 명세서에서 사용된 용어, "n형(n-type)"은 예를 들어 인(phosphorus)과 같은 n형 도펀트로 도핑된 구조물, 층 및/또는 영역을 정의한다.
본 명세서에서 사용된 용어, "수직(vertical)"은 기판의 표면에 명목상 수직한 것을 의미한다.
본 명세서에서 사용된 용어 "임계 치수(critical dimension)"는 finFET 및/또는 집적 회로의 요소의 최소 피처 크기(예를 들어, 선폭)를 지칭한다.
본 개시는 finFET의 컨택 구조물(예를 들어, S/D 컨택 구조물)을 형성하고 finFET에서 쇼트 채널 효과를 최소화하기 위한 컨택 개구(예를 들어, S/D 컨택 개구)를 확대하는 예시적인 구조 및 방법을 제공한다.
도 1a는 finFET(100)의 등각도이고, 도 1b는 일부 실시예에 따른 도 1a의 finFET(100)의 라인 A-A를 따른 단면도이다. FinFET(100)은 도 1a 및 1b를 참조하여 아래에서 설명된다. FinFET(100)은 마이크로프로세서, 메모리 셀 또는 다른 집적 회로에 포함될 수 있다. 도 1a 및 도 1b의 finFET(100)의 뷰는 설명의 목적을 위해 도시되며, 실제 크기로 그려지지 않았을 수 있다는 것을 인식할 것이다.
FinFET(100)은 기판(102) 상에 형성되고 STI(shallow trench isolation) 영역(104), 핀 구조물(106), 소스/드레인(source/drain, S/D) 영역(108), 게이트 구조물(110), 게이트 구조물(110)의 대향 측면 상에 배치된 스페이서(120), 게이트 캡핑 구조물(gate capping structrue)(122), ESL(etch stop layer)(124), ILD(interlayer dielectric) 층(126) 및 S/D 컨택 구조물(128)을 포함할 수 있다. 비록 도 1a가 S/D 컨택 구조(128) 중 하나 아래의 S/D 영역들(108) 중 하나를 도시하지만, 다른 S/D 영역들(108)은 다른 S/D 컨택 구조들(128) 아래에 있다는 것을 이해할 것이다.
일부 실시예에서, finFET(100)은 복수의 핀 구조(106)를 갖는 다중 핀 finFET일 수 있거나, finFET(100)은 핀 구조들(106) 중 하나를 갖는 단일 핀 finFET일 수 있다. 일부 실시예에서, 예를 들어, finFET(100)과 같은 다중 핀 finFET은 단일 핀 finFET에 비해 다중 핀 finFET의 유효 채널 폭이 더 크기 때문에 고전류 구동 디바이스(예를 들어 전류 소스)에 사용된다. 일부 실시예에서, 단일 핀 finFET(도시되지 않음)은 예를 들어 finFET(100)과 같은 다중 핀 finFET과 비교하여 디바이스 면적이 더 작기 때문에 고밀도 디바이스(예를 들어, 고밀도 메모리 디바이스)에 사용될 수 있다.
기판(102)은 finFET(100)이 형성되는 물리적 물질이다. 기판(102)은 실리콘과 같은 반도체 물질일 수 있으며 이에 국한되지는 않는다. 일부 실시예에서, 기판(102)은 결정질 실리콘 기판(예를 들어, 웨이퍼)을 포함한다. 일부 실시예에서, 기판(102)은 (i) 게르마늄과 같은 기본 반도체; (ii) 탄화 규소, 갈륨 비소, 인화 갈륨, 인화 인듐, 인듐 비소 및/또는 인듐 안티모나이드를 포함하는 화합물 반도체; (iii) 실리콘 게르마늄 카바이드, 실리콘 게르마늄, 갈륨 비소 인화물, 갈륨 인듐 인화물, 갈륨 인듐 비소, 갈륨 인듐 비소 인화물, 알루미늄 인듐 비소 및/또는 알루미늄 갈륨 비소를 포함하는 합금 반도체; 또는 (iv) 이들의 조합을 포함한다. 또한, 기판(102)은 설계 요건(예를 들어, p형 기판 또는 n형 기판)에 따라 도핑될 수 있다. 일부 실시예에서, 기판(102)은 p형 도펀트(예를 들어, 붕소, 인듐, 알루미늄 또는 갈륨) 또는 n형 도펀트(예를 들어, 인 또는 비소)로 도핑될 수 있다.
STI 영역(104)은 기판(102)과 집적되거나 기판(102) 상에 증착된 이웃하는 액티브(active) 및 패시브(passive) 요소(본 명세서에서는 도시되지 않음)로부터 finFET(100)에 전기적 절연을 제공한다. 일부 실시예에서, STI 영역(104)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FSG(fluorine-doped silicate glass), 로우-k 유전체 물질 및/또는 다른 적절한 절연 물질을 포함할 수 있다. 일부 실시예에서, STI 영역(104)은 다층 구조를 포함할 수 있다.
핀 구조(106)는 X 축을 따라 게이트 구조(110)를 관통하여 가로지를 수 있다. 핀 구조(106) 각각은 게이트 구조(110) 아래에 놓인 핀 영역을 포함한다. 핀 구조(106)의 핀 영역은 STI 영역(104) 위로 연장될 수 있고 게이트 구조(110)에 의해 감싸질 수 있다(wrap around). 일부 실시예에서, 핀 구조(106)는 기판(102)과 유사한 물질을 포함한다. 일부 실시예에서, 핀 구조(106)는 기판(102)의 포토리소그래픽 패터닝 및 에칭으로부터 형성된다. 핀 구조(106)는 일부 실시예에 따르면, 약 5nm 내지 약 10nm의 범위에 있는 각각의 폭(W1)을 가질 수 있다. 본 명세서의 개시에 기초하여, 핀 구조(106)에 대한 다른 폭 및 물질은 이 개시의 범위 및 사상 내에 있는 것으로 인식될 것이다.
일부 실시예에서, S/D 영역(108)은 병합된 영역일 수 있고 에피택셜-성장된 반도체 물질을 포함할 수 있다. 일부 실시예에서, 에피택셜-성장된 반도체 물질은 기판(102)의 물질와 동일한 물질이다. 일부 실시예에서, 에피택셜-성장된 반도체 물질은 기판(102)의 물질와 상이한 물질을 포함한다. 에피택셜-성장된 반도체 물질은 (i) 예를 들어, 게르마늄 또는 실리콘과 같은 반도체 물질;(ii) 예를 들어, 갈륨 비소 및/또는 알루미늄 갈륨 비소와 같은 화합물 반도체 물질; 또는 (iii) 예를 들어 실리콘 게르마늄 및/또는 갈륨 비소 인화물과 같은 반도체 합금을 포함할 수 있다. S/D 영역(108)을 위한 다른 물질은 본 개시의 범위 및 사상 내에 있다.
일부 실시예에서, S/D 영역(108)은 (i) 예를 들어 LPCVD(low pressure CVD), ALCVD(atomic layer CVD), UHVCVD(ultrahigh vacuum CVD), RPCVD(reduced pressure CVD) 또는 적합한 CVD와 같은 CVD(chemical vapor deposition); (ii) MBE(molecular beam epitaxy) 공정;(iii) 적절한 에피택셜 공정; 또는 (iv) 이들의 조합에 의해 성장될 수 있다. 일부 실시예에서, S/D 영역(108)은 적어도 한번 에피택셜 증착/부분 에칭 공정을 반복하는 에피택셜 증착/부분 에칭 공정에 의해 성장된다. 그러한 반복된 증착/부분 에칭 공정은 또한 "CDE(cyclic deposition-etch) 공정"이라고 불린다. 일부 실시예에서, S/D 영역(108)은 SEG(selective epitaxial growth)에 의해 성장되고, 여기서 에칭 가스가 첨가되어, 절연 물질(예를 들어, STI 영역(104)의 유전체 물질) 상이 아니라 핀 구조의 노출된 표면 상의 반도체 물질의 선택적 성장을 촉진한다. S/D 영역(108)을 에피택셜 성장시키는 다른 방법은 본 개시의 범위 및 사상 내에 있다.
일부 실시예에서, S/D 영역(108)은 p형 영역 또는 n형 영역일 수 있다. 일부 실시예에서, p형 S/D 영역(108)은 SiGe를 포함할 수 있고, 예를 들어, 붕소, 인듐 또는 갈륨과 같은 p형 도펀트를 사용하는 에피택셜 성장 공정 동안 인시츄(in-situ) 도핑된다. p형 인시츄 도핑의 경우, 디보란(B2H6), 삼불화 붕소(BF3) 및/또는 다른 p형 도핑 전구체와 같은(이에 제한되지는 않음) p형 도핑 전구체가 사용될 수 있다. 일부 실시예에서, n형 S/D 영역(108)은 Si를 포함할 수 있고, 예를 들어 인 또는 비소와 같은 n형 도펀트를 사용하는 에피택셜 성장 공정 동안 인시츄 도핑된다. n형 인시츄 도핑의 경우, 포스핀(PH3), 아르신(AsH3), 및/또는 다른 n형 도핑 전구체와 같은(이에 제한되지는 않음) n형 도핑 전구체가 사용될 수 있다. 일부 실시예에서, S/D 영역(108)은 인시츄 도핑되지 않으며, S/D 영역(108)을 도핑하기 위해 이온 주입 공정이 수행된다.
게이트 구조들(110) 각각은 유전체 층(116) 및 게이트 전극(118)을 포함한다. 또한, 일부 실시예에서, 게이트 구조(110)는 산화물 층(114)을 포함할 수 있다. 일부 실시예에서, 산화물 층(114)은 없을 수 있다. 일부 실시예에서, 게이트 구조(110)는 게이트 대체 공정에 의해 형성된다.
게이트 구조들(110) 각각은 제1 게이트 부분 및 제2 게이트 부분(110A 및 110B)을 갖는다. 게이트 부분(110A)은 핀 영역(도시되지 않음)의 상부 표면 위로 연장되는 게이트 구조(110)의 부분이다. 핀 영역은 게이트 구조(110) 아래에 놓인 핀 구조(106)의 부분이다. 게이트 부분(110B)은 핀 영역의 상부 표면 아래에 있는 게이트 구조(110)의 부분이다. 게이트 부분(110A 및 110B)은 X-축을 따라 각각 제1 및 제2 수평 치수(예를 들어, 게이트 길이) Lg1 및 Lg2(도 1b에 도시 됨)를 갖는다. 일부 실시예에서, 게이트 길이(Lg2)는 게이트 길이(Lg1)보다 약 1nm 내지 약 4nm 범위의 값만큼 클 수 있다. 일부 실시예에서, 게이트 길이(Lg1)는 약 8nm 내지 약 12nm의 범위일 수 있고, 게이트 길이(Lg2)는 약 9nm 내지 약 16nm의 범위일 수 있다.
Z-축을 따른 각 게이트 구조들(110)의 게이트 길이의 변화는 S/D 컨택 구조들(128)을 형성하고 finFET(100)의 쇼트 채널 효과들을 최소화하기 위한 윈도우를 확대시키는데 도움이 될 수 있다. 게이트 부분들(110A)은 게이트 구조들(110)을 손상시키지 않고 및/또는 S/D 컨택 구조들(128)을 게이트 구조들(110)과 단락시키지 않고, S/D 컨택 구조들(128)의 형성을 위한 윈도우를 확대하기 위하여 필요에 따라 게이트 길이(Lg1)로 형성될 수 있다. 반면에, 게이트 부분들(110B)은 finFET(100)의 쇼트 채널 효과를 최소화하여 결과적으로 finFET(100)의 성능을 향상시키기 위하여 필요에 따라 게이트 길이(Lg2)로 형성될 수 있다. 예를 들어, 게이트 부분들(110A)은 게이트 구조들(110) 간에 그리고 게이트 구조들(110) 및 인접 요소들(도시되지 않음) 간에 S/D 컨택 구조들(128)을 위한 윈도우를 확대하기 위하여 게이트 길이(Lg2)보다 작은 게이트 길이(Lg1)로 형성될 수 있다. 그리고, 게이트 부분들(110B)은 finFET(100)의 쇼트 채널 효과를 최소화하기 위하여 예를 들어, 12nm보다 큰 게이트 길이(Lg2)로 형성될 수 있다.
도 1a 및 도 1b로 다시 돌아가서, 유전체 층(116)은 게이트 전극(118)에 인접하여 컨택한다. 유전체 층(116)은 약 1nm 내지 약 5nm 범위의 두께를 가질 수 있다. 유전체 층(116)은 실리콘 산화물을 포함할 수 있으며, CVD, ALD, PVD, 전자빔 증발 또는 다른 적절한 공정에 의해 형성될 수 있다. 일부 실시예에서, 유전체 층(116)은 (i) 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물의 층, (ii) 예를 들어, 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈 산화물(Ta2O3), 하프늄 실리케이트(HfSiO4), 산화 지르코늄(ZrO2), 규산 지르코늄(ZrSiO2)과 같은 하이-k 유전체 물질, (iii) 리튬(Li), 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 스칸듐(Sc), 이트륨(Y), 지르코늄(Zr), 알루미늄(Al), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유러퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb) 또는 루테튬(Lu)의 산화물을 갖는 하이-k 유전체 물질, 또는 (iv) 이들의 조합을 포함할 수 있다. 하이-k 유전체 층은 ALD 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 일부 실시예에서, 유전체 층(116)은 절연 물질 층의 단일 층 또는 스택을 포함한다. 본 명세서의 개시 내용에 기초하여, 유전체 층(116)에 대한 다른 물질 및 형성 방법이 본 개시의 사상 및 범위 내에 있음이 인식될 것이다.
일부 실시예에서, 산화물 층(114)은 스페이서(120)와 컨택하고 (도 6a-7a 및 도 6b-7b를 참조하여 설명된) 게이트 대체 공정 동안 폴리실리콘 구조의 제거 후에 습식 세정 공정 동안 형성될 수 있다. 일부 실시예에서, 산화물 층(114)은 약 0.5nm 내지 약 2nm 범위의 두께를 가질 수 있다.
게이트 전극(118)은 게이트 일 함수 금속 층(도시되지 않음) 및 게이트 금속 충전 층(도시되지 않음)을 포함할 수 있다. 일부 실시예에서, 게이트 일 함수 금속 층은 유전체 층(116) 상에 배치된다. 게이트 일 함수 금속 층은 금속 층의 단일 층 또는 스택을 포함할 수 있다. 금속 층의 스택은 서로 유사하거나 상이한 일 함수를 갖는 금속을 포함할 수 있다. 일부 실시예에서, 게이트 일 함수 금속 층은 예를 들어 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 질화 티타늄(TiN), 탄탈륨 질화물(TaN), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 은(Ag), 탄탈륨 탄화물(TaC), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 탄소 질화물(TaCN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAln), 질화 텅스텐(WN), 금속 합금 및/또는 이들의 조합을 포함한다. 게이트 일 함수 금속 층은 ALD, CVD, PVD, 도금 또는 이들의 조합과 같은 적절한 공정을 이용하여 형성될 수 있다. 일부 실시예에서, 게이트 일 함수 금속 층은 약 2nm 내지 약 15nm 범위의 두께를 갖는다. 본 명세서의 개시에 기초하여, 게이트 일 함수 금속 층에 대한 다른 물질, 형성 방법 및 두께가 본 개시의 범위 및 사상 내에 있다는 것을 알 수 있을 것이다.
게이트 금속 충전 층은 단일 금속 층 또는 금속 층들의 스택을 포함할 수 있다. 금속 층의 스택은 서로 다른 금속을 포함할 수 있다. 일부 실시예에서, 게이트 금속 충전 층은 예를 들어 Ti, 은(Ag), Al, 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 탄화물(TaC), 탄탈륨 탄소 질화물(TaCN), 탄탈륨 실리콘 질화물(TaSiN), 망간(Mn), 지르코늄(Zr), 질화 티타늄(TiN), 질화 탄탈륨(TaN), 루테늄(Ru), 몰리브덴(Mo), 질화 텅스텐(WN), 구리(Cu), 텅스텐(W), 코발트(Co), 니켈(Ni), 티타늄 카바이드(TiC), 티타늄 알루미늄 카바이드(TiAlC), 탄탈 알루미늄 카바이드(TaAlC), 금속 합금 및/또는 이들의 조합과 같은 적절한 도전성 물질을 포함한다. 게이트 금속 충전 층은 ALD, PVD, CVD 또는 다른 적절한 증착 공정에 의해 형성될 수 있다. 본 명세서의 개시에 기초하여, 게이트 금속 충전 층을 위한 다른 물질 및 형성 방법이 본 개시의 범위 및 사상 내에 있다는 것을 알 수 있을 것이다.
일부 실시예에 따르면, 스페이서(120)는 게이트 구조(110)의 측벽을 형성하고 산화물 층(114)과 컨택하거나 산화물 층(114)이 없을 때 유전체 층(116)과 컨택한다. 스페이서(120)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 로우-k 물질, 또는 이들의 조합과 같은 절연 물질을 포함한다. 스페이서(112)는 유전 상수가 3.9 미만(예를 들어, 3.5, 3 또는 2.8 미만)인 로우-k 물질을 가질 수 있다. 일부 실시예에서, 각각의 스페이서(120)는 약 7nm 내지 약 10nm의 범위의 두께를 가질 수 있다. 본 명세서의 개시에 기초하여, 스페이서(120)에 대한 다른 물질 및 두께가 본 개시의 범위 및 사상 내에 있다는 것을 알 수 있을 것이다.
게이트 캡핑 구조들(122) 각각은 게이트 구조들(110), 스페이서들(120), ESL(124) 및/또는 ILD(126)의 각각 상에 배치되고, finFET(100)의 후속 처리 동안 이들 하부(underlying) 구조들 및/또는 층들을 보호하도록 구성된다. 예를 들어, 게이트 캡핑 구조들(122)은 S/D 컨택 구조들(128)의 형성 동안 에칭 정지 층(etch stop layer)으로서 작용하도록 구성될 수 있다. 일부 실시예에서, 각각의 게이트 캡핑 구조들은 약 10nm 내지 약 70 nm의 범위일 수 있는 두께(122t)를 가진다. 게이트 캡핑 구조들(122)은 각각 (i) 예를 들어 실리콘 질화물, 실리콘이 풍부한 질화물, 실리콘 산질화물, 티타늄 질화물과 같은 질화물 계 물질; (ii) 예를 들어 탄화 규소, 탄화 티타늄, 탄화 텅스텐, 다른 적합한 금속 탄화물과 같은 탄화물 계 물질; (iii) 예를 들어 실리콘과 같은 기본 반도체; (iv) 금속 산화물 계 물질; 또는 (v) 이들의 조합을 갖는 절연 물질의 하나 이상의 층을 포함할 수 있다. 일부 실시예에서, 게이트 캡핑 구조들(122)은 절연 물질의 층들의 스택을 각각 포함할 수 있고, 스택의 각각의 층은 스택 내의 서로 다른 층들과 상이한 물질 및 치수를 가질 수 있다. 층들의 스택은 절연 물질의 2개 이상의 층을 포함할 수 있다. 게이트 캡핑 구조들(122)에 대한 다른 물질들 및 두께들은 이 개시의 범위 및 사상 내에 있다.
ESL(124)은 소스/드레인(S/D) 컨택 구조(128)와 컨택하지 않는 게이트 구조(110) 및/또는 S/D 영역(108)의 부분을 보호하도록 구성될 수 있다. 이러한 보호는 예를 들어, ILD 층(126) 및/또는 S/D 컨택 구조(128)의 형성 동안에 제공될 수 있다. ESL(124)은 스페이서들(120)의 측면들 상에 배치된다. 일부 실시예에서, ESL(124)은 예를 들어, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 탄화 규소(SiC),실리콘 탄질호물(SiCN), 질화 붕소(BN), 규소 붕소 질화물(SiBN), 규소 탄소 붕소 질화물(SiCBN), 또는 이들의 조합을 포함한다. 일부 실시예에서, ESL(124)은 LPCVD, PECVD(plasma enhanced chemical vapor deposition), CVD에 의해 형성된 실리콘 질화물 또는 실리콘 산화물, 또는 고 종횡비 공정(high-aspect-ratio process, HARP)에 의해 형성된 실리콘 산화물을 포함한다. 일부 실시예에서, ESL(124)은 약 3nm 내지 10nm 또는 약 10nm 내지 약 30nm 범위의 두께를 가질 수 있다. 본 명세서의 개시 내용에 기초하여, ESL(124)에 대한 다른 물질, 형성 방법 및 두께가 본 개시의 범위 및 사상 내에 있음이 인식될 것이다.
ILD 층(126)은 ESL(124) 상에 배치되고, 유동성 유전 물질(예를 들어, 유동성 실리콘 산화물, 유동성 실리콘 질화물, 유동성 실리콘 산질화물, 유동성 탄화 규소 또는 유동성 실리콘 옥시카바이드)에 적합한 증착 방법을 사용하여 증착되는 유전체 물질을 포함할 수 있다. 예를 들어, 유동성 실리콘 산화물은 FCVD(flowable CVD)를 사용하여 증착될 수 있다. 일부 실시예에서, 유전체 물질은 실리콘 산화물이다. 일부 실시예에서, ILD 층(126)은 약 50nm 내지 약 200nm 범위의 두께를 가질 수 있다. 본 명세서의 개시에 기초하여, ILD 층(126)에 대한 다른 물질, 두께 및 형성 방법이 본 개시의 범위 및 사상 내에 있다는 것을 알 수 있을 것이다.
S/D 컨택 구조(128)는 finFET(100)의 각각의 S/D 영역(108)을 finFET(100) 및/또는 집적 회로의 다른 요소들에 전기적으로 연결하도록 구성된다. S/D 컨택 구조들(128) 각각은 ILD 층(126) 내에 형성될 수 있다. S/D 컨택 구조들(128) 각각은 금속 실리사이드 층(도시되지 않음), 장벽 층(130), 및 도전 영역(132)을 포함할 수 있다. 금속 실리사이드 층은 S/D 영역(108) 및 도전 영역(132)의 상부 표면들 사이의 계면에 있다. 일부 실시예에서, 금속 실리사이드 층과 도전 영역(136) 사이에 도전성 라이너(도시되지 않음)가 있다. 도전성 라이너는 확산 장벽으로서 구성되어, 도전 영역(132)의 형성 동안 원하지 않는 원자들 및/또는 이온들이 S/D 영역들(108) 내로 확산하는 것을 방지하도록 구성될 수 있다. 일부 실시예에서, 도전성 라이너는 단일 층 또는 예를 들어 TiN, Ti, Ni, TaN, Ta 또는 이들의 조합과 같은 도전성 물질의 스택을 포함할 수 있다. 일부 실시예에서, 도전성 라이너는 접착-촉진(adhesion-promoting)-층, 접착제(glue)-층, 프라이머(primer)-층, 보호(protective)-층 및/또는 핵형성(nucleation)-층으로서 작용한다. 도전성 라이너는 일부 실시예에 따라 약 1nm 내지 약 2nm 범위의 두께를 가질 수 있다.
일부 실시예에서, 금속 실리사이드 층은 금속 실리사이드를 포함할 수 있고, 각각의 도전 영역(132)과 대응하는 S/D 영역(108) 사이의 낮은 저항 계면을 제공할 수 있다. 금속 실리사이드를 형성하기 위해 사용되는 금속의 예는 Co, Ti 또는 Ni이다.
일부 실시예에서, 장벽 층(130)은 에칭된 ILD 층(126*) 및 게이트 캡핑 구조(122)의 측벽을 따라 증착된다. 에칭된 ILD 층(126*)은 S/D 영역(108) 상의 ILD 층(126)의 에칭 부분들로부터 형성될 수 있다. 장벽 층(130)은 도전 영역(132)의 하부 표면 상이 아니라 도전 영역(132)의 측벽 상에 있을 수 있다. 일부 실시예에서, 장벽 층(130)은 S/D 영역(108)의 상부 표면과 컨택하지 않을 수 있다. 장벽 층(130)은 질화물 또는 산화물 물질을 포함할 수 있고, S/D 컨택 구조들(128)과 게이트 구조들(110)과의 전기적 단락에 대한 추가적인 장벽을 제공할 수 있다.
일부 실시예에서, 도전 영역(132)은 예를 들어 W, Al 또는 Co와 같은 도전성 물질을 포함한다. 일부 실시예에서, 도전 영역(132)은 각각 약 15nm 내지 약 25nm 범위의 평균 수평 치수(예를 들어, 폭)를 가질 수 있고, 각각 약 400nm 내지 약 600nm 범위의 평균 수직 치수(예를 들어, 높이)를 가질 수 있다. 본 명세서의 개시 내용에 기초하여, 도전성 라이너, 금속 실리사이드 층, 장벽 층(130) 및 도전 영역(132)에 대한 다른 물질 및 치수는 본 개시의 범위 및 사상 내에 있음이 인식될 것이다.
도 1a-1b는 2개의 게이트 구조(110)를 도시한다. 그러나, 본 명세서의 개시에 기초하여, finFET(100)은 게이트 구조(110)와 유사 및/또는 평행한 추가 게이트 구조를 가질 수 있음을 알 것이다. 또한, finFET(100)은 게이트 컨택 구조, 도전성 비아, 도전성 라인, 유전체 층, 패시베이션 층 등과 같은 다른 구조적 컴포넌트들(단순성을 위해 생략)의 사용을 통하여 집적 회로 내에 통합될 수 있다. 본 명세서의 개시에 기초하여, STI 영역(104), 핀 구조(106), S/D 영역(108), 게이트 구조(110), 스페이서(120), ESL(124), ILD 층(126) 및 S/D 컨택 구조(128)의 단면 모양은 예시적인 것이며 제한하려는 것은 아니라는 것을 인식할 것이다.
도 2는 일부 실시예에 따라, finFET(100)을 제조하기 위한 예시적인 방법(200)의 흐름도이다. 설명 목적으로, 도 2에 도시된 동작은 도 3a-9a 및 3b-9b에 도시된 바와 같이 finFET을 제조하기 위한 예시적인 제조 공정을 참조하여 설명될 것이다. 일부 실시예에 따라, 도 3a-9a는 제조의 다양한 단계에서의 finFET(100)의 등각도이고, 도 3b-9b는 도 3a-9a의 각각의 구조의 라인 A-A를 따른 단면도이다. 동작들은 특정 애플리케이션에 따라 상이한 순서로 수행되거나 수행되지 않을 수 있다. 방법(200)은 완전한 finFET(100)을 생성하지 않는다는 것을 주목해야 한다. 따라서, 방법(200) 이전, 도중 및 이후에 추가적인 공정이 제공될 수 있으며 일부 다른 공정은 본 명세서에서 간략하게 설명될 수 있다는 것을 이해해야 한다. 도 1a-1b의 요소들과 동일한 주석을 가진 도 3a-9a 및 3b-9b의 요소들이 위에 설명되어 있다.
동작(205)에서, 기판 상에 핀 구조 및 STI 영역을 형성하고, 핀 구조 상에 보호 산화물 층을 형성하고, 보호 산화물 층 상에 폴리실리콘 구조를 형성한다. 예를 들면, 도 3a 및 도 3b에 도시된 바와 같이, 핀 구조(106) 및 STI 영역(104)은 기판(102) 상에 형성되고, 보호 산화물 층(334)은 핀 구조(106) 상에 형성되고 폴리실리콘 구조(336)는 보호 산화물 층(334) 상에 형성된다. 핀 구조(106)는 에칭되지 않은 기판(102) 상에 형성된 패터닝된 하드 마스크 층(도시되지 않음)을 통하여 기판(102)을 에칭함으로써 형성될 수 있다. 일부 실시예에서, 하드 마스크 층의 하나 이상의 층은 예를 들어 열 산화 공정을 사용하여 형성된 실리콘 산화물을 포함하는 박막이다. 일부 실시예에서, 하드 마스크 층의 하나 이상의 층은 예를 들어 CVD, LPCVD, PECVD, 다른 적절한 공정 및/또는 이들의 조합을 사용하여 실리콘 질화물로 형성된다. 일부 실시예에서, 핀 구조(106)는 각각 약 30nm 미만의 핀 폭(W)을 가질 수 있다.
핀 구조(106)의 형성 후에 STI 영역(104)의 형성이 이어지고, STI 영역(104)의 형성은 핀 구조(106) 상에 절연 물질 층을 증착하는 단계, 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정 및 에칭 공정을 포함할 수 있다. CMP 공정은 패터닝된 하드 마스크 층 및 절연 물질 층의 부분을 제거하여, 절연 물질 층의 상부 표면을 핀 구조(106)의 상부 표면과 실질적으로 동일 평면 상에 형성할 수 있다. CMP 공정 후에 절연 물질의 층을 에치 백(etch back)하기 위한 에칭 공정이 이어질 수 있다.
절연 물질 층의 에치 백은 예를 들어 건식 에칭 공정, 습식 에칭 공정 및/또는 이들의 조합에 의해 수행된다. 일부 실시예에서, 건식 에칭 공정은 옥타플루오로시클로부탄(C4F8), 아르곤(Ar), 산소(O2), 헬륨(He), 플루오로폼(CHF3) 및 헬륨, 4 불화탄소(CF4), 디플루오로메탄(CH2F2), 염소(Cl2), 브롬화 수소(HBr) 및/또는 이들의 조합을 갖는 가스 혼합물을 가진 플라즈마 건식 에칭 공정을 포함한다. 일부 실시예에서, 건식 에칭 공정은 약 1 mTorr 내지 약 5 mTorr 범위의 압력으로 수행될 수 있다. 일부 실시예에서, 에칭 공정은 약 5 mTorr 내지 약 100 mTorr(예를 들어, 약 20 mTorr, 약 30 mTorr 또는 약 40 mTorr) 범위의 압력 및 약 50℃ 내지 약 120℃ 범위의 온도에서 수행될 수 있다. 일부 실시예에서, 습식 에칭 공정은 희석된 플루오르화수소산(diluted hydrofluoric acid, DHF) 처리, 과산화 암모늄 혼합물(ammonium peroxide mixture, APM), 황산 과산화물 혼합물(sulfuric peroxide mixture, SPM), 뜨거운 탈이온수(deionized water, DI water) 및/또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 습식 에칭 공정은 암모니아(NH3), 플루오르화수소산(HF), 다른 에천트 및/또는 이들의 조합을 사용하는 에칭 공정을 포함한다.
일부 실시예에서, 절연 물질의 층은 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FSG, 또는 로우-k 유전체 물질을 포함한다. 일부 실시예에서, 절연 물질 층(108*)은 반응 전구체로서 실란(SiH4) 및 산소(O2)를 사용하는 FCVD(flowable chemical vapor deposition) 공정, HDP(high-density-plasma) CVD 공정을 사용하여 증착될 수 있다. 일부 실시예에서, 절연 물질 층(108*)은 공정 가스가 TEOS(tetraethoxysilane) 및/또는 오존(O3)을 포함할 수 있는 SACVD(sub-atmospheric CVD) 공정 또는 HARP(high aspect-ratio process)를 사용하여 생성된다. 일부 실시예에서, 절연 물질의 층은 예를 들어, HSQ(hydrogen silsesquioxane) 또는 MSQ(methyl silsesquioxane)와 같은 SOD(spin-on-dielectric)를 사용하여 형성된다.
STI 영역(104)의 형성에 이어, 보호 산화물 층(334)의 증착이 있을 수 있다. 보호 산화물 층(334)의 물질은 도 3a 및 3b에 도시된 바와 같이 핀 구조(106) 및 STI 영역(104) 상에 증착된 블랭킷(blanket)이다. 보호 산화물 층(334)은 예를 들어 실리콘 산화물과 같은 적절한 산화물 물질을 포함할 수 있고, 예를 들어 CVD 또는 ALD와 같은 적절한 증착 공정을 사용하여 증착될 수 있다. 일부 실시예에서, 보호 산화물 층(334)은 약 1nm 내지 약 3nm 범위의 두께(334t)를 가질 수 있다. 본 명세서의 개시에 기초하여, 보호 산화물 층(334)에 대한 다른 산화물 물질, 형성 방법 및 두께는 본 개시의 범위 및 사상 내에 있음이 인식될 것이다.
보호 산화물 층(334)은 게이트 대체 공정에서 게이트 구조(110)에 의해 후속 적으로 대체될 수 있는 폴리실리콘 구조(336)의 패터닝 및 에칭 동안 핀 구조물(106)을 보호하는데 도움이 될 수 있다. 보호 산화물 층(334)의 존재는 폴리실리콘 구조(336)를 형성하는 동안 핀 구조(106)를 실질적으로 에칭 및/또는 손상시키지 않고 핀 구조(106) 사이에서 높은 종횡비 공간(342)(예를 들어 1:15, 1:18 또는 1:20보다 큰 종횡비)으로부터 폴리실리콘을 에칭하는 것을 허용한다.
일부 실시예에서, 보호 산화물 층(334)은 finFET(100)가 집적 회로(integrated circuit, IC)의 코어 영역("논리 영역" 또는 "메모리 영역"으로 지칭될 수도 있음)에 형성된 코어 회로("논리 회로" 또는 "메모리 회로"로 지칭될 수도 있음)에서 비(non)-입/출력(비-IO) 디바이스로서 사용될 때, 후속하는 게이트 대체 공정 동안 제거될 수 있다. 일부 실시예에서, 비-IO 디바이스는 입/출력 전압/전류를 직접 처리하도록 구성되지 않은 코어 디바이스, 논리 디바이스 및/또는 메모리 디바이스로 지칭된다. 일부 실시예에서, 비-IO 디바이스는 예를 들어, NAND, NOR, INVERTER 또는 이들의 조합과 같은 논리 게이트를 포함한다. 일부 실시예에서, 비-IO 디바이스는 예를 들어 정적 랜덤 액세스 메모리(static random-access memory, SRAM) 디바이스와 같은 메모리 디바이스를 포함한다.
일부 실시예에서, FinFET(100)이 IC의 주변 영역("IO 영역" 또는 "고전압 영역"으로 지칭될 수도 있음)에 형성된 주변 회로(예를 들어, IO 회로) 내의 입/출력(IO) 디바이스로서 사용될 때, 보호 산화물 층(334)은 제거되지 않을 수 있고 게이트 구조(110)의 게이트 유전체 층의 일부를 형성한다. IO 디바이스는 IC의 입/출력 전압/전류를 처리하고 비-IO 디바이스보다 더 많은 양의 전압 또는 전류 스윙을 용인하도록 구성될 수 있다.
보호 산화물 층(334)의 형성에 이어, 도 3a 및 3b에 도시된 바와 같은 폴리실리콘 구조(336)의 형성이 뒤따를 수 있다. 일부 실시예에서, 폴리실리콘 구조(336)의 수직 치수(336t)는 약 90nm 내지 약 200nm 범위일 수 있다. 일부 실시예에서, 폴리실리콘 구조(336)의 게이트 길이(336L)는 약 10nm 내지 약 30nm 범위(예를 들어, 10nm 내지 30nm)일 수 있다. 일부 실시예에서, 게이트 길이(336L)는 약 3nm 내지 약 10nm(예를 들어, 3nm 내지 10nm) 범위일 수 있다. 일부 실시예에서, 게이트 길이(336L)는 3㎚보다 작을 수 있다. 일부 실시예에서, 폴리실리콘 구조(336)는 폴리실리콘의 블랭킷 증착에 의해 형성되고, 이어서 증착된 폴리실리콘을 패터닝 및 에칭한다. 증착 공정은 CVD, PVD, ALD, 다른 적절한 증착 방법 및/또는 이들의 조합을 포함할 수 있다. 패터닝 공정은 포토레지스트 코팅(예를 들어, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트 현상, 헹굼, 건조(예를 들어, 하드 베이킹), 기타 적절한 공정 및/또는 그 조합을 포함한다. 에칭 공정은 건식 에칭, 습식 에칭 및/또는 다른 에칭 방법(예를 들어, 반응성 이온 에칭)을 포함할 수 있다.
일부 실시예에서, 폴리실리콘 구조(336)를 형성하기 위하여 증착된 폴리실리콘을 에칭하는 것은 4개의 에칭 단계를 포함할 수 있다. 일부 실시예에서, 제1 폴리실리콘 에칭 단계는 브롬화 수소(HBr), 산소(O2), 플루오로포름(CHF3) 및 염소(Cl2)를 갖는 가스 혼합물을 사용하는 단계를 포함할 수 있다. 일부 실시예에서, 제2 폴리실리콘 에칭 단계는 약 45 mTorr 내지 약 60 mTorr의 압력에서 HBr, O2, Cl2 및 질소(N2)를 갖는 가스 혼합물을 사용하는 단계를 포함할 수 있다. 일부 실시예에서, 제3 폴리실리콘 에칭 단계는 약 45 mTorr 내지 약 60 mTorr의 압력에서 HBr, O2, Cl2, N2 및 아르곤(Ar)을 갖는 가스 혼합물을 사용하는 단계를 포함할 수 있다. 일부 실시예에서, 제4 폴리실리콘 에칭 단계는 약 45 mTorr 내지 약 60 mTorr의 압력에서 HBr, O2, Cl2 및 N2를 갖는 가스 혼합물을 사용하는 단계를 포함할 수 있다. 일부 실시예에서, 제1 폴리실리콘 에칭 단계는 제2, 제3 및/또는 제4 폴리실리콘 에칭 단계보다 높은 폴리실리콘 에칭율을 가질 수 있다. 제1 폴리실리콘 에칭 단계는 폴리실리콘 구조(336)의 일부가 아닌 핀 구조(106) 위에 블랭킷 증착된 폴리실리콘의 부분을 에칭하는데 사용된다. 제2, 제3 및 제4 폴리실리콘 에칭 단계는 폴리실리콘 구조(842A 및 842B)의 부분이 아닌 높은 종횡비 공간(342) 내에서, 블랭킷 증착된 폴리실리콘의 부분들을 에칭하는데 사용된다.
일부 실시예에서, 폴리실리콘 구조(336) 및 하드 마스크 층(338 및 340)은 전술한 게이트 구조(110)를 형성하기 위한 후속 공정 동안 게이트 대체 공정에서 대체될 수 있다. 일부 실시예에서, 하드 마스크 층(338 및 340)은 폴리실리콘 구조(336)를 후속 처리 단계로부터 보호하기 위해 폴리실리콘 구조(336) 상에 패터닝될 수 있다. 하드 마스크 층(338)은 예를 들어 질화 실리콘과 같은 질화물 물질을 포함할 수 있고, 하드 마스크 층(340)은 예를 들어 실리콘 산화물과 같은 산화물 물질을 포함할 수 있다.
도 2를 참조하면, 동작(210)에서, 폴리실리콘 구조의 일부가 트리밍된다. 예를 들어, (도 4a-5a 및 4b-5b를 참조하여 기술된) 트리밍 공정이 폴리실리콘 구조(336)에 대해 수행되어, 도 5a 및 5b에 도시된 바와 같이 트리밍된 폴리실리콘 구조(336*)를 형성한다. 트리밍 공정은 산화 공정 및 에칭 공정을 포함할 수 있다. 산화 공정은 약 40℃ 내지 100℃ 범위의 온도에서 고도로 산화된 환경에서 도 3a 및 3b에 도시된 구조를 가열하는 단계를 포함할 수 있다. 일부 실시예에서, 산화 온도는 약 60℃ 내지 약 90℃ 범위일 수 있다. 산화된 환경은 폴리실리콘 구조(336)의 일부를 산화시키기 위한 산소 및 질소를 갖는 산소 플라즈마 환경일 수 있다. 일부 실시예에서, 아르곤은 산화 공정에서 산소와 함께 사용될 수 있다. 일부 실시예에서, 산화 압력은 약 10 mTorr 내지 약 1000 mTorr 범위일 수 있다. 일부 실시예에서, 산화 공정은 약 40초 내지 약 180초의 길이 동안 수행될 수 있다.
일부 실시예에서, 폴리실리콘 구조(336)의 상부 부분(336A)은 폴리실리콘 구조(336)의 하부 부분(336B)보다 빠른 속도로 산화한다. 일부 실시예에서, 상부 부분(336A)은 보호 산화물 층(334)의 상부 표면(334s) 위로 연장되는 폴리실리콘 구조(336)의 부분이다. 일부 실시예에서, 특히 보호 산화물 층(334)이 미리 결정된 값(예를 들어, 약 1nm) 미만의 두께를 갖는 경우에, 상부 부분(336A)은 핀 구조(106)의 상부 표면 위로 연장되는 폴리실리콘 구조(336)의 부분이다. 보다 빠른 산화 속도는 하부 부분(336B)보다 상부 부분(336A)으로 산소 플라즈마가 더 신속히 확산하는 것에 기인할 수 있다. 일부 실시예에서, 구조적 차이는 폴리실리콘 구조(336)의 상이한 부분들에서 플라즈마 및 가스 확산 변화를 초래할 수 있다. 예를 들어, 보호 산화물 층(334)의 상부 표면(334s) 아래로 연장되는 폴리실리콘 구조(336)의 부분은 핀 구조(106) 및 폴리실리콘 구조에 인접한다. 따라서, 상부 표면(334s) 아래의 이러한 부분들은 핀 구조(106)에 인접하지 않는 상부 표면(334s) 위로 연장되는 폴리실리콘 구조(336)의 부분보다 가스 플라즈마에 덜 접근 가능한 표면 영역을 가진다. 상부 부분(336A)은 각각 약 2nm 내지 약 4nm 범위의 두께(444t)를 갖는 산화된 폴리실리콘 영역(444)을 갖는다. 일부 실시예에서, 두께(444t)를 게이트 길이(336L)로 나눈 비는 약 1:14 내지 약 1:5(예를 들어, 1:14 내지 1:5)일 수 있다. 하부 부분(336B)은 약 0.5nm 내지 약 2nm 범위의 두께(446t)를 각각 갖는 산화된 폴리실리콘 영역(446)을 갖는다. 두께(444t 및 446t)는 서로 상이할 수 있다. 일부 실시예에서, 하드 마스크 층(338)의 부분(448)은 산화 공정 동안 폴리실리콘 구조(336)와 실질적으로 동시에 산화될 수 있다. 부분(448)은 약 2nm 내지 약 4nm 범위의 두께(448t)를 가질 수 있다. 일부 실시예에서, 두께(444t 및 448t)는 서로 실질적으로 동일할 수 있다.
산화 공정에 이어서, 산화된 영역(444, 446, 및 448)을 실질적으로 동시에 제거하고 도 5a 및 5b에 도시된 바와 같이 트리밍된 폴리실리콘 구조(336*), 트리밍된 하드 마스크 층(338* 및 340*)을 형성하기 위해 에칭 공정이 뒤따를 수 있다. 에칭 공정은 습식 에칭 공정, 건식 에칭 공정 및/또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 습식 에칭 공정은 도 4a 및 도 4b에 도시된 구조를 플루오르화수소산(HF)의 희석된 용액으로 처리하는 단계 및/또는 도 4a 및 4b에 도시된 구조에 대해 에칭 공정을 수행하는 단계를 포함할 수 있다. 에칭 공정은 상이한 물질들 사이에 높은 에칭 선택도를 제공할 수 있다. 예를 들어, 에칭 공정은 산화된 물질이 하부의 실리콘 물질을 손상시키지 않고 제거될 수 있도록, 실리콘 물질보다 상당히 더 높은 에칭율로 실리콘 산화물 물질을 에칭할 수 있다.
에칭 공정은 에천트로서 암모니아(NH3) 및 플루오르화수소산(HF) 및 예를 들어 Ar, 크세논(Xe), He 또는 이들의 조합과 같은 불활성 가스를 사용할 수 있다. 일부 실시예에서, 에칭 공정에 사용되는 HF 및 NH3의 유량은 각각 약 10sccm 내지 약 100sccm(예를 들어, 약 20sccm, 30sccm 또는 40sccm)의 범위일 수 있다. 일부 실시예에서, 에칭 공정은 약 5 mTorr 내지 약 100 mTorr(예를 들어, 약 20 mTorr, 약 30 mTorr 또는 약 40 mTorr) 범위의 압력 및 약 35℃ 내지 약 75℃ 범위의 온도에서 수행될 수 있다.
일부 실시예에서, 건식 에칭 공정은 도 4a 및 4b에 도시된 구조에 대해 에칭 공정을 수행하는 단계를 포함할 수 있다. 에칭 공정은 약 35℃ 내지 약 85℃ 범위의 온도에서 원격 플라즈마 보조 건식 에칭 공정을 포함할 수 있다. 원격 플라즈마 보조 건식 에칭 공정은 도 4a 및 4b에 도시된 구조를 질소트리플루오르화물(NF3) 및 암모니아(NH3)를 갖는 가스 혼합물에 노출하는 것을 포함한다. 가스 혼합물은 원격 플라즈마 시스템(remote plasma system, RPS)을 통해 반응 영역으로 함께 흐른다. 일부 실시예에서, NH3 유량은 NF3 유량의 2배일 수 있으며, 이는 약 2:1의 수소 대 불소 원자 유량비로 변환된다. 일부 실시예에서, 수소 대 불소 원자 유량비는 1:1 미만, 1:2 미만, 1:4 미만, 5:1 초과, 10:1 초과 또는 20:1 초과일 수 있다.
트리밍된 폴리실리콘 구조들(336*) 각각은 제1 부분(336A*) 및 제2 부분(336B*)을 갖는다. 도 5a 및 5b에 도시된 바와 같이, 부분들(336A*)은 보호 산화물 층(334)의 상부 표면(334s) 위로 연장되는 트리밍된 폴리실리콘 구조들(336*)의 부분들이며 부분들(336B*)은 보호 산화물 층(334)의 상부 표면(334s) 아래에 있는 트리밍된 폴리실리콘 구조들(336*)의 부분들이다. 부분들(336A* 및 336B*)은 X-축(도 5b에 도시됨)을 따라 각각 제1 및 제2 수평 치수(예를 들어, 길이)(336At* 및 336Bt*)를 갖는다. 일부 실시예에서, 336Bt*는 약 1nm 내지 약 4nm 범위의 값 만큼 336At*보다 클 수 있다. 일부 실시예에서, 336At*는 약 8nm 내지 약 12nm의 범위일 수 있고, 336Bt*는 약 9nm 내지 약 16nm의 범위일 수 있다. 일부 실시예에서, 336At* 나누기 336Bt*의 길이 비는 약 1:1.2 내지 약 1:1.1(예를 들어, 1:1.2 내지 1:1.1)일 수 있다. 일부 실시예에서, 길이 비는 1:1.2보다 작거나 1:1.1보다 클 수 있다. 일부 실시예에서, 제1 수평 치수(336At*)는 Z-축을 따라 제1 부분(336A*)을 가로질러 변할 수 있다. 예를 들어, 제1 부분(336A*)의 (Z-축을 따라) 실질적으로 상부, 중간 및 하부 위치들에서 측정된 제1 수평 치수들(336At*)은 상이할 수 있다. 일부 실시예에서, 제1 부분(336A*)의 실질적으로 중간 위치에서 측정된 제1 수평 치수(336At*)는 실질적으로 상부 또는 하부 위치에서 취해진 폭 측정보다 클 수 있다. 일부 실시예에서, 제1 부분(336A*)의 (Z-축을 따라) 실질적으로 상부, 중간 및 하부 위치에서 측정된 제1 수평 치수들(336At*)은 거의 동일하다.
Z-축을 따른 각 트리밍된 폴리실리콘 구조(336*)의 가변 폭은 S/D 영역(108)상의 S/D 컨택 구조(128)를 형성하기 위한 윈도우(550)를 확대하고(도 1a 및 1b를 참조하여 기술됨) finFET(100)의 단채널 효과를 최소화하는데 도움이 될 수 있다. 두께(336At*)를 갖는 제1 부분들(336A*)은 게이트 대체 공정에서 트리밍된 폴리실리콘 구조들(336*)을 대체함으로써 이후에 형성될 수 있는 게이트 구조들(110)의 게이트 길이들(Lg1)과 실질적으로 동일할 수 있다. 반면에, 두께(336Bt*)를 갖는 제2 부분들(336B*)은 게이트 구조들(110)의 게이트 길이들(Lg2)과 실질적으로 동일할 수 있다. 두께(336At*) 및 두께(336Bt*)는 트리밍된 폴리실리콘 구조(336*)가 게이트 구조(110)에 의해 대체된 후에, 게이트 구조(110)의 각각의 게이트 길이(Lg1, Lg2)와 실질적으로 동일할 수 있다. 일부 실시예에서, 제1 부분들(336A*)은 게이트 구조들(110) 사이, 게이트 구조들(110)과 인접 요소들(도시되지 않음) 사이의 S/D 컨택 구조들(128)을 위한 윈도우를 확대하기 위해 12nm 미만(예를 들어, 약 5nm 내지 약 11nm 범위)의 두께(336At*)를 가질 수 있다. 제2 부분들(336B*)은 finFET(100)에서 쇼트 채널 효과를 최소화하기 위해 예를 들어 12nm보다 큰(예를 들어, 약 13nm 내지 약 30nm의 범위) 두께(336Bt*)를 가질 수 있다.
도 2를 참조하면, 동작(215)에서, 트리밍된 폴리실리콘 구조의 측벽 상에 스페이서가 형성되고 에피택셜 S/D 영역이 형성된다. 예를 들면, 도 6a 및 6b에 도시된 바와 같이, 스페이서(120)는 트리밍된 폴리실리콘 구조(336*)의 측벽 상에 형성될 수 있고, 에피택셜 S/D 영역(108)은 핀 구조(106)의 리세스 부분 상에 형성될 수 있다.
스페이서(120)의 형성은 CVD, PVD 또는 ALD 공정에 이어서 패터닝 공정, 에칭 공정(예를 들어, 반응성 이온 에칭 또는 염소 또는 플루오르 계 에천트를 사용하는 다른 건식 에칭 공정) 및 다른 적절한 공정에 의해, 도 5a 및 5b에 도시된 바와 같은 구조 상에 절연 물질(예를 들어, 산화물 또는 질화물 물질)의 블랭킷 증착하는 것을 포함한다. 일부 실시예에 따르면, 스페이서(120)는 각각 약 5nm 내지 약 15nm 범위의 두께(120t)를 가질 수 있다.
스페이서들(120)의 형성에 이어서, 트리밍된 폴리실리콘 구조들(336*) 및 스페이서들(120)에 의해 덮이지 않은 핀 구조들(106)의 부분들의 에치 백이 뒤따를 수 있다. 일부 실시예에서, 바이어싱된 에칭 공정이 핀 구조(106)의 이들 부분을 에치 백하기 위해 수행될 수 있다. 에칭 공정은 약 1 mTorr 내지 약 1000 mTorr의 압력, 약 50W 내지 약 1000W의 전력, 약 20V 내지 약 500V의 바이어스 전압, 약 40℃ 내지 약 60℃의 온도 하에 HBr 및/또는 Cl2를 에칭 가스로서 사용하여 수행될 수 있다. 에칭 공정 동안, 트리밍된 폴리실리콘 구조(336*)는 트리밍된 하드 마스크 층(338* 및 340*)에 의해 에칭되는 것으로부터 보호된다.
에치 백 공정에 이어서, 핀 구조(106)의 리세스 부분 상에 S/D 영역(108)이 에피택셜 성장하는 것이 뒤따를 수 있다. 일부 실시예에서, S/D 영역(108)은 (i) 예를 들어, LPCVD, ALCVD, UHVCVD, RPCVD 또는 임의의 적합한 CVD와 같은 CVD; (ii) MBE(molecular beam epitaxy) 공정; (iii) 임의의 적합한 에피택셜 공정; 또는 (iv) 이들의 조합에 의해 성장될 수 있다. 일부 실시예에서, S/D 영역(108A 및 108B)은 에피택셜 증착/부분 에칭 공정을 적어도 한 번 반복하는 에피택셜 증착/부분 에칭 공정에 의해 성장될 수 있다. 전술한 바와 같이, 그러한 반복된 증착/부분 에칭 공정은 CDE 공정이다. 일부 실시예에서, S/D 영역(108A 및 108B)은 SEG(selective epitaxial growth)에 의해 성장될 수 있는데, 여기서는 절연 물질(예를 들어, STI 영역(104A 및 104B)의 절연 물질) 상이 아니라 핀 구조(106)의 리세스 부분 상의 반도체 물질의 선택적 성장을 촉진시키기 위해 에칭 가스가 추가된다.
일부 실시예에서, S/D 영역(108)은 p형 또는 n형일 수 있다. 일부 실시예에서, p형 S/D 영역(108)은 SiGe를 포함할 수 있고, 예를 들어, 붕소, 인듐 또는 갈륨과 같은 p형 도펀트를 사용하는 에피택셜 성장 공정 동안 인시츄 도핑될 수 있다. p형 인시츄 도핑을 위해, 디보란(B2H6), 삼불화 붕소(BF3) 및/또는 다른 p형 도핑 전구체와 같은(이에 제한되지는 않음) p형 도핑 전구체가 사용될 수 있다. 일부 실시예에서, n형 S/D 영역(108)은 Si를 포함할 수 있고, 예를 들어 인 또는 비소와 같은 n형 도펀트를 사용하는 에피택셜 성장 공정 동안 인시츄 도핑될 수 있다. n형 인시츄 도핑을 위해, 포스핀(PH3), 아르신(AsH3), 및/또는 다른 n형 도핑 전구체와 같은(이에 제한되지는 않음) n형 도핑 전구체가 사용될 수 있다.
일부 실시예에서, S/D 영역(108)의 형성에 이어서, 도 6a 및 6b에 도시된 바와 같이 ESL(124) 및 ILD 층(126)의 형성이 뒤따를 수 있다. 일부 실시예에서, ESL(124)은 예를 들어 SiNx, SiON, SiC, SiCN, BN, SiBN, SiCBN 및/또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, ESL(124)은 LPCVD, PECVD, CVD 또는 ALD에 의해 형성된 실리콘 질화물을 포함한다. 일부 실시예에서, ILD 층(126)은 유전체 물질을 포함한다. ILD 층(126)의 유전체 물질은 유동성 유전체 물질(예를 들어, 유동성 실리콘 산화물)에 적합한 증착 방법을 이용하여 증착될 수 있다. 예를 들어, 유동성 실리콘 산화물은 유동성 CVD(FCVD)를 사용하여 ILD 층(126)을 위해 증착될 수 있다.
도 2를 참조하면, 동작(220)에서, 트리밍된 폴리실리콘 구조가 게이트 구조로 대체된다. 예를 들면, 도 7a 및 7b에 도시된 바와 같이, 게이트 구조들(110)은 트리밍된 폴리실리콘 구조들(336*)을 제거한 후에 형성될 수 있다. 트리밍된 폴리실리콘 구조들(336*)의 제거는 건식 에칭 공정(예를 들어, 반응 이온 에칭) 또는 습식 에칭 공정을 사용하여 수행될 수 있다. 일부 실시예에서, 트리밍된 폴리실리콘 구조(336*)의 에칭에 사용되는 가스 에천트는 염소, 불소 또는 브롬을 포함할 수 있다. 일부 실시예에서, NH4OH 습식 에칭을 사용하여 트리밍된 폴리실리콘 구조(336*)를 제거하거나, 건식 에칭 다음에 습식 에칭 공정을 사용하여 트리밍된 폴리실리콘 구조(336*)를 제거할 수 있다.
트리밍된 폴리실리콘 구조들(336*)의 제거에 이어서, 폴리실리콘 구조들(336*) 아래에 있었던 보호 산화물 층(334)의 노출된 부분들의 제거가 뒤따를 수 있다. 제거 공정은 건식 에칭 공정(예를 들어, 반응 이온 에칭), 습식 에칭 공정(예를 들어, 희석된 HF를 사용) 및/또는 이들의 조합을 사용하여 수행될 수 있다. 일부 실시예에서, 건식 에칭 공정에 사용되는 가스 에천트는 염소, 불소, 브롬 및/또는 이들의 조합을 포함할 수 있다.
보호 산화물 층(334)의 노출된 부분의 제거에 이어서, 게이트 구조(110)의 형성이 뒤따를 수 있으며, 이는 산화물 층(114)의 형성 후의 유전체 층(116) 및 게이트 전극(118)의 증착을 포함한다. 산화물 층(114)은 보호 산화물 층(334)의 제거 후에 습식 세정 공정 동안에 형성될 수 있다. 일부 실시예에서, 산화물 층(114)은 약 0.5 nm 내지 약 2 nm 범위의 두께를 가질 수 있다.
유전체 층(116)은 CVD, ALD, PVD, 전자빔 증발, 다른 적절한 공정 및/또는 이들의 조합에 의해 형성된 실리콘 산화물을 포함할 수 있다. 일부 실시예에서, 유전체 층(116)은 (i) 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물의 층, (ii) 예를 들어, 하프늄 산화물(HfO2), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2와 같은 하이-k 유전체 물질, (iii) Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, or Lu의 산화물을 갖는 하이-k 유전체 물질, 또는 (iv) 이들의 조합을 포함할 수 있다. 하이-k 유전체 층은 ALD, 다른 적절한 방법, 및/또는 이들의 조합에 의해 형성될 수 있다. 일부 실시예들에서, 유전체 층(116)은 절연 물질 층의 단일 층 또는 스택을 포함할 수 있다.
유전체 층(116)의 증착에 이어서, 게이트 전극(118)의 증착이 뒤따를 수 있다. 게이트 전극(118)은 단일 금속 층 또는 금속 층의 스택을 포함할 수 있다. 금속 층의 스택은 서로 상이한 금속을 포함할 수 있다. 일부 실시예에서, 게이트 전극(118)은 예를 들어 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, Cu, W, Co, Ni, TiC, TiAlC, TaAlC, 금속 합금 및/또는 이들의 조합 과 같은 적절한 도전성 물질을 포함할 수 있다. 게이트 전극(118)은 ALD, PVD, CVD 또는 다른 적절한 증착 공정에 의해 형성될 수 있다.
증착된 산화물 층(114), 유전체 층(116) 및 게이트 전극(118)은 CMP 공정에 의해 평탄화될 수 있다. CMP 공정은 도 7a 및 7b에 도시된 바와 같이 산화물 층(114), 유전체 층(116) 및 게이트 전극(118)의 상부 표면을 상부 표면 ILD 층(126)과 동일 평면 상에 형성한다.
도 2를 참조하면, 동작(225)에서, 게이트 캡핑 구조들 및 S/D 컨택 개구들이 형성된다. 예를 들면, 도 8a 및 8b에 도시된 바와 같이, 게이트 캡핑 구조들(122)은 게이트 구조들(110) 상에 형성되고, S/D 컨택 개구들(850)은 에피택셜 영역들(108) 상에 형성된다. 일부 실시예들에서, 게이트 캡핑 구조들(122)의 형성은 예를 들어, CVD, ALD, 다른 적절한 증착 공정 및/또는 이들의 조합을 사용하여 도 7a 및 7b에 도시된 구조 상에 게이트 캡핑 층들(122)의 물질을 증착하는 것을 포함한다. 게이트 캡핑 구조들(122)은 (i) 예를 들어 실리콘 질화물, 실리콘이 풍부한 질화물, 실리콘 산질화물, 질화 티타늄과 같은 질화물 계 물질; (ii) 예를 들어 탄화 규소, 탄화 티타늄, 탄화 텅스텐, 다른 적합한 금속 탄화물과 같은 탄화물 계 물질; (iii) 예를 들어 실리콘과 같은 기본 반도체; (iv) 금속 산화물 계 물질; 또는(v) 이들의 조합을 가진 절연 물질의 하나 이상의 층을 각각 포함할 수 있다. 일부 실시예에서, 게이트 캡핑 구조들(122)은 각각 절연 물질 층들의 스택을 포함하며, 스택의 각각의 층은 스택 내의 서로 다른 층들과 상이한 물질 및 치수를 가질 수 있다. 층들의 스택은 절연 물질의 2개 이상의 층을 포함할 수 있다. 일부 실시예에서, 게이트 캡핑 구조들(122) 각각은 약 10nm 내지 약 70nm의 범위일 수 있는 두께(122t)를 갖는다.
게이트 캡핑 구조들(122)의 형성에 이어서, S/D 컨택 개구(850)의 형성이 뒤따른다. S/D 컨택 개구(850)의 형성은 (i) 에칭된 ILD층(126*)을 형성하기 위하여 에피택셜 S/D 영역(108) 위에 있는 ILD 층(126)의 부분을 제거하는 단계 및 (ii) ILD 층(126)의 에칭된 부분 아래에 놓인 ESL(124)의 부분을 제거하는 단계를 포함할 수 있다. ILD 층(126)의 부분의 제거는, 제거되어야 하는 ILD 층(126)의 부분들에 대응하는 ILD 층(126)의 상부 표면 상의 영역들을 노출시키기 위하여 포토리소그래피를 사용하는 패터닝을 포함할 수 있다. ILD 층(126)의 부분들은 건식 에칭 공정에 의해 제거될 수 있다. 일부 실시예에서, 건식 에칭 공정은 불소-기반 플라즈마 에칭 공정이다.
ILD 에칭 공정은 두 단계를 포함할 수 있다. 제1 에칭 단계에서, 에칭은 약 50sccm 내지 약 500sccm 범위의 유량에서 CF4 가스를 사용하여 수행될 수 있다. 제2 에칭 단계에서, 에칭은 약 5sccm 내지 약 50sccm 범위의 유량의 C4F6 가스, 약 100sccm 내지 약 500sccm 범위의 유량의 Ar 가스, 및 약 5sccm 내지 약 50sccm 범위의 유량의 O2 가스를 포함하는 가스 혼합물을 사용하여 수행될 수 있다. 일부 실시예에서, 제1 및 제2 에칭 단계 각각은 약 1초 내지 약 60초 범위의 시간 동안 수행될 수 있다. 일부 실시예에서, 제1 및 제2 에칭 단계 각각은 약 3 mTorr 내지 약 500 mTorr 범위의 압력 하에서, 약 10℃ 내지 약 100℃ 범위의 온도에서, 약 300W 내지 약 800W의 RF 전력에서 수행될 수 있다. 일부 실시예에서, 제1 에칭 단계는 제2 에칭 단계보다 더 높은 에칭율을 갖는다.
ILD 층(126)의 부분의 에칭에 이어서, ILD 층(126)의 에칭된 부분 아래에 놓인 ESL(124)의 부분에 수행되는 건식 에칭 공정이 뒤따를 수 있다. 일부 실시예에서, ESL(124)의 이들 부분은 두 단계로 에칭될 수 있다. 제1 에칭 단계에서, 에칭은 약 5sccm 내지 약 50sccm 범위의 유량의 디플루오로메탄(CH2F2) 가스 및 약 10sccm 내지 약 50sccm 범위의 유량의 테트라플루오로카본(CF4) 가스를 포함하는 가스 혼합물을 사용하여 수행될 수 있다. 제2 에칭 단계에서, 에칭은 약 5sccm 내지 약 50sccm 범위의 유량의 플루오로메탄(CH3F) 가스, 약 100sccm 내지 약 500sccm 범위의 유량의 Ar 가스, 및 약 100sccm 내지 약 500sccm 범위의 유량의 H2 가스를 포함하는 가스 혼합물을 사용하여 수행될 수 있다. 일부 실시예에서, 제1 및 제2 에칭 단계 각각은 약 1초 내지 약 60초 범위의 시간 동안 수행될 수 있다. 일부 실시예에서, 제1 및 제2 에칭 단계 각각은 약 10 ℃ 내지 약 100 ℃ 범위의 온도에서, 약 10 mTorr 내지 약 100 mTorr 범위의 압력 하에서, 약 300W 내지 약 800W의 RF 전력에서 수행될 수 있다. 일부 실시예에서, 제1 에칭 단계는 제2 에칭 단계보다 더 높은 에칭율을 갖는다.
도 2를 참조하면, 동작(230)에서, S/D 컨택 구조가 S/D 컨택 개구에 형성된다. 예를 들어, S/D 컨택 구조(128)는 도 1a 및 1b에 도시된 바와 같이 S/D 컨택 개구(850) 내에 형성된다. S/D 컨택 구조(128)의 형성은 도 9a 및 9b에 도시된 바와 같은 구조를 형성하기 위하여 에칭된 ILD 층(126*)의 측벽 상에 장벽 층(130)을 형성하는 것을 포함한다. S/D 컨택 구조(128)의 형성은 도 1a 및 1b에 도시된 바와 같은 구조를 형성하기 위한 도전 영역(132)의 형성을 더 포함할 수 있다.
장벽 층(130)은 질화물 또는 산화물 물질을 포함할 수 있고 게이트 구조(110)와 S/D 컨택 구조(128)의 전기적 단락에 대한 부가적인 장벽를 제공할 수 있다. 장벽 층(130)의 형성은 주기적으로 증착 및 에칭을 수행하는 것을 포함할 수 있다. 일부 실시예에서, 에칭 및 증착 사이클은 N회 반복될 수 있으며, N은 1 내지 10 범위의 정수이다. 증착 공정은 에칭된 ILD 층(126*), ILD 층(126)의 측벽 상에 S/D 영역(108) 상에 산화물 또는 질화물 층을 증착하는 단계를 포함할 수 있다. 에칭 공정은 삼플루오르화질소(NF3), 브롬화 수소(HBr), 메탄(CH4) 및 아르곤(Ar)을 갖는 에칭 가스 혼합물을 사용하여 수행되는 건식 에칭 공정일 수 있다. 에칭 공정은 에칭된 ILD 층(126*)의 측벽으로부터 증착된 산화물 또는 질화물 층을 실질적으로 제거하지 않으면서, 증착된 산화물 또는 질화물 층을 ILD 층(126) 및 S/D 영역(108)으로부터 제거할 수 있다.
도전 영역(132)의 형성은 도 9a 및 9b에 도시된 바와 같은 구조 상에 도전 영역(132)의 물질을 증착하는 것을 포함할 수 있다. 도전 영역(132)의 물질의 블랭킷 증착은 예를 들어 PVD, CVD, ALD, 다른 적절한 공정 및/또는 이들의 조합을 사용하여 수행될 수 있다. 일부 실시예에서, 도전 영역(132)은 예를 들어 W, Al, Co, Cu, 다른 적절한 도전성 물질 및/또는 이들의 조합과 같은 도전성 물질을 포함한다.
도전 영역들(132)의 물질들의 증착에 이어서, 도전 영역들(132)의 상부 표면들을 게이트 캡핑 구조들(122)의 상부 표면과 동일 평면 상으로 평탄화하기 위한 CMP 공정이 뒤따를 수 있다. 일부 실시예들에서, CMP 공정은 실리콘 또는 약 0.1% 내지 약 3% 범위의 연마 농도를 갖는 알루미늄 연마제를 사용할 수 있다. 일부 실시예에서, 실리콘 또는 알루미늄 연마제는 도전 영역(132)에서 W 금속에 대해 7 미만의 pH 레벨 또는 도전 영역(132)에서 코발트(Co) 또는 구리(Cu) 금속에 대해 7보다 큰 pH 레벨을 가질 수 있다.
상기 실시예들은 finFET(예를 들어, finFET(100))의 컨택 구조(예를 들어, S/D 컨택 구조(128))를 형성하고 finFET의 쇼트 채널 효과를 최소화하기 위한 컨택 개구(예를 들어, S/D 컨택 개구(850))를 확대하는 구조 및 방법을 설명한다. 그러한 실시예들은 수직축(예를 들어, Z-축)을 따라 가변 게이트 길이(예를 들어, 게이트 길이 Lg1 및 Lg2)를 갖는 게이트 구조(예를 들어, 게이트 구조들(110))를 제공한다. S/D 영역(예를 들어, S/D 영역(108))의 상부 표면 위에 있는 게이트 구조의 부분들(예를 들어, 부분들(110A))은 게이트 구조를 손상시키지 않고/않거나 게이트 구조와 컨택 구조를 단락시키지 않고 컨택 구조를 형성하기 위한 컨택 개구를 필요에 따라 확대하기 위하여 게이트 길이(예를 들어, 게이트 길이 Lg1)를 가질 수 있다. S/D 영역의 상부 표면 아래에 있는 게이트 구조의 다른 부분들(예를 들어, 부분들(110B))은 쇼트 채널 효과를 최소화하고 결과적으로 finFET의 성능을 향상시키기 위하여 필요에 따라 또 다른 게이트 길이(예를 들어, 게이트 길이 Lg2)로 형성될 수 있다. 예를 들어, 게이트 부분들(110A)은 게이트 구조들(110) 사이 및 게이트 구조들(110)과 인접 요소들(도시되지 않음) 사이의 컨택 구조를 위한 컨택 개구를 확대시키기 위하여 게이트 길이(Lg2)보다 작은 게이트 길이(Lg1)로 형성될 수 있다. 그리고, 게이트 부분들(110B)은 finFET의 쇼트 채널 효과를 최소화하기 위해 12nm보다 큰 게이트 길이(Lg2)(예를 들어, 14nm, 16nm, 18nm 또는 20nm)로 형성될 수 있다.
일부 실시예에서, 기판 상에 finFET을 형성하는 방법은 기판 상에 핀 구조를 형성하고 핀 구조 상에 보호 층을 형성하는 단계를 포함한다. 보호 층은 핀 구조 위에 상부 표면을 포함한다. 상기 방법은 상기 보호 층 상에 폴리실리콘 구조를 형성하는 단계; 수정된 폴리실리콘 구조의 제1 부분의 제1 수평 치수가 상기 수정된 폴리실리콘 구조의 제2 부분의 제2 수평 치수보다 작도록 상기 폴리실리콘 구조를 수정하는 단계를 더 포함한다. 상기 수정된 폴리실리콘 구조의 상기 제1 부분은 상기 상부 표면 위에서 연장되는 반면, 상기 제2 부분은 상기 상부 표면 아래에서 연장된다. 상기 방법은 상기 수정된 폴리실리콘 구조를 상기 게이트 구조의 제2 부분의 제2 수평 치수보다 작은 상기 게이트 구조의 제1 부분의 제1 수평 치수를 갖는 게이트 구조로 대체하는 단계를 더 포함한다. 상기 게이트 구조의 상기 제1 부분은 상기 상부 표면 위에서 연장되는 반면, 상기 게이트 구조의 상기 제2 부분은 상기 상부 표면 아래에서 연장된다.
기판 상에 finFET를 형성하는 방법은 상기 기판 상에 핀 구조를 형성하는 단계, 상기 핀 구조 상에 산화물 층을 형성하는 단계, 상기 산화물 층 상에 폴리실리콘 구조를 형성하는 단계를 포함한다. 상기 방법은 수정된 폴리실리콘 구조의 제1 부분의 제1 수평 치수가 상기 수정된 폴리실리콘 구조의 제2 부분의 제2 수평 치수보다 작도록 상기 폴리실리콘 구조를 수정하는 단계를 더 포함한다. 상기 방법은 상기 수정된 폴리실리콘 구조를 게이트 구조로 대체하는 단계를 더 포함한다.
일부 실시예에서, 기판 상의 finFET은 상기 기판 상의 핀 구조, 상기 핀 구조 상의 에피택셜 소스/드레인 영역, 및 제1 부분 및 제2 부분을 갖는 게이트 구조를 포함한다. 상기 제1 부분의 제1 수평 치수는 상기 제2 부분의 제2 수평 치수보다 작다. 상기 제1 부분은 상기 핀 구조의 상부 표면 위에 있고, 상기 제2 부분은 상기 핀 구조의 상부 표면 아래에 있다. 상기 finFET은 소스/드레인 컨택 구조와 상기 게이트 구조 사이의 전기 단락을 방지하도록 구성된 장벽 층을 갖는, 상기 에피택셜 소스/드레인 영역 상의 소스/드레인 컨택 구조를 포함한다.
<부 기>
1. 기판 상에 핀 전계 효과 트랜지스터(fin field effect transistor, finFET)를 형성하는 방법에 있어서,
상기 기판 상에 핀 구조물을 형성하는 단계;
상기 핀 구조물 상에 보호 층 - 상기 보호 층은 상기 핀 구조물 위의 상부 표면을 포함함 - 을 형성하는 단계;
상기 보호 층 상에 폴리실리콘 구조물을 형성하는 단계;
수정된 폴리실리콘 구조물의 제1 부분의 제1 수평 치수가 상기 수정된 폴리실리콘 구조물의 제2 부분의 제2 수평 치수보다 작도록 상기 폴리실리콘 구조물을 수정하는 단계; 및
상기 수정된 폴리실리콘 구조물을 게이트 구조물의 제2 부분의 제2 수평 치수보다 작은 상기 게이트 구조물의 제1 부분의 제1 수평 치수를 갖는 게이트 구조물로 대체하는 단계를 포함하고,
상기 수정된 폴리실리콘 구조물의 상기 제1 부분은 상기 상부 표면 위에서 연장되고, 상기 수정된 폴리실리콘 구조물의 상기 제2 부분은 상기 상부 표면 아래에서 연장되며;
상기 게이트 구조물의 상기 제1 부분은 상기 상부 표면 위에서 연장되고, 상기 게이트 구조물의 상기 제2 부분은 상기 상부 표면 아래에서 연장되는 것인 finFET 형성 방법.
2. 제1항에 있어서, 상기 폴리실리콘 구조물을 수정하는 단계는,
상기 폴리실리콘 구조물의 제1 부분을 제거하는 단계; 및
상기 폴리실리콘 구조물의 제2 부분을 제거하는 단계를 포함하고,
상기 제1 부분은 제1 두께를 가지고,
상기 제2 부분은 상기 제1 두께보다 작은 제2 두께를 가지는 것인 finFET 형성 방법.
3. 제1항에 있어서, 상기 폴리실리콘 구조물을 수정하는 단계는,
상기 폴리실리콘 구조물의 제1 부분을 산화시키는 단계; 및
상기 폴리실리콘 구조물의 제2 부분을 산화시키는 단계를 포함하고,
상기 제1 부분은 제1 두께를 가지고,
상기 제2 부분은 상기 제1 두께보다 작은 제2 두께를 가지는 것인 finFET 형성 방법.
4. 제1항에 있어서, 상기 폴리실리콘 구조물을 수정하는 단계는,
상기 폴리실리콘 구조물의 제1 부분을 에칭하는 단계; 및
상기 폴리실리콘 구조물의 제2 부분을 에칭하는 단계를 포함하고,
상기 제1 부분은 제1 두께를 가지고,
상기 제2 부분은 상기 제1 두께보다 작은 제2 두께를 가지는 것인 finFET 형성 방법.
5. 제4항에 있어서, 상기 제1 두께는 약 2nm 내지 약 4nm의 범위이고, 상기 제2 두께는 약 0.5nm 내지 약 2nm의 범위인 것인 finFET 형성 방법.
6. 제1항에 있어서,
상기 수정된 폴리실리콘 구조물 상에 스페이서들을 형성하는 단계; 및
상기 수정된 폴리실리콘 구조물 및 상기 스페이서들 상에 게이트 캡핑 구조물들(gate capping structures)을 형성하는 단계를 더 포함하는 것인 finFET 형성 방법.
7. 제1항에 있어서,
상기 수정된 폴리실리콘 구조물 상에 스페이서들을 형성하는 단계;
상기 스페이서들 상에 에칭 정지 층(etch stop layer)을 형성하는 단계; 및
상기 수정된 폴리실리콘 구조물, 상기 스페이서들, 및 상기 에칭 정지 층 상에 게이트 캡핑 구조물들을 형성하는 단계를 더 포함하는 것인 finFET 형성 방법.
8. 제1항에 있어서, 상기 수정된 폴리실리콘 구조물을 상기 게이트 구조물로 대체하는 단계는,
상기 수정된 폴리실리콘 구조물을 제거하는 단계;
상기 폴리실리콘 구조물을 제거함으로써 노출된 상기 보호 층의 부분들을 에칭하는 단계; 및
상기 게이트 구조물의 상기 제1 부분의 상기 제1 수평 치수가 상기 게이트 구조물의 상기 제2 부분의 상기 제2 수평 치수보다 작도록, 상기 보호 층의 상기 부분들 상에 상기 게이트 구조물을 형성하는 단계를 포함하는 것인 finFET 형성 방법.
9. 제1항에 있어서, 상기 폴리실리콘 구조물을 형성하는 단계는,
상기 보호 층 상에 폴리실리콘 층을 증착하는 단계; 및
제1 에칭률 및 제2 에칭률로 각각 폴리실리콘 층의 제1 부분 및 제2 부분을 에칭하는 단계를 포함하고,
상기 제1 에칭률은 상기 제2 에칭률보다 큰 것인 finFET 형성 방법.
10. 기판 상에 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법에 있어서,
상기 기판 상에 핀 구조물을 형성하는 단계;
상기 핀 구조물 상에 산화물 층을 형성하는 단계;
상기 산화물 층 상에 폴리실리콘 구조물을 형성하는 단계;
수정된 폴리실리콘 구조물의 제1 부분의 제1 수평 치수가 상기 수정된 폴리실리콘 구조물의 제2 부분의 제2 수평 치수보다 작도록, 상기 폴리실리콘 구조물을 수정하는 단계; 및
상기 수정된 폴리실리콘 구조물을 게이트 구조물로 대체하는 단계를 포함하는 것인 finFET 형성 방법.
11. 제10항에 있어서,
상기 폴리실리콘 구조물 상에 하드 마스크 층을 형성하는 단계; 및
상기 폴리실리콘 구조물을 수정하는 것과 실질적으로 동시에 상기 하드 마스크 층을 수정하는 단계를 더 포함하는 것인 finFET 형성 방법.
12. 제10항에 있어서, 상기 폴리실리콘 구조물을 수정하는 단계는,
상기 폴리실리콘 구조물의 제1 부분을 에칭하는 단계; 및
상기 폴리실리콘 구조물의 제2 부분을 에칭하는 단계를 포함하고,
상기 제1 부분은 제1 두께를 가지고,
상기 제2 부분은 상기 제1 두께보다 작은 제2 두께를 가지는 것인 finFET 형성 방법.
13. 제10항에 있어서, 상기 폴리실리콘 구조물을 수정하는 단계는,
상기 폴리실리콘 구조물의 제1 부분을 제1 산화율로 산화시키는 단계; 및
상기 폴리실리콘 구조물의 제2 부분을 상기 제1 산화율보다 느린 제2 산화율로 산화시키는 단계를 포함하는 것인 finFET 형성 방법.
14. 제10항에 있어서, 상기 수정된 폴리실리콘 구조물을 상기 게이트 구조물로 대체하는 단계는,
상기 수정된 폴리실리콘 구조물을 제거하는 단계;
상기 폴리실리콘 구조물을 제거함으로써 노출된 상기 보호 층의 부분들을 에칭하는 단계; 및
상기 게이트 구조물의 제1 부분의 제1 수평 치수가 상기 게이트 구조물의 제2 부분의 제2 수평 치수보다 작도록, 상기 보호 층의 상기 부분들 상에 상기 게이트 구조물을 형성하는 단계를 포함하는 것인 finFET 형성 방법.
15. 제10항에 있어서, 상기 수정된 폴리실리콘 구조물의 상기 제1 부분의 상기 제1 수평 치수를 상기 수정된 폴리실리콘 구조물의 상기 제2 부분의 상기 제2 수평 치수로 나눈 것은 약 1:1.2 내지 약 1:1.1의 범위인 것인 finFET 형성 방법.
16. 기판 상의 핀 전계 효과 트랜지스터(finFET)에 있어서,
상기 기판 상의 핀 구조물;
상기 핀 구조물 상의 에피택셜 소스/드레인 영역;
제1 부분 및 제2 부분을 갖는 게이트 구조물; 및
소스/드레인 컨택 구조물과 상기 게이트 구조물 사이의 전기 단락을 방지하도록 구성된 장벽 층을 갖는, 상기 에피택셜 소스/드레인 영역 상의 소스/드레인 컨택 구조물을 포함하고,
상기 제1 부분의 제1 수평 치수는 상기 제2 부분의 제2 수평 치수보다 작고,
상기 제1 부분은 상기 핀 구조물의 상부 표면 위에 있고,
상기 제2 부분은 상기 핀 구조물의 상부 표면 아래에 있는 것인 finFET.
17. 제16항에 있어서, 상기 제1 부분의 상기 제1 수평 치수는 약 8nm 내지 약 12nm의 범위이고, 상기 제2 부분의 상기 제2 수평 치수는 약 10nm 내지 약 16nm의 범위인 것인 finFET.
18. 제16항에 있어서, 상기 게이트 구조물은,
상기 핀 구조물 상의 산화물 층;
상기 산화물 층 상의 유전체 층; 및
상기 유전체 층 상의 게이트 전극을 포함하는 것인 finFET.
19. 제16항에 있어서, 상기 소스/드레인 컨택 구조물은,
상기 에피택셜 소스/드레인 영역의 상부 표면 상의 금속 실리사이드 층;
상기 금속 실리사이드 층 상의 도전 영역; 및
상기 도전 영역의 측벽과 컨택하고 상기 도전 영역의 하부 표면 및 상기 에피택셜 소스/드레인 영역의 상부 표면과 컨택하지 않는 장벽 층을 포함하는 것인 finFET.
20. 제16항에 있어서,
상기 게이트 구조물 상의 에칭 정지 층; 및
상기 에칭 정지 층 상의 층간 유전체(interlayer dielectric, ILD) 층을 포함하고, 상기 장벽 층은 상기 ILD 층의 측벽 상에 위치하는 것인 finFET.
전술한 개시는 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시예의 피처를 개략적으로 설명한다. 당업자는 본 명세서에서 소개된 실시예들의 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위한 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 이해해야 한다. 또한, 당업자는 이러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 본 개시의 사상 및 범위를 벗어나지 않고 다양한 수정, 대체 및 변형을 가할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 핀 전계 효과 트랜지스터(fin field effect transistor, finFET)에 있어서,
    기판 상의 핀 구조물들;
    상기 핀 구조물들 상의 에피택셜 소스/드레인 영역들;
    상기 핀 구조물들을 감싸는, 인접한 에피택셜 소스/드레인 영역들 사이의 게이트 구조물들 - 상기 게이트 구조물들 각각은 상기 핀 구조물들의 상부 표면 위에서 제1 폭을 포함하는 제1 부분과, 상기 핀 구조물들의 상부 표면 아래에서 제2 폭을 포함하는 제2 부분을 포함하고, 상기 제1 폭은 상기 제1 부분을 따라 변화하고, 상기 제2 폭은 상기 제2 부분을 따라 일정함 - ; 및
    상기 에피택셜 소스/드레인 영역들 상의 컨택 구조물들 - 각각의 컨택 구조물은 상기 컨택 구조물들과 상기 게이트 구조물들 사이에 개재되는 장벽 층을 포함함 - 을 포함하는, 핀 전계 효과 트랜지스터(finFET).
  2. 제1항에 있어서, 상기 제1 폭은 8 nm 내지 12 nm 범위인 것인, 핀 전계 효과 트랜지스터(finFET).
  3. 제1항에 있어서, 상기 제2 폭은 10 nm 내지 16 nm 범위인 것인, 핀 전계 효과 트랜지스터(finFET).
  4. 제1항에 있어서, 상기 게이트 구조물들 각각은,
    상기 핀 구조물 상의 산화물 층;
    상기 산화물 층 상의 유전체 층; 및
    상기 유전체 층 상의 게이트 전극을 더 포함하는 것인, 핀 전계 효과 트랜지스터(finFET).
  5. 제1항에 있어서, 상기 컨택 구조물들 각각은,
    각각의 에피택셜 소스/드레인 영역의 상부 표면 상의 금속 실리사이드 층; 및
    상기 금속 실리사이드 층 상의 도전 영역을 더 포함하고,
    상기 장벽 층은 상기 도전 영역의 측벽과 접촉하되, 상기 도전 영역의 하부 표면 또는 상기 에피택셜 소스/드레인 영역들의 상부 표면과 접촉하지 않는 것인, 핀 전계 효과 트랜지스터(finFET).
  6. 제1항에 있어서, 상기 제1 폭은 상기 제2 폭보다 1 nm 내지 4 nm 만큼 작은 것인, 핀 전계 효과 트랜지스터(finFET).
  7. 제1항에 있어서, 상기 제2 폭에 대한 상기 제1 폭의 비는 1:1.2와 1:1.1 사이인 것인, 핀 전계 효과 트랜지스터(finFET).
  8. 제1항에 있어서, 상기 제1 폭은 상기 제1 부분의 중간 부분의 길이인 것인, 핀 전계 효과 트랜지스터(finFET).
  9. 반도체 구조물에 있어서,
    상부 표면을 각각 포함하는 핀 구조물들 - 상기 핀 구조물들은 기판을 따라 수평 방향으로 연장함 - ;
    상기 핀 구조물들의 측벽 부분과 상부 부분을 덮는 유전체 층;
    상기 유전체 층 상의 게이트 전극들로서, 상기 게이트 전극들 각각은,
    상기 수평 방향을 따라 제1 폭을 포함하는, 상기 핀 구조물들의 상부 부분 위의 제1 부분 - 상기 제1 폭은 상기 제1 부분을 따라 변화함 - ; 및
    상기 수평 방향을 따라 제2 폭을 포함하는, 상기 핀 구조물들의 상부 부분 아래의 제2 부분 - 상기 제2 폭은 상기 제2 부분을 따라 일정하고 상기 제1 폭보다 큼 - 을 포함하는 것인, 상기 게이트 전극들; 및
    그 상부에 소스/드레인 컨택을 각각 갖는 소스/드레인 영역들을 포함하고, 상기 소스/드레인 영역들은 상기 핀 구조물들의 부분들 상에 배치되고 상기 게이트 전극들에 의해 덮이지 않는 것인, 반도체 구조물.
  10. 핀 전계 효과 트랜지스터(fin field effect transistor, finFET)에 있어서,
    그 상부에 핀 구조물들을 갖는 기판; 및
    상기 핀 구조물들 상의 게이트 전극들을 포함하고, 상기 게이트 전극들 각각은, 상부 부분 및 상기 상부 부분보다 폭이 넓은 하부 부분을 포함하고, 상기 상부 부분은 변화하는 폭을 갖고, 상기 하부 부분은 일정한 폭을 가지며, 각각의 게이트 전극의 상기 상부 부분과 상기 하부 부분 사이에 형성되는 경계는, 상기 핀 구조물들의 상부 표면과 동일 평면에 있는 것인, 핀 전계 효과 트랜지스터(finFET).
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