CN109427564A - 一种finFET及其形成方法 - Google Patents

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Abstract

在衬底上形成鳍式场效应晶体管(finFET)的方法包括在衬底上形成鳍结构，在鳍结构上形成氧化物层以及在氧化物层上形成多晶硅结构。该方法还包括修改多晶硅结构，从而使得修改的多晶硅结构的第一部分的第一水平尺寸小于修改的多晶硅结构的第二部分的第二水平尺寸。该方法还包括用栅极结构替换修改的多晶硅结构，其中，所述栅极结构的第一部分的第一水平尺寸小于所述栅极结构的第二部分的第二水平尺寸。

Description

一种finFET及其形成方法
技术领域
本发明实施例涉及一种finFET及其形成方法。
背景技术
随着半导体技术的进步，对更高的存储容量、更快的处理系统、更高的性能和更低的成本的需求不断增加。为了满足这些需求，半导体工业持续按比例缩小半导体器件的尺寸，诸如包括平面MOSFET和鳍式场效应晶体管(finFET)的金属氧化物半导体场效应晶体管(MOSFET)。这种按比例缩小已经增加了半导体制造工艺的复杂性。
发明内容
根据本发明的一些实施例，提供了一种在衬底上形成鳍式场效应晶体管(finFET)的方法，所述方法包括：在所述衬底上形成鳍结构；在所述鳍结构上形成保护层，其中，所述保护层包括位于所述鳍结构之上的顶面；在所述保护层上形成多晶硅结构；修改所述多晶硅结构，从而使得修改的多晶硅结构的第一部分的第一水平尺寸小于所述修改的多晶硅结构的第二部分的第二水平尺寸，其中，所述修改的多晶硅结构的第一部分在所述顶面之上延伸，而所述修改的多晶硅结构的第二部分在所述顶面之下延伸；以及用栅极结构替换所述修改的多晶硅结构，其中，所述栅极结构的第一部分的第一水平尺寸小于所述栅极结构的第二部分的第二水平尺寸，其中，所述栅极结构的第一部分在所述顶面之上延伸，而所述栅极结构的第二部分在所述顶面之下延伸。
根据本发明的另一些实施例，还提供了一种在衬底上形成鳍式场效应晶体管(finFET)的方法，所述方法包括：在所述衬底上形成鳍结构；在所述鳍结构上形成氧化物层；在所述氧化物层上形成多晶硅结构；修改所述多晶硅结构，从而使得修改的多晶硅结构的第一部分的第一水平尺寸小于所述修改的多晶硅结构的第二部分的第二水平尺寸；以及用栅极结构替换所述修改的多晶硅结构。
根据本发明的又一些实施例，还提供了一种位于衬底上的鳍式场效应晶体管(finFET)，所述鳍式场效应晶体管包括：鳍结构，位于所述衬底上；外延源极/漏极区域，位于所述鳍结构上；栅极结构，具有第一部分和第二部分，其中：所述第一部分的第一水平尺寸小于所述第二部分的第二水平尺寸，所述第一部分位于所述鳍结构的顶面之上，和所述第二部分位于所述鳍结构的顶面之下；以及源极/漏极接触结构，位于所述外延源极/漏极区域上，所述源极/漏极接触结构具有阻挡层，所述阻挡层被配置为防止所述源极/漏极接触结构和所述栅极结构之间的电短路。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1B是根据一些实施例的鳍式场效应晶体管(finFET)的等轴视图。
图2是根据一些实施例的用于制造finFET的方法的流程图。
图3A至图9A是根据一些实施例的处于其制造工艺的各个阶段的finFET的等轴视图。
图3B至图9B是根据一些实施例的处于其制造工艺的各个阶段的finFET的等轴视图。
将参照随后的附图描述示出的实施例。在附图中，相同的参考标号通常表示相同的、功能类似的和/或结构类似的元件。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文使用的，第二部件上形成第一部件意味着第一部件形成为与第二部件直接接触。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对位置术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
可以通过任何合适的方法图案化鳍式场效应晶体管(finFET)的鳍。例如，可以使用包括双重图案化和多重图案化工艺的一个或多个光刻工艺图案化鳍。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，允许创建例如具有比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一些实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。之后，去除牺牲层，并且之后可以使用剩余的间隔件图案化鳍。
应该注意，在说明书中对“一个实施例”、“实施例”、“示例实施例”、“示例性的”等的引用表示所描述的实施例可以包括特定的部件、结构或特性，但是不是每个实施例都必须包括特定的部件、结构或特性。此外，这种短语不一定是指相同的实施例。此外，当结合实施例描述特定部件、结构或特性时，无论是否明确描述，结合其它实施例来实现这种部件、结构或特性将在本领域技术人员的知识范围内。
应该理解，这里的措辞或术语是为了描述的目的而不是限制的目的，从而使得本说明书的术语或措辞由相关领域的技术人员根据本文的教导来解释。
如本文使用的，术语“选择性”是指在相同蚀刻条件下的两种材料的蚀刻速率的比率。
如本文使用的，术语“约”表示可以基于与主题半导体器件相关的特定技术节点而变化的给定量的值。基于特定技术节点，术语“约”可以表示给定量的值相对于该值的例如10-30％(例如，该值的±10％、±20％或±30％)内的变化。
如本文使用的，术语“基本”表示给定量的值相对于该值的±1％至±5％变化。
如本文使用的，术语“衬底”描述了添加至随后的材料层的材料。衬底本身可以被图案化。添加在衬底的顶部的材料可以被图案化或可以保持未被图案化。此外，该衬底可以是各种各样的半导体材料，诸如硅、锗、砷化镓、磷化铟等。可选地，该衬底可以由非导电材料制成，诸如，玻璃或蓝宝石晶圆。
如本文使用的，术语“高k”是指高介电常数。在半导体器件结构和制造工艺的领域中，高k是指介电常数大于SiO2的介电常数(例如，大于3.9)。
如本文使用的，术语“低k”是指小的介电常数。在半导体器件结构和制造工艺的领域中，低k是指介电常数小于SiO2的介电常数(例如小于3.9)。
如本文使用的，术语“p型”限定掺杂有p型掺杂剂(诸如硼)的结构、层和/或区域。
如本文使用的，术语“n型”限定掺杂有n型掺杂剂(诸如磷)的结构、层和/或区域。
如本文使用的，术语“垂直”意味着名义上(nominally)垂直于衬底的表面。
如本文使用的，术语“临界尺寸”是指finFET和/或集成电路的元件的最小部件尺寸(例如，线宽度)。
本发明提供了扩大用于形成finFET的接触结构(例如，S/D接触结构)的接触开口(例如，S/D接触开口)并且最小化finFET中的短沟道效应的示例性结构和方法。
图1A是根据一些实施例的finFET 100的等轴视图，并且图1B是根据一些实施例的沿着图1A的finFET 100的线A-A的截面图。以下参照图1A和1B描述finFET 100。finFET 100可以包括在微处理器、存储单元或其它集成电路中。应该认识到，图1A和图1B中的finFET100的视图示出为用于说明的目的并且可以不按比例绘制。
finFET 100形成在衬底102上并且可以包括浅沟槽隔离(STI)区域104、鳍结构106、源极/漏极(S/D)区域108、栅极结构110、设置在栅极结构110的相对侧上的间隔件120、栅极覆盖结构122、蚀刻停止层(ESL)124、层间介电(ILD)层126和S/D接触结构128。应该理解，即使图1A示出了位于一个S/D接触结构128下方的一个S/D区域108，但是其它S/D区域108位于其它S/D接触结构128下方。
在一些实施例中，finFET 100可以是具有多个鳍结构106的多鳍finFET，或finFET100可以是具有一个鳍结构106的单鳍finFET。在一些实施例中，由于与单鳍finFET相比，多鳍finFET具有更大的有效沟道宽度，因此诸如finFET的多鳍finFET用于高电流驱动器件(例如，电流源)。在一些实施例中，由于与诸如finFET 100的多鳍finFET相比，它们具有更小的器件面积，因此单鳍finFET(未示出)可以用于高密度器件(例如，高密度存储器件)。
衬底102是其上形成finFET100的物理材料。衬底102可以是半导体材料，例如但不限于硅。在一些实施例中，衬底102包括晶体硅衬底(例如，晶圆)。在一些实施例中，衬底102包括(i)元素半导体，诸如锗；(ii)化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；(iii)合金半导体，包括碳化硅锗、硅锗、磷砷化镓、磷化镓铟、砷化镓铟、磷砷化镓铟、砷化铝铟和/或砷化铝镓；或(iv)它们的组合。此外，取决于设计需求(例如，p型衬底或n型衬底)，可以掺杂衬底102。在一些实施例中，可以用p型掺杂剂(例如硼、铟、铝或镓)或n型掺杂剂(例如，磷或砷)掺杂衬底102。
STI区域104可以提供finFET 100与集成或沉积至衬底102上的相邻的有源和无源元件(此处未示出)的电隔离。STI区域104可以由介电材料制成。在一些实施例中，STI区域104可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其它合适的绝缘材料。在一些实施例中，STI区域104可以包括多层结构。
鳍结构106可以沿着X轴横穿并且穿过栅极结构110。鳍结构106每个均包括位于栅极结构110下面的鳍区域。鳍结构106的鳍区域可以在STI区域104之上延伸并且可以由栅极结构110包裹环绕。在一些实施例中，鳍结构106包括与衬底102类似的材料。在一些实施例中，鳍结构106由衬底102的光刻图案化和蚀刻形成。根据一些实施例，鳍结构106可以具有在从约5nm至约10nm的范围内的相应的宽度W1。基于本文公开的内容，应该意识到，用于鳍结构106的其它宽度和材料均在本发明的范围和精神内。
在一些实施例中，S/D区域108可以是合并的区域并且可以包括外延生长的半导体材料。在一些实施例中，外延生长的半导体材料是与衬底102的材料相同的材料。在一些实施例中，外延生长的半导体材料包括与衬底102的材料不同的材料。外延生长的半导体材料可以包括：(i)半导体材料，诸如锗或硅；(ii)化合物半导体材料，诸如砷化镓和/或砷化铝镓；或(iii)半导体合金，诸如硅锗和/或磷砷化镓。用于S/D区域108的其它材料均在本发明的范围和精神内。
在一些实施例中，可以通过(i)化学汽相沉积(CVD)(诸如通过低压CVD(LPCVD)、原子层CVD(ALCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)或合适的CVD；(ii)分子束外延(MBE)工艺；(iii)合适的外延工艺；或(iv)它们的组合生长S/D区域108。在一些实施例中，可以通过外延沉积/部分蚀刻工艺生长S/D区域108，其重复外延沉积/部分蚀刻工艺至少一次。这种重复的沉积/部分蚀刻工艺也称为“循环沉积蚀刻(CDE)工艺”。在一些实施例中，可以通过选择性外延生长(SEG)生长S/D区域108，其中，添加蚀刻气体以促进半导体材料在鳍结构的暴露表面上但不在绝缘材料(例如，STI区域104的介电材料)上的选择性生长。用于外延生长S/D区域108的其它方法均在本发明的范围和精神内。
在一些实施例中，S/D区域108可以是p型区域或n型区域。在一些实施例中，p型S/D区域108可以包括SiGe并且可以使用p型掺杂剂(诸如硼、铟或镓)在外延生长工艺期间原位掺杂。对于p型原位掺杂，可以使用诸如但不限于乙硼烷(B2H6)、三氟化硼(BF3)的p型掺杂前体和/或其它p型掺杂前体。在一些实施例中，n型S/D区域108可以包括Si，并且可以使用n型掺杂剂(诸如磷或砷)在外延生长工艺期间原位掺杂。对于n型原位掺杂，可以使用诸如但不限于磷化氢(PH3)、砷化氢(AsH3)的n型掺杂前体和/或其它n型掺杂前体。在一些实施例中，S/D区域108不是原位掺杂的，并且实施离子注入工艺以掺杂S/D区域108。
每个栅极结构110均包括介电层116和栅电极118。此外，在一些实施例中，栅极结构110可以包括氧化物层114。在一些实施例中，氧化物层114可以不存在。在一些实施例中，通过栅极替换工艺形成栅极结构110。
每个栅极结构110均具有第一栅极部分110A和第二栅极部分110B。栅极部分110A是栅极结构110在鳍区域(未示出)的顶面之上延伸的部分。鳍区域是鳍结构106位于栅极结构110下面的部分。栅极部分110B是栅极结构110位于鳍区域的顶面之下的部分。栅极部分110A和110B沿着X轴(栅极长度)具有相应的第一水平尺寸Lg1和第二水平尺寸Lg2(图1B所示)。在一些实施例中，栅极长度Lg2可以大于栅极长度Lg1，大出的值在从约1nm至约4nm的范围内。在一些实施例中，栅极长度Lg1可以在从约8nm至约12nm的范围内并且栅极长度Lg2可以在从约9nm至约16nm的范围内。
每个栅极结构110沿着Z轴的变化的栅极长度可以帮助扩大用于形成S/D接触结构128的窗口并且最小化finFET 100的短沟道效应。栅极部分110A可以根据需要形成为具有栅极长度Lg1以扩大用于形成S/D接触结构128的窗口，而不损坏栅极结构110和/或不使S/D接触结构128与栅极结构110短路。然而，根据需要，栅极部分110B可以形成为具有栅极长度Lg2，以最小化短沟道效应，并且因此改进finFET 100的性能。例如，栅极部分110A可以形成为具有小于栅极长度Lg2的栅极长度Lg1，以扩大用于栅极结构110之间以及栅极结构110和邻近的元件(未示出)之间的S/D接触结构128的窗口。并且，栅极部分110B可以形成为具有大于例如12nm的栅极长度Lg2，以最小化finFET 100的短沟道效应。
再次参照图1A和图1B，介电层116邻近于栅电极118并且与栅电极118接触。介电层116可以具有约1nm至约5nm的范围内的厚度。介电层116可以包括氧化硅，并且可以通过CVD、原子层沉积(ALD)、物理汽相沉积(PVD)、电子束蒸发或其它合适的工艺形成。在一些实施例中，介电层116可以包括(i)氧化硅、氮化硅和/或氧氮化硅层，(ii)高k介电材料，诸如氧化铪(HfO2)、氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O3)、硅酸铪(HfSiO4)、氧化锆(ZrO2)、硅酸锆(ZrSiO2)，(iii)具有锂(Li)、铍(Be)、镁(Mg)、钙(Ca)、锶(Sr)、钪(Sc)、钇(Y)、锆(Zr)、铝(Al)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)或镥(Lu)的氧化物的高k介电材料，或(iv)它们的组合。可以通过ALD和/或其它合适的方法形成高k介电层。在一些实施例中，介电层116包括绝缘材料层的单层或堆叠件。基于本文公开的内容，应该意识到，用于介电层116的其它材料和形成方法均在本发明的范围和精神内。
在一些实施例中，氧化物层114可以与间隔件120接触并且在栅极替换工艺期间的多晶硅结构的去除之后的湿清洗工艺期间形成(参照图6A至图7A和图6B至图7B描述的)。在一些实施例中，氧化物层114可以具有在从约0.5nm至约2nm的范围的厚度。
栅电极118可以包括栅极功函金属层(未示出)和栅极金属填充层(未示出)。在一些实施例中，栅极功函金属层设置在介电层116上。栅极功函金属层可以包括单个金属层或金属堆叠层。金属堆叠层可以包括具有彼此类似或不同的功函数的金属。在一些实施例中，栅极功函金属层可以包括例如铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、银(Ag)、碳化钽(TaC)、氮化钽硅(TaSiN)、碳氮化钽(TaCN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钨(WN)、金属合金和/或它们的组合。栅极功函金属层可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成。在一些实施例中，栅极功函金属层具有在从约2nm至约15nm的范围内的厚度。基于本文公开的内容，应该意识到，用于栅极功函金属层的其它材料、形成方法和厚度均在本发明的范围和精神内。
栅极金属填充层可以包括单个金属层或金属堆叠层。金属堆叠层可以包括彼此不同的金属。在一些实施例中，栅极金属填充层可以包括合适的导电材料，诸如Ti、银(Ag)、Al、氮化钛铝(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化钽硅(TaSiN)、锰(Mn)、Zr、氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、氮化钨(WN)、铜(Cu)、钨(W)、钴(Co)、镍(Ni)、碳化钛(TiC)、碳化钛铝(TiAlC)、碳化钽铝(TaAlC)、金属合金和/或它们的组合。可以通过ALD、PVD、CVD或其它合适的沉积工艺形成栅极金属填充层。基于本文公开的内容，应该意识到，用于栅极金属填充层的其它材料和形成方法均在本发明的范围和精神内。
根据一些实施例，间隔件120形成栅极结构110的侧壁并且与氧化物层114接触或当氧化物层114不存在时与介电层116接触。间隔件120可以包括绝缘材料，诸如氧化硅、氮化硅、低k材料或它们的组合。间隔件120可以具有介电常数小于3.9(例如，小于3.5、3或2.8)的低k材料。在一些实施例中，间隔件120的每个均可以具有在在从约7nm至约10nm的范围内的厚度。基于本文公开的内容，应该意识到，用于间隔件120的其它材料和厚度均在本发明的范围和精神内。
每个栅极覆盖结构122均设置在相应的一个栅极结构110、间隔件120、ESL 124和/或ILD 126上并且被配置为在finFET 100的随后的处理期间保护这些下面的结构和/或层。例如，栅极覆盖结构122可以被配置为在S/D接触结构128的形成期间用作蚀刻停止层。在一些实施例中，每个栅极覆盖结构均具有可以在从约10nm至约70nm的范围的厚度122t。每个栅极覆盖结构122均可以包括绝缘材料的一层或多层，绝缘材料具有(i)基于氮化物的材料，诸如氮化硅、富硅氮化物、氮氧化硅、氮化钛；(ii)基于碳化物的材料，诸如碳化硅、碳化钛、碳化钨、其它合适的金属碳化物；(iii)元素半导体，诸如硅；(iv)基于金属氧化物的材料；或(v)它们的组合。在一些实施例中，每个栅极覆盖结构122均可以包括绝缘材料层的堆叠件，其中，堆叠件的每层均可以具有与堆叠件中的每一其它层不同的材料和尺寸。层的堆叠件可以包括两层以上绝缘材料。用于栅极覆盖结构122的其它材料和厚度均在本发明的范围和精神内。
ESL 124可以被配置为保护没有与源极/漏极(S/D)接触结构128接触的栅极结构110和/或S/D区域108的部分。可以例如在ILD层126和/或S/D接触结构128的形成期间提供这种保护。ESL 124可以设置在间隔件120的侧上。在一些实施例中，ESL 124包括例如氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)、氮化硼(BN)、硅氮化硼(SiBN)、硅碳氮化硼(SiCBN)或它们的组合。在一些实施例中，ESL124包括通过LPCVD、等离子体增强化学汽相沉积(PECVD)、CVD形成的氮化硅或氧化硅或通过高高宽比工艺(HARP)形成的氧化硅。在一些实施例中，ESL 124可以具有在从约3nm至10nm或从约10nm至约30nm的范围内的厚度。基于本文公开的内容，应该意识到，用于ESL124的其它材料、形成方法和厚度均在本发明的范围和精神内。
ILD层126可以设置在ESL 124上，并且可以包括使用适用于可流动介电材料(例如，可流动氧化硅、可流动氮化硅、可流动氮氧化硅、可流动碳化硅或可流动碳氧化硅)的沉积方法沉积的介电材料。例如，可流动氧化硅可以使用可流动CVD(FCVD)沉积。在一些实施例中，介电材料是氧化硅。在一些实施例中，ILD层126可以具有在从约50nm至约200nm的范围内的厚度。基于本文公开的内容，应该意识到，用于ILD层126的其它材料、厚度和形成方法均在本发明的范围和精神内。
S/D接触结构128可以被配置为将finFET 100的相应的S/D区域108电连接至finFET 100和/或集成电路的其它元件。可以在ILD层126内形成S/D接触结构128。每个S/D接触结构128均可以包括金属硅化物层(未示出)、阻挡层130和导电区域132。金属硅化物层位于S/D区域108和导电区域132的顶面之间的界面处。在一些实施例中，在金属硅化物层和导电区域132之间存在导电衬垫(未示出)。导电衬垫可被配置为用作扩散阻挡件，以在导电区域132的形成期间防止不期望的原子和/或离子扩散至S/D区域108中。在一些实施例中，导电衬垫可以包括诸如TiN、Ti、Ni、TaN、Ta或它们的组合的导电材料的单层或堆叠件。在一些实施例中，导电衬垫可以用作增粘层、胶层、底漆层、保护层和/或成核层。根据一些实施例，导电衬垫可以具有在从约1nm至约2nm的范围内的厚度。
在一些实施例中，金属硅化物层可以包括金属硅化物并且可以在相应的导电区域132以及对应的S/D区域108之间提供低电阻界面。用于形成金属硅化物的金属的实例是Co、Ti或Ni。
在一些实施例中，沿着蚀刻的ILD层126*和栅极覆盖结构122的层的侧壁沉积阻挡层130。蚀刻的ILD层126*可以通过蚀刻S/D区108上的ILD层126的部分形成。阻挡层130可以位于导电区域132的侧壁上而没有位于导电区域132的底面上。在一些实施例中，阻挡层130可以不与S/D区域108的顶面接触。阻挡层130可以包括氮化物或氧化物材料并且提供防止S/D接触结构128与栅极结构110电短路的额外阻挡。
在一些实施例中，导电区域132可以包括导电材料，诸如W、Al或Co。在一些实施例中，每个导电区域132均可以具有在从约15nm至约25nm的范围内的平均水平尺寸(例如，宽度)，并且每个均可以具有在从约400nm至约600nm的范围内的平均垂直尺寸(例如，高度)。基于本文公开的内容，应该意识到，用于导电衬垫、金属硅化物层、阻挡层130以及导电区域132的其它材料和尺寸均在本发明的范围和精神内。
图1A至图1B示出了两个栅极结构110。然而，基于本文公开的内容，应该意识到，finFET 100可以具有与栅极结构110类似和/或平行的额外的栅极结构。此外，为了简单起见，可以通过使用省略的其它结构组件(诸如，栅极接触结构、导电通孔、导线、介电层、钝化层等)将finFET 100并入至集成电路。基于本文公开的内容，应该意识到，STI区域104、鳍结构106、S/D区域108、栅极结构110、间隔件120、ESL 124、ILD层126和S/D接触结构128的截面形状是示例性的并且不旨在限制。
图2是根据一些实施例的用于制造finFET 100的示例性方法200的流程图。为了说明的目的，图2中示出的操作将参照用于制造如图3A至图9A和图3B至图9B示出的finFET的示例性制造工艺描述。图3A至图9A是处于制造的各个阶段的finFET 100的等轴视图，并且图3B至图9B是根据一些实施例的沿着图3A至图9A的相应的结构的线A-A截取的截面图。操作可以以不同的顺序实施或根据特定的应用而没有实施。应该注意，方法200没有产生完整的finFET 100。因此，应该理解，可以在方法200之前、期间和之后提供额外的工艺，并且可以仅在此处简单地描述一些其它工艺。以上描述了与图1A至图1B中的元件具有相同标注的图3A至图9A和图3B至图9B中的元件。
在操作205中，在衬底上形成鳍结构和STI区域，在鳍结构上形成保护氧化物层并且在保护氧化物层上形成多晶硅结构。例如，如图3A和图3B所示，在衬底102上形成鳍结构106和STI区域104，在鳍结构106上形成保护氧化物层334并且在保护氧化物层334上形成多晶硅结构336。可以通过形成在未蚀刻的衬底102上的图案化的硬掩模层(未示出)蚀刻衬底102来形成鳍结构106。在一些实施例中，硬掩模层的一层或多层是包括例如使用热氧化工艺形成的氧化硅的薄膜。在一些实施例中，使用例如CVD、LPCVD、PECVD、其它合适的工艺和/或它们的组合，由氮化硅形成硬掩模层的一层或多层。在一些实施例中，每个鳍结构106均可以具有小于约30nm的鳍宽度W。
形成鳍结构106之后，形成STI区域104，其可以包括在鳍结构106上沉积绝缘材料层、化学机械抛光(CMP)工艺和蚀刻工艺。CMP工艺可以去除图案化的硬掩模层和绝缘材料层的部分以使绝缘材料层的顶面与鳍结构106的顶面基本共面。CMP工艺随后可以是蚀刻工艺以回蚀刻绝缘材料层。
例如，通过干蚀刻工艺、湿蚀刻工艺和/或它们的组合实施绝缘材料层的回蚀刻。在一些实施例中，干蚀刻工艺可以包括具有八氟环丁烷(C4F8)、氩(Ar)、氧(O2)、氦(He)、三氟甲烷(CHF3)和He、四氟化碳(CF4)、二氟甲烷(CH2F2)、氯气(Cl2)、溴化氢(HBr)和/或它们的组合的气体混合物的等离子体干蚀刻工艺。在一些实施例中，可以在从约1mTorr至约5mTorr的压力范围下实施干蚀刻工艺。在一些实施例中，可以在从约5mTorr至约100mTorr的压力范围(例如，约20mTorr、约30mTorr或约40mTorr)和在从约50℃至约120℃的温度范围下实施蚀刻工艺。在一些实施例中，湿蚀刻工艺可以包括稀释的氢氟酸(DHF)处理、过氧化铵混合物(APM)、过氧化氢混合物(SPM)、热去离子水(DI水)或它们的组合。在一些实施例中，湿蚀刻工艺包括使用氨(NH3)、氢氟酸(HF)、其它蚀刻剂和/或它们的组合的蚀刻工艺。
在一些实施例中，绝缘材料层包括例如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料。在一些实施例中，可以使用硅烷(SiH4)和氧(O2)作为反应前体，使用可流动化学汽相沉积(FCVD)工艺、高密度等离子体(HDP)CVD工艺来沉积绝缘材料层108*。在一些实施例中，使用次大气压CVD(SACVD)工艺或高高宽比工艺(HARP)形成绝缘材料层108*，其中，工艺气体可以包括正硅酸乙酯(TEOS)和/或臭氧(O3)。在一些实施例中，使用诸如氢倍半硅氧烷(HSQ)或甲基倍半硅氧烷(MSQ)的旋涂电介质(SOD)来形成绝缘材料层。
形成STI区域104之后，可以沉积保护氧化物层334。如图3A和图3B所示，在鳍结构106和STI区域104上毯式沉积保护氧化物层334的材料。保护氧化物层334可以包括诸如氧化硅的合适的氧化物材料，并且可以使用诸如CVD或ALD的合适的沉积工艺沉积。在一些实施例中，保护氧化物层334可以具有在从约1nm至约3nm的范围的厚度334t。基于本文公开的内容，应该意识到，用于保护氧化物层334的其它氧化物材料、形成方法和厚度均在本发明的范围和精神内。
保护氧化物层334可以有助于随后在栅极替换工艺中可以由栅极结构110替换的多晶硅结构336的图案化和蚀刻期间保护鳍结构106。在多晶硅结构336的形成期间，保护氧化物层334的存在允许从鳍结构106之间的高高宽比间隔342(例如，大于1:15、1:18或1:20的高宽比)蚀刻多晶硅而基本不蚀刻和/或损坏鳍结构106。
在一些实施例中，当finFET 100用作形成在集成电路(IC)的核心区域(也可以称为“逻辑区域”或“存储区域”)中的核心电路(也可以称为“逻辑电路”或“存储电路”)中的非输入/输出(非IO)器件时，可以在随后的栅极替换工艺期间去除保护氧化物层334。在一些实施例中，非IO器件称为被配置为不直接处理输入/输出电压/电流的核心器件、逻辑器件和/或存储器件。在一些实施例中，非IO器件包括诸如NAND、NOR、INVERTER或它们的组合的逻辑门。在一些实施例中，非IO器件包括诸如静态随机存取存储器(SRAM)器件的存储器件。
在一些实施例中，当finFET 100用作形成在IC的外围区域(也可以称为“IO区域”或“高压区域”)中形成的外围电路(例如，IO电路)中的输入/输出(IO)器件时，保护氧化物层334可以不被去除并且形成栅极结构110的栅极介电层的一部分。IO器件可以被配置为处理IC的输入/输出电压/电流，并且容许比非IO器件更大的电压或电流摆幅。
如图3A和图3B所示，形成保护氧化物层334之后，可以形成多晶硅结构336。在一些实施例中，多晶硅结构336的垂直尺寸336t可以在从约90nm至约200nm的范围内。在一些实施例中，多晶硅结构336的栅极长度336L可以在从约10nm至约30nm(例如，10nm至30nm)的范围内。在一些实施例中，栅极长度336L可以在从约3nm至约10nm(例如，3nm至10nm)的范围内。在一些实施例中，栅极长度336L可以小于3nm。在一些实施例中，通过多晶硅的毯式沉积以及随后的图案化和蚀刻沉积的多晶硅来形成多晶硅结构336。沉积工艺可以包括CVD、PVD、ALD、其它合适的沉积方法和/或它们的组合。图案化工艺包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光，曝光后烘烤、显影光刻胶、清洗、干燥(例如，硬烘烤)、其它合适的工艺和/或它们的组合。蚀刻工艺可以包括干蚀刻、湿蚀刻和/或其它蚀刻方法(例如，反应离子蚀刻)。
在一些实施例中，蚀刻沉积的多晶硅以形成多晶硅结构336可以包括四个蚀刻步骤。在一些实施例中，第一多晶硅蚀刻步骤可以包括使用具有溴化氢(HBr)、氧气(O2)、三氟甲烷(CHF3)和氯气(Cl2)的气体混合物。在一些实施例中，第二多晶硅蚀刻步骤可以包括使用在约45mTorr至约60mTorr的压力下具有HBr、O2、Cl2和氮气(N2)的气体混合物。在一些实施例中，第三多晶硅蚀刻步骤可以包括使用在约45mTorr至约60mTorr的压力下具有HBr、O2、Cl2、N2和氩气(Ar)的气体混合物。在一些实施例中，第四多晶硅蚀刻步骤可以包括使用在约45mTorr至约60mTorr的压力下具有HBr、O2、Cl2和N2的气体混合物。在一些实施例中，第一多晶硅蚀刻步骤可以具有比第二、第三和/或第四多晶硅蚀刻步骤更高的多晶硅蚀刻速率。第一多晶硅蚀刻步骤用于蚀刻毯式沉积的多晶硅的位于鳍结构106之上的不是多晶硅结构336的一部分的部分。第二、第三和第四多晶硅蚀刻步骤用于蚀刻毯式沉积的多晶硅的位于高高宽比间隔342内的不是多晶硅结构336的一部分的部分。
在一些实施例中，可以在随后处理期间在栅极替换工艺中替换多晶硅结构336和硬掩模层338和340以形成以上讨论的栅极结构110。在一些实施例中，可以图案化多晶硅结构336上的硬掩模层338和340以保护多晶硅结构336免受随后处理步骤的影响。硬掩模层338可以包括诸如氮化硅的氮化物材料并且硬掩模层340可以包括诸如氧化硅的氧化物材料。
参照图2，在操作210中，修整多晶硅结构的部分。例如，对多晶硅结构336实施修整工艺(参照图4A至图5A和图4B至图5B描述的)以形成如图5A和图5B所示的修整的多晶硅结构336*。修整工艺可以包括氧化工艺和蚀刻工艺。氧化工艺可以包括高度氧化环境中以在从约40℃至100℃的范围的温度加热图3A和图3B所示的结构。在一些实施例中，氧化温度可以介于约60℃和约90℃之间的范围内。氧化环境可以是具有氧和氮的氧等离子体环境以氧化多晶硅结构336的部分。在一些实施例中，在氧化工艺中，氩可以与氧一起使用。在一些实施例中，氧化压力可以介于约10mTorr和约1000mTorr之间的范围内。在一些实施例中，氧化工艺可以实施约40s至约180s之间的时间长度。
在一些实施例中，多晶硅结构336的上部336A以比多晶硅结构336的下部336B更快的速率氧化。在一些实施例中，上部336A是在保护氧化物层334的顶面334s之上延伸的多晶硅结构336的部分。在一些实施例中，上部336A是在鳍结构106的顶面之上延伸的多晶硅结构336的部分，特别是当保护氧化物层334具有小于预定值(例如，约1nm)的厚度。更快的氧化速率可能是由于氧等离子体相比于下部336B更快地扩散至上部336A。在一些实施例中，结构差异会导致多晶硅结构336的不同部分中的等离子体和气体扩散变化。例如，在保护氧化物层334的顶面334s之下延伸的多晶硅结构336的部分邻近于鳍结构106。因此，与不邻近于鳍结构106的在顶面334s之上延伸的多晶硅结构的部分相比，位于顶面334s之下的这些部分具有更不易于获得气体等离子体的表面区。上部336A具有氧化的多晶硅区域444，每个氧化的多晶硅区域444均具有在从约2nm至约4nm的范围的厚度444t。在一些实施例中，厚度444t除以栅极长度336L的比率可以介于约1:14和约1:5之间(例如，介于1:14和1:5之间)。下部336B具有氧化的多晶硅区域446，氧化的多晶硅区域446每个均具有在从约0.5nm至约2nm的范围的厚度446t。厚度444t和446t可以彼此不同。在一些实施例中，硬掩模层338的部分448可以在氧化工艺期间与多晶硅结构336基本上同时被氧化。部分448可以具有在从约2nm至约4nm的范围的厚度448t。在一些实施例中，厚度444t和448t可以彼此基本相等。
氧化工艺随后可以是蚀刻工艺以基本同时去除氧化区域444、446和448，并且形成如图5A和图5B所示的修整的多晶硅结构336*、修整的硬掩模层338*和340*。蚀刻工艺可以包括湿蚀刻工艺、干蚀刻工艺和/或它们的组合。在一些实施例中，湿蚀刻工艺可以包括用稀释的氢氟酸(HF)溶液处理图4A和图4B所示的结构和/或对图4A和图4B所示的结构实施蚀刻工艺。蚀刻工艺可以提供不同材料之间的高蚀刻选择性。例如，蚀刻工艺可以以比硅材料高得多的蚀刻速率蚀刻氧化硅材料，从而可以去除氧化的材料而不损坏下面的硅材料。
蚀刻工艺可以使用氨(NH3)和氢氟酸(HF)作为蚀刻剂和惰性气体，诸如Ar、氙(Xe)、He或它们的组合。在一些实施例中，在蚀刻工艺中使用的HF和NH3的流速可以各自在从约10sccm至约100sccm的范围(例如，约20sccm、30sccm或40sccm)内。在一些实施例中，可以在约5毫托至约100毫托的范围(例如，约20毫托、约30毫托或约40毫托)的压力和在从约35℃至约75℃的范围的温度下实施蚀刻工艺。
在一些实施例中，干蚀刻工艺可以包括对图4A和图4B所示的结构实施蚀刻工艺。蚀刻工艺可以包括在从约35℃至约85℃的范围的温度下的远程等离子体辅助干蚀刻工艺。远程等离子体辅助干蚀刻工艺包括将图4A和图4B所示结构的暴露于具有三氟化氮(NF3)和氨(NH3)的气体混合物。气体混合物通过远程等离子体系统(RPS)一起流入反应区域内。在一些实施例中，NH3流速可以是NF3流速的两倍，这转化为约2:1的氢与氟原子流量比。在一些实施例中，氢与氟原子流量比可以小于1:1、小于1:2、小于1:4、大于5:1、大于10:1或大于20:1。
修整的多晶硅结构336*的每个均具有第一部分336A*和第二部分336B*。如图5A和图5B所示，部分336A*是修整的多晶硅结构336*的在保护氧化物层334的顶面334s之上延伸的部分，并且部分336B*是修整的多晶硅结构336*的位于保护氧化物层334的顶面334s之下的部分。部分336A*和336B*沿着X轴具有相应的第一水平尺寸(例如，长度)336At*和第二水平尺寸(例如，长度)336Bt*(如图5B所示)。在一些实施例中，336Bt*可以大于336At*，并且大出的值在从约1nm至约4nm的范围内。在一些实施例中，336At*可以在从约8nm至约12nm的范围，并且336Bt*可以在从约9nm至约16nm的范围。在一些实施例中，336At*除以336Bt*的长度比率可以介于约1:1.2至约1:1.1之间(例如，介于1:1.2至1:1.1之间)。在一些实施例中，长度比率可以小于1:1.2或大于1:1.1。在一些实施例中，第一水平尺寸336At*可以在整个第一部分336A*上沿着Z轴变化。例如，基本上在第一部分336A*的顶部、中部和下部位置(沿着Z轴)处测量的第一水平尺寸336At*可以不同。在一些实施例中，在第一部分336A*的基本中部位置处测量的第一水平尺寸336At*可以大于在基本顶部或底部位置处进行的宽度测量。在一些实施例中，在第一部分336A*的基本顶部、中部和下部位置(沿着Z轴)处测量的第一水平尺寸336At*可以大致相同。
每个修整的多晶硅结构336*的沿着Z轴的变化的宽度可以帮助扩大用于在S/D区域108上形成S/D接触结构128的窗口550(参照图1A和图1B描述的)和最小化finFET100中的短沟道效应。具有厚度336At*的第一部分336A*可以基本等于栅极结构110的栅极长度Lg1，栅极结构110随后可以通过在栅极替换工艺中替换修整的多晶硅结构336*形成。然而，具有厚度336Bt*的第二部分336B*可以基本等于栅极结构110的栅极长度Lg2。在修整的多晶硅结构336*由栅极结构110替换之后，厚度336At*和336Bt*可以基本等于栅极结构110的相应栅极长度Lg1和Lg2。在一些实施例中，第一部分336A*可以具有小于12nm(例如，在从约5nm至约11nm的范围内)的厚度336At*以扩大用于栅极结构110之间和栅极结构110与邻近的元件(未示出)之间的S/D接触结构128的窗口。第二部分336B*可以具有大于例如12nm(例如，在从约13nm至约30nm的范围内)的厚度336Bt*，以最小化finFET100中的短沟道效应。
参照图2，在操作215中，在修整的多晶硅结构的侧壁上形成间隔件并且形成外延S/D区域。例如，如图6A和图6B所示，可以在修整的多晶硅结构336*的侧壁上形成间隔件120并且可以在鳍结构106的凹进部分上形成外延S/D区域108。
间隔件120的形成包括通过CVD、PVD或ALD工艺在如图5A和图5B所示的结构上毯式沉积绝缘材料(例如，氧化物或氮化物材料)，以及随后进行图案化工艺、蚀刻工艺(例如，反应离子蚀刻或使用氯基或氟基蚀刻剂的其它干蚀刻工艺)和其它合适的工艺。根据一些实施例，每个间隔件120均具有在从约5nm至约15nm的范围内的厚度120t。
在形成间隔件120之后，回蚀刻鳍结构106的未由修整的多晶硅结构336*和间隔件120覆盖的部分。在一些实施例中，可以实施偏置蚀刻工艺以回蚀刻鳍结构106的这些部分。可以在约1mTorr至1000mTorr的压力下、约50W至约1000W的功率下、约20V至约500V的偏压下、约40℃至约60℃的温度下，使用HBr和/或Cl2作为蚀刻气体实施蚀刻工艺。在蚀刻工艺期间，由修整的硬掩模层338*和340*保护修整的多晶硅结构336*免受蚀刻的影响。
回蚀刻工艺随后可以是鳍结构106的凹进部分上的S/D区域108的外延生长。在一些实施例中，可以通过(i)化学汽相沉积(CVD)(诸如通过LPCVD、原子层CVD(ALCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)或任何合适的CVD；(ii)分子束外延(MBE)工艺；(iii)任何合适的外延工艺；或(iv)它们的组合生长S/D区域108。在一些实施例中，可以通过外延沉积/部分蚀刻工艺生长S/D区域108，其重复外延沉积/部分蚀刻工艺至少一次。如上所述，这种重复的沉积/部分蚀刻工艺为CDE工艺。在一些实施例中，可以通过选择性外延生长(SEG)生长S/D区域108，其中，添加蚀刻气体以促进半导体材料在鳍结构106的凹进部分上但不在绝缘材料(例如，STI区域104的介电材料)上的选择性生长。
在一些实施例中，S/D区域108可以是p型或n型。在一些实施例中，p型S/D区域108可以包括SiGe并且可以使用p型掺杂剂(诸如硼、铟或镓)在外延生长工艺期间原位掺杂。对于p型原位掺杂，可以使用诸如但不限于乙硼烷(B2H6)、三氟化硼(BF3)的p型掺杂前体和/或其它p型掺杂前体。在一些实施例中，n型S/D区域108可以包括Si，并且可以使用n型掺杂剂(诸如磷或砷)在外延生长工艺期间原位掺杂。对于n型原位掺杂，可以使用诸如但不限于磷化氢(PH3)、砷化氢(AsH3)的n型掺杂前体和/或其它n型掺杂前体。
在一些实施例中，如图6A和图6B所示，形成S/D区域108之后，形成ESL 124和ILD层126。在一些实施例中，ESL 124可以包括例如SiNx、SiON、SiC、SiCN、BN、SiBN、SiCBN和/或它们的组合。在一些实施例中，ESL124包括通过LPCVD、PECVD、CVD或ALD形成的氮化硅。在一些实施例中，ILD层126包括介电材料。可以使用适用于可流动介电材料(例如，可流动氧化硅)的沉积方法来沉积ILD层126的介电材料。
参照图2，在操作220中，用栅极结构替换修整的多晶硅结构。例如，如图7A和图7B所示，可以在去除修整的多晶硅结构336*之后形成栅极结构110。可以使用干蚀刻工艺(例如，反应离子蚀刻)或湿蚀刻工艺实施修整的多晶硅结构336*的去除。在一些实施例中，在修整的多晶硅结构336*的蚀刻中使用的气体蚀刻剂可以包括氯、氟或溴。在一些实施例中，使用NH4OH湿蚀刻来去除修整的多晶硅结构336*，或可以使用干蚀刻、随后的湿蚀刻工艺来去除修整的多晶硅结构336*。
修整的多晶硅结构336*的去除随后可以是保护氧化物层334的位于多晶硅结构336*下方的暴露部分的去除。可以使用干蚀刻工艺(例如，反应离子蚀刻)、湿蚀刻工艺(例如，使用稀释的HF)和/或它们的组合实施去除工艺。在一些实施例中，在干蚀刻工艺中使用的气体蚀刻剂可以包括氯、氟、溴和/或它们的组合。
保护氧化物层334的暴露部分的去除随后可以是栅极结构110的形成，栅极结构110的形成包括氧化物层114的形成和随后的介电层116和栅电极118的沉积。可以在保护氧化物层334的去除之后的湿清洗工艺期间形成氧化物层114。在一些实施例中，氧化物层114可以具有在从约0.5nm至约2nm的范围的厚度。
介电层116可以包括通过CVD、ALD、PVD、电子束蒸发、其它合适的工艺和/或它们的组合形成的氧化硅。在一些实施例中，介电层116可以包括(i)氧化硅、氮化硅和/或氧氮化硅层，(ii)高k介电材料，诸如氧化铪(HfO2)、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2，(iii)具有Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb或Lu的氧化物的高k介电材料，或(iv)它们的组合。可以通过ALD、其它合适的方法和/或它们的组合形成高k介电层。在一些实施例中，介电层116包括绝缘材料层的单层或堆叠件。
沉积介电层116之后，可以沉积栅电极118。栅电极118可以包括单金属层或金属堆叠层。金属堆叠层可以包括彼此不同的金属。在一些实施例中，栅电极118可以包括诸如Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、Co、Ni、TiC、TiAlC、TaAlC、金属合金和/或它们的组合的合适的导电材料。可以通过ALD、PVD、CVD或其它合适的沉积工艺形成栅电极118。
可以通过CMP工艺平坦化沉积的氧化物层114、介电层116和栅电极118。如图7A和图7B所示，CMP工艺使氧化物层114、介电层116和栅电极118的顶面与ILD层126的顶面共面。
参照图2，在操作225中，形成栅极覆盖结构和S/D接触开口。例如，如图8A和图8B所示，在栅极结构110上形成栅极覆盖结构122并且在外延区域108上形成S/D接触开口850。在一些实施例中，栅极覆盖结构122的形成包括使用例如CVD、ALD、其它合适的沉积工艺和/或它们的组合在如图7A和图7B所示的结构上沉积栅极覆盖结构122的材料。栅极覆盖结构122的每个均可以包括绝缘材料的一层或多层，绝缘材料具有(i)基于氮化物的材料，诸如氮化硅、富硅氮化物、氮氧化硅、氮化钛；(ii)基于碳化物的材料，诸如碳化硅、碳化钛、碳化钨、其它合适的金属碳化物；(iii)元素半导体，诸如硅；(iv)基于金属氧化物的材料；或(v)它们的组合。在一些实施例中，栅极覆盖结构122每个均可以包括绝缘材料层的堆叠件，其中，堆叠件的每层均可以具有与堆叠件中的每一其它层不同的材料和尺寸。层的堆叠件可以包括绝缘材料的两层或多层。在一些实施例中，栅极覆盖结构122的每个均具有可以在从约10nm至约70nm的范围的厚度122t。
形成栅极覆盖结构122之后，形成S/D接触开口850。S/D接触开口850的形成可以包括(i)去除ILD层126的位于外延S/D区域108上面的部分以形成蚀刻的ILD层126*并且(ii)去除ESL 124的位于ILD层126的蚀刻部分下面的部分。ILD层126的部分的去除可以包括使用光刻图案化以暴露对应于将要去除的ILD层126的部分的ILD层126的顶面上的区。可以通过干蚀刻工艺去除ILD层126的部分。在一些实施例中，干蚀刻工艺是氟基等离子体蚀刻工艺。
ILD蚀刻工艺可以包括两个步骤。在第一蚀刻步骤中，可以使用流速在从约50sccm至约500sccm的范围的CF4气体实施蚀刻。在第二蚀刻步骤中，可以使用包括流速在从约5sccm至约50sccm的范围的C4F6气体、流速在从约100sccm至约500sccm的范围的Ar气和流速在从约5sccm至约50sccm的范围的O2气的气体混合物来实施蚀刻。在一些实施例中，第一和第二蚀刻步骤的每个均可以执行在从约1秒至约60秒的范围的时间段。在一些实施例中，第一和第二蚀刻步骤的每个均可以在从约10℃至约100℃的范围的温度下、在从约3mTorr至约500mTorr的范围的压力下和在从约300W至约800W的范围的RF功率下实施。在一些实施例中，第一蚀刻步骤具有比第二蚀刻步骤更高的蚀刻速率。
蚀刻ILD层126的部分之后，可以对ESL 124的位于ILD层126的蚀刻部分下面的部分实施干蚀刻工艺。在一些实施例中，可以在两个步骤中蚀刻ESL 124的这些部分。在第一蚀刻步骤中，可以使用包括流速在从约5sccm至约50sccm的范围的二氟甲烷(CH2F2)和流速在从约10sccm至约100sccm的范围的四氟化碳(CF4)的气体混合物来实施蚀刻。在第二蚀刻步骤中，可以使用包括流速在从约5sccm至约50sccm的范围的氟甲烷(CH3F)气体、流速在从约100sccm至约500sccm的范围的Ar气和流速在从约100sccm至约500sccm的范围的H2气的气体混合物来实施蚀刻。在一些实施例中，第一和第二蚀刻步骤的每个均可以执行在从约1秒至约60秒的范围的时间段。在一些实施例中，第一和第二蚀刻步骤的每个可以在从约10℃至约100℃的范围的温度下、在从约10mTorr至约100mTorr的范围的压力下和在从约500W至约800W的范围的RF功率下实施。在一些实施例中，第一蚀刻步骤具有比第二蚀刻步骤更高的蚀刻速率。
参照图2，在操作230中，在S/D接触开口中形成S/D接触结构。例如，如图1A和图1B所示，在S/D接触开口850中形成S/D接触结构128。S/D接触结构128的形成包括在蚀刻的ILD层126*的侧壁上形成阻挡层130，以形成如图9A和图9B所示的结构。S/D接触结构128的形成还可以包括形成导电区域132，以形成如图1A和图1B所示的结构。
阻挡层130可以包括氮化物或氧化物材料并且提供防止S/D接触结构128与栅极结构110电短路的额外阻挡。阻挡层130的形成可以包括以循环方式实施沉积和蚀刻。在一些实施例中，蚀刻和沉积循环可以重复N次，其中，N是1至10的范围内的整数。沉积工艺可以包括在蚀刻的ILD层126*、ILD层126的侧壁上和S/D区域108上沉积氧化物或氮化物层。蚀刻工艺可以是使用具有三氟化氮(NF3)、溴化氢(HBr)、甲烷(CH4)和氩(Ar)的蚀刻气体混合物实施的干蚀刻工艺。蚀刻工艺可以从ILD层126和S/D区域108去除沉积的氧化物或氮化物层，而基本不从蚀刻的ILD层126*的侧壁去除沉积的氧化物或氮化物层。
导电区域132的形成可以包括在如图9A和图9B所示的结构上沉积导电区域132的材料。可以使用例如PVD、CVD、ALD、其它合适的工艺和/或它们的组合来实施导电区域132的材料的毯式沉积。在一些实施例中，导电区域132包括诸如W、Al、Co、Cu、其它合适的导电材料和/或它们的组合的导电材料。
沉积导电区域132的材料之后，可以实施CMP工艺以使导电区域132的顶面与栅极覆盖结构122的顶面共面。在一些实施例中，CMP工艺可以使用磨料浓度在从约0.1％至约3％的范围的硅或铝磨料。在一些实施例中，对于导电区域132中的W金属，硅或铝磨料可以具有小于7的pH值，或对于导电区域132中的钴(Co)或铜(Cu)金属，硅或铝磨料可以具有大于7的pH值。
上述实施例描述了用于扩大形成finFET(例如，finFET 100)的接触结构(例如，S/D接触结构128)的接触开口(例如，S/D接触开口850)并且最小化finFET的短沟道效应的结构和方法。这种实施例提供了沿着垂直轴(例如，Z轴)具有变化的栅极长度(例如，栅极长度Lg1和Lg2)的栅极结构(例如，栅极结构110)。栅极结构在S/D区域(例如S/D区域108)的顶面之上的部分(例如，部分110A)可以根据需要具有栅极长度(例如，栅极长度Lg1)以扩大用于形成接触结构的接触开口而不损坏栅极结构和/或不使接触结构与栅极结构短路。栅极结构在S/D区域的顶面之下的其它部分(例如，部分110B)可以根据需要形成为具有另一栅极长度(例如，栅极长度Lg2)以最小化短沟道效应，并且因此，改进finFET的性能。例如，栅极部分110A可以形成为具有小于栅极长度Lg2的栅极长度Lg1，以扩大栅极结构110之间和栅极结构110与邻近的元件(未示出)之间的接触结构的接触开口。并且，栅极部分110B可以形成为具有大于12nm(例如，14nm、16nm、18nm或20nm)的栅极长度Lg2，以最小化finFET的短沟道效应。
在一些实施例中，在衬底上形成鳍式场效应晶体管(finFET)的方法包括在衬底上形成鳍结构以及在鳍结构上形成保护层。保护层包括位于鳍结构之上的顶面。该方法还包括在保护层上形成多晶硅结构并且修改多晶硅结构，从而使得修改的多晶硅结构的第一部分的第一水平尺寸小于修改的多晶硅结构的第二部分的第二水平尺寸。修改的多晶硅结构的第一部分在顶面之上延伸，而第二部分在顶面之下延伸。该方法还包括用栅极结构替换修改的多晶硅结构，其中，栅极结构的第一部分的第一水平尺寸小于栅极结构的第二部分的第二水平尺寸。栅极结构的第一部分在顶面之上延伸，而栅极结构的第二部分在顶面之下延伸。
在一些实施例中，在衬底上形成鳍式场效应晶体管(finFET)的方法包括在衬底上形成鳍结构，在鳍结构上形成氧化物层以及在氧化物层上形成多晶硅结构。该方法还包括修改多晶硅结构，从而使得修改的多晶硅结构的第一部分的第一水平尺寸小于修改的多晶硅结构的第二部分的第二水平尺寸。该方法还包括用栅极结构替换修改的多晶硅结构。
在一些实施例中，位于衬底上的鳍式场效应晶体管(finFET)包括位于衬底上的鳍结构、位于鳍结构上的外延源极/漏极区域以及具有第一和第二部分的栅极结构。第一部分的第一水平尺寸小于第二部分的第二水平尺寸。第一部分位于鳍结构的顶面之上并且第二部分位于鳍结构的顶面之下。finFET还包括位于外延源极/漏极区域上的源极/漏极接触结构，源极/漏极接触结构具有阻挡层，阻挡层被配置为防止源极/漏极接触结构和栅极结构之间的电短路。
根据本发明的一些实施例，提供了一种在衬底上形成鳍式场效应晶体管(finFET)的方法，所述方法包括：在所述衬底上形成鳍结构；在所述鳍结构上形成保护层，其中，所述保护层包括位于所述鳍结构之上的顶面；在所述保护层上形成多晶硅结构；修改所述多晶硅结构，从而使得修改的多晶硅结构的第一部分的第一水平尺寸小于所述修改的多晶硅结构的第二部分的第二水平尺寸，其中，所述修改的多晶硅结构的第一部分在所述顶面之上延伸，而所述修改的多晶硅结构的第二部分在所述顶面之下延伸；以及用栅极结构替换所述修改的多晶硅结构，其中，所述栅极结构的第一部分的第一水平尺寸小于所述栅极结构的第二部分的第二水平尺寸，其中，所述栅极结构的第一部分在所述顶面之上延伸，而所述栅极结构的第二部分在所述顶面之下延伸。
在上述方法中，修改所述多晶硅结构包括：去除所述多晶硅结构的第一部分，所述第一部分具有第一厚度；以及去除所述多晶硅结构的第二部分，所述第二部分具有小于所述第一厚度的第二厚度。
在上述方法中，修改所述多晶硅结构包括：氧化所述多晶硅结构的第一部分，所述第一部分具有第一厚度；以及氧化所述多晶硅结构的第二部分，所述第二部分具有小于所述第一厚度的第二厚度。
在上述方法中，修改所述多晶硅结构包括：蚀刻所述多晶硅结构的第一部分，所述第一部分具有第一厚度；以及蚀刻所述多晶硅结构的第二部分，所述第二部分具有小于所述第一厚度的第二厚度。
在上述方法中，所述第一厚度在从约2nm至约4nm的范围内，并且其中，所述第二厚度在从约0.5nm至约2nm的范围内。
在上述方法中，还包括：在所述修改的多晶硅结构上形成间隔件；以及在所述修改的多晶硅结构和所述间隔件上形成栅极覆盖结构。
在上述方法中，还包括：在所述修改的多晶硅结构上形成间隔件；在所述间隔件上形成蚀刻停止层；以及在所述修改的多晶硅结构、所述间隔件和所述蚀刻停止层上形成栅极覆盖结构。
在上述方法中，用所述栅极结构替换所述修改的多晶硅结构包括；去除所述修改的多晶硅结构；蚀刻所述保护层的由去除所述多晶硅结构暴露的部分；以及在所述保护层的所述部分上形成栅极结构，从而使得所述栅极结构的第一部分的第一水平尺寸小于所述栅极结构的第二部分的第二水平尺寸。
在上述方法中，形成所述多晶硅结构包括：在所述保护层上沉积多晶硅层；以及分别以第一蚀刻速率和第二蚀刻速率蚀刻所述多晶硅层的第一部分和第二部分，所述第一蚀刻速率大于所述第二蚀刻速率。
根据本发明的另一些实施例，还提供了一种在衬底上形成鳍式场效应晶体管(finFET)的方法，所述方法包括：在所述衬底上形成鳍结构；在所述鳍结构上形成氧化物层；在所述氧化物层上形成多晶硅结构；修改所述多晶硅结构，从而使得修改的多晶硅结构的第一部分的第一水平尺寸小于所述修改的多晶硅结构的第二部分的第二水平尺寸；以及用栅极结构替换所述修改的多晶硅结构。
在上述方法中，还包括：在所述多晶硅结构上形成硬掩模层；以及与修改所述多晶硅结构基本上同时修改所述硬掩模层。
在上述方法中，修改所述多晶硅结构包括：蚀刻所述多晶硅结构的第一部分，所述第一部分具有第一厚度；以及蚀刻所述多晶硅结构的第二部分，所述第二部分具有小于所述第一厚度的第二厚度。
在上述方法中，修改所述多晶硅结构包括：以第一氧化速率氧化所述多晶硅结构的第一部分；以及以慢于所述第一氧化速率的第二氧化速率氧化所述多晶硅结构的第二部分。
在上述方法中，用所述栅极结构替换所述修改的多晶硅结构包括：去除所述修改的多晶硅结构；蚀刻所述氧化物层的由去除所述多晶硅结构暴露的部分；以及在所述氧化物层的所述部分上形成所述栅极结构，从而使得所述栅极结构的第一部分的第一水平尺寸小于所述栅极结构的第二部分的第二水平尺寸。
在上述方法中，所述修改的多晶硅结构的第一部分的第一水平尺寸除以所述修改的多晶硅结构的第二部分的第二水平尺寸在从1:1.2至1:1.1的范围。
根据本发明的又一些实施例，还提供了一种位于衬底上的鳍式场效应晶体管(finFET)，所述鳍式场效应晶体管包括：鳍结构，位于所述衬底上；外延源极/漏极区域，位于所述鳍结构上；栅极结构，具有第一部分和第二部分，其中：所述第一部分的第一水平尺寸小于所述第二部分的第二水平尺寸，所述第一部分位于所述鳍结构的顶面之上，和所述第二部分位于所述鳍结构的顶面之下；以及源极/漏极接触结构，位于所述外延源极/漏极区域上，所述源极/漏极接触结构具有阻挡层，所述阻挡层被配置为防止所述源极/漏极接触结构和所述栅极结构之间的电短路。
在上述鳍式场效应晶体管中，所述第一部分的第一水平尺寸在从约8nm至约12nm的范围内，并且其中，所述第二部分的第二水平尺寸在从约10nm至约16nm的范围。
在上述鳍式场效应晶体管中，所述栅极结构包括：氧化物层，位于所述鳍结构上；介电层，位于所述氧化物层上；以及栅电极，位于所述介电层上。
在上述鳍式场效应晶体管中，所述源极/漏极接触结构包括：金属硅化物层，位于所述外延源极/漏极区域的顶面上；导电区域，位于所述金属硅化物层上；以及阻挡层，与所述导电区域的侧壁接触并且不与所述导电区域的底面和所述外延源极/漏极区域的顶面接触。
在上述鳍式场效应晶体管中，还包括：蚀刻停止层，位于所述栅极结构上；以及层间介电(ILD)层，位于所述蚀刻停止层上，其中，所述阻挡层位于所述层间介电层的侧壁上。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种在衬底上形成鳍式场效应晶体管(finFET)的方法，所述方法包括：
在所述衬底上形成鳍结构；
在所述鳍结构上形成保护层，其中，所述保护层包括位于所述鳍结构之上的顶面；
在所述保护层上形成多晶硅结构；
修改所述多晶硅结构，从而使得修改的多晶硅结构的第一部分的第一水平尺寸小于所述修改的多晶硅结构的第二部分的第二水平尺寸，其中，所述修改的多晶硅结构的第一部分在所述顶面之上延伸，而所述修改的多晶硅结构的第二部分在所述顶面之下延伸；以及
用栅极结构替换所述修改的多晶硅结构，其中，所述栅极结构的第一部分的第一水平尺寸小于所述栅极结构的第二部分的第二水平尺寸，其中，所述栅极结构的第一部分在所述顶面之上延伸，而所述栅极结构的第二部分在所述顶面之下延伸。
2.根据权利要求1所述的方法，其中，修改所述多晶硅结构包括：
去除所述多晶硅结构的第一部分，所述第一部分具有第一厚度；以及
去除所述多晶硅结构的第二部分，所述第二部分具有小于所述第一厚度的第二厚度。
3.根据权利要求1所述的方法，其中，修改所述多晶硅结构包括：
氧化所述多晶硅结构的第一部分，所述第一部分具有第一厚度；以及
氧化所述多晶硅结构的第二部分，所述第二部分具有小于所述第一厚度的第二厚度。
4.根据权利要求1所述的方法，其中，修改所述多晶硅结构包括：
蚀刻所述多晶硅结构的第一部分，所述第一部分具有第一厚度；以及
蚀刻所述多晶硅结构的第二部分，所述第二部分具有小于所述第一厚度的第二厚度。
5.根据权利要求4所述的方法，其中，所述第一厚度在从约2nm至约4nm的范围内，并且其中，所述第二厚度在从约0.5nm至约2nm的范围内。
6.根据权利要求1所述的方法，还包括：
在所述修改的多晶硅结构上形成间隔件；以及
在所述修改的多晶硅结构和所述间隔件上形成栅极覆盖结构。
7.根据权利要求1所述的方法，还包括：
在所述修改的多晶硅结构上形成间隔件；
在所述间隔件上形成蚀刻停止层；以及
在所述修改的多晶硅结构、所述间隔件和所述蚀刻停止层上形成栅极覆盖结构。
8.根据权利要求1所述的方法，其中，用所述栅极结构替换所述修改的多晶硅结构包括；
去除所述修改的多晶硅结构；
蚀刻所述保护层的由去除所述多晶硅结构暴露的部分；以及
在所述保护层的所述部分上形成栅极结构，从而使得所述栅极结构的第一部分的第一水平尺寸小于所述栅极结构的第二部分的第二水平尺寸。
9.一种在衬底上形成鳍式场效应晶体管(finFET)的方法，所述方法包括：
在所述衬底上形成鳍结构；
在所述鳍结构上形成氧化物层；
在所述氧化物层上形成多晶硅结构；
修改所述多晶硅结构，从而使得修改的多晶硅结构的第一部分的第一水平尺寸小于所述修改的多晶硅结构的第二部分的第二水平尺寸；以及
用栅极结构替换所述修改的多晶硅结构。
10.一种位于衬底上的鳍式场效应晶体管(finFET)，所述鳍式场效应晶体管包括：
鳍结构，位于所述衬底上；
外延源极/漏极区域，位于所述鳍结构上；
栅极结构，具有第一部分和第二部分，其中：
所述第一部分的第一水平尺寸小于所述第二部分的第二水平尺寸，
所述第一部分位于所述鳍结构的顶面之上，和
所述第二部分位于所述鳍结构的顶面之下；以及
源极/漏极接触结构，位于所述外延源极/漏极区域上，所述源极/漏极接触结构具有阻挡层，所述阻挡层被配置为防止所述源极/漏极接触结构和所述栅极结构之间的电短路。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3070089B1 (fr) * 2017-08-11 2019-12-20 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation de regions d'extension dopees dans une structure a nanofils superposes
US10529823B2 (en) * 2018-05-29 2020-01-07 International Business Machines Corporation Method of manufacturing a semiconductor device having a metal gate with different lateral widths between spacers
US11749753B2 (en) * 2020-06-15 2023-09-05 Taiwan Semiconductor Manufacturing Company Limited Methods of forming a semiconductor device with a gate structure having a dielectric protection layer

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103515425A (zh) * 2012-06-27 2014-01-15 三星电子株式会社 半导体器件、晶体管和集成电路器件
CN104599970A (zh) * 2013-10-30 2015-05-06 台湾积体电路制造股份有限公司 形成FinFET器件的机制
US20150171216A1 (en) * 2013-12-16 2015-06-18 Global Foundries Inc. Methods of forming replacement gate structures for semiconductor devices and the resulting semiconductor products
US20160359043A1 (en) * 2015-06-03 2016-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
US20170053913A1 (en) * 2015-08-18 2017-02-23 Samsung Electronics Co., Ltd. Semiconductor device and method for controlling gate profile using thin film stress in gate last process
US9627379B1 (en) * 2016-03-07 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET devices and methods of forming the same
CN106784005A (zh) * 2016-12-15 2017-05-31 东莞市联洲知识产权运营管理有限公司 一种改良的鳍式场效应晶体管及其制作方法
CN107026125A (zh) * 2015-12-31 2017-08-08 台湾积体电路制造股份有限公司 半导体器件的制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204130B1 (en) * 1997-08-29 2001-03-20 Advanced Micro Devices, Inc. Semiconductor device having reduced polysilicon gate electrode width and method of manufacture thereof
US20080083955A1 (en) * 2006-10-04 2008-04-10 Kanarsky Thomas S Intrinsically stressed liner and fabrication methods thereof
US20130193513A1 (en) * 2012-02-01 2013-08-01 International Business Machines Corporation Multi-Gate Field Effect Transistor with a Tapered Gate Profile
KR20140139340A (ko) * 2013-05-27 2014-12-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8916475B1 (en) * 2013-11-01 2014-12-23 United Microelectronics Corp. Patterning method
US20150214244A1 (en) * 2014-01-28 2015-07-30 International Business Machines Corporation Structure and process to decouple deep trench capacitors and well isolation
US9136356B2 (en) 2014-02-10 2015-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Non-planar field effect transistor having a semiconductor fin and method for manufacturing
US9780213B2 (en) * 2014-04-15 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a reversed T-shaped profile in the metal gate line-end
KR102235578B1 (ko) * 2014-11-19 2021-04-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9287403B1 (en) * 2014-12-05 2016-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET and method for manufacturing the same
US9425317B1 (en) 2015-02-26 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd Fin field effect transistor (FinFET) device structure with Ge-doped inter-layer dielectric (ILD) structure
US9735273B1 (en) * 2016-04-11 2017-08-15 International Business Machines Corporation Method of forming a III-V compound semiconductor channel post replacement gate
US9893171B2 (en) * 2016-06-03 2018-02-13 International Business Machines Corporation Fin field effect transistor fabrication and devices having inverted T-shaped gate
US9859420B1 (en) * 2016-08-18 2018-01-02 International Business Machines Corporation Tapered vertical FET having III-V channel
US9905473B1 (en) * 2017-05-18 2018-02-27 Globalfoundries Inc. Self-aligned contact etch for fabricating a FinFET

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103515425A (zh) * 2012-06-27 2014-01-15 三星电子株式会社 半导体器件、晶体管和集成电路器件
CN104599970A (zh) * 2013-10-30 2015-05-06 台湾积体电路制造股份有限公司 形成FinFET器件的机制
US20150171216A1 (en) * 2013-12-16 2015-06-18 Global Foundries Inc. Methods of forming replacement gate structures for semiconductor devices and the resulting semiconductor products
US20160359043A1 (en) * 2015-06-03 2016-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
US20170053913A1 (en) * 2015-08-18 2017-02-23 Samsung Electronics Co., Ltd. Semiconductor device and method for controlling gate profile using thin film stress in gate last process
CN107026125A (zh) * 2015-12-31 2017-08-08 台湾积体电路制造股份有限公司 半导体器件的制造方法
US9627379B1 (en) * 2016-03-07 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET devices and methods of forming the same
CN106784005A (zh) * 2016-12-15 2017-05-31 东莞市联洲知识产权运营管理有限公司 一种改良的鳍式场效应晶体管及其制作方法

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