KR20140139340A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20140139340A
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김종필
여윤영
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삼성전자주식회사
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Abstract

반도체 장치가 제공된다. 반도체 장치는, 기판 상에 형성되고, 제1 및 제2 트렌치를 포함하는 층간 절연막, 상기 제1 및 제2 트렌치 내에 형성되는 게이트 절연막, 상기 제1 트렌치 내의 상기 게이트 절연막 상에 형성되는 제1 도전형의 일함수 조절막, 상기 제2 트렌치 내의 상기 게이트 절연막 상에 형성되는 제2 도전형의 일함수 조절막, 상기 제1 도전형의 일함수 조절막 상에 형성되며 제1 트렌치를 채우는 제1 게이트 메탈, 상기 제2 트렌치 내의 상기 게이트 절연막 상에 형성되는 제2 게이트 메탈 및 상기 제2 도전형의 일함수 조절막 상에 형성되며 제2 트렌치를 채우는 캐리어 이동도 개선막을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
MOS 트랜지스터의 피쳐 사이즈(feature size)가 감소함에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아진다. 따라서, 게이트와 채널 사이의 커패시턴스를 증가시키고, MOS 트랜지스터의 동작 특성을 향상시키기 위하여 여러가지 연구가 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 채널의 전자 이동도(mobility)를 향상시켜 구동 전류가 증가된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 채널의 전자 이동도(mobility)를 향상시켜 구동 전류가 증가된 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 형성되고, 제1 및 제2 트렌치를 포함하는 층간 절연막, 상기 제1 및 제2 트렌치 내에 형성되는 게이트 절연막, 상기 제1 트렌치 내의 상기 게이트 절연막 상에 형성되는 제1 도전형의 일함수 조절막, 상기 제2 트렌치 내의 상기 게이트 절연막 상에 형성되는 제2 도전형의 일함수 조절막, 상기 제1 도전형의 일함수 조절막 상에 형성되며 제1 트렌치를 채우는 제1 게이트 메탈, 상기 제2 트렌치 내의 상기 게이트 절연막 상에 형성되는 제2 게이트 메탈 및 상기 제2 도전형의 일함수 조절막 상에 형성되며 제2 트렌치를 채우는 캐리어 이동도 개선막을 포함한다.
상기 제2 게이트 메탈은, 상기 제2 트렌치 내에 형성된 제3 트렌치를 포함할 수 있고, 상기 제2 게이트 메탈의 상면은 오목할 수 있다.
상기 기판 상에 형성되고, 상기 게이트 절연막 하부에 형성되는 핀을 더 포함할 수 있다.
상기 제1 도전형의 일함수 조절막과 상기 제2 도전형의 일함수 조절막은 서로 다를 수 있고, 상기 제1 도전형은 P형을 포함하고, 상기 제2 도전형은 N형을 포함할 수 있다.
상기 제2 게이트 메탈의 부피는 상기 캐리어 이동도 개선막의 부피보다 작을 수 있다.
상기 제1 및 제2 게이트 메탈은 제1 물질을 포함하고, 상기 캐리어 이동도 개선막은 상기 제1 물질과는 다른 제2 물질을 포함할 수 있고, 상기 제2 물질은 TiN을 포함할 수 있다. 상기 제2 물질의 격자 상수는 상기 제1 물질의 격자 상수보다 작을 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, NMOS 영역을 포함하는 기판, 상기 NMOS 영역 상에 형성되는 게이트 절연막, 상기 게이트 절연막 상에 형성되는 N형의 일함수 조절막, 상기 N형의 일함수 조절막 상에 형성되며 제1 물질을 포함하는 게이트 메탈 및 상기 게이트 메탈 상에 형성되며 제2 물질을 포함하는 캐리어 이동도 개선막을 포함하되, 상기 제2 물질의 격자 상수는 상기 제1 물질의 격자 상수보다 작다.
상기 N형의 일함수 조절막은 제1 트렌치를 형성하고, 상기 게이트 메탈은 상기 트렌치의 하부에 형성되고, 상기 캐리어 이동도 개선막은 상기 트렌치를 채우도록 형성될 수 있다. 상기 트렌치 내에서, 상기 게이트 메탈의 부피는 상기 캐리어 이동도 개선막의 부피보다 작을 수 있다.
상기 게이트 메탈은 제2 트렌치를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치 제조 방법은, 제1 및 제2 트렌치를 포함하는 층간 절연막을 상기 기판 상에 형성하고, 상기 제1 및 제2 트렌치 내에 게이트 절연막을 형성하고, 상기 제1 트렌치 내의 상기 게이트 절연막 상에는 제1 도전형의 일함수 조절막을, 상기 제2 트렌치 내의 상기 게이트 절연막 상에는 제2 도전형의 일함수 조절막을 형성하고, 게이트 메탈로 상기 제1 및 제2 트렌치를 채우고, 상기 제2 트렌치 내의 상기 게이트 메탈이 일부만 남도록 상기 게이트 메탈을 제거하고, 캐리어 이동도 개선막으로 상기 제2 트렌치를 채우는 것을 포함한다.
상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형일 수 있다.
상기 게이트 메탈을 제거하는 것은, 에치백(etch-back) 공정을 통해서 상기 게이트 메탈을 제거하는 것을 포함할 수 있다.
상기 제2 트렌치 내에서, 상기 게이트 메탈의 부피는 상기 캐리어 이동도 개선막의 부피보다 작을 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다.
도 3 내지 도 5는 본 발명의 제3 실시예에 따른 반도체 장치에 대한 도면이다.
도 6은 본 발명의 제4 실시예에 따른 반도체 장치의 단면도이다.
도 7 및 도 8은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 10 및 도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
도 12 내지 도 15는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 대한 중간 단계 도면이다.
도 16은 본 발명의 제2 실시예에 다른 반도체 장치의 제조 방법에 대한 중간 단계 도면이다.
도 17 내지 도 23은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법에 대한 중간 단계 도면이다.
도 24는 본 발명의 제4 실시예에 다른 반도체 장치의 제조 방법에 대한 중간 단계 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1을 참조하여 본 발명의 제1 실시예에 따른 반도체 장치(1)에 대해 설명하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치(1)의 단면도이다.
도 1을 참조하면, 반도체 장치(1)는 기판(10), 제1 및 제2 트렌치(25, 26)를 포함하는 층간 절연막(21), 제1 및 제2 게이트 구조체(30, 40)를 포함한다.
기판(10) 내에 STI(Shallow Trench Isolation)와 같은 소자 분리막(11)을 형성하여, 액티브 영역이 정의된다. 기판(10)은 예를 들어 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어진 기판, SOI(Silicon On Insulator) 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나, 폴리이미드(polyimide), 폴리에틸렌 테레프탈레이트(PET: PolyEthylene Terephthalate), 폴리에틸렌 나프탈레이트(PEN; PolyEthylene Naphthalate), 폴리 메틸메타크릴레이트(PMMA; Poly Methyl MethAcrylate), 폴리카보네이트(PC; PolyCarbonate), 폴리에테르술폰(PES), 폴리에스테르(Polyester) 등의 가요성 플라스틱 기판일 수 있다.
기판(10)에는 제1 영역(I)과 제2 영역(II)이 정의된다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 예를 들어, 제1 영역(Ⅰ)은 PMOS 영역이고, 제2 영역(Ⅱ)은 NMOS 영역일 수 있으나, 이에 제한되는 것은 아니다.
층간 절연막(21)은 기판(10) 상에 형성되고, 제1 및 제2 트렌치(25, 26)를 포함할 수 있다. 제1 트렌치(25)는 제1 영역(Ⅰ) 상에, 제2 트렌치(26)는 제2 영역(Ⅱ) 상에 형성될 수 있다. 한편, 층간 절연막(21)은 2층 이상의 절연막을 적층하여 형성될 수도 있다.
도시된 것과 같이, 제1 및 제2 트렌치(25, 26)의 측벽에는 스페이서(23)가 형성될 수 있고, 제1 및 제2 트렌치(25, 26)의 바닥면에는 기판(10)이 배치될 수 있으나, 이에 제한되는 것은 아니다. 스페이서(23)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 또한, 스페이서(23)는 도시된 형상과 달리 L자형으로 형성될 수도 있다. 도면에는 스페이서(23)가 단층으로 도시되어 있으나 이에 제한되는 것은 아니며, 복층으로 형성되어도 무방하다.
제1 및 제2 게이트 구조체(30, 40)의 적어도 일측의 기판(10) 내에는 소오스/드레인(13)이 형성될 수 있다.
제1 게이트 구조체(30)는 제1 트렌치(25) 내에 형성되고 제2 게이트 구조체(40)는 제2 트렌치(26) 내에 형성될 수 있다. 제1 게이트 구조체(30)는 제1 인터페이스막(31), 제1 게이트 절연막(33), 제1 도전형의 일함수 조절막(35), 제1 게이트 메탈(39)을 포함하고, 제2 게이트 구조체(40)는 제2 인터페이스막(41), 제2 게이트 절연막(43), 제2 도전형의 제2 일함수 조절막(47), 제2 게이트 메탈(49) 및 캐리어 이동도 개선막(51)을 포함할 수 있다.
제1 및 제2 인터페이스막(31, 41)은 각각 제1 및 제2 트렌치(25, 26)의 바닥면을 따라서 형성될 수 있다. 제1 및 제2 인터페이스막(31, 41)은 반도체 기판(10)과 제1 및 제2 게이트 절연막(33, 43) 사이의 불량 계면을 방지하는 역할을 할 수 있다. 인터페이스막(31, 41)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들어, 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 제1 및 제2 인터페이스막(31, 41)은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
제1 및 제2 인터페이스막(31, 41)이 실리콘 산화막인 경우, 예를 들어 열산화 공정(thermal oxidation process)을 통해 형성될 수 있으나 이에 제한되는 것은 아니다.
제1 게이트 절연막(33)은 제1 인터페이스막(31) 상에서, 제1 트렌치(25)의 측벽과 바닥면을 따라서 컨포말하게(conformally) 형성될 수 있고, 제2 게이트 절연막(43)은 제2 인터페이스막(41) 상에서, 제2 트렌치(26)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다.
제1 및 제2 게이트 절연막(33, 43)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 즉, 제1 및 제2 게이트 절연막(33, 43)은 고유전(high-k) 물질막으로 이루어질 수 있다. 예를 들어, 제1 및 제2 게이트 절연막(33, 43)은, HfSiON, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3 등을 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 이러한 제1 및 제2 게이트 절연막(33, 43)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다.
제1 게이트 절연막(33) 상에는 제1 도전형의 일함수 조절막(35)이 형성될 수 있다. 구체적으로, 제1 도전형의 일함수 조절막(35)은 제1 트렌치(25) 내의 제1 게이트 절연막(33) 상에, 제1 게이트 절연막(33)과 같이 제1 트렌치(25)의 측벽과 바닥면을 따라 컨포말하게 형성될 수 있다. 제1 도전형의 일함수 조절막(35)은 제2 영역(Ⅱ)의 제2 트렌치(26) 내에는 형성되지 않는다. 제1 도전형의 일함수 조절막(35)은 제1 게이트 구조체(30)의 일함수(work function)를 조절하는 역할을 할 수 있으며, 트랜지스터가 N형 트랜지스터로 동작할지, P형 트랜지스터로 동작할지 결정할 수 있다.
제2 도전형의 제2 일함수 조절막(47)은 제2 트렌치(26) 내의 제2 게이트 절연막(43) 상에 형성되며, 제2 트렌치(26)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다. 제2 도전형의 제2 도전형의 제2 일함수 조절막(47)은 제2 게이트 구조체(40)의 일함수를 조절하는 역할을 할 수 있다.
한편, 제1 트렌치(25) 내의 제1 도전형의 일함수 조절막(35) 상에 제2 도전형의 제1 일함수 조절막(37)이 형성될 수 있다. 제1 도전형의 일함수 조절막(35) 상에 제2 도전형의 제1 일함수 조절막(37)이 형성되더라도, 제1 게이트 구조체(30)의 일함수에 영향을 미치는 것은 제1 도전형의 일함수 조절막(35)이며, 제2 도전형의 제1 일함수 조절막(37)은 제1 도전형의 일함수 조절막(35) 상에 형성되어 제1 게이트 구조체(30)의 일함수에 영향을 미치지 않는다.
제1 도전형의 일함수 조절막(35)은 제2 도전형의 일함수 조절막(37, 47)과는 서로 다르다. 예를 들어, 제1 도전형은 P형이고 제2 도전형은 N형일 수 있다. 이에 의하면, 제1 영역(Ⅰ)에는 P형 트랜지스터가 형성될 수 있고, 제2 영역(Ⅱ)에는 N형 트랜지스터가 형성될 수 있다.
제1 도전형이 P형인 경우, 제1 도전형의 일함수 조절막(35)은 예를 들어, Mo, Pd, Ru, Pt, TiN, WN, TaN, Ir, TaC, RuN 및 MoN을 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 제2 도전형이 N형인 경우, 제2 도전형의 일함수 조절막(37, 47)은 예를 들어, TiAl, TiAlN, TaC, TiC, 또는 HfSi을 포함하는 그룹에서 선택된 물질을 포함할 수 있다.
한편, 도면에는 제1 도전형의 일함수 조절막(35) 상에 제2 도전형의 제1 일함수 조절막(37)이 형성되는 것으로 도시되어 있으나, 이에 제한되는 것은 아니며, 예를 들어, 제1 트렌치(25) 내에는 제1 도전형의 일함수 조절막(35)만이 형성될 수도 있다.
제2 도전형의 제1 일함수 조절막(37) 상에는 제1 게이트 메탈(39)이 형성된다. 제1 게이트 메탈(39)은 제2 도전형의 제1 일함수 조절막(37) 상에서 제1 트렌치(25)를 채우도록 형성된다. 제1 게이트 메탈(39)은 제1 물질을 포함할 수 있다. 제1 물질은 예를 들어, Al, W 중에서 적어도 하나를 포함할 수 있다.
제2 도전형의 제2 일함수 조절막(47) 상에는 제2 게이트 메탈(49)이 형성된다. 제2 게이트 메탈(49)은 제1 게이트 메탈(39)이 포함하는 제1 물질을 포함할 수 있으며, 제2 트렌치(26) 내에 형성된다.
제2 게이트 메탈(49) 상에는 캐리어 이동도 개선막(51)이 형성된다. 캐리어 이동도 개선막(51)은 제2 트렌치(26)를 채우며, 제1 게이트 메탈(39) 상에는 형성되지 않는다. 즉, 제2 트렌치(26) 내에는 제1 트렌치(25)와 달리 캐리어 이동도 개선막(51)이 추가적으로 형성된다.
캐리어 이동도 개선막(51)은 제2 물질을 포함할 수 있으며, 제2 물질은 제1 및 제2 게이트 메탈(39, 49)이 포함하는 제1 물질과는 다를 수 있다. 제2 물질의 격자 상수는 제1 물질의 격자 상수보다 작을 수 있다. 따라서, 캐리어 이동도 개선막(51)이 기판(10)의 채널 영역에 가하는 압축응력(compressive stress)은 제1 및 제2 게이트 메탈(39, 49)이 채널 영역에 가하는 압축응력에 비해 작다. 제2 물질은 예를 들어, TiN을 포함할 수 있으나, 이에 제한되는 것은 아니며, 제1 물질보다 작은 압축응력을 갖는 물질이면 제2 물질일 수 있다.
제1 및 제2 게이트 메탈(39, 49)이 포함하는 제1 물질은 격자 상수가 크기 때문에, 채널 영역에 압력을 가한다. 이러한 압력은, 정공(hole)을 통해 전류가 흐르는 PMOS 영역에서는 P형 트랜지스터의 퍼포먼스(performance)를 향상시킬 수 있다. 그러나, 캐리어(carrier)를 통해 전류가 흐르는 NMOS 영역에서는 N형 트랜지스터의 퍼포먼스를 열화시킨다. 특히, 트랜지스터의 크기가 작아지면서, 채널 영역의 길이가 짧아지게 됨에 따라 N형 트랜지스터의 퍼포먼스 열화 정도는 더욱 커진다. 따라서, 제2 게이트 메탈(49)을 제2 트렌치(26) 내에 일부만 남겨두고, 제2 트렌치(26) 내의 나머지 부분을 캐리어 이동도 개선막(51)으로 채우면, 제2 게이트 구조체(40)에 의해 채널 영역에 가해지는 압축응력의 크기가 감소하여 N형 트랜지스터의 퍼포먼스가 향상될 수 있다. 만약 캐리어 이동도 개선막(51)이 채널 영역에 인장응력(tensile stress)을 가한다면, N형 트랜지스터의 퍼포먼스는 더욱 향상될 수 있다.
한편, 제2 트렌치(26) 내에서, 캐리어 이동도 개선막(51)의 부피는 제2 게이트 메탈(49)의 부피보다 작을 수 있다. 캐리어 이동도 개선막(51)이 제2 트렌치(26) 내에서 차지하는 부피가 커질수록 제2 게이트 메탈(49)이 제2 트렌치(26) 내에서 차지하는 부피는 감소하며, 제2 게이트 메탈(49)이 채널 영역에 가하는 압축응력의 크기가 감소한다. 따라서, N형 트랜지스터의 퍼포먼스는 캐리어 이동도 개선막(51)의 부피가 커질수록 향상될 수 있다.
제2 게이트 메탈(49)을 전부 제거할 수도 있으나, 제2 게이트 메탈(49)을 완전히 제거하지 않고 일부 남겨두면, 캐리어 이동도 개선막(51)으로 제2 트렌치(26)를 전부 채우는 경우보다 제2 게이트 구조체(40)의 저항 특성이 개선될 수 있다.
도 2를 참조하여 본 발명의 제2 실시예에 따른 반도체 장치(2)를 설명하기로 한다. 본 발명의 제1 실시예에 따른 반도체 장치(1)와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치(2)의 단면도이다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)는 본 발명의 제1 실시예에 따른 반도체 장치(1)와 비교할 때, 제2 게이트 메탈(48)의 형상에 차이가 있다. 도 2에서, 제2 게이트 메탈(48)은 제2 트렌치(26) 내에 형성된 제3 트렌치(27)를 포함한다. 제3 트렌치(27)는 반도체 장치(2) 제조 공정에 의해 발생할 수 있으며, 이는 후술하기로 한다. 제2 게이트 메탈(48)의 상면은 오목한 형상을 가질 수 있다. 즉, 제2 게이트 메탈(48)은 제2 도전형의 제2 일함수 조절막(47) 상에서, 제2 트렌치(26)의 바닥면에만 존재하지 않고, 제2 도전형의 제2 일함수 조절막(47)의 측벽에도 일부 잔존할 수 있다. 캐리어 이동도 개선막(51)은 제2 게이트 메탈(48)이 형성한 제3 트렌치(27)를 채우고, 제2 게이트 메탈(48)이 채우지 않는 제2 트렌치(26)의 나머지 부분을 채울 수 있다. 제2 게이트 메탈(48)이 제2 트렌치(26)의 일부만을 채우고, 캐리어 이동도 개선막(51)은 채널 영역에 제2 게이트 메탈(48)보다 적은 압축응력을 가하므로, 본 발명의 제2 실시예에 따른 반도체 장치(2)도 N형 트래지스터의 퍼포먼스를 향상시킬 수 있다.
도 3 내지 도 5를 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치(3)를 설명하기로 한다. 도 3은 본 발명의 제3 실시예에 따른 반도체 장치(3)의 사시도이고, 도 4는 도 3의 A―A를 따라 절단한 단면도이고, 도 5는 도 3의 B―B를 따라 절단한 단면도이다.
도 3 내지 도 5를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)는 제1 및 제2 핀형 트랜지스터(203, 204)를 포함할 수 있다.
제1 핀형 트랜지스터(203)는 제1 영역(I)에 형성되고, 제2 핀형 트랜지스터(204)는 제2 영역(II)에 형성된다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 예를 들어, 제1 영역(Ⅰ)은 PMOS 영역이고, 제2 영역(Ⅱ)은 NMOS 영역일 수 있으나 이에 제한되는 것은 아니다.
제1 및 제2 핀형 트랜지스터(203, 204)는 제1 및 제2 핀(F1, F2), 제1 및 제2 게이트 전극(292, 293), 리세스(225), 소오스/드레인(261) 등을 포함할 수 있다.
제1 및 제2 핀(F1, F2)은 제2 방향(Y1)을 따라서 길게 연장될 수 있다. 제1 및 제2 핀(F1, F2)은 기판(200)의 일부일 수도 있고, 기판(200)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 소자 분리막(201)은 제1 및 제2 핀(F1, F2)의 측면을 덮을 수 있다.
제1 핀(F1) 상에는 제1 게이트 전극(292)이 형성될 수 있고, 제2 핀(F2) 상에는 제2 게이트 전극(293)이 형성될 수 있다. 제1 및 제2 게이트 전극(292, 293)은 각각 제1 및 제2 핀(F1, F2) 상에, 제1 및 제2 핀(F1, F2)과 교차하도록 형성될 수 있다. 제1 및 제2 게이트 전극(292, 293)은 제1 방향(X1)으로 연장될 수 있다.
도 3에서, 설명의 편의를 위해서, 제1 핀(F1)과 제2 핀(F2)이 나란하게 제2 방향(Y1)을 따라서 길게 연장되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 핀(F1)은 제2 방향(Y1)을 따라서 길게 연장되고, 제2 핀(F2)은 제1 방향(X1)을 따라서 길게 연장될 수도 있다.
마찬가지로, 제1 게이트 전극(292)과 제2 게이트 전극(293)이 나란하게 제1 방향(X1)을 따라서 길게 연장되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 게이트 전극(292)은 제1 방향(X1)을 따라서 길게 연장되고, 제2 게이트 전극(293)은 제2 방향(Y1)을 따라서 길게 연장될 수도 있다.
제1 게이트 전극(292)은 제1 핀(F1) 상에 순차적으로 형성된 제1 인터페이스막(220), 제1 게이트 절연막(232), 제1 일함수 조절막(252) 및 제1 게이트 메탈(262) 등을 포함할 수 있다. 제2 게이트 전극(293)은 제2 핀(F2) 상에 순차적으로 형성된 제2 인터페이스막(221), 제2 게이트 절연막(233), 제2 일함수 조절막(253), 제2 게이트 메탈(263) 및 캐리어 이동도 개선막(273) 등을 포함할 수 있다.
제1 및 제2 인터페이스막(220, 221)은 각각 제1 및 제2 핀(F1, F2)의 상면에 형성되며, 제1 및 제2 핀(F1, F2)과 제1 및 제2 게이트 절연막(232, 233) 사이에서 불량 계면에 의해 발생하는 전하의 트랩(trap)을 방지하는 역할을 할 수 있다.
제1 및 제2 게이트 절연막(232, 233)은 각각 제1 및 제2 인터페이스막(220, 221) 상에 형성된다. 도 4에 도시된 것과 같이, 제1 및 제2 게이트 절연막(232, 233)은 각각 제1 및 제2 핀(F1, F2)의 상면과 측면의 상부에 형성될 수 있다. 제1 및 제2 게이트 절연막(232, 233)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 게이트 절연막(232, 233)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다.
제1 및 제2 일함수 조절막(242, 253)은 각각 제1 및 제2 게이트 절연막(232, 233) 상에 형성된다. 제1 및 제2 일함수 조절막(242, 253)은 도 4에 도시된 것과 같이, 각각 제1 및 제2 핀(F1, F2)의 상면과 측면의 상부에 컨포말하게 형성될 수 있다. 제1 일함수 조절막(252)과 제2 일함수 조절막(253)은 서로 다를 수 있다. 예를 들어, 제1 일함수 조절막(252)은 P형 일함수 조절막 패턴이고 제2 일함수 조절막(253)은 N형 일함수 조절막 패턴일 수 있다.
한편, 제1 일함수 조절막(252) 상에는 제2 일함수 조절막(252)이 추가적으로 형성될 수 있다. 제1 일함수 조절막(252) 상에 제2 일함수 조절막(252)이 형성되더라도, 제2 일함수 조절막(252)은 제1 게이트 전극(292)의 일함수에 영향을 주지 않는다.
제1 및 제2 게이트 메탈(262, 263)은 각각 제1 및 제2 일함수 조절막(242, 253) 상에 형성될 수 있다. 제1 게이트 메탈(262)은 제1 일함수 조절막(242) 상에서 제1 게이트 전극(292)의 나머지 부분을 채우도록 형성될 수 있다. 이와 달리, 제2 게이트 메탈(263)은 제2 게이트 메탈(263) 상에 형성되나, 제2 게이트 전극(293)의 나머지 부분을 전부 채우지 않으며, 일부만 채울 수 있다. 제2 게이트 전극(293)의 나머지 부분은 캐리어 이동도 개선막(273)이 채울 수 있다. 캐리어 이동도 개선막(273)은 제2 게이트 메탈(263) 상에 형성된다.
제1 및 제2 게이트 메탈(262, 263)은 제1 물질을 포함하며, 캐리어 이동도 개선막(273)은 제1 물질과는 다른 제2 물질을 포함한다. 제1 물질은 예를 들어, W 또는 Al일 수 있다. 제2 물질은 제1 물질보다 격자 상수가 작아 채널 영역에 제2 물질 보다 작은 압축응력을 가할 수 있는 물질일 수 있으며, 예를 들어, TiN일 수 있으나 이에 제한되는 것은 아니다. 캐리어 이동도 개선막(273)은 제2 게이트 메탈(263)보다 작은 압축응력을 채널 영역에 가하기 때문에, NMOS 영역의 채널 영역 내 캐리어의 이동도를 향상시킬 수 있다.
이러한 제1 및 제2 게이트 전극(292, 293)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
리세스(225)는 제1 및 제2 게이트 전극(292, 293) 양측의 제1 및 제2 핀(F1, F2) 내에 형성될 수 있다. 도 3에 도시된 것처럼, 리세스(225)의 폭은 핀(F1, F2)의 폭보다 넓을 수 있다.
소오스/드레인(261)은 리세스(225) 내에 형성된다. 소오스/드레인(261)은 상승된(elevated) 소오스/드레인 형태일 수 있다. 즉, 소오스/드레인(261)의 상면은 층간 절연막(271)의 하면보다 높을 수 있다. 또한, 소오스/드레인(261)과 게이트 전극(292)은 스페이서(215)에 의하여 절연될 수 있다.
제1 영역(Ⅰ)이 PMOS 영역인 경우, 제1 영역(Ⅰ)의 소오스/드레인(261)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 핀(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 제2 영역(Ⅱ)이 NMOS 영역인 경우, 제2 영역(Ⅱ)의 소오스/드레인(261)은 기판(200)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(200)이 Si일 때, 제2 영역(Ⅱ)의 소오스/드레인(261)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
스페이서(215)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.
기판(200)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
도 6을 참조하여 본 발명의 제4 실시예에 따른 반도체 장치(4)를 설명하기로 한다. 본 발명의 제3 실시예에 따른 반도체 장치(3)와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 6은 본 발명의 제4 실시예에 따른 반도체 장치(4)의 사시도이다.
도 6을 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)는 본 발명의 제3 실시예에 따른 반도체 장치(3)와 비교할 때, 제2 게이트 메탈 (264)의 형상에 차이가 있다.
제2 게이트 메탈(264)은 제3 트렌치(244)를 포함한다. 또한, 제2 게이트 메탈(264)의 상면은 오목한 형상을 가질 수 있다. 즉, 제2 게이트 메탈(264)은 제2 일함수 조절막(253) 상에서, 제2 트렌치(243)의 바닥면에만 존재하지 않고, 제2 일함수 조절막(253)의 측벽에도 일부 잔존할 수 있다. 캐리어 이동도 개선막(273)은 제2 게이트 메탈(264)이 형성한 제3 트렌치(244)를 채우고, 제2 게이트 메탈(264)이 채우지 않은 제2 게이트 전극(293)의 나머지 부분을 채울 수 있다. 제2 게이트 메탈(264) 상에 캐리어 이동도 개선막(273)을 형성하면, 제2 게이트 전극(293)은 제2 게이트 메탈(264)만이 형성될 때보다 채널 영역에 작은 압축응력을 가하므로, 본 발명의 제4 실시예에 따른 반도체 장치(4)도 N형 트래지스터의 퍼포먼스를 향상시킬 수 있다.
도 7 및 도 8을 참조하여, 본 발명의 제5 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 7 및 도 8은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 7 및 도 8을 참조하면, 반도체 장치(5)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 7 및 도 8을 참조하면, 서로 이격된 제1 액티브 영역(310), 제2 액티브 영역(320), 제3 액티브 영역(330), 제4 액티브 영역(340)은 일 방향(예를 들어, 도 8의 상하방향)으로 길게 연장되도록 형성된다. 제2 액티브 영역(320), 제3 액티브 영역(330)은 제1 액티브 영역(310), 제4 액티브 영역(340)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(351), 제2 게이트 전극(352), 제3 게이트 전극(353), 제4 게이트 전극(354)은 타 방향(예를 들어, 도 8의 좌우 방향)으로 길게 연장되고, 제1 액티브 영역(310) 내지 제4 액티브 영역(340)을 교차하도록 형성된다. 구체적으로, 제1 게이트 전극(351)은 제1 액티브 영역(310)과 제2 액티브 영역(320)을 완전히 교차하고, 제3 액티브 영역(330)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(353)은 제4 액티브 영역(340)과 제3 액티브 영역(330)을 완전히 교차하고, 제2 액티브 영역(320)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(352), 제4 게이트 전극(354)은 각각 제1 액티브 영역(310), 제4 액티브 영역(340)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(351)과 제2 액티브 영역(320)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(351)과 제1 액티브 영역(310)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(352)과 제1 액티브 영역(310)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(353)과 제3 액티브 영역(330)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(353)과 제4 액티브 영역(340)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(354)과 제4 액티브 영역(340)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(351~354)과, 제1 내지 제4 액티브 영역(310, 320, 330, 340)이 교차되는 영역의 양측에는 소오스/드레인이 형성될 수 있으며, 다수의 컨택(350)이 형성될 수 있다.
뿐만 아니라, 제1 공유 컨택(shared contact)(361)은 제2 액티브 영역(320), 제3 게이트 라인(353)과, 배선(371)을 동시에 연결한다. 제2 공유 컨택(362)은 제3 액티브 영역(330), 제1 게이트 라인(351)과, 배선(372)을 동시에 연결한다.
예를 들어, 제1 풀업 트랜지스터(PU1), 제2 풀업 트랜지스터(PU2)는 앞서 설명한 본 발명의 실시예들에 따른 P형 트랜지스터 중 어느 하나의 구성을 가질 수 있고, 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀다운 트랜지스터(PD2), 제2 패스 트랜지스터(PS2)는 앞서 설명한 본 발명의 실시예들에 따른 N형 트랜지스터 중 어느 하나의 구성을 가질 수 있다.
다음 도 9를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템에 대해 설명하도록 한다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
9를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
본 발명의 실시예들에 따른 반도체 장치(1~8)는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 10 및 도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 10은 태블릿 PC이고, 도 11은 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~5) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
도 1 및 도 12 내지 도 15를 참조하여 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하기로 한다.
도 12 내지 도 15는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 대한 중간 단계 도면이다.
먼저, 도 12를 참조하면, 기판(10) 상에 층간 절연막(21)을 형성한다. 기판(10)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함한다. 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 서로 붙어있을 수도, 서로 이격되어 있을 수도 있다. 예를 들어, 제1 영역(Ⅰ)은 PMOS 영역이고 제2 영역(Ⅱ)은 NMOS 영역일 수 있으나, 이에 제한되는 것은 아니다. 기판(10) 내에 STI(Shallow Trench Isolation)와 같은 소자 분리막(11)을 형성하여, 액티브 영역이 정의된다.
제1 영역(Ⅰ)과 제2 영역(Ⅱ) 상에는 더미 게이트 구조체(24)가 배치된다. 더미 게이트 구조체(24)는 더미 게이트 절연막(24b)과 더미 게이트 전극(24a)을 포함할 수 있다. 기판(10) 상에 더미 게이트 절연막(124b), 더미 게이트 전극(24a)은 순차적으로 적층된다. 더미 게이트 전극(24a) 상에는 하드마스크막(22)이 형성된다.
층간 절연막(21)은 더미 게이트 구조체(24)의 양 측면을 덮도록 형성된다. 따라서, 하드마스크막(22)의 상면은 노출된다.
더미 게이트 구조체(24)의 측면에는 스페이서(23)가 형성된다.
도 13을 참조하면, 더미 게이트 구조체(24)를 제거하여 제1 및 제2 트렌치(25, 26)를 형성한다. 제1 및 제2 트렌치(25, 26) 내부에서 기판(10)의 상면은 노출될 수 있다.
이어서, 제1 및 제2 트렌치(25, 26) 내에 제1 및 제2 인터페이스막(31, 41), 제1 및 제2 게이트 절연막(33a, 43a)을 순차적으로 형성한다. 제1 및 제2 인터페이스막(31, 41)은 제1 및 제2 트렌치(25, 26) 내에 노출된 기판(10) 상면에 형성될 수 있다. 제1 및 제2 인터페이스막(31, 41) 상에는 각각 제1 및 제2 게이트 절연막(33a, 43a)을 형성한다. 제1 및 제2 게이트 절연막(33a, 43a)은 제1 및 제2 트렌치(25, 26)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다.
이어서, 제1 영역(Ⅰ)의 제1 게이트 절연막(33a) 상에 제1 도전형의 일함수 조절막(35a)을 형성한다. 제2 영역(Ⅱ)에는 제1 도전형의 일함수 조절막(35a)을 형성하지 않는다. 제1 도전형의 일함수 조절막(35a)은 제1 트렌치(25)의 측벽과 바닥면을 따라 컨포말하게 형성할 수 있다. 제1 도전형은 P형일 수 있으나 이에 제한되는 것은 아니다.
도 14를 참조하면, 제2 영역(Ⅱ)의 제2 게이트 절연막(43a) 상에 제2 도전형의 제2 일함수 조절막(47a)을 형성한다. 제2 도전형의 제2 일함수 조절막(47a)은 제2 트렌치(26)의 측벽과 바닥면을 따라서 컨포말하게 형성할 수 있다. 따라서, 제2 도전형의 제2 일함수 조절막(47a)은 제2 트렌치(26)보다 작은 트렌치(26a)를 형성할 수 있다. 여기서, 제2 도전형은 제1 도전형과는 다르며, 예를 들어 N형일 수 있다.
한편, 제2 도전형의 제2 일함수 조절막(47a)을 형성할 때, 제1 영역(Ⅰ)의 제1 도전형의 일함수 조절막(37a) 상에 제2 도전형의 제1 일함수 조절막(37a)을 추가적으로 형성할 수 있다. 제2 도전형의 제1 일함수 조절막(37a)은 제1 트렌치(25) 내에서 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다.
제1 도전형의 일함수 조절막(35a) 상에 제2 도전형의 제1 일함수 조절막(37a)을 형성하더라도, 제1 도전형의 일함수 조절막(35a)만이 제1 영역(Ⅰ)에 형성되는 트랜지스터의 일함수에 영향을 미친다.
이어서, 제1 및 제2 게이트 메탈(39a, 49a)을 형성한다. 제1 및 제2 게이트 메탈(39a, 49a)은 제1 및 제2 트렌치(25, 26)을 채울 수 있으며, 제1 물질을 포함할 수 있다. 제1 물질은 예를 들어, Al, W 등일 수 있으나, 이에 제한되는 것은 아니다.
도 15를 참조하면, 제2 게이트 메탈(49a)을 일부 제거하고, 제2 게이트 메탈(49a)이 제거된 트렌치(26a)의 나머지 부분을 캐리어 이동도 개선막(51a)으로 채운다. 제2 게이트 메탈(49a)을 일부 제거하기 위해 에치백(etch-back) 공정 등을 수행할 수 있다. 제2 게이트 메탈(49a)은 일부 식각되어 트렌치(26a)의 하부에만 잔존할 수 있다.
캐리어 이동도 개선막(51a)은 제2 물질을 포함한다. 제2 물질은 제1 물질에 비하여 격자 상수가 작아 채널 영역에 가하는 압축응력이 작을 수 있다. 예를 들어, 제2 물질은 TiN일 수 있으나, 이에 제한되는 것은 아니다.
이어서, CMP 공정 등을 통해서 제1 및 제2 층간 절연막(21)의 상면을 노출시키면 도 1의 반도체 장치(1)를 형성할 수 있다. 캐리어 이동도 개선막(51)은 제1 물질을 포함하기 때문에, 제2 게이트 메탈(49)보다 기판(10)의 채널 영역에 가하는 압축 응력의 크기가 작다. 따라서, 제1 영역(Ⅰ)에 형성되는 트랜지스터보다 제2 영역(Ⅱ)에 형성되는 트랜지스터가 채널 영역에 가하는 압축 응력의 크기는 작다.
도 2 및 도 16을 참조하여 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하기로 한다.
도 16은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 대한 중간 단계 도면이다.
본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법은, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법과 동일한 방법에 의해 수행된다. 다만, 제2 게이트 메탈(49a)을 형성하고, 제2 게이트 메탈(49a)을 일부 제거한 뒤 잔존하는 제2 게이트 메탈(48)의 형상에 차이가 있다.
제2 게이트 메탈(49a)을 일부 제거할 때, 에치백 공정을 이용할 수 있다. 에치백 공정에 의할 때, 제2 게이트 메탈(48)의 상면은 도 16과 같은 오목한 형상을 가질 수 있다. 이에 의하여 제2 게이트 메탈(48)은 제3 트렌치(27)를 포함할 수 있다. 즉, 제2 게이트 메탈(48)은 제2 도전형의 제2 일함수 조절막(47a)이 형성한 트렌치(26a)의 하부뿐만이 아니라 측벽에도 일부 잔존할 수 있다.
이어서, 제2 게이트 메탈(48) 상에 캐리어 이동도 개선막(51a)을 형성한다. 캐리어 이동도 개선막(51a)은 제3 트렌치(27)를 채우며 제2 게이트 메탈(48)을 덮고, 제2 트렌치(26)를 채운다.
이어서, CMP 공정 등을 통해서 제1 및 제2 층간 절연막(21)의 상면을 노출시키면, 도 2의 반도체 장치(2)를 형성할 수 있다.
도 3 및 도 17 내지 도 23을 참조하여 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하기로 한다.
도 17 내지 도 23은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법에 대한 중간 단계 도면이다. 도 19 내지 도 23은 도 18의 C―C를 따라 절단한 단면도이다.
도 17을 참조하면, 제1 및 제2 핀(F1, F2)에 형성된 리세스(225)에 상승된 소오스/드레인(261)을 형성하고, 상승된 소오스/드레인(261)을 덮는 층간 절연막(271)을 형성한다. 제1 및 제2 핀(F1, F2)은 기판(200) 상에 형성된다. 기판(200)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함할 수 있으며, 제1 핀(F1)은 제1 영역(Ⅰ) 상에, 제2 핀(F2)은 제2 영역(Ⅱ) 상에 형성될 수 있다. 예를 들어, 제1 영역(Ⅰ)은 PMOS 영역이고, 제2 영역(Ⅱ)은 NMOS 영역일 수 있다.
한편, 제1 및 제2 핀(F1, F2)에 문턱 전압 조절용 도핑이 수행될 수 있다. 제1 영역(Ⅰ)이 PMOS 영역인 경우, 불순물은 인(P) 또는 비소(As)일 수 있다. 제2 영역(Ⅱ)이 NMOS 영역인 경우, 불순물은 붕소(B)일 수 있다.
도 17에서, 제1 및 제2 핀(F1, F2)은 제2 방향(Y1)을 따라 연장되어 있는 것으로 도시되어 있으나, 본 발명은 이에 제한되는 것은 아니며, 제1 핀(F1)은 제1 방향(X1)으로, 제2 핀(F2)은 제2 방향(Y1)으로 연장될 수도 있다. 기판(200) 상에서, 제1 및 제2 핀(F1, F2)의 측벽 일부를 덮도록 소자 분리막(201)이 형성된다. 소자 분리막(201)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
한편, 소자 분리막(201) 위로 돌출된 제1 및 제2 핀(F1, F2)의 일부는 에피 공정에 의하여 형성될 수 있다. 구체적으로, 소자 분리막(201) 형성 후, 리세스 공정없이 소자 분리막(201)에 의하여 노출된 제1 및 제2 핀(F1, F2)의 상면을 씨드로 하는 에피 공정에 의하여 제1 및 제2 핀(F1, F2)의 일부가 형성될 수 있다.
더미 게이트 구조체는 각각 제1 및 제2 핀(F1, F2)과 교차하여 제1 방향(X1)으로 연장된다. 더미 게이트 구조체는 더미 게이트 절연막(241), 더미 게이트 전극(243), 마스크 패턴(2104)을 순차적으로 적층하여 형성될 수 있다. 예를 들어, 더미 게이트 절연막(241)은 실리콘 산화막일 수 있고, 더미 게이트 전극(243)은 폴리 실리콘일 수 있다. 스페이서(215)는 더미 게이트 구조체의 측벽에 형성된다. 스페이서(215)는 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
리세스(225)는 더미 게이트 전극(243)의 양측에 노출된 제1 및 제2 핀(F1, F2)의 일부를 제거하여 형성할 수 있다.
상승된 소오스/드레인(261)은 리세스(225) 내에 형성되며, 에피 공정에 의해서 형성할 수 있다. 제1 및 제2 영역(Ⅰ, Ⅱ)에 형성되는 반도체 장치가 n형 트랜지스터인지, p형 트랜지스터인지에 따라서, 상승된 소오스/드레인(261)의 물질이 달라질 수 있다. 또한, 필요에 따라서, 에피 공정시 불순물을 인시츄 도핑할 수도 있다.
도 17에서, 상승된 소오스/드레인(261)은 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)으로 도시되어 있으나, 이에 본 발명이 이에 제한되는 것은 아니며, 예를 들어 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다.
상승된 소오스/드레인(261)은 예를 들어, 산화막, 질화막, 산질화막 중 적어도 하나일 수 있다.
도 18을 참조하면, 더미 게이트 전극(243)의 상면이 노출될 때까지, 층간 절연막(271)을 평탄화한다. 그 결과, 마스크 패턴(2104)이 제거되고 더미 게이트 전극(243)의 상면이 노출될 수 있다.
이어서, 더미 게이트 절연막(241) 및 더미 게이트 전극(243)을 제거한다. 더미 게이트 절연막(241) 및 더미 게이트 전극(243)의 제거함에 따라, 소자 분리막(201)을 노출하는 트렌치(223)가 형성되고, 도 19와 같이 제1 및 제2 핀(F1, F2)이 노출된다.
도 20을 참조하면, 제1 및 제2 핀(F1, F2) 상면에 제1 및 제2 인터페이스막(220, 221)을 형성한다. 이어서, 트렌치(223) 내에 제1 및 제2 게이트 절연막(232a, 233a)을 형성한다. 제1 및 제2 게이트 절연막(232a, 233a)은 트렌치(223)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다.
이어서, 제1 게이트 절연막(232a) 상에 제1 도전형의 일함수 조절막(242a)을 형성한다. 제1 도전형의 일함수 조절막(242a)은 트렌치(223)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다.
도 21을 참조하면, 제2 게이트 절연막(233a) 상에 제2 도전형의 일함수 조절막(253a)을 형성한다. 제2 도전형의 일함수 조절막(253a)은 트렌치(223)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다.
제1 도전형은 P형이고 제2 도전형은 N형일 수 있으나 이에 제한되는 것은 아니다.
한편, 제2 게이트 절연막(233a) 상에 제2 도전형의 일함수 조절막(253a)을 형성할 때, 제1 도전형의 일함수 조절막(242a) 상에 제2 도전형의 일함수 조절막(252a)을 형성할 수도 있다.
도 22를 참조하면, 제1 및 제2 게이트 메탈(262a, 263a)로 트렌치(223)를 채운다.
도 23을 참조하면, 트렌치(223)를 채우는 제2 게이트 메탈(263a)을 일부 제거하고, 트렌치(223)의 남아있는 부분을 채우는 캐리어 이동도 개선막(272a)을 형성한다. 제2 게이트 메탈(263a)은 트렌치(223) 내의 하부에만 존재할 수 있다. 캐리어 이동도 개선막(272a)은 제2 물질을 포함하며, 제2 물질은 제2 게이트 메탈(263a)이 포함하는 제1 물질과는 다르고 제1 물질보다 압축응력이 작다.
이어서, 층간 절연막(271)의 상면이 노출될 때까지 평탄화 공정을 수행하면, 도 3의 반도체 장치(3)를 제조할 수 있다.
도 6 및 도 24를 참조하여 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하기로 한다.
도 24는 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법에 대한 중간 단계 도면이다.
본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법은, 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법과 동일한 방법에 의해 수행된다. 다만, 제2 게이트 메탈(263a)을 형성하고, 이어서 제2 게이트 메탈(263a)을 일부 제거한 뒤 잔존하는 제2 게이트 메탈(264)의 형상에 차이가 있다.
제2 게이트 메탈(263a)을 일부 제거할 때, 에치백 공정을 이용할 수 있다. 에치백 공정에 의할 때, 제2 게이트 메탈(264)의 상면은 도 24와 같은 오목한 형상을 가질 수 있다. 이에 의하여 제2 게이트 메탈(264)은 제3 트렌치(244)를 포함할 수 있다. 즉, 제2 게이트 메탈(264)은 제2 일함수 조절막(253)의 측벽에도 일부 잔존할 수 있다.
이어서, 제2 게이트 메탈(264) 상에 캐리어 이동도 개선막(273a)을 형성한다. 캐리어 이동도 개선막(273a)은 제3 트렌치(244)를 채우며 제2 게이트 메탈(264)을 덮고, 제2 트렌치(243)를 채운다.
이어서, CMP 공정 등을 통해서 제1 및 제2 층간 절연막(271)의 상면을 노출시키면, 도 6의 반도체 장치(4)를 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 200: 기판 11: 소자 분리막
13, 261: 소오스/드레인 21: 층간 절연막
22, 2104: 하드마스크막 24: 더미 게이트 구조체
23, 215: 스페이서 25, 26, 27: 트렌치
30, 40: 게이트 구조체 31, 41, 220, 221: 인터페이스막
33, 43, 232, 233: 게이트 절연막 35, 252: 제1 도전형의 일함수 조절막
37, 47, 253: 제2 도전형의 일함수 조절막
39, 48, 49, 262, 263: 게이트 메탈 51, 273: 캐리어 이동도 개선막
292, 293: 게이트 전극

Claims (10)

  1. 기판 상에 형성되고, 제1 및 제2 트렌치를 포함하는 층간 절연막;
    상기 제1 및 제2 트렌치 내에 형성되는 게이트 절연막;
    상기 제1 트렌치 내의 상기 게이트 절연막 상에 형성되는 제1 도전형의 일함수 조절막;
    상기 제2 트렌치 내의 상기 게이트 절연막 상에 형성되는 제2 도전형의 일함수 조절막;
    상기 제1 도전형의 일함수 조절막 상에 형성되며 제1 트렌치를 채우는 제1 게이트 메탈;
    상기 제2 트렌치 내의 상기 게이트 절연막 상에 형성되는 제2 게이트 메탈;및
    상기 제2 도전형의 일함수 조절막 상에 형성되며 제2 트렌치를 채우는 캐리어 이동도 개선막을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제2 게이트 메탈은, 상기 제2 트렌치 내에 형성된 제3 트렌치를 포함하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 기판 상에 형성되고, 상기 게이트 절연막 하부에 형성되는 핀을 더 포함하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 도전형의 일함수 조절막과 상기 제2 도전형의 일함수 조절막은 서로 다른 반도체 장치.
  5. 제 1항에 있어서,
    상기 제2 게이트 메탈의 부피는 상기 캐리어 이동도 개선막의 부피보다 작은 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 및 제2 게이트 메탈은 제1 물질을 포함하고,
    상기 캐리어 이동도 개선막은 상기 제1 물질과는 다른 제2 물질을 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제2 물질의 격자 상수는 상기 제1 물질의 격자 상수보다 작은 반도체 장치.
  8. NMOS 영역을 포함하는 기판;
    상기 NMOS 영역 상에 형성되는 게이트 절연막;
    상기 게이트 절연막 상에 형성되는 N형의 일함수 조절막;
    상기 N형의 일함수 조절막 상에 형성되며 제1 물질을 포함하는 게이트 메탈;및
    상기 게이트 메탈 상에 형성되며 제2 물질을 포함하는 캐리어 이동도 개선막을 포함하되,
    상기 제2 물질의 격자 상수는 상기 제1 물질의 격자 상수보다 작은 반도체 장치.
  9. 제 8항에 있어서,
    상기 N형의 일함수 조절막은 제1 트렌치를 형성하고,
    상기 게이트 메탈은 상기 트렌치의 하부에 형성되고,
    상기 캐리어 이동도 개선막은 상기 트렌치를 채우도록 형성되는 반도체 장치.
  10. 제1 및 제2 트렌치를 포함하는 층간 절연막을 상기 기판 상에 형성하고,
    상기 제1 및 제2 트렌치 내에 게이트 절연막을 형성하고,
    상기 제1 트렌치 내의 상기 게이트 절연막 상에는 제1 도전형의 일함수 조절막을, 상기 제2 트렌치 내의 상기 게이트 절연막 상에는 제2 도전형의 일함수 조절막을 형성하고,
    게이트 메탈로 상기 제1 및 제2 트렌치를 채우고,
    상기 제2 트렌치 내의 상기 게이트 메탈이 일부만 남도록 상기 게이트 메탈을 제거하고,
    캐리어 이동도 개선막으로 상기 제2 트렌치를 채우는 것을 포함하는 반도체 장치 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150109159A (ko) * 2014-03-19 2015-10-01 삼성전자주식회사 반도체 장치 및 그 제조 방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9559189B2 (en) 2012-04-16 2017-01-31 United Microelectronics Corp. Non-planar FET
US9466669B2 (en) * 2014-05-05 2016-10-11 Samsung Electronics Co., Ltd. Multiple channel length finFETs with same physical gate length
KR102290685B1 (ko) * 2015-06-04 2021-08-17 삼성전자주식회사 반도체 장치
CN106328650B (zh) * 2015-07-01 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102616129B1 (ko) * 2016-02-26 2023-12-21 에스케이하이닉스 주식회사 멀티 레벨 강유전체 메모리 장치 및 그 제조방법
US9679985B1 (en) * 2016-06-20 2017-06-13 Globalfoundries Inc. Devices and methods of improving device performance through gate cut last process
US10804161B2 (en) * 2016-12-15 2020-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS FinFET structures including work-function materials having different proportions of crystalline orientations and methods of forming the same
US10361280B2 (en) * 2017-08-30 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure for semiconductor device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7148548B2 (en) * 2004-07-20 2006-12-12 Intel Corporation Semiconductor device with a high-k gate dielectric and a metal gate electrode
JP2006108602A (ja) * 2004-09-10 2006-04-20 Toshiba Corp 半導体装置及びその製造方法
US20060237801A1 (en) * 2005-04-20 2006-10-26 Jack Kavalieros Compensating for induced strain in the channels of metal gate transistors
JP5288789B2 (ja) * 2007-12-28 2013-09-11 株式会社東芝 半導体装置及びその製造方法
US7892911B2 (en) * 2008-01-10 2011-02-22 Applied Materials, Inc. Metal gate electrodes for replacement gate integration scheme
US7989902B2 (en) * 2009-06-18 2011-08-02 International Business Machines Corporation Scavenging metal stack for a high-k gate dielectric
EP2629328A4 (en) * 2010-10-13 2014-07-16 Panasonic Corp SEMICONDUCTOR ELEMENT WITH NEAR WIRELESS PROXIMITY COMMUNICATION
US20120139057A1 (en) * 2010-12-07 2012-06-07 Toshiba America Electronic Components, Inc. Semiconductor device and method of fabricating the same
US8546885B2 (en) * 2011-07-25 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate electrode of a field effect transistor
US9755039B2 (en) * 2011-07-28 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a metal gate electrode stack
US9142649B2 (en) * 2012-04-23 2015-09-22 United Microelectronics Corp. Semiconductor structure with metal gate and method of fabricating the same
US8847281B2 (en) * 2012-07-27 2014-09-30 Intel Corporation High mobility strained channels for fin-based transistors
US8895434B2 (en) * 2012-11-14 2014-11-25 International Business Machines Corporation Replacement metal gate structure for CMOS device
US9214395B2 (en) * 2013-03-13 2015-12-15 United Microelectronics Corp. Method of manufacturing semiconductor devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150109159A (ko) * 2014-03-19 2015-10-01 삼성전자주식회사 반도체 장치 및 그 제조 방법

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